KR940022712A - 비아홀(via hole) 제조방법 - Google Patents

비아홀(via hole) 제조방법 Download PDF

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KR940022712A
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하노 멜쯔너
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발도르프, 피켄셔
지멘스 악티엔게젤샤프트
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Abstract

본 발명은, 아래 놓인 제1도전층을 도포하지 않으며 그 위에 놓인 제2도전층으로부터 절연되며 제2절연층에 도포된 비아홀을 제조하기 위한 방법에 관한 것이다. 본 발명의 방법에 의하면, 제2도전층이 제2절연층의 에칭후 등방 에칭되므로 갭이 제2절연층하에서 더 벌어진다. 상기 갭은 비아홀의 측벽에서 절연스페이서를 만들어 채운다. 얇은 스페이서가 요구되기 때문에 접촉영역은 공지방법과 비교하여 확장되다. 캐패시터에 배열된 비트라인을 가진 DRAM 메모리셀의 비트라인 비아홀은 본 발명에 따라 특히 우수하게 만들어질 수 있다.

Description

비아홀(via hole) 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 제조방법의 실시예에서 반도체기판의 단면도.
제2도는 본 발명에 따른 제조방법의 실시예에서 반도체기판의 단면도.
제3도는 비트라인 비아홀을 제조하기 위한 본 발명에 따른 방법의 실시도.
제4도는 비트라인 비아홀을 제조하기 위한 본 발명에 따른 방법의 실시도.
제5도는 제4도의 일부 확대도.

Claims (15)

  1. 제1도전층, 그위에 배열된 제1절연층, 그위에 배열된 제2도전층, 그리고 그위에 배열된 제2절연층을 포함하는 반도체기판에서, 제2도전층에서 절연된 제1전도층이 노출되는 비아홀 제조방법에 있어서, 비아홀을 석판인쇄적으로 한정하는 포토레지스트 마스크를 이용함에 의해 제2절연층의 비등방성 에칭을 수행하는 단계 : 제2도전층의 우수한 등방성 에칭을 수행하고 그에 의해 제2절연층 밑에 수평 갭을 만드는 단계 : 비아홀의 측벽에서 절연 스페이서를 만드는 단계 : 그리고 스페이서를 만드는 단계동안이나 전후에 제1절연층을 에칭하는 단계로 이루어지는 것을 특징으로 하는 비아홀 제조방법.
  2. 제1항에 있어서, 상기 제1절연층을 에칭하는 단계는 스페이서를 만드는 단계동안 상기 에칭을 수행하는 것을 특징으로 하는 비아홀 제조방법.
  3. 제1항에 있어서, 상기 제1절연층을 에칭하는 단계는 스페이서를 만드는 단계후에 상기 에칭을 수행하는 것을 특징으로 하는 비아홀 제조방법.
  4. 제1항에 있어서, 상기 제2절연층을 에칭하는 동안 비등방성 에칭을 수행하는 단계는 밑에 놓인 제2도전층에 대해 높은 선택성을 가지는 에칭 방법을 이용하는 것을 특징으로 하는 비아홀 제조방법.
  5. 제1항에 있어서, 상기 제2도전층을 에칭하는 동안 우수하게 등방성 에칭을 수행하는 단계는 밑에 놓인 제1절연층에 대해 높은 선택성을 가지는 에칭 방법을 이용하는 것을 특징으로 하는 비아홀 제조방법.
  6. 제1항에 있어서, 상기 방법은 제1도전층으로서 반도체기판에 도핑영역을 제공하고, 제1절연층으로서 ONO 3 중층을 제공하고, 제2도전층으로서 폴리실리콘층을 제공하고, 그리고 제2절연층으로서 평면 실리콘 산화막층을 제공하는 것을 포함하는 것을 특징으로 하는 비아홀 제조방법.
  7. 제1항에 있어서, 절연 스페이서를 제공하는 단계는 상기 제2도전층의 층두께의 대략 반인 두께로 스페이서를 만드는 것을 특징으로 하는 비아홀 제조방법.
  8. 제1항에 있어서, 상기 방법은, 제2도전층과 비아홀간의 절연거리를 미리 선정하는 단계와 그리고 상기 수평확장부 및 스페이서 두께의 합이 상기 절연거리보다 크기가 같도록 상기 갭의 수평확장부 및 스페이서 두께를 선택하는 것을 특징으로 하는 비아홀 제조방법.
  9. 제8항에 있어서, 상기 방법은 상기 제2도전층의 에지에 대하여 자체 배열된 비아홀을 제공하고, 미리 선정된 절연거리의 제2절연층의 에지에서 수평확장부를 구비한 절연 스페이서에 대한 비아홀의 측벽을 도포하고, 상기 측벽의 잔류영역에 있는 수평확장부를 제공하는 것을 특징으로 하는 비아홀 제조방법.
  10. 제9항에 있어서, 상기 도포단계는 제2도전층의 층 두께의 대략 반인 수평확장부를 제공하는 단계를 추가로 포함하는 것을 특징으로 하는 비아홀 제조방법.
  11. 제9항에 있어서, 반도체 메모리에 비트라인 비아홀로서 비아홀을 제공하는 단계 : 그리고 트랜지스터 위와 비트라인 아래에 저장 캐패시터를 위치시키는 단계를 추가로 포함하는 것을 특징으로 하는 비아홀 제조방법.
  12. 제1도전층, 그위에 배열된 제1절연층, 그위에 배열된 제2도전층 그리고 그 위에 배열된 제2절연층을 포함하는 반도체에서, 제2도전층에서 절연된 제1도전층이 노출되는 비아홀에 있어서, 상기 비아홀은 제2도전층의 에지에 대해 자체 배열되고, 상기 비아홀은 제2절연층의 에지에서 미리 선정된 절연거리의 수평확장부를 가지는 절연 스페이서에 대해 도포된 측벽을 가지고, 상기 수평확장부는 상기 측벽의 잔류영역이 되는 것을 특징으로 하는 비아홀.
  13. 제12항에 있어서, 상기 수평확장부는 상기 제2도전층의 층두께의 대략 반인 것을 특징으로 하는 비아홀.
  14. 제12항에 있어서, 상기 비아홀은 반도체 메모리에서 비트라인 비아홀인 것을 특징으로 하는 비아홀.
  15. 제14항에 있어서, 트랜지스터 위와 비트라인 아래에 위치한 저장 캐패시터를 추가로 포함하는 것을 특징으로 하는 비아홀.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019940005906A 1993-03-24 1994-03-24 비아홀(via hole) 제조방법 KR940022712A (ko)

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