JPH09283724A - スタック形dramセルのキャパシタ製造方法 - Google Patents
スタック形dramセルのキャパシタ製造方法Info
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Abstract
る。 【解決手段】 スイッチングトランジスタ及びビットラ
インを有した基板S上に、第1絶縁膜107,食刻阻止
膜108,第1導電性膜109を形成した後、感光膜、
第2〜第5絶縁膜をマスクとして、第2〜第5導電性膜
112,114,117,119を食刻し、自己整合さ
れるセルキャパシタ接合により側壁導電性膜パターンを
ノード電極として利用できるようにする。
Description
M(以下、DRAMと称する)セルのキャパシタ製造方
法に関し、特に、セルの静電容量(capacitance )を増
加する技術に関する。
路(ULSI)化が要求され、半導体素子の高集積化に
伴いメモリセルの領域が減小し、延いては、キャパシタ
領域の縮小を惹起してセルの静電容量の減少結果を招来
している。例えば、256MBDRAMの場合、単純構
造のスタック形キャパシタは、絶縁膜として高誘電率
(high dielectric )のTa2 O5 膜を用いても充分な
静電容量を得ることができないため、蓄積電極(storag
e electrode)の表面領域拡張が最も効果的な解決策と
して提示されている。
小化し実質的なキャパシタの表面領域を増加させるた
め、キャパシタの蓄積ノード電極に屈曲を有した表面を
形成する技術が提案されている。このような屈曲表面を
有したHSG(hemisherical-grained)−Siと称する
シリコン蓄積ノード電極を形成する技術としては、非晶
質シリコン(amorphous−Si)から多結晶シリコン(p
olycrystalline −Si)に至るまで転移温度(transit
ion temperature)下でLPCVD(low-pressure chem
ical-vapour deposition )法を用いる技術、自然酸化
膜(native-oxide-free )の非晶質シリコンの超高真空
熱処理(ultra-high-vacuum annealing )法を用いる技
術、及びシーディング(seeding )法を用いた技術等、
多様な技術が提案されている。
シリンダ構造を有したスタック形DRAMメモリセルの
キャパシタを製造する従来方法を例示すると、先ず、第
1工程として、図8(A)に示すように、酸化膜10及
びS(Si)からなる絶縁基板上にCVD窒化膜12を
形成し、接合マスクを用いて前記S(Si)表面所定部
位が露出されるように前記CVD窒化膜12及び酸化膜
10を食刻してコンタクトホールを形成した後、該コン
タクトホールに第1n+ 多結晶シリコン14を充填す
る。
すように、該第1n+ 多結晶シリコン14が充填された
前記CVD窒化膜12上に第2n+ 多結晶シリコン1
4’を蒸着し、該第2n+ 多結晶シリコン14’上にC
VD酸化膜(例えば、BPSG又はPSG)16を蒸着
した後、マスクを用いて前記CVD窒化膜12表面所定
部位が露出されるように第2n+ 多結晶シリコン14’
及びCVD酸化膜16を食刻して第1n+ 多結晶シリコ
ン14と第2n+ 多結晶シリコン14’とからなる平面
ノード電極を形成する。
すように、前記CVD酸化膜16が蒸着されたCVD窒
化膜12上に第3n+ 多結晶シリコン14”を蒸着し、
これを乾式食刻して垂直ノード電極を形成する。次い
で、第4工程として、図8(D)に示すように、前記C
VD酸化膜16を湿式食刻法により除去し、図8(E)
に示すように、キャパシタの容量を増加させるため、平
面ノード電極及び垂直ノード電極として用いられる第2
及び第3n + 多結晶シリコン14’、14”の表面にシ
ーディング(seeding )法を用いてHSG−Si18を
蒸着した後、該HSG−Si18上に高誘電率(例え
ば、NO薄膜、Ta2 O3 薄膜、及びBaSrTiO3
中の何れか一つ)の絶縁膜20を形成する。
すように、該絶縁膜20上にプレート電極として用いら
れる第4n+ 多結晶シリコン14”’を蒸着して、メモ
リセルのキャパシタの製造を終了する。そして、このよ
うにしてキャパシタを製造したときに形成されるメモリ
セルトランジスタ及びそのメモリセルキャパシタの構造
の断面が図9に図示されており、図中、符号SはP型基
板、符号1は隔離酸化膜、符号2はゲート絶縁膜、符号
3はゲート、符号4は接合拡散領域、符号10は第1及
び第2酸化膜、符号6はビットライン、符号14及び1
5はセルキャパシタの第1及び第2蓄積ノード電極、符
号20はキャパシタの絶縁膜、符号14”’はセルキャ
パシタのプレート電極をそれぞれ示したものである。
量Cは、ノード電極14、14’とプレート電極1
4”’間の絶縁膜20の表面積Aに対し次のように示す
ことができる。 C∝(ε1 /d1 )A [ここで、d1 :セルキャパシタ絶縁膜の厚さ ε1 :セルキャパシタ絶縁膜の誘電率] 従って、セルキャパシタの容量を増加させるためには、
セルキャパシタ絶縁膜の厚さd1 を減少させると共に、
表面積A及び誘電率ε1 を増加させるべきである。ま
た、d1 及びε1 が一定である時は表面積Aに従いCが
増加する。
うな従来のDRAMメモリセルのキャパシタにおいて
は、接合マスクを用いて酸化膜を直接食刻し、メモリセ
ルのキャパシタ接合(conduct )を行っていたため、半
導体素子の高集積化に従いセル面積が0.1μm2以下
に減少する場合、工程装置のオーバーレイ(overlay )
マージンの余裕がなくなって、セルキャパシタの容量増
加が難しくなるという不都合な点があった。
点に鑑み、スタック形DRAMセルのキャパシタ製造方
法において、静電容量を増加し得る技術を提供すること
を目的とする。
の発明は、スイッチングトランジスタ及びビットライン
を有した基板上に第1絶縁膜、食刻阻止膜、及び第1導
電性膜を順次形成する工程と、該第1導電性膜上に所定
間隔離隔された第2絶縁膜を形成する工程と、該第2絶
縁膜及び第1導電性膜の表面に第2導電性膜を形成する
工程と、前記食刻阻止膜表面の所定部位が露出されるよ
うに第1及び第2導電性膜を乾式食刻する工程と、該表
面の露出された食刻阻止膜及びその下部の第1絶縁膜を
食刻してコンタクトホールを形成する工程と、前記第2
導電性膜の上面を食刻した後、前記第2絶縁膜を除去す
る工程と、前記コンタクトホール、第1及び第2導電性
膜表面に第3導電性膜を形成する工程と、該第3導電性
膜上に第4絶縁膜を平坦に形成する工程と、前記ビット
ライン上の食刻阻止膜表面の所定部位が露出されるよう
に第4絶縁膜を食刻した後、第3及び第1導電性膜を食
刻する工程と、前記第4絶縁膜と第3及び第1導電性膜
との側面に第4導電性膜からなる側壁を形成し、それら
第1乃至第4導電性膜からなるノード電極を形成する工
程と、前記第4絶縁膜を除去する工程と、前記ノード電
極及び食刻阻止膜の表面に誘電体膜を形成する工程と、
該誘電体膜上に第5導電性膜からなるプレート電極を形
成する工程と、を順次行うスタック形DRAMセルのキ
ャパシタ製造方法とした。
リセルキャパシタの整合により、第1〜第4導電性膜か
らなる側壁導電性膜のパターンがそのままノード電極と
して利用されるため、静電容量を増加しつつ極小面積の
DRAMセルのキャパシタ製造に適合可能となる。請求
項2記載の発明は、前記第1導電性膜を、100Å乃至
1000Åの厚さに形成した。
が100〜1000Åとなるので、平面ノード電極の構
成要素として必要十分な厚さとなる。請求項3記載の発
明は、前記第2絶縁膜を、CVD酸化膜、CVD窒化
膜、PSG、BPSG、及びUSG中の何れか一つより
構成した。かかる構成によれば、第2絶縁膜は、CVD
酸化膜、CVD窒化膜、PSG、BPSG又はUSGか
ら構成されるので、選択的に食刻が施される。
を形成する工程の実行後に、該第2導電性膜上に第3絶
縁膜を蒸着し、該第3絶縁膜を乾式食刻する工程を追加
して行うようにした。かかる構成によれば、第2導電性
膜の上に第3絶縁膜を蒸着し、これを乾式食刻すること
で、第2導電性膜及び第3絶縁膜からなる側壁パターン
が形成される。
を、CVD酸化膜又はCVD窒化膜より構成した。かか
る構成によれば、第3絶縁膜は、CVD酸化膜又はCV
D窒化膜から構成されるので、選択的に食刻が施され
る。請求項6記載の発明は、前記第2導電性膜を、20
0Å乃至1000Åの厚さに形成した。
が200〜1000Åとなるので、平面ノード電極の構
成要素として必要十分な厚さとなる。請求項7記載の発
明は、前記第3導電性膜を、200Å乃至2000Åの
厚さに形成した。かかる構成によれば、第3導電性膜の
厚さが200〜2000Åとなるので、平面ノード電極
の構成要素として必要十分な厚さとなる。
を、前記食刻阻止膜の表面を基準としてその上に200
0Å乃至6000Åの厚さに形成した。かかる構成によ
れば、第4絶縁膜の厚さが食刻阻止膜の表面を基準とし
て2000〜6000Åとなるので、第4導電性膜から
なる垂直ノード電極形成のためのマスクとして機能す
る。
ールを形成する工程では、前記第2絶縁膜も一緒に食刻
される構成とした。かかる構成によれば、第4絶縁膜を
形成する工程の前に、第2絶縁膜を除去する工程が不要
となる。請求項10記載の発明は、前記第4絶縁膜を食
刻した後、第3及び第1導電性膜を食刻する工程では、
該第4絶縁膜を食刻した後、第5絶縁膜を蒸着する工程
を追加して行うようにした。
る垂直ノード電極の形成が容易になる。請求項11記載
の発明は、前記誘電体膜を形成する工程では、前記ノー
ド電極を形成した後、該ノード電極上にHSG−Siを
蒸着する工程を追加して行うようにした。
量がより増加される。
て説明する。本発明に係るDRAMメモリセルのキャパ
シタ製造方法においては、先ず、第1工程として、図1
に示すように、基板S上に隔離酸化膜101を成長させ
てアクチブ領域を形成し、該アクチブ領域上にメモリセ
ルの構成要素のゲート絶縁膜102及びゲート103を
形成した後、それらをマスクとして不純物をイオン注入
し、前記ゲート103基端部両側の基板S内に接合拡散
領域104のソース/ドレイン領域を形成してスイッチ
ングトランジスタを形成する。
スタ上に絶縁膜の第1CVD酸化膜105を形成し、基
板S表面の所定部位が露出されるように該第1CVD酸
化膜105を食刻しスイッチングトランジスタの各ドレ
イン領域に連結されるようにビットライン106を形成
する。次いで、該ビットライン106が形成された第1
CVD酸化膜105上に再び絶縁膜の第2CVD酸化膜
105’を形成し、該第2CVD酸化膜105’上にC
VD窒化膜の食刻阻止膜108及び多結晶シリコンの第
1導電性膜109を順次蒸着する。ここで、第1及び第
2CVD酸化膜105、105’は便宜上第1絶縁膜1
07として記載する。
絶縁膜(例えば、CVD酸化膜、CVD窒化膜、PS
G、BPSG、及びUSG中の何れか一つ)110を蒸
着し、該第2絶縁膜110上に接合マスクの感光膜パタ
ーン111を形成した後、それをマスクとしてその下部
の第2絶縁膜110を選択食刻する。このとき、第1導
電性膜109を100Åー1000Åの厚さに形成し、
前記第2絶縁膜110を500Å乃至10000Åの厚
さに形成する。
に、前記感光膜パターン111を除去し、第2絶縁膜1
10と第1導電性膜109との全面に200Å乃至10
00Åの厚さに第2導電性膜(例えば、多結晶シリコ
ン)112及び、100Å乃至1000Åの厚さに第3
絶縁膜(例えば、CVD酸化膜又はCVD窒化膜)11
3をメモリセル接合のオーバーレイマージンを考慮して
順次蒸着する。
に、前記食刻阻止膜108表面の所定部位が露出される
ように第3絶縁膜113と第2及び第1導電性膜11
2、109とを乾式食刻して、第3絶縁膜113及び第
2導電性膜112からなる側壁パターン(sidewall pat
tern)を形成する。この場合、前記第3絶縁膜113
は、図2に示した第2工程の進行時に蒸着せず、第2導
電性膜112だけを蒸着した後第2及び第1導電性膜1
12、109を食刻して側壁パターンを形成することも
できる。
に、前記表面の露出された食刻阻止膜108及びその下
部の第1絶縁膜107を乾式食刻すると、このとき、前
記第2絶縁膜110及び第3絶縁膜113も一緒に食刻
されるため、最上位には第2導電性膜112の表面が露
出され、トランジスタのソース領域が露出されるように
コンタクトホールが形成される。
っている第2導電性膜112を有した側壁パターンをマ
スクとし食刻を行なうと、アンダーライイン(underlyi
ng)パターンとのオーバーレイマージンを一層確実に確
保し得るようになる。その後、前記コンタクトホールと
第1及び第2導電性膜109、112との全面に第3導
電性膜(例えば、多結晶シリコン)114を200Å乃
至2000Åの厚さに形成し、その上に第4絶縁膜11
5を蒸着して表面を平坦化させる。このとき、前記第4
絶縁膜115は前記食刻阻止膜108の表面を基準とし
て2000Å乃至6000Åの厚さに形成する。
に、該第4絶縁膜115上の所定部位にノード形成用マ
スクの感光膜パターンを形成し、それをマスクとしてそ
の下部の第4絶縁膜115を食刻した後、前記感光膜パ
ターンを除去し、再び前記第4絶縁膜115及び第3導
電性膜114の全面に200Å乃至1000Åの厚さの
第5絶縁膜116を蒸着する。その後、該第5絶縁膜1
16と第3及び第1導電性膜114、109とを乾式食
刻して第1乃至第3導電性膜109、112、114か
らなる平面ノード電極を形成すると、このとき、ビット
ライン106上方の食刻阻止膜108表面所定部位が露
出され、前記第4絶縁膜115側面に側壁形状の第5絶
縁膜116が残るようになる。
膜116、及び第1、第3導電性膜109、114が形
成された食刻阻止膜108の全面に薄膜の第4導電性膜
(例えば、多結晶シリコン)117を蒸着し、それを乾
式食刻して垂直ノード電極を形成する。この場合、この
ような第5工程の他の実施例として、図6に示すよう
に、前記第4絶縁膜115上に感光膜パターンを形成
し、それをマスクとしてその下部の第4絶縁膜115と
第3及び第1導電性膜114、109とを食刻した後、
前記感光膜パターンを除去して第1乃至第3導電性膜1
09、112、114からなる平面ノード電極を形成す
る。その後、前記第5絶縁膜116の蒸着を施すことな
く直ちに前記第4絶縁膜115と第3及び第1導電性膜
114、109とが形成された食刻阻止膜108の全面
に薄い厚さの第4導電性膜(例えば、多結晶シリコン)
117を蒸着し、それを乾式食刻して第4絶縁膜115
と第3及び第1伝導性膜114、109との側面に側壁
形状の垂直ノード電極を形成することもできる。
に、前記第4絶縁膜115及び第5絶縁膜116を湿式
食刻法により除去した後、前記ノード電極表面及び食刻
阻止膜108上に高誘電率の誘電体膜(例えば、NO
(Nitride- Oxide)、Ta2 O 5 、BaSrTiO3 )
118を薄い厚さに形成し、該誘電体膜118上に第5
導電性膜(例えば、多結晶シリコン)119を蒸着しプ
レート電極を形成して、メモリセルのキャパシタ製造を
終了する。
方法においては、自己整合(self-aligned)されたメモ
リセルキャパシタ接合により側壁導電性膜のパターンが
そのままノード電極として利用されるため、工程装備の
オーバーレイマージンに拘わりなく極小の面積を有した
DRAMセルのキャパシタを製造することができる。そ
して、メモリセルキャパシタの静電容量を増加させるた
め、他の実施形態として、図5及び図6に示した第5工
程進行中、第4絶縁膜115及び第5絶縁膜116を湿
式食刻法により除去した後、第1乃至第4導電性膜10
9、112、114、117からなるノード電極表面に
HSG−Siを蒸着し、その上に高誘電率の誘電体膜1
18を薄い厚さに蒸着した後、該誘電体膜118上に第
5導電性膜119を蒸着しプレート電極を形成して、本
発明に係るDRAMセルのキャパシタを製造することも
できる。
明によれば、自己整合されるセルキャパシタ接合により
側壁導電性膜パターンをそのままノード電極として利用
するため、工程装備のオーバーレイマージンに拘りな
く、1.0μm2 以下のセル面積を有するDRAMセル
を製造することができる。また、ストレージノード電極
とプレート電極間の誘電体膜の面積が増加されるため、
メモリセルキャパシタの静電容量が増加され、信頼性が
向上したDRAMセルのキャパシタを製造することがで
きる。
ば、必要十分な厚さを有する平面ノード電極を形成する
ことができる。請求項3又は5に記載の発明によれば、
選択的な食刻ができる。請求項4記載の発明によれば、
第2導電性膜及び第3絶縁膜からなる側壁パターンを容
易に形成することができる。
膜からなる垂直ノード電極を容易に形成することができ
る。請求項9記載の発明によれば、第2絶縁膜を除去す
る工程が不要となり、工程の簡易化を促進することがで
きる。請求項10記載の発明によれば、第4導電性膜か
らなる垂直ノード電極を容易に形成することができる。
ルの静電容量をより増加することができる。
シタ製造方法の第1工程を示す図である。
シタ製造方法の工程図で、(A)は第1工程、(B)は
第2工程、(C)は第3工程、(D)は第4工程の前
半、(E)は第4工程の後半、(F)は第5工程を示
す。
断面図である。
Claims (11)
- 【請求項1】スイッチングトランジスタ及びビットライ
ンを有した基板上に第1絶縁膜(107)、食刻阻止膜
(108)、及び第1導電性膜(109)を順次形成す
る工程と、 該第1導電性膜(109)上に所定間隔離隔された第2
絶縁膜(110)を形成する工程と、 該第2絶縁膜(110)及び第1導電性膜(109)の
表面に第2導電性膜(112)を形成する工程と、 前記食刻阻止膜(108)表面の所定部位が露出される
ように第1及び第2導電性膜(109,112)を乾式
食刻する工程と、 該表面の露出された食刻阻止膜(108)及びその下部
の第1絶縁膜(107)を食刻してコンタクトホールを
形成する工程と、 前記第2導電性膜(112)の上面を食刻した後、前記
第2絶縁膜(110)を除去する工程と、 前記コンタクトホール、第1及び第2導電性膜(10
9,112)表面に第3導電性膜(114)を形成する
工程と、 該第3導電性膜(114)上に第4絶縁膜(115)を
平坦に形成する工程と、 前記ビットライン上の食刻阻止膜(108)表面の所定
部位が露出されるように第4絶縁膜(115)を食刻し
た後、第3及び第1導電性膜(114,109)を食刻
する工程と、 前記第4絶縁膜(115)と第3及び第1導電性膜(1
14,109)との側面に第4導電性膜(117)から
なる側壁を形成し、それら第1乃至第4導電性膜(10
9,112,114,117)からなるノード電極を形
成する工程と、 前記第4絶縁膜(115)を除去する工程と、 前記ノード電極及び食刻阻止膜(108)の表面に誘電
体膜(118)を形成する工程と、 該誘電体膜(118)上に第5導電性膜(119)から
なるプレート電極を形成する工程と、 を順次行うことを特徴とするスタック形DRAMセルの
キャパシタ製造方法。 - 【請求項2】前記第1導電性膜(109)は、100Å
乃至1000Åの厚さに形成されることを特徴とする請
求項1記載のスタック形DRAMセルのキャパシタ製造
方法。 - 【請求項3】前記第2絶縁膜(110)は、CVD酸化
膜、CVD窒化膜、PSG、BPSG、及びUSG中の
何れか一つよりなることを特徴とする請求項1又は2記
載のスタック形DRAMセルのキャパシタ製造方法。 - 【請求項4】前記第2導電性膜(112)を形成する工
程の実行後に、該第2導電性膜(112)上に第3絶縁
膜(113)を蒸着し、該第3絶縁膜を乾式食刻する工
程が追加して行われることを特徴とする請求項1〜3の
いずれか1つに記載のスタック形DRAMセルのキャパ
シタ製造方法。 - 【請求項5】前記第3絶縁膜(113)は、CVD酸化
膜又はCVD窒化膜よりなることを特徴とする請求項4
記載のスタック形DRAMセルのキャパシタ製造方法。 - 【請求項6】前記第2導電性膜(112)は、200Å
乃至1000Åの厚さに形成されることを特徴とする請
求項1〜5のいずれか1つに記載のスタック形DRAM
セルのキャパシタ製造方法。 - 【請求項7】前記第3導電性膜(114)は、200Å
乃至2000Åの厚さに形成されることを特徴とする請
求項1〜6のいずれか1つに記載のスタック形DRAM
セルのキャパシタ製造方法。 - 【請求項8】前記第4絶縁膜(115)は、前記食刻阻
止膜(108)の表面を基準としてその上に2000Å
乃至6000Åの厚さに形成されることを特徴とする請
求項1〜7のいずれか1つに記載のスタック形DRAM
セルのキャパシタ製造方法。 - 【請求項9】前記コンタクトホールを形成する工程で
は、前記第2絶縁膜(110)も一緒に食刻されること
を特徴とする請求項1〜8のいずれか1つに記載のスタ
ック形DRAMセルのキャパシタ製造方法。 - 【請求項10】前記第4絶縁膜(115)を食刻した
後、第3及び第1導電性膜(114,109)を食刻す
る工程では、該第4絶縁膜(115)を食刻した後、第
5絶縁膜(116)を蒸着する工程が追加して行われる
ことを特徴とする請求項1〜9のいずれか1つに記載の
スタック形DRAMセルのキャパシタ製造方法。 - 【請求項11】前記誘電体膜(118)を形成する工程
では、前記ノード電極を形成した後、該ノード電極上に
HSG−Siを蒸着する工程が追加して行われることを
特徴とする請求項1〜10のいずれか1つに記載のスタ
ック形DRAMセルのキャパシタ製造方法。
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