JPH11251553A - 半導体メモリ装置のコンタクト形成方法及びその構造 - Google Patents

半導体メモリ装置のコンタクト形成方法及びその構造

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JPH11251553A
JPH11251553A JP10364116A JP36411698A JPH11251553A JP H11251553 A JPH11251553 A JP H11251553A JP 10364116 A JP10364116 A JP 10364116A JP 36411698 A JP36411698 A JP 36411698A JP H11251553 A JPH11251553 A JP H11251553A
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JP10364116A
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Onei Bin
恩英 閔
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Samsung Electronics Co Ltd
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Abstract

(57)【要約】 【課題】 セルアレイ領域の面積を減少して高集積化が
図れる半導体メモリ装置のコンタクト形成方法及びその
構造を提供する。 【解決手段】 アクティブ領域とフィールド領域とに分
けられたセルアレイ領域と周辺回路領域とを有する半導
体メモリ装置のコンタクト構造であって、セルアレイ領
域のアクセストランジスタのアクティブ領域に接続され
たストレージ電極１１４上に高誘電体絶縁膜１１６を形
成し、これにプレート電極１１８をかぶせてなるキャパ
シタに対し、前記アクティブ領域上でプレート電極１１
８に接続するコンタクトを持つことを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置の
コンタクト形成方法及びその構造に関する。
【０００２】
【従来の技術】半導体メモリ装置では、配線工程前にシ
リコン基板、ワードライン及びビットラインのポリシリ
コン膜、そしてキャパシタの上部電極であるプレート電
極上部にコンタクトを形成する。しかしコンタクトを形
成する時点で既に多数の層が形成されていれば、特にセ
ルアレイ領域と周辺領域とでは半導体基板からの積層高
が異なり、表面に段差が発生している。
【０００３】このような表面段差を持つ半導体メモリ装
置に単一工程でコンタクトを形成する場合、高さがそれ
ぞれ異なる絶縁膜では食刻量が異なるようになる。すな
わち、絶縁膜が薄い領域は過度食刻されて下部物質まで
食刻される反面、絶縁膜が厚い領域では食刻不足により
コンタクトが完全には形成されない可能性がある。特
に、プレート電極用を含めたコンタクト形成のために絶
縁膜を食刻する食刻剤としてＣＦ４を使用する場合に食
刻不均一が著しく、ＣＦ４の食刻選択比の不足により絶
縁膜下部のプレート電極が過度食刻されて薄くなった
り、プレート電極と金属電極との間に絶縁膜が十分に残
らずに電気的な短絡が発生したりする。
【０００４】そのために従来は、プレート電極をセルア
レイ領域と周辺領域の境界部分まで延ばしてプレート電
極上部にコンタクトを形成している。
【０００５】
【発明が解決しようとする課題】しかし、セルが形成さ
れるセルアレイ領域とセルが形成されない周辺領域との
間の傾斜により、従来のコンタクトは水平に形成できな
いという問題点があった。また、プレート電極がセルア
レイ領域と周辺領域の境界付近まで延ばされることによ
り、半導体メモリ装置の集積度が低下する。
【０００６】本発明の目的は、セルアレイ領域の面積を
減少して高集積化が図れる半導体メモリ装置のコンタク
ト形成方法及びその構造を提供することにある。
【０００７】
【課題を解決するための手段】以上のような課題を解決
する本発明の半導体メモリ装置のコンタクト構造は、ア
クティブ領域とフィールド領域とに分けられたセルアレ
イ領域と周辺回路領域とを有する半導体メモリ装置のコ
ンタクト構造であって、セルアレイ領域のアクセストラ
ンジスタのアクティブ領域に接続されたストレージ電極
上に高誘電体絶縁膜を形成し、これにプレート電極をか
ぶせてなるキャパシタに対し、前記アクティブ領域上で
プレート電極に接続するコンタクトを持つことを特徴と
する。
【０００８】また、メモリセルを有する第１領域と、第
１領域に隣接してメモリセルを有しない第２領域とを有
する半導体メモリ装置のコンタクト構造であって、第１
領域内にキャパシタのプレート電極コンタクトを備える
ことを特徴とする。第１領域はセルアレイ領域、第２領
域は周辺領域である。
【０００９】その形成方法は、プレート電極、高誘電体
絶縁膜及びストレージ電極を持つキャパシタを有する半
導体メモリ装置のコンタクト形成方法において、セルア
レイ領域のアクティブ領域でプレート電極上の絶縁層へ
コンタクトホールを形成する段階と、コンタクトホール
を電極形成用物質で充填してパタニングする段階と、を
行うことを特徴とする。コンタクトホールは、セルアレ
イ領域のアクティブ領域上のストレージ電極上に位置す
る。またコンタクトホールの形成には、ＣＨＦ ３及びＣ
Ｏの混合ガスを食刻剤として用いる
【００１０】
【発明の実施の形態】以下、本発明の好適な実施形態を
添付図面を参照しつつ詳細に説明する。
【００１１】図１は、本発明によるセルアレイ領域のア
クティブ領域上部にコンタクト１２２が形成されている
半導体メモリ装置である。
【００１２】ワードライン１０４及びビットライン１０
８が形成されており、ストレージ電極１１４とプレート
電極１１８との間に高誘電体膜１１６が積層された構造
のキャパシタを備える半導体メモリ装置が示されてい
る。この半導体メモリ装置は以下のようにして構成され
る。
【００１３】まず、フィールド酸化膜１０２によりアク
ティブ領域が定義された半導体基板１００に、通常の工
程でアクセストランジスタ上にワードライン１０４とビ
ットライン１０８とが形成される。ワードライン１０４
とビットライン１０６の周辺には、第１層間絶縁膜１０
６と第２層間絶縁膜１１０とが形成されており、この上
部に、食刻防止膜として窒化膜１１２を形成する。次に
キャパシタの下部電極となるストレージ電極を形成する
ために、窒化膜１１２、第２層間絶縁膜１１０及び第１
層間絶縁膜１０６を食刻して開口部１１３を形成する。
続いて開口部１１３を埋込むと同時に、窒化膜１１２の
上部に第１導電物を形成した後、パタニングしてストレ
ージ電極１１４を形成する。ストレージ電極１１４上に
は、高誘電体（ＯＮＯ(Oxide-Nitride-Oxide)）膜１１
６を形成し、ＯＮＯ膜１１６上に導電物質によりプレー
ト電極１１８を形成することによりキャパシタを構成し
ている。
【００１４】さらに、第３層間絶縁膜１２０形成後、プ
レート電極１１８の上部に、外部電源を入力するための
コンタクト１２２を形成する。このときＣＨＦ４または
ＣＯのような導電膜と絶縁膜との食刻選択比が優れた食
刻剤を使用することが望ましい。また、この食刻装備内
は約１７００Ｗ、温度は約６０℃、食刻時間は約３３５
秒に設定することが望ましい。本発明では、この第３層
間絶縁膜１２０を部分食刻するための食刻剤で食刻選択
比が優れたＣＨＦ３及びＣＯの混合ガスを使用すること
により、プレート電極１１８の損傷なく、セルアレイ領
域内のストレージ電極の上部にプレート電極コンタクト
１２２が形成できる。
【００１５】
【発明の効果】コンタクトの位置を、セルアレイ領域と
周辺領域との間の傾斜した領域からセルアレイ領域のア
クティブ領域に移して形成することにより水平なコンタ
クトが得られる。また、従来では、図１の“Ａ”領域ま
でプレート電極を拡張させたが、本発明では、プレート
電極を拡張する必要がなくなりセルアレイ領域の面積を
小さくできる。
【図面の簡単な説明】
【図１】本発明のコンタクトが形成された半導体メモリ
装置の断面図。
【符号の説明】
１００ 基板 １０２ フィールド酸化膜 １０４ ワードライン １０６ 第１層間絶縁膜 １０８ ビットライン １１０ 第２層間絶縁膜 １１２ 窒化膜 １１３ 開口部 １１４ ストレージ電極 １１６ 高誘電体（ＯＮＯ）膜 １１８ プレート電極 １２０ 第３層間絶縁膜 １２２ コンタクト

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 アクティブ領域とフィールド領域とに分
    けられたセルアレイ領域と周辺回路領域とを有する半導
    体メモリ装置のコンタクト構造であって、 セルアレイ領域のアクセストランジスタのアクティブ領
    域に接続されたストレージ電極上に高誘電体絶縁膜を形
    成し、これにプレート電極をかぶせてなるキャパシタに
    対し、前記アクティブ領域上でプレート電極に接続する
    コンタクトを持つことを特徴とする半導体メモリ装置の
    コンタクト構造。
  2. 【請求項２】 メモリセルを有する第１領域と、第１領
    域に隣接してメモリセルを有しない第２領域とを有する
    半導体メモリ装置のコンタクト構造であって、 第１領域内にキャパシタのプレート電極コンタクトを備
    えることを特徴とする半導体メモリ装置のコンタクト構
    造。
  3. 【請求項３】 第１領域はセルアレイ領域、第２領域は
    周辺領域である請求項２記載の半導体メモリ装置のコン
    タクト構造。
  4. 【請求項４】 プレート電極、高誘電体絶縁膜及びスト
    レージ電極を持つキャパシタを有する半導体メモリ装置
    のコンタクト形成方法において、 セルアレイ領域のアクティブ領域でプレート電極上の絶
    縁層へコンタクトホールを形成する段階と、コンタクト
    ホールを電極形成用物質で充填してパタニングする段階
    と、を行うことを特徴とする半導体メモリ装置のコンタ
    クト形成方法。
  5. 【請求項５】 コンタクトホールは、セルアレイ領域の
    アクティブ領域上のストレージ電極上に位置する請求項
    ４記載の半導体メモリ装置のコンタクト形成方法。
  6. 【請求項６】 コンタクトホールの形成には、ＣＨＦ３
    及びＣＯの混合ガスを食刻剤として用いる請求項４記載
    の半導体メモリ装置のコンタクト形成方法。
JP10364116A 1997-12-31 1998-12-22 半導体メモリ装置のコンタクト形成方法及びその構造 Pending JPH11251553A (ja)

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