KR100251228B1 - 반도체 메모리 장치의 콘택 형성방법 및 그 구조 - Google Patents

반도체 메모리 장치의 콘택 형성방법 및 그 구조 Download PDF

Info

Publication number
KR100251228B1
KR100251228B1 KR1019970080586A KR19970080586A KR100251228B1 KR 100251228 B1 KR100251228 B1 KR 100251228B1 KR 1019970080586 A KR1019970080586 A KR 1019970080586A KR 19970080586 A KR19970080586 A KR 19970080586A KR 100251228 B1 KR100251228 B1 KR 100251228B1
Authority
KR
South Korea
Prior art keywords
contact
cell array
electrode
forming
region
Prior art date
Application number
KR1019970080586A
Other languages
English (en)
Other versions
KR19990060363A (ko
Inventor
민은영
Original Assignee
윤종용
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자주식회사 filed Critical 윤종용
Priority to KR1019970080586A priority Critical patent/KR100251228B1/ko
Priority to JP10364116A priority patent/JPH11251553A/ja
Priority to US09/221,972 priority patent/US6218697B1/en
Publication of KR19990060363A publication Critical patent/KR19990060363A/ko
Application granted granted Critical
Publication of KR100251228B1 publication Critical patent/KR100251228B1/ko
Priority to US09/814,768 priority patent/US20010009786A1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/905—Plural dram cells share common contact or common trench
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/906—Dram with capacitor electrodes used for accessing, e.g. bit line is capacitor plate
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/908—Dram configuration with transistors and capacitors of pairs of cells along a straight line between adjacent bit lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

본 발명은 반도체 메모리 장치의 콘택 형성방법 및 그 구조에 관한 것이다. 본 발명에서는, 플레이트 전극의 콘택을 셀 어레이 영역의 활성 영역으로 옮겨 형성시킴으로 셀 어레이 영역의 소자분리영역의 면적을 감소시켜 전체적인 집적도가 향상될 수 있다.

Description

반도체 메모리 장치의 콘택 형성방법 및 그 구조
본 발명은 반도체 메모리 장치의 콘택 형성 방법 및 그 구조에 관한 것으로, 특히 셀 어레이 영역의 소자분리영역의 면적을 감소시켜 고집적화를 이룰 수 있는 반도체 메모리 장치의 콘택 형성방법 및 그 구조에 관한 것이다.
반도체 메모리 장치에 있어서, 특히 디램의 배선을 형성하기 위해서 실리콘 기판, 워드 라인 및 비트 라인의 폴리실리콘막, 그리고 캐패시터의 상부 전극인 플레이트 전극상부에 금속 콘택을 형성한다. 그러나 이러한 금속 콘택을 형성할 경우, 이전 공정단계에서 여러 물질층들이 증착되어 셀 영역과 논리회로 부분은 반도체 기판으로부터의 적층 높이가 달라져 단차가 형성된다. 이러한 단차가 형성된 반도체 장치에 단일 공정으로 콘택을 형성할 경우, 높이가 각기 다른 콘택들의 산화막 식각량이 다르게 되어 얕은 콘택은 과도하게 식각되고, 반면 깊은 콘택은 식각량의 부족으로 인하여 불완전한 콘택이 형성될 가능성이 있다. 또한 식각 선택비의 부족으로 플레이트 전극이 식각되어 얇아지거나 플레이트 전극과 금속 전극간에 절연막이 충분히 남지 못하게 되어 전기적인 단락이 유발되기도하는 문제가 발생되었다. 따라서 종래 방법에서는, 상기한 문제를 해소하기 위해, 셀 어레이 영역의 측면에 플레이트 전극을 연장시킨 뒤, 그 상부에 콘택을 형성하였다. 그러나 이러한 종래 방법은, 셀 어레이 영역의 소자분리영역의 면적을 확장시켜 반도체 장치의 집적도를 저하시키는 바람직하지 못한 결과를 낳게 되었다.
따라서 본 발명의 목적은, 셀 어레이 영역의 소자분리영역의 면적을 감소시켜 소자의 고집적화를 이룰 수 있는 반도체 메모리 장치의 콘택 형성방법 및 그 구조를 제공하는데 있다.
상기의 목적을 달성하기 위해서 본 발명은, 워드 라인 및 비트 라인이 형성되어 있고, 스토리지 전극과 플레이트 전극 사이에 고유전체막이 적층된 구조의 캐패시터를 구비하는 반도체 메모리 장치의 콘택 형성방법에 있어서, 플레이트 전극의 콘택을 셀 어레이 영역의 상부에 형성하는 단계를 포함함을 특징으로 하는 반도체 메모리 장치의 콘택 형성방법을 제공한다.
또한 상기의 목적을 달성하기 위해서 본 발명은, 워드 라인 및 비트 라인을 구비하며, 스토리지 전극과 플레이트 전극 사이에 절연막이 적층된 구조의 캐패시터를 구비하는 반도체 메모리 장치의 구조에 있어서, 셀 어레이 영역의 상부에 플레이트 전극의 콘택이 형성되어 있는 것을 특징으로 하는 반도체 메모리 장치의 구조를 제공한다.
도 1은 본 발명의 바람직한 실시예에 따라 콘택이 형성된 반도체 메모리 장치의 단면구조도이다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명하고자 한다. 본 발명의 요지를 모호하지 않게 하기 위해서 통상적인 제조공정의 분위기 및 특성들은 상세히 설명되지 않는다.
도 1은 본 발명의 바람직한 실시예에 따라 셀 어레이의 활성 영역 상부에 콘택 122이 형성되어 있는 불휘발성 메모리 장치를 나타낸다.
도 1을 참조하면, 워드 라인 104 및 비트 라인 108이 형성되어 있고, 스토리지 전극 114과 플레이트 전극 116 사이에 고유전체막 116이 적층된 구조의 캐패시터를 구비하는 반도체 메모리 장치가 도시되어 있다. 필드 산화막 102에 의해 활성 영역이 정의된 반도체 기판 100에 통상적인 공정으로 워드 라인 104과 비트 라인 108을 형성한다. 상기 워드 라인 104과 비트 라인 106주변에는 제1층간 절연막 106과 제2층간 절연막 110이 형성되어 있다. 그리고 나서, 상기 제2의 상부에 식각 방지막으로서, 예컨대 질화막 112등을 형성한다. 그 후에, 캐패시터의 하부 전극으로서 기능하는 스토리지 전극을 형성하기 위해, 우선 상기 질화막 112, 제2층간 절연막 110 및 제1층간 절연막 106캐패시터를 일부 식각하여 개구부 113를 형성한다. 그리고 나서, 상기 개구부 113를 채움과 동시에 상기 질화막 112상부에 적층될 수 있는 제1도전물을 증착한 뒤, 패터닝하여 스토리지 전극 114을 형성한다. 이어서, 상기 스토리지 전극 114 상에 고유전물질, 통상적으로 ONO(Oxide-Nitride-Oxide)막 116을 형성한 뒤, 계속해서 상기 ONO막 116상에 도전물질을 형성하여 캐패시터의 플레이트 전극 118을 더 형성하여 캐패시터를 완성한다. 그리고 나서, 층간 절연막 120을 형성한 뒤, 상기 플레이트 전극 118상부에 외부의 전원을 입력하기 위한 콘택 122를 형성한다. 이와 같이 본 발명에서는 상기 콘택 122의 위치를 셀 어레이의 소자분리영역에서 활성 영역 상부로 옮겨 형성함으로써, 도 1에 도시되어 있는 것과 같이 "A"영역의 소자분리영역을 감소시킬 수 있어 전체 셀 어레이의 면적을 감소시킬 수 있게 된다.
상기와 같이 본 발명에서는, 플레이트 전극의 콘택을 셀 어레이의 활성 영역으로 옮겨 형성시킴으로 셀 어레이의 소자분리영역의 면적이 감소되어 반도체 장치의 전체 집적도가 향상되는 효과를 거둘 수 있게 된다.
상술한 바와 같이 본 발명의 바람직한 실시예를 참조하여 설명하였지만 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (2)

  1. 플레이트 전압을 수신하기 위하여, 고유전체막을 경계로 억세스 트랜지스터의 활성 영역과 연결되는 스토리지 전극에 대향하는 플레이트 전극의 콘택을 층간 절연막을 통하여 형성하는 방법에 있어서,
    상기 플레이트 전극의 콘택홀의 형성 부위를 셀 어레이 영역중 활성 영역 상부에 위치되는 상기 층간 절연막에 설정하여 콘택홀을 형성하는 단계와;
    상기 콘택홀에 전극 형성용 물질을 채운 후, 패터닝하는 단계를 포함함을 특징으로 하는 방법.
  2. 하나의 억세스 트랜지스터와 하나의 스토리지 캐패시터를 가지는 메모리 셀을 워드라인들과 비트라인들이 교차하는 지점마다 복수로 구비하는 매트릭스 형태의 메모리 셀 어레이를 가지는 반도체 메모리 장치의 캐패시터 하부 전극을 수신하기 위해서, 고유전체막을 경계로 억세스 트랜지스터의 활성 영역과 연결되는 캐패시터 하부전극에 대향하는 플레이트 전극의 콘택을 층간 절연막을 통하여 형성하는 방법에 있어서,
    상기 플레이트 전극의 콘택홀의 형성 부위를 셀 어레이 영역중 활성 영역 상부에 위치되는 상기 층간 절연막에 설정하여 콘택홀을 형성하는 단계와;
    상기 콘택홀에 전극 형성용 물질을 채운 후, 패터닝하는 단계를 포함함을 특징으로 하는 방법.
KR1019970080586A 1997-12-31 1997-12-31 반도체 메모리 장치의 콘택 형성방법 및 그 구조 KR100251228B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1019970080586A KR100251228B1 (ko) 1997-12-31 1997-12-31 반도체 메모리 장치의 콘택 형성방법 및 그 구조
JP10364116A JPH11251553A (ja) 1997-12-31 1998-12-22 半導体メモリ装置のコンタクト形成方法及びその構造
US09/221,972 US6218697B1 (en) 1997-12-31 1998-12-29 Contact in semiconductor memory device
US09/814,768 US20010009786A1 (en) 1997-12-31 2001-03-23 Contact in semiconductor memory device and method of forming the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970080586A KR100251228B1 (ko) 1997-12-31 1997-12-31 반도체 메모리 장치의 콘택 형성방법 및 그 구조

Publications (2)

Publication Number Publication Date
KR19990060363A KR19990060363A (ko) 1999-07-26
KR100251228B1 true KR100251228B1 (ko) 2000-04-15

Family

ID=19530384

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970080586A KR100251228B1 (ko) 1997-12-31 1997-12-31 반도체 메모리 장치의 콘택 형성방법 및 그 구조

Country Status (3)

Country Link
US (2) US6218697B1 (ko)
JP (1) JPH11251553A (ko)
KR (1) KR100251228B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6799224B1 (en) * 1998-03-10 2004-09-28 Quad Research High speed fault tolerant mass storage network information server
KR100539276B1 (ko) * 2003-04-02 2005-12-27 삼성전자주식회사 게이트 라인을 포함하는 반도체 장치 및 이의 제조 방법
KR100676200B1 (ko) * 2004-12-14 2007-01-30 삼성전자주식회사 노이즈에 둔감한 플레이트 전압을 갖는 메모리 셀 어레이,메모리 장치 및 플레이트 전압 공급 방법

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04181769A (ja) * 1990-11-15 1992-06-29 Matsushita Electric Ind Co Ltd 半導体記憶装置およびその製造方法
KR100189963B1 (ko) * 1992-11-27 1999-06-01 윤종용 반도체 메모리장치 및 그 제조방법
JP2682455B2 (ja) * 1994-07-07 1997-11-26 日本電気株式会社 半導体記憶装置およびその製造方法
US5798903A (en) * 1995-12-26 1998-08-25 Bell Communications Research, Inc. Electrode structure for ferroelectric capacitor integrated on silicon
JPH09270461A (ja) * 1996-03-29 1997-10-14 Mitsubishi Electric Corp 半導体装置

Also Published As

Publication number Publication date
KR19990060363A (ko) 1999-07-26
JPH11251553A (ja) 1999-09-17
US20010009786A1 (en) 2001-07-26
US6218697B1 (en) 2001-04-17

Similar Documents

Publication Publication Date Title
US5940702A (en) Method for forming a cylindrical stacked capacitor in a semiconductor device
US7560799B2 (en) Spacer patterned, high dielectric constant capacitor
KR0179799B1 (ko) 반도체 소자 구조 및 그 제조방법
KR960030423A (ko) 반도체 기억장치 및 그 제조방법
US6197675B1 (en) Manufacturing method for semiconductor device having contact holes of different structure
US6251722B1 (en) Method of fabricating a trench capacitor
KR100207463B1 (ko) 반도체 장치의 커패시터 제조방법
US5068698A (en) MOS semiconductor device having high-capacity stacked capacitor
KR100251228B1 (ko) 반도체 메모리 장치의 콘택 형성방법 및 그 구조
US11974424B2 (en) Memory device and method of forming the same
US6136660A (en) Stacked capacitator memory cell and method of fabrication
CN116133385A (zh) 半导体结构及其制造方法
US6162670A (en) Method of fabricating a data-storage capacitor for a dynamic random-access memory device
US11997845B2 (en) Method for manufacturing semiconductor structure and semiconductor structure
KR100278643B1 (ko) 반도체 메모리장치 제조방법
KR19990061007A (ko) 반도체소자의 제조방법
KR19990005450A (ko) 반도체 메모리 장치 제조 방법
KR100213211B1 (ko) 고집적 메모리장치의 제조방법
KR960013644B1 (ko) 캐패시터 제조방법
KR0146256B1 (ko) 반도체 소자의 캐패시터 제조방법
KR100232205B1 (ko) 반도체 메모리 소자 및 그 제조방법
KR100219565B1 (ko) 반도체소자의 커패시터 제조방법
KR970011749B1 (ko) 디램(dram)의 고용량 캐패시터 제조방법
KR100304689B1 (ko) 반도체 장치의 커패시터 제조방법
KR0126114B1 (ko) 반도체 메모리 장치 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130102

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20140103

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20141231

Year of fee payment: 16

FPAY Annual fee payment

Payment date: 20160104

Year of fee payment: 17

FPAY Annual fee payment

Payment date: 20170102

Year of fee payment: 18

EXPY Expiration of term