KR970011749B1 - 디램(dram)의 고용량 캐패시터 제조방법 - Google Patents

디램(dram)의 고용량 캐패시터 제조방법 Download PDF

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엘지반도체 주식회사
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Abstract

없음.

Description

디램(DRAM)의 고용량 캐패시터 제조방법
제1도는 종래 디램 단면도.
제2도는 본 발명의 디램 단면도.
제3도는 (가) 내지 (라)는 본 발명의 디램 제조공정도.
* 도면의 주요부분에 대한 부호의 설명
11 : 기판12 : 필드산화막
13a,13b : N+형 매입층14a,14b : 저온산화막층
15a,15b,16a,16b,16c : 다결정실리콘층
17a,17b : 유전체층18 : 금속층
19 : 패시브층
본 발명은 스택 메모리 셀에 관한 것으로, 특히 고집적도의 메모리 셀에 적합하도록 캐패시턴스의 용량을 증가시킬 수 있게 한 디램의 고용량 캐패시터 제조방법에 관한 것이다.
종래의 스택드형에 의해 제조된 디램은 제1도에 도시한 바와같이, 기판(1)에 소자간의 격리를 위한 필드산화막(2) 및 이온주입법에 의한 N+형 매입층(3a,3b)이 형성되고 그 상부에 저온산화막층(4a)이 형성된 후 이 상부에 다결정실리콘층(5a),(5b)이 확산되며, 그 상부에 다시 저온산화막층(4a)이 형성되고나서 다결정실리콘층(6a) 및 유전체층(7), 다결정실리콘층(6b), 저온산화막층(4b), 금속층(8), 패시브층(9)이 순차 적층되어 구성된 것으로, 상기에서 다결정실리콘층(5a,5b)이 워드라인이고, 유전체층(7)이 캐패시터 영역이다.
그러나, 이러한 스택드형에 의한 디램은 그 소자의 표면요철을 이용하여 캐패시턴스 면적을 확보하는 것이므로 소자의 고급화에 따라 면적확보가 어렵게되어 그 사용이 제한되는 문제점이 있었다.
본 발명은 이러한 종래의 결점을 해결하기 위하여 다결정 실리콘층 양면에 유전체층을 형성시킴으로써 셀 면적을 증가시키지 않고도 캐패시턴스의 용량을 증가시킬 수 있는 제조방법을 창안한 것으로, 이를 첨부한 도면에 의하여 상세히 설명하면 다음과 같다.
제2도는 본 발명 디램의 단면도이고, 이의 제조공정을 제3도의 (가) 내지 (다)를 참조하여 설명해보면, 먼저 (가)에 도시한 바와같이 기판(11)에 소자간의 격리를 위한 필드산화막(12)을 형성시킨 후 이온주입법을 이용하여 워드라인용 N+형 매입층(13a,13b)을 형성하고, 다시 그 상부에 저온산화막층(14a)을 형성한 다음 워드라인으로 사용되는 게이트용 다결정 실리콘층(15a,15b)을 형성하며, 그 상부에 건식 식각법을 이용하여 캐패시터전극용 다결정 실리콘층(16a)을 형성하고, 이어서 (나)와 같이 유전체층(Oxide-Nitride-Oxide)(17a) 및 캐패시터전극용 다결정 실리콘층(16b)을 형성한다음 사진식각될 부분(P1)을 선택하여 에칭하는데, 여기서 특히 종래와 다른점은 상기 다결정 실리콘층(16a)을 종래보다 0.5-1.0㎛ 정도 길게 에칭한다.
또, (다)와 같이 상기 캐패시터 전극용 다결정 실리콘층(16b) 상부에 2번째 유전체층(17b)을 형성하고, 이후에 (라)와 같이 공통전극용 다결정 실리콘층(16a)과 연결되게 한 후 그 상부에 제2도와 같이 사진식각법 및 에칭공정을 이용하여 저온산화막층(14b), 비트라인용 금속층(18), 패시브층(19)을 순차 형성한다.
이상의 제조공정을 통해 구성된 본 발명의 디램은 셀 면적을 증가시키지 않고도 캐패시터의 용량을 증가시킴으로써 디램의 고집적도를 실현할 수 있을 뿐만 아니라 주변회로의 센싱에러(Sencing Error)를 감소시킬 수 있는 이점이 있다.

Claims (1)

  1. 기판(11)위에 필드산화막(12) 및 N+형 매입층(13a,13b), 저온산화막층(14a), 워드라인으로 사용되는 게이트용 다결정실리콘층(15a,15b), 캐패시터전극용 다결정 실리콘층(16a)을 순차 적층시킨후, 그 상부에 유전체층(17a) 및 캐패시터전극용 다결정 실리콘층(16b)을 형성하여 사진식각법과 에칭과정을 통해 상기 캐패시터전극용 다결정 실리콘층(16a)의 끝단부분을 조금길게 노출시키고, 다시 유전체층(17b) 및 공통전극용 다결정 실리콘층(16c)를 형성시켜 상기 캐패시터 전극용 다결정 실리콘층(16a)과 연결되게한 후, 그 상부에 사진식각법 및 에칭공정을 이용하여 저온산화막층(14b), 비트라인용 금속층(18), 패시브층(19)을 순차 형성하는 과정으로 이루어짐을 특징으로 하는 디램의 고용량 캐패시터 제조방법.
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