KR100676200B1 - 노이즈에 둔감한 플레이트 전압을 갖는 메모리 셀 어레이,메모리 장치 및 플레이트 전압 공급 방법 - Google Patents

노이즈에 둔감한 플레이트 전압을 갖는 메모리 셀 어레이,메모리 장치 및 플레이트 전압 공급 방법 Download PDF

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Abstract

노이즈에 둔감한 안정적인 플레이트 전극 전압을 갖는 메모리 셀 어레이와 이를 구비하는 메모리 장치 및 플레이트 전극 전압 공급 방법이 개시된다. 이러한 메모리 셀 어레이는 메모리 셀 어레이영역 상부 전면에 일체로 형성된 플레이트 전극 레이어의 양쪽 에지 및 중앙 부분에서 함께 플레이트 전극 전압을 공급 받는다. 또한 플레이트 전극 레이어의 중앙 부분의 아래부분의 메모리 셀 어레이 영역에는 더미 메모리 셀을 배치할 수 도 있다.
이와 같이 본 발명은 플레이트 전극 레이어 전면에 균등하게 플레이트 전극 전압을 형성할 수 있고 주변 노이즈에 영향을 덜 받는 안정적인 플레이트 전압을 유지할 수 있는 장점이 있다.

Description

노이즈에 둔감한 플레이트 전압을 갖는 메모리 셀 어레이, 메모리 장치 및 플레이트 전압 공급 방법 {Layout of lines for supplying cell plate voltage in Dynamic Random Access Memory}
도1은 일반적인 DRAM 셀의 기본 회로도이다.
도2a와 도2b는 각각 겹친 비트라인 구조의 메모리 셀 어레이와 개방 비트라인 구조의 메모리 셀 어레이의 개략도이다.
도3은 본 발명의 실시 예에 따른 메모리 셀 어레이 구조의 레이아웃도이다.
도4는 도3의 A-A'의 절단면에 따른 단면을 나타내는 개략도이다.
도5는 본 발명의 다른 실시 예에 따른 메모리 셀 어레이 구조의 레이아웃도이다.
도6은 도3 또는 도5의 메모리 셀 어레이 구조를 구비하는 메모리 장치의 블럭도이다.
본 발명은 플레이트 전극 레이어를 갖는 메모리 셀 어레이 구조에 관한 것으로, 특히 노이즈에 둔감한 셀 플레이트 전극 전압을 유지하는 메모리 셀 어레이 구조와 이를 구비하는 메모리 장치 및 플레이트 전압 공급 방법에 관한 것이다.
일반적으로, DRAM((Dynamic Random Access Memory)과 같은 반도체 소자의 단위 메모리 셀은 도 1에 도시된 바와 같이 하나의 억세스 트랜지스터(Ta)와 하나의 캐패시터(C)로 구성된다.
도 1을 참고로 DRAM의 읽기/쓰기 동작을 설명하면 다음과 같다. 우선, 쓰기 동작에서 워드라인(WL)이 활성화되면, 해당 워드라인(WL)에 연결된 억세스 트랜지스터(Ta)가 턴온 되고 비트 라인(BL)의 전압이 억세스 트랜지스터(Ta)를 통해 캐패시터(C)의 스토리지 전극(11)에 공급되고, 스토리지 전극(11)과 플레이트 전극(12) 전압(Vp) 사이의 전압차와 캐패시터(C)의 유전율의 곱에 해당하는 만큼의 전하가 캐패시터(C)에 저장된다. 비트라인(BL)에서 공급되는 전압이 전원전압이면 캐패시터(C)에는 데이터1이 저장되게 되고 접지전압이면 데이터0이 저장되게 된다. 다음으로 읽기 동작에서 워드라인(WL)이 활성화되면 캐패시터(C)에 저장된 전하량은 비트라인(BL)에 공급되어 전하 나눔(charge sharing)이 일어나게 된다. 비트라인 센스 증폭기(미도시)에 의해 비트라인의 전하량이 감지되고 증폭됨으로써 캐패시터(C)에 저장된 데이터가 읽혀지게 된다.
여기서, 상기 캐패시터(C)의 플레이트 전극에 공급되는 전압, 즉 플레이트 전극 전압(이하 Vp라 한다.)은 일반적으로 전원 전압의 절반 정도의 전압레벨을 사용하고 커패시터에 저장되는 전하량을 결정하는 기준 전압 역할을 한다.
도 2a와 도 2는 DRAM의 메모리 장치에서 일반적으로 사용되고 있는 메모리 셀 어레이 구조를 나타내는 것으로, 각각 겹친 비트라인(Folded bit-line) 형태와 오픈 비트라인(Open bit-line) 형태의 메모리 셀 어레이 구조를 나타낸다.
도2에서 볼 수 있듯이, 겹친 비트라인(Folded bit line) 셀 어레이 구조(210)는 비트라인(BL)과 비트라인바(/BL)가 센스 앰프(Sense Amp,211)의 한쪽 방향으로 나란하게 겹쳐 형성되어 있으나, 개방 비트라인(Open bit line)셀 어레이 구조(220)는 센스 앰프(221)의 양쪽방향으로 비트라인(BL)과 비트라인바(/BL)가 벌어져 형성 되어 있다.
도 2a와 도 2b의 메모리 셀 어레이들은 도 1과 같은 단위 메모리 셀을 복수개 포함하고 있으며, 메모리 셀 어레이에 속하는 복수의 단위 메모리 셀들의 플레이트 전극은 통상 하나의 플레이트 폴리 레이어로 형성되며 Vp 전압을 공통으로 공급 받는다.
메모리 셀 어레이 크기는 메모리 장치의 고용량화에 따라 점점 커지게 되고 이에 따라 플레이트 전극 레이어를 형성하는 플레이트 폴리 레이어의 면적도 커지게 된다. 결국 플레이트 폴리 레이어의 자체 저항으로 인해 위치에 따른 Vp 전압의 차이가 발생하게 된다. 특히 개방 비트라인 구조에서는 비트라인 방향의 플레이트 전극과 반전 비트라인 방향의 플레이트 전극이 각기 분리되어 형성되므로 쓰기/읽기 동작시에 각 플레이트 전극에 영향을 미치는 노이즈나 주변 신호선들의 커플링이 다르게 작용하게 되어 플레이트 전극 전압에 변화를 가져 오게 된다.
상기와 같이 플레이트 전압이 노이즈등에 의해 영향을 받게되는 것은 데이터를 저장하고 읽어내는 기준이 되는 캐패시터의 전하량의 변화를 가져오게 되고 이는 DRAM의 안정적인 동작에 나쁜 영향을 미치게 되는 문제점을 초래할 수도 있게 된다.. .
본 발명의 목적은 노이즈등에 둔감한 안정적인 플레이트 전극 전압 을 공급할 수 있는 메모리 셀 어레이 구조를 제공함에 있다.
본 발명의 다른 목적은 안정된 플레이트 전극 전압을 유지하는 메모리 셀 어레이를 구비한 메모리 장치를 제공함에 있다.
본 발명의 또 다른 목적은 메모리 장치에서 안정적인 플레이트 전극 전압 공급 방법을 제공함에 있다.
상기 기술적 과제를 해결하기위한 본 발명에 따른 메모리 셀 어레이는 다수의 메모리 셀이 형성되는 메모리 셀 영역; 상기 메모리 셀 영역의 상부 전면에 일체로 형성되고 상기 다수의 메모리 셀의 각각의 플레이트 전극을 형성하는 제 1레이어; 상기 제1 레이어의 양쪽 에지의 상부 및 중앙의 상부에 제 1방향으로 배치되고 각각 제 1콘택들에 의해 상기 제1 레이어와 연결되는 제1 금속 배선; 상기 제1 금속배선과 교차하도록 제 2방향으로 배치되고 교차하는 영역에서 상기 제1 금속과 제 2콘택으로 연결되는 제2 금속 배선을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 다른 메모리 셀 어레이 구조는 정상 메모리 셀 영역과 그 중앙에 더미 메모리 셀영역을 포함하는 메모리 셀 영역; 상기 메모리 셀 영역의 상부 전면에 일체로 형성되고 상기 다수의 메모리 셀의 각각의 플레이트 전극을 형성하는 제 1레이어; 상기 제1 레이어의 양쪽 에지의 상부 및 중앙의 상부에 제 1방향으로 배치되고 제 1콘택들에 의해 상기 제1 레이어와 연결되는 제1 금속 배선들; 상기 제1 금속배선들과 교차하도록 제 2방향으로 배치되고 교차하는 영역에서 상기 제1 금속과 제 2콘택으로 연결되는 제2 금속 배선을 구비하고, 상기 제 1레이어의 중앙의 상부에 형성되는 상기 제 1금속 배선아래에 상기 더미 메모리 셀 영역이 배치되는 것을 특징으로 한다.
상기 다른 기술적 과제를 달성하기 위한 메모리 장치는 각각 다수의 메모리 셀을 포함하고 각각 플레이트 전극 레이어가 분리 형성된 다수의 메모리 셀 어레이 영역; 상기 각각의 플레이트 전극의 상부에 제1 방향으로 서로 이격되어 배치되는 워드라인 신호를 전달하는 다수의 배선들; 상기 워드라인 신호를 전달하는 다수의 배선들 양쪽 가장 자리 및 중앙에 상기 제1 방향으로 형성되어 상기 플래이트 전극 레이어의 양쪽 에지 및 중앙으로 플레이트 전극 전압을 공급하는 배선들을 구비한다.
상기 또 다른 기술적 과제를 달성하기 위한 메모리 장치의 플레이트 전압 공급 방법은 다수의 메모리 셀을 포함하는 메모리 셀 어레이 및 상기 메모리 셀 어레이 상부 전면에 배치된 플레이트 전극 레이어를 구비하는 메모리 장치에 있어서, 상기 플레이트 전극 어레이의 양쪽 에지 및 중앙부분에서 상기 다수의 메모리 셀의 플레이트 전압을 공급하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한 다. 각 도면의 동일한 참조부호는 동일한 부재를 나타낸다
도 3은 본 발명의 실시 예에 따른 메모리 셀 어레이 구조를 나타내는 레이아웃도이다.
도3을 참고하면, 메모리 셀 어레이(300)은 메모리 셀 어레이 영역(310), 플레이트 전극 레이어(320), 다수의 워드라인 활성화 신호선들(330-1~330-n) 및 플레이트 전극 전압 공급선들(341~343, 350,351)을 구비한다. 또한 메모리 어레이 블록(300)의 주변으로는 로우 디코더(360) 및 플레이트 기준 전압 발생기(370)를 더 구비한다.
상기 메모리 셀 어레이 영역(310)에는 도 1에서와 같은 단위 메모리 셀이 다수개 포함되어 있으며, 상기 플레이트 전극 레이어(320)는 상기 메모리 셀 어레이 영역(310)의 상부 전면에 일체로 형성되며 상기 메모리 셀 어레이 영역안의 모든 단위 메모리 셀의 캐패시터의 플레이트 전극 역할을 한다.
상기 다수의 워드라인 활성화 신호들(330-1~330-n)은 상기 로우 디코더(360)에서 제 1방향으로 출력되는 워드라인 활성화 신호를 받는 제 1금속 레이어(M1)로서 상기 플레이트 전극 레이어(320)의 상부에 서로 이격되어 배치되며, 상기 단위 메모리 셀들의 해당 억세스 트랜지스터의 게이트에 연결된다.
상기 플레이트 전압 공급선들(341~343, 350,351)은, 상기 제1 방향으로 배치된 제1 플레이트 전압 공급선들(341~343)과 제2 방향으로 배치된 제2 플레이트 전안 공급선들(350,351)을 포함한다.
상기 제1 플레이트 전압 공급선들(341~343)은 상기 제 1금속 레이어(M1)로 서, 상기 플레이트 전극 레이어(320)의 양쪽 에지의 상부에 위치하는 플레이트 전압 공급선들 (341,342)과 상기 플레이트 전극 레이어의 중앙 부분의 상부에 위치하는 플레이트 전압 공급선(341)로 구성된다. 즉, 상기 워드라인 활성화 신호선들의 좌측 및 우측 가장 자리 및 중앙 부분에 상기 제 1방향으로 배치되어 있다. 또한 상기 제1 플레이트 전압 공급선들(341~343)은 MC 콘택이라 불리는 제1 콘택들을 통해 상기 플레이트 전극 레이어(320)에 연결된다.
상기 제2 플레이트 전압 공급선들(350,351)은 제 2금속 레이어(M2)로서, 상기 제1 플레이트 전압 공급선들(341~343)과는 서로 다른 층에서 교차하는 제2 방향으로 배치되며 상기 플레이트 전극 전압 발생기(370)로부터 플레이트 전극 전압(Vp)을 공급 받고, VIA콘택이라 불리는 제2 콘택들을 통해 상기 제1 플레이트 전압 공급선들(341~343)로 플레이트 전극 전압(Vp)을 전달한다. 통상 상기 제2 플레이트 전압 공급선들은 상기 제 1금속 레이어(M1) 위에 제 2금속 레이어(M2)로 형성된다.
도 3과 같은 본 발명의 메모리 셀 어레이 구조에서 플레이트 전극 전압(Vp)은 플레이트 전극 레이어의 양쪽 에지와 함께 중앙 부분으로도 공급되므로 플레이트 전극 레이어의 자체 저항에 따른 전압 강하의 영향을 하나의 레이어로 공급되는 종래의 경우에 비해 상대적으로 덜 받게 된다. 또한 도 3의 전압 공급 구조는 주변 노이즈에도 영향을 덜 받는 구조이므로 안정된 플레이트 전극 전압을 유지할 수 있게 된다.
도 4는 도 3의 A-A'절단면에 따른 단면을 개략적으로 도시한 것으로 도3의 메모리 어레이 레이아웃에 대한 수직적 구조 관계가 보다 잘 이해될 수 있도록 나 타나 있다.
도4를 참조하면, 반도체 기판상에 형성된 다수의 메모리 셀을 포함하는 메모리 셀 어레이영역(310)의 상부 전면에 폴리실리콘 재질(플레이트 폴리라고도 칭함)로 이루어진 플레이트 전극 레이어(320)가 일체로 형성된다. 상기 플레이트 전극 레이어(320)의 양쪽 에지와 중앙부분의 각각의 상부에는 절연막을 통하여 MC콘택들이 형성된다. 상기 MC콘택들 위에는 각각 제1 금속 레이어(M1)로 형성되는 제 1플레이트 전압 공급 라인들(341~343)이 형성되어 상기 플레이트 전극 레이어(320)와 전기적으로 연결된다.
상기 제 1플레이트 전압 공급 라인들(341~343)의 상부에는 각각 VIA콘택들이 배치되어 제2 금속 레이어(M2)로 형성되는 상기 제2 플레이트 전압 공급 라인(351)과 전기적으로 연결된다.
도3과 도4에서 알 수 있듯이, 플레이트 전압 공급 라인들이 메모리 셀 어레이 상부에서 메쉬(mesh)구조를 형성하게 되므로 플레이트 전극 레이어의 저항에 따른 위치별 전압 강하가 억제되며 주변 노이즈에도 영향을 덜 받는 안정적인 플레이트 전극 전압을 공급할 수 있다.
도 5는 본 발명의 다른 실시 예에 따른 메모리 셀 어레이 구조의 레이아웃을 도시한 것으로, 도3과 비교하면, 메모리 셀 영역의 중앙에 더미셀(311)을 더 포함하는 것을 제외하고는 실질적으로 동일하다.
도 3에서와 같이 메모리 셀 어레이 영역(310)의 중앙 상부 부분에 MC 콘택의 형성은 주변회로(미도시)의 MC 콘택 형성 공정과 함께 이루어지게 되므로 메모리 셀 영역과 주변회로 영역의 단차 때문에 추가적인 MC 콘택형성 공정이 필요 할 수 도 있다. 도 5는 이런 경우에 추가적인 공정 추가를 하지 않고도 메모리 셀 영역의 중앙 부분에 MC 콘택의 형성을 가능한 구조의 메모리 셀 어레이 구조를 보여 주고 있다.
즉, 플레이트 전극 레이어(320)의 중앙의 MC 콘택이 형성될 부분의 아래영역에 더미 메모리 셀로 구성된 더미 메모리 셀 영역(311)을 형성해 MC 콘택 형성 공정을 주변회로 영역의 MC 콘택 형성 공정과 함께 진행 할 수 있게 한다.
도 6은 도3 또는 도5의 메모리 셀 어레이 구조를 포함하는 메모리 장치의 일부 레이아웃도 이다.
도면을 기준으로, 메모리 장치(600)는 다수의 메모리 셀 어레이 블록들(610-1,620-2)과 각 메모리 셀 어레이 블록의 우측에 배치된 센스 증폭기 블록들(620-1,620-2), 각 메모리 셀 어레이 블록의 하측에 형성된 서브 워드라인 드라이버 블록들(630-1,630-2)과 최하측에 형성된 로우디코더들(640~641)로 구성되며, 플레이트 전극 레이어(650-1,650-2), 플레이트 전극 레이어의 상부에 배치된 메인 워드라인 활성화 신호들(660-1,660-2), 제 1플레이트 전극 전압 공급선들(670-1,670-2), 제 2플레이트 전극 전압 공급선들(680) 및 플레이트 전극 전압 발생기(690)를 포함한다.
상기 플레이트 전극 레이어들(650-1,650-2)은 각각의 메모리 셀 어레이들(610-1,620-2)의 상부 전면에 일체로 형성된다.
상기 메인 워드라인 활성화 신호들(660-1,660-2)은 제 1금속 레이어(M1)로 서, 해당 로우 디코더들(640~641)로부터 제 1방향으로 출력되고 상기 플레이트 전극 레이어(650-1,650-2)의 상부에 서로 이격되어 배치된다. 또한 상기 메인 워드라인 활성화 신호들은 상기 서브워드라인 블록들(630-1,630-2)과 전기적으로 연결되어 각 메모리 셀들의 억세스 트랜지스터(미도시)의 게이트에 연결된다.
상기 제1 플레이트 전극 전압 공급선들(670-1,670-2)은 상기 제 1금속 레이어(M1)로서, 상기 제 1방향으로 형성되고 상기 플레이트 전극 레이어의 양쪽 에지 및 중앙 상부에 배치된다. 즉, 상기 메인 워드라인 활성화 신호들의 좌측과 우측의 가장 자리에 각각 배치됨과 아울러 상기 메인 워드라인 활성화 신호선들의 중앙에도 배치된다. 또한 상기 제1 플레이트 전극 전압 공급선들은 MC 콘택들을 통해 각각 상기 플레이트 전극 레이어(650-1,650-2)에 연결된다.
상기 제2 플레이트 전극 전압 공급선들(680)은 제 2금속 레이어(M2)로서, 상기 제 1방향과 교차하도록 제 2방향으로 형성되어 있고, 상기 제1 플레이트 전극 전압 공급선들과 상기 플레이트 전극 레이어의 양쪽 에지 및 중앙 상부에서 서로 교차하도록 배치된다. 또한 상기 교차영역에서 VIA 콘택들을 통해 각각 상기 제1 플레이트 전극 전압 공급선들과 전기적으로 연결되어 있다.
상기 플레이트 전극 전압 발생기(690)는 상기 제 2플레이트 전극 전압 공급선들에 플레이트 전극 전압을 공급한다.
즉, 도6에서 볼 수 있듯이, 메모리 장치의 플레이트 전극 전압 공급선들은 각 메모리 셀 어레이 상부에 형성된 플레이트 전극 레이어의 양쪽 에지 및 중앙 부분에서 제1방향으로 형성된 제 1플레이트 전극 전압 공급선들과 제 2방향으로 형성 된 제 2플레이트 전극 전압 공급선들이 교차하여 배치되어 있다. 따라서, 각 메모리 셀 어레이 마다 메쉬 타입의 플레이트 전극 전압 공급선들이 배치되어 있는 것이다.
또한, 도면 6의 메모리 셀 어레이는 도 5에서와 같이 메모리 셀 어레이 영역의 중앙에 더미 메모리 셀 영역을 갖는 메모리 셀 어레이 들로도 대체될 수 있음은 당연하다.
상기와 같이, 플레이트 전압 발생기로부터 공급되는 플레이트 전극 전압은 메모리 셀 어레이 마다 플레이트 전극 레이어의 양쪽 에지 및 중앙 부분에서 함께 인가되므로 플레이트 전극 레이어에 동일한 전압을 유지할 수 있으며 또한 주변 노이즈에 둔감한 플레이트 전극 전압을 형성할 수 있게 된다.
본 발명에서는 메모리 셀 어레이 상부의 플레이트 전극 레이어의 양쪽 에지 및 중앙 부분에서만 플레이트 전극 전압이 공급되는 것을 일 실시 예로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 것을 이해할 것이다. 따라서 본 발명의 기술적 보호 범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명과 같이 플레이트 전극 레이어의 양쪽 에지 및 중앙부분에서 플레이트 전극 전압이 공급되는 메모리 셀 어레이 구조는 플레이트 전극 레이어에 균등한 전압을 유지할 수 있을 뿐더러 주변 노이즈에 영향을 덜 받는 플레이트 전극 전압 이 형성되므로 메모리 장치의 안정적인 동작을 보장할 수 있는 장점이 있다.

Claims (15)

  1. 복수의 메모리 셀이 형성되는 메모리 셀 영역;
    상기 메모리 셀 영역의 상부 전면에 일체로 형성되고 상기 복수의 메모리 셀의 각각의 플레이트 전극을 형성하는 제 1레이어;
    상기 제1 레이어의 양쪽 에지의 상부 및 중앙의 상부에 배치되고 각각 제 1콘택들에 의해 상기 제1 레이어와 연결되는 제1 금속 배선들 및;
    상기 제1 금속배선과 교차하도록 제 2방향으로 배치되고 교차하는 영역에서 상기 제1 금속과 제 2콘택으로 연결되는 제2 금속 배선을 특징으로 메모리 셀 어레이 구조.
  2. 제 1항에 있어서, 상기 메모리 셀 어레이의 주변에 플레이트 전극 전압 발생기가 더 배치되고, 상기 플레이트 전극 전압이 상기 제 2 금속 배선으로 인가되는 것을 특징으로 하는 메모리 셀 어레이 구조.
  3. 제 1항에 있어서,
    상기 제 1콘택은 MC 콘택이고, 상기 제 2콘택은 VIA 콘택인것을 특징으로 하는 메모리 셀 어레이 구조.
  4. 제 1항에 있어서,
    상기 플레이트 전극 레이어 상부에 상기 제1 금속 배선과 같은 방향으로 배치되는 워드 라인 활성화 신호선들을 더 포함하는 것을 특징으로 하는 메모리 셀 어레이 구조.
  5. 정상 메모리 셀 영역과 그 중앙에 더미 메모리 셀영역을 포함하는 메모리 셀 영역;
    상기 메모리 셀 영역의 상부 전면에 일체로 형성되고 복수의 메모리 셀의 각각의 플레이트 전극을 형성하는 제 1레이어;
    상기 제1 레이어의 양쪽 에지의 상부 및 중앙의 상부에 제 1방향으로 배치되고 제 1콘택들에 의해 상기 제1 레이어와 연결되는 제1 금속 배선들;
    상기 제1 금속배선들과 교차하도록 제 2방향으로 배치되고 교차하는 영역에서 상기 제1 금속과 제 2콘택으로 연결되는 제2 금속 배선을 구비하고,
    상기 제 1레이어의 중앙의 상부에 형성되는 상기 제 1금속 배선아래에 상기 더미 메모리 셀영역이 배치되는 것을 특징으로 메모리 셀 어레이 구조.
  6. 제 5항에 있어서, 상기 메모리 셀 어레이의 주변에 플레이트 전극 전압 발 생기가 더 배치되고, 상기 플레이트 전극 전압이 상기 제 2 금속 배선으로 인가되는 것을 특징으로 하는 메모리 셀 어레이 구조.
  7. 제 5항에 있어서,
    상기 제 1콘택은 MC 콘택이고, 상기 제 2콘택은 VIA 콘택인것을 특징으로 하는 메모리 셀 어레이 구조.
  8. 제 5항에 있어서,
    상기 플레이트 전극 레이어 상부에 상기 제1 금속 배선과 같은 방향으로 배치되는 워드 라인 활성화 신호선들을 더 포함하는 것을 특징으로 하는 메모리 셀 어레이 구조.
  9. 각각 다수의 메모리 셀을 포함하고 각각 플레이트 전극 레이어가 분리 형성된 다수의 메모리 셀 어레이 영역;
    상기 각각의 플레이트 전극의 상부에 제1 방향으로 서로 이격되어 배치되는 워드라인 신호를 전달하는 다수의 배선들;
    상기 워드라인 신호를 전달하는 다수의 배선들 양쪽 가장 자리 및 중앙에 상 기 제1 방향으로 배치되어 상기 플래이트 전극 레이어의 양쪽 에지 및 중앙으로 제 1컨택들을 통해 플레이트 전극 전압을 공급하는 제 1 배선들을 포함하는 것을 특징으로 하는 메모리 장치
  10. 제 9항에 있어서, 상기 메모리 장치는
    상기 플레이트 전극 전압을 생성하는 플레이트 전극 전압 발생기;
    상기 제1 배선들과 교차하도록 제 2방향으로 배치되고, 교차하는 영역에서 상기 제1 배선들과 제 2콘택으로 연결되는 제2 배선들을 더 구비하는 것을 특징으로 하는 메모리 장치.
  11. 제 9항에 있어서,
    상기 다수의 메모리 셀 영역의 각각은 상기 플레이트 전극 레이어의 중앙부위에 배치되는 상기 제1 금속배선의 아래에 더미 메모리 셀영역을 더 포함하는 것을 특징으로 하는 메모리 장치.
  12. 다수의 메모리 셀을 포함하는 메모리 셀 어레이 및 상기 메모리 셀 어레이 상부 전면에 배치된 플레이트 전극 레이어를 구비하는 메모리 장치에서의 플레이트 전극 전압 공급방법에 있어서,
    상기 플레이트 전극 어레이의 양쪽 에지 및 중앙부분에서 상기 다수의 메모리 셀의 플레이트 전압을 공급하는 것을 특징으로 하는 전압 공급 방법.
  13. 스토리지 전극과 플레이트 전극을 갖는 하나의 커패시터와 하나의 억세스 트랜지스터로 이루어진 단위 메모리 셀을 복수로 구비한 반도체 메모리 장치에서의 플레이트 전극 전압공급 구조에 있어서:
    상기 플레이트 전극을 형성하는 플레이트 전극 형성층에 메쉬 형태로 플레이트 전극 전압이 공급되도록 하는 복수의 배선라인들을 구비함을 특징으로 하는 플레이트 전극 전압공급 구조.
  14. 제13항에 있어서, 상기 배선 라인들은 서로 다른 층에서 대체로 직교로 배치된 금속 배선들임을 특징으로 하는 플레이트 전극 전압공급 구조.
  15. 제14항에 있어서, 제1 층에 배치된 금속 배선들은 워드라인 배치방향과 평행하게 상기 플레이트 전극 형성층의 양쪽 에지의 상부 및 중앙의 상부에 배치되고 각기 대응되는 콘택들에 의해 상기 플레이트 전극 형성층과 연결됨을 특징으로 하 는 플레이트 전극 전압공급 구조.
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