KR960011811B1 - 디램 셀의 배열 - Google Patents
디램 셀의 배열 Download PDFInfo
- Publication number
- KR960011811B1 KR960011811B1 KR1019920021766A KR920021766A KR960011811B1 KR 960011811 B1 KR960011811 B1 KR 960011811B1 KR 1019920021766 A KR1019920021766 A KR 1019920021766A KR 920021766 A KR920021766 A KR 920021766A KR 960011811 B1 KR960011811 B1 KR 960011811B1
- Authority
- KR
- South Korea
- Prior art keywords
- bit line
- dram cells
- array
- cells according
- contact
- Prior art date
Links
- 239000003990 capacitor Substances 0.000 claims abstract description 13
- 239000012212 insulator Substances 0.000 claims description 2
- 230000007306 turnover Effects 0.000 claims 1
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
Abstract
내용없음.
Description
제1도는 종래 디램 셀의 배열을 설명하기 위한 평면도.
제2도는 제1도를 등가적으로 나타낸 회로도.
제3도는 종래 오픈 비트라인의 배열을 설명하기 위한 평면도.
제4도는 제3도를 등가적으로 나타낸 회로도.
제5도는 본 발명 디램 셀의 배열을 설명하기 위한 평면도.
제6도는 제5도를 등가적으로 나타낸 회로도.
제7도는 제5도의 배열 관계를 설명하기 위한 개략도.
* 도면의 주요부분에 대한 부호의 설명
11 : 비트라인 12 : 비트라인 콘택
13 : 노드 콘택 14 : 워드라인
15 : 센스 증폭기
본 발명은 고밀도 메모리 셀(High Density Memory Cell)의 배열(Array)에 관한 것으로, 특히 고밀도를 실현할 수 있는 디램 셀(DRAM Cell)의 배열에 관한 것이다.
종래 디램 셀의 배열은 제1도와 같이 활성 영역(Active Region)은 Y축 방향으로 서로 엇갈린 다이애거널(Diagonal) 구조로 형성되며 활성 영역 가운데에 비트라인 콘택(Bit Line Contact)(1)이 형성되고, 상기 Y축 방향으로 서로 엇갈려 형성된 활성 영역 사이를 X축으로 가로질러 비트라인(2)이 메립(Buried)되어 형성되고, 상기 활성 영역 양끝에 Y축 방향으로 노드 콘택(Node Contact)(3)이 형성되고, 그 위에 캐패시터(Capacitor)가 형성되며 비트라인 콘택(1)과 비트라인(2) 사이에 X축 방향으로 가로질러 워드라인(Word Line)(게이트(Gate)(폴리실리콘))(4)이 형성되어 이루어진다.
이와 같이 구성된 종래 기술을 제2도를 참조하여 보면 제1도의 비트라인(2)은 센스 증폭기(Sense Amp)(5)를 경유하여 각 트랜지스터(Transistor)의 소오스(Source)에 접속되고, 워드라인(4)은 각 트랜지스터의 게이트에 접속됨을 알 수 있다.
그리고, 상기 비트라인(2)은 포울디드(Folded) 비트라인 구조로 되어 있으며 비트라인(2) 1개당 n개의 워드라인(4)이 교차한다고 보면, 비트라인(2) 1개에개의 셀이 접속된다.
종래 오픈 비트라인(Open Bit Line) 구조를 보면 제3도와 같이, 각 비트라인(6)은 서로 평행하며 비트라인 콘택(7) 및 노드 콘택(8)을 포함하고, 워드라인(9)은 비트라인(6)과 교차한다.
이와 같은 종래 기술을 제4도를 참조하여 보면, 센스 증폭기(10)를 사이에 두고 밑에는 비트라인, 위에는 비트라인(BL)이 형성되어 있다.
이와 같은 종래 기술을 보면 제2도 및 제4도의 두 경우 동작 원리는 같다.
먼저,신호에 의해 열 주소(Row Address)가 선택되고,신호에 따라 행주소(Column Address)가 선택되면,신호는 리드모드(Read Mode) 또는 라이트 모드(Write Mode)를 선택한다.
첫째, 리드 모드시 제4도와 같은 비트라인을 통해 셀 캐패시터의 전하(Charge)들이 나오고, 레퍼런스 전압(Reference Voltage)과의 차이를 센스 증폭기(10)가 감지하여 증폭하므로써 그 증폭된 신호는 데이타 라인(Data Line)(상기 도면중에 도시하지 않음)을 통해 외부로 유출된다.
둘째, 라이트모드시 데이타가 외부로부터 데이타 라인을 통해 유입되어 각 셀 캐패시터에 충전되는데, 이때, 그 캐패시터의 충전된 전하는 시간의 흐름에 따라 유실되므로 일정시간마다 센스 증폭기(10)를 동작시키므로써 데이타를 주기적으로 유입 즉, 리프레쉬(Refresh)시킨다.
그러나, 이와 같은 종래의 기술에 있어서는 다음과 같은 결점이 있다.
하나, 비트라인(2) 사이의 간격이 작으므로써 센스 증폭기(5)의 배치가 어려우며 비트라인(2)간에 커플링 캐패시턴스(Coupling Capa-citance)가 발생한다.
둘, 각 셀마다 비트라인(2) 길이가 길기 때문에 센스 증폭기(5)의 센싱 시간이 많이 소비된다.
셋, 비트라인 콘택(1)과 워드라인(4)간의 오버레이마진(Overlay Margin)이 작기 때문에 비트라인 콘택(1) 형성이 어렵다.
본 발명은 이와 같은 종래의 결점을 감안하여 안출한 것으로, 비트라인을 지나는 워드라인 부분 모두를 트랜지스터로 활용할 수 있도록 하여 고집적을 실현할 수 있는 디램 셀의 배열을 제공하는데 그 목적이 있다.
이하에서 이와 같은 목적을 달성하기 위한 본 발명의 실시예를 첨부된 도면에 의하여 상세히 설명하면 다음과 같다.
제5도는 본 발명의 평면도로 사선 형태로 활성 영역이 직사각형 또는 평형 사변형으로 비트라인과 약 30°를 이루며 형성되고, 상기 활성 영역 중앙을 가로질로 Y축 방향으로 비트라인(11)이 패터닝(Patte-rning)되어 형성되고, 상기 비트라인(11)과 활성 영역이 교차되는 부분에 비트라인 콘택(12)이 형성되며 활성 영역 양끝에 노드 콘택(13)이 형성되고, 상기 노드 콘택(13) 위에 캐패시터가 형성되고, 상기 노드 콘택(13)과 비트라인 콘택(12) 사이에 X축 방향으로 수평선 및 사선으로 반복되는 지그재그(Zigzag) 형태의 워드라인(14)이 패터닝되어 이루어진다.
이와 같이 이루어진 본 발명을 제6,7도를 참조하여 보면, 제5도는 제6도와 같이 오픈 비트라인 구조로 형성되어 비트라인(11)은 센스 증폭기(15)를 경유하여 각 트랜지스터의 소오스에 접속되고, 워드라인(14)은 각 트랜지스터의 게이트에 접속되므로써 비트라인(11) 1개당 워드라인(14) n개가 교차한다고 할때 비트라인(11) 1개에 n개의 셀이 접속된다.
또한, 상기 노드 콘택(13) 위에 노드, 노드 절연체, 플레이트(Plate)(상기 도면중에 도시하지 않음)가 차례로 형성되어 캐패시터를 형성하고, 워드라인(14)의 구부러진 부분이 비트라인 콘택(12) 홀 및 노드 콘택(13) 홀의 중앙을 연결하는 임의의 신호선과 수직을 이룬다.
그리고, 활성 영역을 지나는 워드라인(14)의 구부러진 부분은 활성 영역의 중심축과 90°를 이루며 비트라인(11)과 워드라인(14)의 교차점에서 그 라인(11,14)은 90°를 이루고, 각 액티브 영역 장축끝단 사이에 필드 산화막(Field Oxide)이 형성되며 그 위로 워드라인(14)이 달리는 모양으로 형성된다.
또한, 비트라인 콘택(12)과 노드 콘택(13)이 주위의 워드라인(14)과 팔각형 모양으로 형성되고, 활성 영역의 장축 방향이 비트라인(11)의 방향에 대하여 제7도와 같이 각도 θ만큼 기울어져 형성된다.
즉, a를 한 활성 영역내에서 비트라인 콘택(12) 중심에서 인접한 노드 콘택(13) 중심 사이의 거리, b 노드 콘택(13)의 X축 길이, c를 비트라인(11) 폭(Width), d를 노드 콘택(13)과 인접한 비트라인(11)과의 최단거리라 할때,
로 형성된다.
그리고, 각 비트라인 콘택(12)과 노드 콘택(13) 홀은 둥글게 형성되고, 워드라인(14)은 곡선을 이루며 X축 방향으로 지그재그 형상을 이루어 형성된다.
또한, 워드라인(14)과 비트라인(11)이 교차하는 영역에 트랜지스터를 형성하기 위한 각 이온확산 영역(Ion Deffusion Region)을 포함하는 다수의 활성 영역과 캐패시터(크라운(Crown) 구조)가 형성되고, 그 교차 영역에 기판과 전기적으로 격리되며 트랜지스터의 게이트에 접속된 워드라인(14)이 형성되고, 비트라인(11) 콘택홀을 통해 트랜지스터의 소오스에 접속된 비트라인(11)이 형성된다.
이와 더불어, 비트라인 콘택(12) 홀은 각 이웃하는 워드라인(14)과의 거리가 같은 중앙에 형성되고, 비트라인(11)에 이웃하는 각 노드 콘택(13) 홀과의 각 거리도 같으며 각 비트라인(11)은 각 전극 밑에 형성된다.
이와 같이 구성된 본 발명의 동작을 보면, 워드라인(14)중에서 하나의 워드라인이 선택되면 그 선택되는 워드라인에 접속된 모든 트랜지스터는 온되고, 나머지 트랜지스터는 오프된다.
이때 선택된 워드라인은 열 해독기(Row Decoder)에 의해 주어진 주소에 해당하는 것으로 한편, 비트라인쪽에는 레퍼런스 전압이 가해지고, 비트라인(11)의 전기적 전위는 선택된 셀로부터 유출하는 전하에 의해 변한다.
그리고, 한쌍의 비트라인은 하나의 센스 증폭기(15)에 접속되므로써 센스 증폭기(15)는 비트라인의 전위차를 감지하여 그 전위차를 증폭한다.
따라서, 증폭된 전위차는 Y-셀렉터(Y축-Selector)(상기 도면중에 도시하지 않음)에 의해 선택된 데이타 버스(Data Bus)(DB)와 데이타 버스에 실리며 그 데이타가 밖으로 유출되므로써 리드가 이루어진다.
상기에 반해, 데이타를 셀에 라이트시 데이타 라인을 통해 유입된 데이타는 행 주소 해독기와 열 주소 해독기에 의해 선택된 비트라인(11)과 워드라인(14)에 해당하는 셀의 캐패시터로 유입되므로써 그 캐패시터에 전하가 저장된다.
이때, 캐패시터에 저장된 데이타는 시간이 경과함에 따라 소멸되기 때문에 일정 주기마다 센스 증폭기(15)를 통해 리프레쉬하므로써 데이타를 유지할 수 있으며 각 리드 및 라이트의 타이밍은및신호로 결정된다.
즉, 리드시신호가 로우로 되므로써 열 주소가 선택되고, 이어신호가 로우로 되므로 행 주소가 선택된 후 센스 증폭기(15)에 의해 데이타가 센싱되어 유효 데이타(Valid Data)가 유출되는데, 이때, 리드 또는 라이트의 결정은신호로 결정하여 그 신호가 하이이면 리드이고, 로우이면 라이트가 이루어진다.
이상에서 설명한 바와 같이 본 발명은 다음과 같은 효과가 있다.
첫째, 비트라인(11)과 워드라인(14)이 겹치는 영역에 셀을 형성하므로써 단위 셀당 비트라인(11)의 길이를 줄일 수 있으므로 센스 증폭기(15)의 센싱 시간을 줄일 수 있다.
둘째, 각 비트라인(11)의 간격이 넓으므로 센스 증폭기(15) 형성이 쉽고, 커플링 캐패시턴스를 무시할 수 있다.
셋째, 비트라인 콘택(12) 및 노드 콘택(13)과 그 주위의 트랜지스터 게이트와의 오버레이 마진이 충분하게 되므로써 셀의 고집적화를 실현할 수 있다.
Claims (17)
- 사선 형태로 활성 영역이 형성되고, 상기 활성 영역 중앙을 가로질러 Y축 방향으로 비트라인(11)이 형성되고, 상기 비트라인(11)과 활성 영역이 교차되는 부분에 비트라인 콘택(12)이 형성되며 활성 영역 양끝에 노드 콘택(13)이 형성되고, 상기 노드 콘택(13) 위에 캐패시터가 형성되고, 상기 노드 콘택(13)과 비트라인 콘택(12) 사이에 X축 방향으로 수평선 및 사선으로 반복되는 지그재그 형태의 워드라인(14)이 형성되어 이루어지는 디램 셀의 배열.
- 제1항에 있어서, 활성 영역이 직사각형 또는 평행사변형 형태로 된 디램 셀의 배열.
- 제1항에 있어서, 활성 영역과 비트라인(11)의 사이 각이 30°로 된 디램 셀의 배열.
- 제1항에 있어서, 노드 콘택(13) 위에 노드 및 절연체 그리고 플레이트가 차례로 형성되어 캐패시터가 형성된 디램 셀의 배열.
- 제1항에 있어서, 워드라인(14)의 사선 부분이 비트라인 콘택(12) 홀 및 노드 콘택(13) 홀의 중앙을 지나는 신호선과 수직으로 된 디램 셀의 배열.
- 제1항에 있어서, 워드라인(14)의 사선 부분이 활성 영역 중심축과 90°를 이루며 교차된 디램 셀의 배열.
- 제1항에 있어서, 각 활성 영역의 장축 끝단 사이에 필드산화막이 형성되며 그 위에 워드라인(14)이 형성된 디램 셀의 배열.
- 제1항에 있어서, 비트라인 콘택(12) 및 노드 콘택(13)이 주위의 워드라인(14)과 팔각형을 이루는 디램 셀의 배열.
- 제1항에 있어서, 한 활성 영역내에서 비트라인 콘택(12)의 중심과 인접한 노드 콘택(13)의 중심사이거리를 a, 노드 콘택(13)의 X축 길이를 b, 비트라인(11)의 폭을 c, 그리고 노드 콘택(13)과, 인접한 비트라인(11)과의 최단거리를 d라할때, 활성 영역과 비트라인(11)의 사이 각이로 된 디램 셀의 배열.
- 제5항에 있어서, 비트라인 콘택(12) 및 노드 콘택(13)의 각 홀이 원형으로 된 디램 셀의 배열.
- 제1항에 있어서, 워드라인(14)의 방향이 바뀌는 부분이 곡선으로 된, 디램 셀의 배열.
- 제5항에 있어서, 워드라인(14)에 이웃하는 각 비트라인 콘택(12) 홀과의 거리가 같게 된 디램 셀의 배열.
- 제5항에 있어서, 비트라인(11)에 이웃하는 각 노드 콘택(13) 홀과의 각 거리가 같게 된 디램 셀의 배열.
- 제1항에 있어서, 비트라인(11)이 각 전극 밑에 형성된 디램 셀의 배열.
- 제1항에 있어서, 비트라인(11)이 오픈 비트라인 구조로 형성된 디램 셀의 배열.
- 제1항에 있어서, 비트라인(11)과 워드라인(14)이 교차되는 지점에서 비트라인(11)과 워드라인(14)이 90°를 이루는 디램 셀의 배열.
- 제1항 또는 제16항에 있어서, 비트라인(11)과 워드라인(14)이 교차되는 영역에 트랜지스터 및 캐패시터를 포함하는 셀이 형성된 디램 셀의 배열.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920021766A KR960011811B1 (ko) | 1992-11-19 | 1992-11-19 | 디램 셀의 배열 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920021766A KR960011811B1 (ko) | 1992-11-19 | 1992-11-19 | 디램 셀의 배열 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR940012613A KR940012613A (ko) | 1994-06-24 |
| KR960011811B1 true KR960011811B1 (ko) | 1996-08-30 |
Family
ID=19343432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019920021766A KR960011811B1 (ko) | 1992-11-19 | 1992-11-19 | 디램 셀의 배열 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR960011811B1 (ko) |
-
1992
- 1992-11-19 KR KR1019920021766A patent/KR960011811B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR940012613A (ko) | 1994-06-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7139184B2 (en) | Memory cell array | |
| US8013374B2 (en) | Semiconductor memory devices including offset bit lines | |
| EP0055572B1 (en) | A semiconductor memory device | |
| EP0169332B1 (en) | High density one device memory | |
| US7375390B2 (en) | Semiconductor memory device having high electrical performance and mask and photolithography friendliness | |
| US5250831A (en) | DRAM device having a memory cell array of a divided bit line type | |
| US5012309A (en) | Semiconductor memory device comprising capacitor portions having stacked structures | |
| US20040141361A1 (en) | Semiconductor memory device having twin-cell units | |
| KR20040053753A (ko) | 메모리셀이 고밀도로 배치된 반도체 기억 장치 | |
| US7547936B2 (en) | Semiconductor memory devices including offset active regions | |
| KR960011811B1 (ko) | 디램 셀의 배열 | |
| KR100424380B1 (ko) | 반도체 기억 장치 | |
| JPH0982911A (ja) | ダイナミック型半導体記憶装置 | |
| US4115871A (en) | MOS random memory array | |
| KR100676200B1 (ko) | 노이즈에 둔감한 플레이트 전압을 갖는 메모리 셀 어레이,메모리 장치 및 플레이트 전압 공급 방법 | |
| KR100272162B1 (ko) | 메모리셀어레이및이를구비하는디램 | |
| JP3241059B2 (ja) | ダイナミック型半導体記憶装置 | |
| KR20030092861A (ko) | 6ｆ2 ｄｒａｍ 셀을 구비한 반도체 메모리 소자 | |
| JP2005223137A (ja) | 強誘電体メモリ装置 | |
| JPH0837241A (ja) | スタティック記憶セル | |
| KR100344773B1 (ko) | 반도체장치의 캐패시터 및 그 레이아웃 | |
| KR19990074949A (ko) | 반도체소자의 메모리장치 | |
| KR100486633B1 (ko) | 플레이너 모스 셀 구조 및 폴디드 비트라인 구조를 가지는 반도체 메모리 장치 | |
| KR970018583A (ko) | 반도체 메모리 장치 | |
| JPH11251552A (ja) | ダイナミックランダムアクセスメモリ装置のレイアウト構造 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| G160 | Decision to publish patent application | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20100726 Year of fee payment: 15 |
|
| LAPS | Lapse due to unpaid annual fee |