KR940012613A - 디램셀의 배열 - Google Patents

디램셀의 배열 Download PDF

Info

Publication number
KR940012613A
KR940012613A KR1019920021766A KR920021766A KR940012613A KR 940012613 A KR940012613 A KR 940012613A KR 1019920021766 A KR1019920021766 A KR 1019920021766A KR 920021766 A KR920021766 A KR 920021766A KR 940012613 A KR940012613 A KR 940012613A
Authority
KR
South Korea
Prior art keywords
dram cells
array
bit line
cells according
active region
Prior art date
Application number
KR1019920021766A
Other languages
English (en)
Other versions
KR960011811B1 (ko
Inventor
왕성호
안진홍
Original Assignee
문정환
금성일렉트론 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 문정환, 금성일렉트론 주식회사 filed Critical 문정환
Priority to KR1019920021766A priority Critical patent/KR960011811B1/ko
Publication of KR940012613A publication Critical patent/KR940012613A/ko
Application granted granted Critical
Publication of KR960011811B1 publication Critical patent/KR960011811B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 고밀도를 실현할 수 있는 디램 셀의 배열에 관한 것으로, 종래에는 비트라인 사이의 간격이 좁기 때문에 센스 증폭기의 배치가 어려우며 비트라인간에 커플링 캐패시턴스가 발생하였으나, 본 발명에서는 비트라인(11)과 워드라인(14)이 겹치는 영역에 셀을 형성하므로써 단위 셀당 비트라인(11)의 길이를 줄일 수 있으므로 센스 증폭기(15)의 배치가 용이하며 센스 증폭기(15)의 센싱 시간을 줄일 수 있고, 커플링 캐패시턴스를 무시할 수 있으므로써 상기 결점을 개선시킬 수 있는 것이다.

Description

디램셀의 배열
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제5도는 본 발명 디램 셀의 배열을 설명하기 위한 평면도.
제6도는 제5도를 등가적으로 나타낸 회로도.
제7도는 제5도의 배열 관계를 설명하기 위한 개략도.

Claims (17)

  1. 사선 형태로 활성영역이 형성되고, 상기 활성영역 중앙을 가로질러 Y축 방향으로 비트라인(11)이 형성되고, 상기 비트라인(11)과 활성영역이 교차되는 부분에 비트라인 콘텍(12)이 형성되며 활성영역 양 끝에 노드콘텍(13)이 형성되고, 상기 노드콘텍(13)위에 캐패시터가 형성되고, 상기 노드 콘택(13)과 비트라인 콘텍(12) 사이의 X축 방향으로 수평선 및 사선으로 반복되는 지그재그 형태의 워드라인(14)이 형성되어 이루어지는 디램 셀의 배열.
  2. 제1항에 있어서, 활성영역이 직사각형 또는 평행사변형 형태로 된 디램셀의 배열.
  3. 제1항에 있어서, 활성영역과 비트라인(11)의 사이각이 30°로 된 디램 셀의 배열.
  4. 제1항에 있어서, 노드콘택(13) 위에 노드 및 절연채 그리고 플레이트가 차례로 형성되어 캐패시터가 형성된 디램 셀의 배열.
  5. 제1항에 있어서, 워드라인(14)의 사선 부분이 비트라인 콘택(12) 홀 및 노드콘택(13) 홀의 중앙을 지나는 신호선과 수직으로 된 디램셀의 배열.
  6. 제1항에 있어서, 워드라인(14)의 사선 부분이 활성영역 중심축과 90°를 이루며 교차된 디램 셀의 배열.
  7. 제1항에 있어서, 각 활성영역의 장축 끝단 사이에 필드산화막이 형성되며 그 위에 워드라인(14)이 형성된 디램셀의 배열.
  8. 제1항에 있어서, 비트라인 콘택(12) 및 노드콘택(13)이 주위의 워드라인(14)과 팔락형을 이루는 디램 셀의 배열.
  9. 제1항에 있어서, 활성영역과 비트라인(11)의 사이각이로 된 디램 셀의 배열.
  10. 제5항에 있어서, 비트라인 콘택(12) 및 노드콘택(13)의 각 홀이 원형으로 된 디램 셀의 배열.
  11. 제1항에 있어서, 워드라인(14)의 방향이 바뀌는 부분이 곡선으로 된 디램 셀의 배열.
  12. 제5항에 있어서, 워드라인(14)에 이웃하는 각 비트라인 콘택(12)홀과의 거리가 같게 디램 셀의 배열.
  13. 제5항에 있어서, 비트라인(11)에 이웃하는 각 노드 콘택(13)홀과의 거리가 같게 디램 셀의 배열.
  14. 제1항에 있어서, 비트라인(11)의 각 전극 밑에 형성된 디램 셀의 배열.
  15. 제1항에 있어서, 비트라인(11)이 오픈 비트라인 구조로 형성된 디램 셀의 배열.
  16. 제1항에 있어서, 비트라인(11)과의 워드라인(14)이 교차되는 지점에서 비트라인(11)과 워드라인(14)이 90°를 이루는 디램 셀의 배열.
  17. 제1항 또는 제16항에 있어서, 비트라인(11)과의 워드라인(14)이 교차되는 영역에 트랜지스터 및 캐패시터를 포함하는 셀이 형성되는 디램 셀의 배열.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019920021766A 1992-11-19 1992-11-19 디램 셀의 배열 KR960011811B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019920021766A KR960011811B1 (ko) 1992-11-19 1992-11-19 디램 셀의 배열

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019920021766A KR960011811B1 (ko) 1992-11-19 1992-11-19 디램 셀의 배열

Publications (2)

Publication Number Publication Date
KR940012613A true KR940012613A (ko) 1994-06-24
KR960011811B1 KR960011811B1 (ko) 1996-08-30

Family

ID=19343432

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019920021766A KR960011811B1 (ko) 1992-11-19 1992-11-19 디램 셀의 배열

Country Status (1)

Country Link
KR (1) KR960011811B1 (ko)

Also Published As

Publication number Publication date
KR960011811B1 (ko) 1996-08-30

Similar Documents

Publication Publication Date Title
JP2777896B2 (ja) 半導体記憶装置
JP2792211B2 (ja) 半導体記憶装置
US4651183A (en) High density one device memory cell arrays
US6026010A (en) Semiconductor memory device with bit line contact areas and storage capacitor contact areas
KR940016841A (ko) 정적 램 셀 및 메모리 소자
US5815428A (en) Semiconductor memory device having hierarchical bit line structure
KR880010421A (ko) 오픈 비트선 구조를 가지는 다이나믹형 랜덤 억세스 메모리
KR100239404B1 (ko) 디램(dram) 및 그의 셀 어레이방법
KR20050018282A (ko) 마스크 및 포토리소그래피 친화성을 가지며 전기적 특성이향상된 반도체 메모리 소자
KR940012613A (ko) 디램셀의 배열
KR20030092861A (ko) 6ｆ2 ｄｒａｍ 셀을 구비한 반도체 메모리 소자
JPH04279055A (ja) 半導体メモリ
KR100498426B1 (ko) 반도체기억소자에사용되는감지증폭기의트랜지스터
KR100689542B1 (ko) 6ｆ2 구조의 반도체 메모리 소자
JPH07509808A (ja) ダイナミック形ランダムアクセスメモリセル構造
JP2751298B2 (ja) 半導体記憶装置
JP2743459B2 (ja) 半導体記憶装置
JP2508217B2 (ja) 半導体記憶装置
KR940007876A (ko) 폴디드 비트라인 방식의 디램쎌 어레이
KR0161809B1 (ko) 적층형 박막 트랜지스터를 가진 반도체 메모리장치
JPH035670B2 (ko)
JP2836078B2 (ja) 半導体装置
KR20020076456A (ko) 메모리 소자
JPH11251552A (ja) ダイナミックランダムアクセスメモリ装置のレイアウト構造
JPH04186671A (ja) 半導体メモリ装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100726

Year of fee payment: 15

LAPS Lapse due to unpaid annual fee