JPH04279055A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPH04279055A JPH04279055A JP3000642A JP64291A JPH04279055A JP H04279055 A JPH04279055 A JP H04279055A JP 3000642 A JP3000642 A JP 3000642A JP 64291 A JP64291 A JP 64291A JP H04279055 A JPH04279055 A JP H04279055A
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- bit
- contact
- bit lines
- semiconductor memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 11
- 230000015654 memory Effects 0.000 claims description 27
- 230000000694 effects Effects 0.000 abstract description 2
- 239000003990 capacitor Substances 0.000 description 17
- 230000010354 integration Effects 0.000 description 2
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリに関する
ものである。
ものである。
【０００２】
【従来の技術】ダイナミックメモリセルには、１つのメ
モリセルにつき、ワード線が１本、ビット線が１本必要
である。図６は公知のダイナミックメモリセルの構成を
示す概略平面図である。わかりやすくするためビット線
３を一部除外して描いてある。１本のビット線３が複数
個の素子領域１即ちメモリセルに接続され、このような
ビット線がセンスアンプ（図示せず）をはさんで両側に
対になるように配置されている。このように、１行のビ
ット線方向のメモリセルアレイ群に対して、ビット線１
本の割合で構成されている。また、このようなメモリセ
ルにおいては、容量部は、ビット線よりも下に構築され
ており、ビット線コンタクトの分だけメモリセル領域に
おける容量部の占有率が低くなっている。
モリセルにつき、ワード線が１本、ビット線が１本必要
である。図６は公知のダイナミックメモリセルの構成を
示す概略平面図である。わかりやすくするためビット線
３を一部除外して描いてある。１本のビット線３が複数
個の素子領域１即ちメモリセルに接続され、このような
ビット線がセンスアンプ（図示せず）をはさんで両側に
対になるように配置されている。このように、１行のビ
ット線方向のメモリセルアレイ群に対して、ビット線１
本の割合で構成されている。また、このようなメモリセ
ルにおいては、容量部は、ビット線よりも下に構築され
ており、ビット線コンタクトの分だけメモリセル領域に
おける容量部の占有率が低くなっている。
【０００３】
【発明が解決しようとする課題】ダイナミックメモリセ
ルの高集積化にともない、容量部面積を最大に確保する
ために、ビット線の上に容量部を設けるスタック型のメ
モリセル構造が提案されている（アイ・イー・ディー・
エム テクニカルダイジェスト（ＩＥＤＭ Ｔｅｃ
ｈ． Ｄｉｇ．）ｐ５９６，Ｄｅｃ．１９８８）。し
かしながら、図６に示したようなメモリセルアレイの構
成では、素子領域とビット線が重なるため、ビット線の
上に容量部を設ける構造をとることができない。従って
、ビット線コンタクトの分だけ容量部の面積が小さくな
ってしまうという欠点がある。さらに、従来の構成では
、ビット線同士の間隔が狭くなり、ビット線とビット線
コンタクト間の目合わせマージンが小さくなる、という
問題点がある。
ルの高集積化にともない、容量部面積を最大に確保する
ために、ビット線の上に容量部を設けるスタック型のメ
モリセル構造が提案されている（アイ・イー・ディー・
エム テクニカルダイジェスト（ＩＥＤＭ Ｔｅｃ
ｈ． Ｄｉｇ．）ｐ５９６，Ｄｅｃ．１９８８）。し
かしながら、図６に示したようなメモリセルアレイの構
成では、素子領域とビット線が重なるため、ビット線の
上に容量部を設ける構造をとることができない。従って
、ビット線コンタクトの分だけ容量部の面積が小さくな
ってしまうという欠点がある。さらに、従来の構成では
、ビット線同士の間隔が狭くなり、ビット線とビット線
コンタクト間の目合わせマージンが小さくなる、という
問題点がある。
【０００４】本発明は、これらの問題点を解決するもの
であり、その目的は、容量部をビット線の上に設け容量
部面積を最大に確保することと、ビット線とビット線コ
ンタクト間の目合わせマージンを大きくすることによる
歩留まりの向上にある。
であり、その目的は、容量部をビット線の上に設け容量
部面積を最大に確保することと、ビット線とビット線コ
ンタクト間の目合わせマージンを大きくすることによる
歩留まりの向上にある。
【０００５】
【課題を解決するための手段】本発明は、それぞれ複数
個のメモリセルと接続した一対のビット線を入力端子と
して、センスアンプの両側に配置した半導体メモリにお
いて、ビット線方向に互い違いに配列した２行のメモリ
セル群に対して、１本のビット線がセルとセルの間を通
るように設けられ両側のセルとコンタクトをとることを
特徴とする半導体メモリである。
個のメモリセルと接続した一対のビット線を入力端子と
して、センスアンプの両側に配置した半導体メモリにお
いて、ビット線方向に互い違いに配列した２行のメモリ
セル群に対して、１本のビット線がセルとセルの間を通
るように設けられ両側のセルとコンタクトをとることを
特徴とする半導体メモリである。
【０００６】また、本発明は、それぞれ複数個のメモリ
セルと接続した一対のビット線を入力端子として、セン
スアンプの両側に配置した半導体メモリにおいて、ワー
ド線に対して、素子領域とビット線の両方が斜めに交わ
ることを特徴とする半導体メモリである。
セルと接続した一対のビット線を入力端子として、セン
スアンプの両側に配置した半導体メモリにおいて、ワー
ド線に対して、素子領域とビット線の両方が斜めに交わ
ることを特徴とする半導体メモリである。
【０００７】
【作用】本発明においては、ビット線１本につき２行の
メモリセルアレイ群とコンタクトをとるように配置する
ために、素子領域とビット線とが重ならない部分が生じ
る。従って、容量部コンタクトをビット線間に設けるこ
とができ、容易に容量部をビット線の上に構築すること
ができる。さらに、ビット線同士の間隔が広がるため、
ビット線とビット線コンタクト間の目合わせマージンを
大きくとることができる。
メモリセルアレイ群とコンタクトをとるように配置する
ために、素子領域とビット線とが重ならない部分が生じ
る。従って、容量部コンタクトをビット線間に設けるこ
とができ、容易に容量部をビット線の上に構築すること
ができる。さらに、ビット線同士の間隔が広がるため、
ビット線とビット線コンタクト間の目合わせマージンを
大きくとることができる。
【０００８】また本発明においては、ワード線に対して
、素子領域とビット線の両方が斜めに交わるために、素
子領域とビット線とが重ならない部分が生じる。従って
、容量部コンタクトをビット線間に設けることができ、
容易に容量部をビット線の上に構築することができる。 さらに、ビット線同士の間隔が広がるため、ビット線と
ビット線コンタクト間の目合わせマージンを大きくとる
ことができる。
、素子領域とビット線の両方が斜めに交わるために、素
子領域とビット線とが重ならない部分が生じる。従って
、容量部コンタクトをビット線間に設けることができ、
容易に容量部をビット線の上に構築することができる。 さらに、ビット線同士の間隔が広がるため、ビット線と
ビット線コンタクト間の目合わせマージンを大きくとる
ことができる。
【０００９】
【実施例】図１は、本発明の適用されたダイナミックメ
モリセルの構成を示す概略平面図である。わかりやすく
するために、ビット線３を一部除外して描いてある。以
下の図も同様である。この例では、ビット線３とコンタ
クトをとるために、平面形状が凸型の素子領域１が互い
違いに配列されている。１つのビット線コンタクト４を
２つのメモリセルで共有するため、ワード線２は１つの
素子領域１に対して２本交わり、１本のビット線３が、
両側２行のメモリセルアレイ群の間を走り、素子領域１
の凸部でコンタクトをとる構成となっている。そのため
素子領域１にはそれぞれのメモリセルについてビット線
３と重ならない部分７が生じ、この部分７を容量部コン
タクトをとる位置とすることができる。コンタクトを取
る位置がビット線３からずれているため、ビット線３の
上に容易に容量部をつくることができる。さらにビット
線３同士の間隔が広がるため、当然ビット線３とビット
線コンタクト４間の目合わせマージンを大きくとること
ができ、その目合わせマージンは図６に比べて４倍程度
大きくなる。
モリセルの構成を示す概略平面図である。わかりやすく
するために、ビット線３を一部除外して描いてある。以
下の図も同様である。この例では、ビット線３とコンタ
クトをとるために、平面形状が凸型の素子領域１が互い
違いに配列されている。１つのビット線コンタクト４を
２つのメモリセルで共有するため、ワード線２は１つの
素子領域１に対して２本交わり、１本のビット線３が、
両側２行のメモリセルアレイ群の間を走り、素子領域１
の凸部でコンタクトをとる構成となっている。そのため
素子領域１にはそれぞれのメモリセルについてビット線
３と重ならない部分７が生じ、この部分７を容量部コン
タクトをとる位置とすることができる。コンタクトを取
る位置がビット線３からずれているため、ビット線３の
上に容易に容量部をつくることができる。さらにビット
線３同士の間隔が広がるため、当然ビット線３とビット
線コンタクト４間の目合わせマージンを大きくとること
ができ、その目合わせマージンは図６に比べて４倍程度
大きくなる。
【００１０】図２は、素子領域１とビット線３を、局所
配線５によってつなげたもの、図３は、ビット線３自体
をビット線コンタクト４の部分で両側にのばして、素子
領域１とのコンタクトをとったものである。
配線５によってつなげたもの、図３は、ビット線３自体
をビット線コンタクト４の部分で両側にのばして、素子
領域１とのコンタクトをとったものである。
【００１１】図４は、素子領域１をくの字形にすること
により、ワード線２が走る方向のセルの長さを縮小し集
積度を上げたものである。このセルアレイ構成では、最
小寸法をｆとすると、１メモリセルあたりの面積は、図
１が８ｆ２であるのに対して、４√３ｆ２ （図１に対
して約８６％）まで小さくなる。
により、ワード線２が走る方向のセルの長さを縮小し集
積度を上げたものである。このセルアレイ構成では、最
小寸法をｆとすると、１メモリセルあたりの面積は、図
１が８ｆ２であるのに対して、４√３ｆ２ （図１に対
して約８６％）まで小さくなる。
【００１２】図５は、本発明の適用されたダイナミック
メモリセルの構成を示す概略平面図である。ワード線２
に対して、素子領域１とビット線３がそれぞれ斜めに交
わっている。１つのビット線コンタクト４を２つのメモ
リセルで共有するため、ワード線２は１つの素子領域１
に対して２本交わり、ビット線３も素子領域１に対して
斜めに交わりコンタクトをとる構成となっている。その
ため素子領域１にはそれぞれのメモリセルについてビッ
ト線３と重ならない部分７が生じ、この部分７を容量部
コンタクトをとる位置とすることができる。コンタクト
を取る位置がビット線からずれているため、ビット線３
の上に容易に容量部をつくることができる。さらにビッ
ト線３同士の間隔が広がるため、当然ビット線３とビッ
ト線コンタクト４間の目合わせマージンを大きくとるこ
とができ、その目合わせマージンは図６に比べ４倍程度
大きくなる。素子領域とビット線は約２９度で交わった
とき、集積度が最大となる。このとき、最小寸法をｆと
すると、１メモリセルあたりの面積は、図１が８ｆ２
であるのに対して、約６．２ｆ２ （図１に対して約７
８％）まで小さくなる。
メモリセルの構成を示す概略平面図である。ワード線２
に対して、素子領域１とビット線３がそれぞれ斜めに交
わっている。１つのビット線コンタクト４を２つのメモ
リセルで共有するため、ワード線２は１つの素子領域１
に対して２本交わり、ビット線３も素子領域１に対して
斜めに交わりコンタクトをとる構成となっている。その
ため素子領域１にはそれぞれのメモリセルについてビッ
ト線３と重ならない部分７が生じ、この部分７を容量部
コンタクトをとる位置とすることができる。コンタクト
を取る位置がビット線からずれているため、ビット線３
の上に容易に容量部をつくることができる。さらにビッ
ト線３同士の間隔が広がるため、当然ビット線３とビッ
ト線コンタクト４間の目合わせマージンを大きくとるこ
とができ、その目合わせマージンは図６に比べ４倍程度
大きくなる。素子領域とビット線は約２９度で交わった
とき、集積度が最大となる。このとき、最小寸法をｆと
すると、１メモリセルあたりの面積は、図１が８ｆ２
であるのに対して、約６．２ｆ２ （図１に対して約７
８％）まで小さくなる。
【００１３】
【発明の効果】本発明によって、容量部をビット線の上
に構築することが可能となり、さらに、ビット線とビッ
ト線コンタクト間の目合わせマージンも大きくとること
ができるので、歩留まりが著しく向上する。
に構築することが可能となり、さらに、ビット線とビッ
ト線コンタクト間の目合わせマージンも大きくとること
ができるので、歩留まりが著しく向上する。
【図１】本発明の一実施例を示すセル構成の平面図。
【図２】局所配線を用いたセル構成の平面図。
【図３】ビット線を両側にのばしたセル構成の平面図。
【図４】素子領域をくの字形にして、１セルあたりの面
積を縮小したセル構成の平面図。
積を縮小したセル構成の平面図。
【図５】本発明の一実施例を示すセル構成の平面図。
【図６】従来の半導体メモリのセル構成の平面図。
１ 素子領域
２ ワード線
３ ビット線
４ ビット線コンタクト
５ 局所配線
６ 局所配線コンタクト
７ ビット線と重ならない部分
Claims (2)
- 【請求項１】 それぞれ複数個のメモリセルと接続し
た一対のビット線を入力端子として、センスアンプの両
側に配置した半導体メモリにおいて、ビット線方向に互
い違いに配列した２行のメモリセル群に対して、１本の
ビット線がセルとセルの間を通るように設けられ両側の
セルとコンタクトをとることを特徴とする半導体メモリ
。 - 【請求項２】 それぞれ複数個のメモリセルと接続し
た一対のビット線を入力端子として、センスアンプの両
側に配置した半導体メモリにおいて、ワード線に対して
、素子領域とビット線の両方が斜めに交わることを特徴
とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3000642A JPH04279055A (ja) | 1991-01-08 | 1991-01-08 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3000642A JPH04279055A (ja) | 1991-01-08 | 1991-01-08 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04279055A true JPH04279055A (ja) | 1992-10-05 |
Family
ID=11479362
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3000642A Pending JPH04279055A (ja) | 1991-01-08 | 1991-01-08 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04279055A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5442212A (en) * | 1993-08-31 | 1995-08-15 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
| US5802000A (en) * | 1994-06-30 | 1998-09-01 | Nec Corporation | Highly integrated semiconductor device having stepwise bit lines |
| US5838036A (en) * | 1995-11-10 | 1998-11-17 | Nec Corporation | Semiconductor memory device capable of realizing a minimum memory cell area approximate to a theoretical value |
| US5877522A (en) * | 1996-07-30 | 1999-03-02 | Nec Corporation | Dram composed of open-bit-line type capacitor-over-bit-line structure memory cells |
| JP2006108691A (ja) * | 2004-10-08 | 2006-04-20 | Samsung Electronics Co Ltd | 半導体記憶素子及びその製造方法 |
| JP2007013011A (ja) * | 2005-07-01 | 2007-01-18 | Seiko Epson Corp | 強誘電体メモリ装置及び表示用駆動ｉｃ |
-
1991
- 1991-01-08 JP JP3000642A patent/JPH04279055A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5442212A (en) * | 1993-08-31 | 1995-08-15 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
| US5691551A (en) * | 1993-08-31 | 1997-11-25 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
| US5802000A (en) * | 1994-06-30 | 1998-09-01 | Nec Corporation | Highly integrated semiconductor device having stepwise bit lines |
| US5838036A (en) * | 1995-11-10 | 1998-11-17 | Nec Corporation | Semiconductor memory device capable of realizing a minimum memory cell area approximate to a theoretical value |
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| JP2006108691A (ja) * | 2004-10-08 | 2006-04-20 | Samsung Electronics Co Ltd | 半導体記憶素子及びその製造方法 |
| JP2007013011A (ja) * | 2005-07-01 | 2007-01-18 | Seiko Epson Corp | 強誘電体メモリ装置及び表示用駆動ｉｃ |
| JP2007227547A (ja) * | 2005-07-01 | 2007-09-06 | Seiko Epson Corp | 強誘電体メモリ装置、表示用駆動ｉｃ及び電子機器 |
| JP4678314B2 (ja) * | 2005-07-01 | 2011-04-27 | セイコーエプソン株式会社 | 強誘電体メモリ装置、表示用駆動ｉｃ及び電子機器 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20001017 |