JP4678314B2 - 強誘電体メモリ装置、表示用駆動ｉｃ及び電子機器 - Google Patents

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Description

本発明は、強誘電体メモリ装置、表示用駆動ＩＣ及び電子機器に関するものである。
強誘電体メモリ（ＦｅＲＡＭ、Ferroelectric Random Access Memory）装置は、強誘電体材料の分極と電界との間に見られるヒステリシス特性を利用して情報を記憶させるものであり、その高速性、低消費電力性及び不揮発性などの観点から注目されている。
かかる強誘電体メモリ装置においては、他のメモリ装置同様、メモリセルの高集積化もしくは縮小化が恒久の課題である。
例えば、下記特許文献１（特開２００２−１７０９３５号）には、所定のビット線に接続される活性領域が当該ビット線に沿って一列に配置されている強誘電体メモリが記載され、プレート線、ワード線及び活性領域の形状や配置を工夫することによって、強誘電体メモリセルの面積の低減を図る技術が開示されている。
特開２００２−１７０９３５号公報
しかしながら、上記従来の強誘電体メモリ構成においては、ビット線（方向）の長さが長くなってしまい、ビット線の延在方向において強誘電体メモリのサイズが大きくなってしまうという問題が生じていた。
一方、上記強誘電体メモリは、その高速性、低消費電力性及び不揮発性などの特性から、各種電子機器に用いられるようになってきている。例えば、表示装置に用いられる表示用駆動ＩＣにおいては、追って詳細に説明するように、表示体等との接続の関係上、配線間隔が通常のデザインルール（例えば、最小の配線間隔）よりも大きく設定されることがある。
従って、強誘電体メモリ装置の高集積化もしくは縮小化を図ることはもとより、許容された配線間隔を遵守しつつ、メモリセルの高集積化等を図る必要がある。
よって、本発明は、上記の課題を解決することのできる強誘電体メモリ装置、表示用駆動ＩＣ及び電子機器を提供することを目的とする。
即ち、強誘電体メモリ装置の高集積化もしくは縮小化を図ることを目的とする。特に、ビット線方向における集積度が高い強誘電体メモリ装置を提供することを目的とする。また、表示用駆動ＩＣ（integrated circuit）に用いられる強誘電体メモリ装置の高集積化もしくは縮小化（レイアウトの最適化）を図ることを目的とする。特に、表示用駆動ＩＣに用いられる強誘電体メモリ装置のビット線方向における集積度を向上させることを目的とする。
この目的は特許請求の範囲に記載の特徴の組み合わせにより達成される。
上記目的を達成するため、本発明の第１の形態によれば、第１の方向に延在するビット線と、ビット線の片側において、第１の方向に所定の間隔を有して配置されており、ビット線及び第１の強誘電体キャパシタがそれぞれ接続された複数の第１の活性領域と、ビット線の他の片側において、第１の方向に所定の間隔を有して配置されており、ビット線及び第２の強誘電体キャパシタがそれぞれ接続された複数の第２の活性領域と、第１の活性領域上から第２の方向に延在する第１のワード線と、を備え、複数の第１の活性領域及び前記複数の第２の活性領域の各々は、一方の端部及び他方の端部を有しており、第１の活性領域は、その一部が第１の方向において隣接する第２の活性領域の一部と重なり、かつ、第１の方向と交差する第２の方向において当該第２の活性領域と所定の間隔を有して配置されたことを特徴とする強誘電体メモリ装置を提供する。
上記形態によれば、ビット線に対応する強誘電体キャパシタが接続された第１の活性領域及び第２の活性領域を、それぞれビット線の両側に配置して、かつ、第１の活性領域及び第２の活性領域が、第１の方向、即ち、ビット線の延在方向において重なるように配置されることとなる。従って、上記形態によれば、ビット線の延在する方向における長さが短い強誘電体メモリ装置を提供することができる。
また、上記形態によれば、ビット線の長さを短くできるため、ビット線の配線容量を低減させることができる。ひいては、センスアンプの動作マージンを大きく確保することができ、また、強誘電体メモリ装置の消費電力を低減させることができ、さらには、ビット線に重畳するノイズを低減させることができる。
上記強誘電体メモリ装置において、第１のワード線は、第１の活性領域上であって、隣接する第２の活性領域と重なり合う領域上から前記第２の方向に延在し、第２の活性領域を回避し、第２の活性領域と第１方向において隣接する他の第２の活性領域との間上を通るように配置されることが好ましい。
上記形態によれば、第１の活性領域及び第２の活性領域が第１の方向において重なるように配置しても、第１の強誘電体キャパシタ及び第２の強誘電体キャパシタをそれぞれ異なるワード線により駆動させることが可能となり、メモリセルを容易に選択することができる。
上記強誘電体メモリ装置において、ビット線は、第１の活性領域において一方の端部と他方の端部との間の第１の領域に接続され、第２の活性領域において一方の端部と他方の端部との間の第２の領域に接続されており、第１のワード線は、第１の活性領域において、一方の端部と第１の領域との間を通るように第２の方向に延在し、当該強誘電体メモリ装置は、第１の活性領域において、他方の端部と第１の領域との間を通って、第２の方向に延在する第２のワード線を、さらに備えたことが好ましい。
上記形態によれば、第１の強誘電体キャパシタ及び第２の強誘電体キャパシタは、それぞれ異なるワード線により駆動されるので、第１の活性領域及び第２の活性領域が第１の方向において重なるように配置しても、メモリセルを容易に選択することができる。
上記強誘電体メモリ装置において、第１のワード線及び第２のワード線は、それらが配置された第１の活性領域の一方の端部に隣接する所定の第２の活性領域と他方の端部に隣接する他の第２の活性領域との間を通って配置されており、第１の活性領域における第１のワード線と第２のワード線との間隔は、所定の第２の活性領域と他の第２の活性領域との間における第１のワード線と第２のワード線との間隔より広いことが好ましい。
上記形態によれば、第１の方向における複数の第１の活性領域及び複数の第２の活性領域の間隔をさらに狭くすることができるので、ビット線の延在する方向における長さがさらに短い強誘電体メモリ装置を提供することができる。
上記強誘電体メモリ装置において、前記第１のワード線及び第２のワード線は、それらが配置された第１の活性領域の一方の端部に隣接する所定の第２の活性領域と他方の端部に隣接する他の第２の活性領域との間を通って配置されており、第１の活性領域における第１のワード線と第２のワード線との間隔は、所定の第２の活性領域と他の第２の活性領域との間における第１のワード線と第２のワード線との間隔とほぼ同じであるこが好ましい。
上記形態によれば、第１の活性領域及び第２の活性領域が第１の方向において重なるように配置し、ビット線の延在する方向（第１方向）における長さを短くしつつ、第１及び第２のワード線の曲線部や角部を低減し、ワード線をほぼ略直線状とすることができるので、ワード線の延在する方向（第２方向）における長さを短くした強誘電体メモリ装置を提供することができる。
上記強誘電体メモリ装置において、第１の活性領域の一方の端部は、第１の方向において、隣接する第２の活性領域の他方の端部と重なっており、第２の活性領域の一方の端部は、第１の方向において、隣接する第１の活性領域の他方の端部と重なっていることが好ましい。
上記形態によれば、ビット線の延在方向において、第１の活性領域及び第２の活性領域の両方の端部が互いに重なることとなるので、ビット線の延在する方向における長さがさらに短い強誘電体メモリ装置を提供することができる。
上記強誘電体メモリ装置において、第１の強誘電体キャパシタは、第１の活性領域における一方の端部に接続されており、第２の強誘電体キャパシタは、第２の活性領域における他方の端部に接続されており、当該強誘電体メモリ装置は、第２の方向に延在し、第１の強誘電体キャパシタ及び第２の強誘電体キャパシタに接続された第１のプレート線と、をさらに備えたことが好ましい。
上記形態によれば、第１の活性領域及び第２の活性領域の端部は第１の方向において互いに重なっており、第１及び第２の強誘電体キャパシタは当該端部に接続されることとなる。従って、上記形態によれば、第１及び第２の強誘電体キャパシタに接続される第１のプレート線を、略直線状、又は、曲線部や角部の少ない形状とすることができるので、第１のプレート線の負荷を低減させることができる。また、上記形態によれば、プレート線の本数を減らすことができ、さらには、プレート線の電圧を制御するプレート線制御部の面積も低減させることができる。
上記強誘電体メモリ装置において、第１の強誘電体キャパシタの各々は、第１の活性領域における一方の端部に接続されており、第２の強誘電体キャパシタの各々は、第２の活性領域における他方の端部に接続されており、当該強誘電体メモリ装置は、第２の方向に延在し、第１の強誘電体キャパシタ及び第２の強誘電体キャパシタに接続された第１のプレート線と、第１の活性領域における他方の端部に接続された第３の強誘電体キャパシタと、第２の活性領域における一方の端部に接続された第４の強誘電体キャパシタと、第２の方向に延在し、第３の強誘電体キャパシタ及び第４の強誘電体キャパシタに接続された第２のプレート線と、をさらに備えたことが好ましい。
上記形態によれば、第１の活性領域及び第２の活性領域の端部は第１の方向において互いに重なっており、第１〜第４の強誘電体キャパシタは当該端部に接続されることとなる。従って、上記形態によれば、第１〜第４の強誘電体キャパシタに接続される第１のプレート線及び第２のプレート線を、略直線状、又は、曲線部や角部の少ない形状とすることができるので、第１のプレート線及び第２のプレート線の負荷を低減させることができる。また、上記形態によれば、プレート線の本数を減らすことができ、さらには、プレート線の電圧を制御するプレート線制御部の面積も低減させることができる。
上記強誘電体メモリ装置において、第１の強誘電体キャパシタは、第１の活性領域における一方の端部に接続されており、第２の強誘電体キャパシタは、第２の活性領域における他方の端部に接続されており、当該強誘電体メモリ装置は、第１の方向に延在し、第１の強誘電体キャパシタに接続された第１のプレート線と、第１の方向に延在し、第２の強誘電体キャパシタに接続された第２のプレート線と、をさらに備えたことが好ましい。
上記形態によれば、第１の活性領域及び第２の活性領域の端部を第１の方向において互いに重なるよう配置し、第１方向における長さが短くなった強誘電体メモリ装置において、第１及び第２のプレート線を第１方向に延在させたので、プレート線が短くなり、プレート線の負荷を低減させることができる。また、上記形態によれば、プレート線の本数を減らすことができ、さらには、プレート線の電圧を制御するプレート線制御部の面積も低減させることができる。
上記強誘電体メモリ装置において、ビット線と隣接する他のビット線との間には、ビット線の他の片側において、第１の方向に所定の間隔を有して配置されており、ビット線及び第２の強誘電体キャパシタがそれぞれ接続された複数の第２の活性領域と、他のビット線の片側において、第１の方向に所定の間隔を有して配置されており、他のビット線及び第３の強誘電体キャパシタがそれぞれ接続された複数の第３の活性領域と、が配置され、第２の活性領域は、その一部が第１の方向において隣接する第３の活性領域の一部と重なり、かつ、第１の方向と交差する第２の方向において当該第３の活性領域と所定の間隔を有して配置されたことが好ましい。
上記強誘電体メモリ装置において、ビット線と隣接する他のビット線との間には、ビット線の他の片側において、第１の方向に所定の間隔を有して配置されており、ビット線及び第２の強誘電体キャパシタがそれぞれ接続された複数の第２の活性領域と、他のビット線の片側において、第１の方向に所定の間隔を有して配置されており、他のビット線及び第３の強誘電体キャパシタがそれぞれ接続された複数の第３の活性領域と、が配置され、第２の活性領域は、その全部が第１の方向において隣接する第３の活性領域のほぼ全部と重なり、かつ、第１の方向と交差する第２の方向において当該第３の活性領域と所定の間隔を有して配置されたことが好ましい。
本発明の第２の形態によれば、上記強誘電体メモリ装置を備えたことを特徴とする表示用駆動ＩＣを提供する。表示用駆動ＩＣとは、例えば液晶表示装置等の表示装置を駆動するデバイス全般をいう。
本発明の第３の形態によれば、上記強誘電体メモリ装置を備えたことを特徴とする電子機器を提供する。電子機器とは、本発明にかかる強誘電体メモリ装置を備えた一定の機能を奏する機器一般をいい、その構成に特に限定はないが、例えば、上記強誘電体メモリ装置を備えたコンピュータ装置一般、携帯電話、ＰＨＳ、ＰＤＡ、電子手帳、ＩＣカードなど、記憶装置を必要とするあらゆる装置が含まれる。
以下、図面を参照しつつ、発明の実施形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲に係る発明を限定するものではなく、また、実施形態の中で説明されている特徴の組み合わせのすべてが発明の解決手段に必須であるとは限らない。なお、同一の機能を有するものには同一もしくは関連の符号を付し、その繰り返しの説明を省略する。
（実施の形態１）
図１は、本実施の形態の表示用駆動ＩＣの構成を示すブロック図である。表示用駆動ＩＣは、強誘電体メモリ装置と、ラッチ回路１５０と、表示駆動回路１６０とを備えて構成される。強誘電体メモリ装置は、メモリセルアレイ１１０と、複数のワード線ＷＬと、複数のプレート線ＰＬと、複数のビット線ＢＬと、ワード線制御部１２１と、プレート線制御部１３０と、ビット線制御部１４０とを備えて構成される。
メモリセルアレイ１１０は、後述するように、アレイ状に配置された複数のメモリセルＭＣを有して構成される。各メモリセルＭＣには、いずれかのワード線ＷＬ、プレート線ＰＬ及びビット線ＢＬが接続されている（例えば、図２参照）。そして、ワード線制御部１２１及びプレート線制御部１３０は、複数のワード線ＷＬ及び複数のプレート線ＰＬの電圧を制御し、メモリセルＭＣに記憶されたデータを複数のビット線ＢＬに読み出し、また、外部から供給されたデータをビット線ＢＬを介してメモリセルＭＣに記憶させる。ラッチ回路１５０は、メモリセルＭＣから読み出されたデータをラッチし、表示駆動回路１６０は、ラッチ回路１５０にラッチされたデータに基づいて、外部の表示体を駆動する。
ここで、外部の表示体は、例えば、液晶表示装置等の表示装置である。例えば、液晶表示装置の表示体を構成する各セルは、スイッチングトランジスタ（ＴＦＴ： thin film transistor）と液晶を挟み込んだ画素電極とを有し、アレイ状に配置される。従って、これらのセル（画素）を駆動するためには、各ＴＦＴのゲート線やソース線等に接続される駆動ＩＣが必要となる。かかるゲート線やソース線等の配線間隔は、通常のメモリセルアレイのビット線間隔より広く設定されることが多い。例えば、１〜１．３倍の間隔となる。
ここで、表示体の複数の配線を、メモリセルアレイ中のより間隔の小さい複数の配線部と直接接続することも考えられるが、接続のための配線の引き回しが複雑となり、配線接続不良が起こり得る。また、表示体の複数の配線ピッチにあわせて、ビット線を形成した場合、上記配線接続不良は低減されるが、ビット線間隔が大きくなる分、メモリセルアレイが大きくなってしまう。そこで、許容された配線間隔を遵守しつつ、メモリセルの高集積化等を図る技術が重要となるのである。
図２は、本実施の形態のメモリセルアレイの構成を示す回路図である。また、図３〜図６は、本実施の形態のメモリセルアレイの構成を示す要部平面図であり、図７は、本実施の形態のメモリセルアレイの断面図であり、図７（ａ）は、図３等のＡ−Ａ’断面に対応し、図７（ｂ）は、図３等のＢ−Ｂ’断面に対応する。また、図４は、図３に示す平面パターンのうち、活性領域１１２、１１４とワード線ＷＬ１〜ＷＬ４の関係を明示した図である。また、図５は、活性領域（１１２、１１４）の一方の端部１１６と他方の端部１１８との関係を明示した図である。また、図６は、活性領域１１２、１１４のｙ方向における重なりの様子を明示した図である。なお、図面を分かり易くするため、平面図においても適宜ハッチングを付けてある。
以下、図２〜図７を参照しながら、本実施の形態の強誘電体メモリ装置におけるメモリセルアレイの構成について説明する。
図２等に示すように、メモリセルアレイ１１０は、アレイ状に配置された複数のメモリセルＭＣ１１、ＭＣ１２、ＭＣ２１及びＭＣ２２を有して構成される。メモリセルＭＣ１１、ＭＣ１２、ＭＣ２１及びＭＣ２２は、それぞれ、強誘電体キャパシタＣ１１、Ｃ１２、Ｃ２１及びＣ２２並びにｎ型ＭＯＳトランジスタＴＲを有する。
図２の回路図においては、本実施の形態の第１の特徴を示すため、ビット線ＢＬの図中左側にメモリセルＭＣ１１及びＭＣ１２を、ビット線ＢＬの図中右側にメモリセルＭＣ２２及びＭＣ２１を記載してある。
このように、ビット線ＢＬの片側には、複数のメモリセルＭＣ１１及びＭＣ１２が配置され、ビット線ＢＬの他の片側には、複数のメモリセルＭＣ２１及びＭＣ２２が配置され、これらのメモリセルＭＣ１１、ＭＣ１２、ＭＣ２１及びＭＣ２２とビット線ＢＬが接続されている。
なお、上記の構成は、ビット線間に２列のメモリセル列、即ち、メモリセルＭＣ２２及びＭＣ２１よりなる列と、メモリセルＭＣ１１及びＭＣ１２よりなる列と、が配置されているともいえる。
ここで、本実施の形態の第２の特徴は、図２からも分かるように、複数のメモリセルＭＣ１１及びＭＣ１２と、複数のメモリセルＭＣ２１及びＭＣ２２とが、それぞれ異なるワード線ＷＬ１〜ＷＬ４と接続されている点である。
また、本実施の形態の第３の特徴は、メモリセルＭＣ１１及びＭＣ１２が形成される活性領域と、メモリセルＭＣ２１及びＭＣ２２が形成される活性領域とが、ｙ方向においてそれぞれの一部が互いに重なっている点にある。
上記特徴について、図３〜図７を参照しながら、詳細に説明する。
図３等に示すように、ビット線ＢＬの片側（図３中の左側）には、当該ビット線ＢＬに接続される複数のメモリセルＭＣ１１及びＭＣ１２が配置されている。メモリセルＭＣ１１及びＭＣ１２は、ビット線ＢＬの片側に配置された複数の第１の活性領域１１２に接続されている。そして、複数の第１の活性領域１１２は、ビット線ＢＬが延在する方向（ｙ方向）において、互いに所定の間隔（ＤＡｃｙ）を有して配置されている（図４参照）。
また、図３等に示すように、ビット線ＢＬの他の片側（図３中の右側）には、当該ビット線ＢＬに接続される複数のメモリセルＭＣ２１及びＭＣ２２が配置されている。メモリセルＭＣ２１及びＭＣ２２は、ビット線ＢＬの他の片側に配置された複数の第２の活性領域１１４に接続されている。そして、図４等に示すように、複数の第２の活性領域１１４は、ｙ方向において、互いに所定の間隔（ＤＡｃｙ）を有して配置されている。
また、図４等に示すように、第１の活性領域１１２及び第２の活性領域１１４は、それぞれ、ｙ方向が長手方向となる、矩形に近い形状を有している。その長辺の長さは、ＤＡｃ１であり、短辺の長さは、ＤＡｃ２である。また、第１の活性領域１１２と第２の活性領域１１４のｘ方向における間隔は、ＤＡｃｘである。
また、図５等に示すように、第１の活性領域１１２及び第２の活性領域１１４は、長手方向（ｙ方向）において、一方の端部（例えば、図５中の下部）１１６及び他方の端部（例えば、図５中の上部）１１８を有している。一方の端部１１６及び他方の端部１１８は、それぞれｎ型ＭＯＳトランジスタＴＲのソース、ドレイン領域である。なお、ソース、ドレイン領域とは、トランジスタのソースもしくはドレインとなる領域をいう。
ここで、図３及び図６等に示すように、第１の活性領域１１２及び第２の活性領域１１４は、いわゆる、千鳥配置されている。また、第１の活性領域１１２及び第２の活性領域１１４は、その一部がｙ方向において互いに重なっている。例えば、図６に示すように、ｙ方向において距離Ｄ１だけ重なるよう配置される。
具体的には、第１の活性領域１１２及び第２の活性領域１１４は、第１の活性領域１１２の一方の端部１１６が、当該端部１１６が隣接する第２の活性領域１１４の他方の端部１１８と、ｙ方向において重なるように配置されている。前述したように、当該第１の活性領域１１２の一方の端部１１６は、当該第２の活性領域１１４の他方の端部１１８と、ｙ方向と交差する方向（ｘ方向）において、所定の間隔（ＤＡｃｘ）を有して配置されている。なお、距離Ｄ１は、Ｄ１＝（ＤＡｃ１−ＤＡｃｙ）／２で表される。また、第１の活性領域１１２と第２の活性領域１１４の最端部間のｙ方向における距離をＤ２とする。
また、第１の活性領域１１２及び第２の活性領域１１４は、第１の活性領域１１２の他方の端部１１８が、当該端部１１８が隣接する第２の活性領域１１４の一方の端部１１６と、ｙ方向において重なるように配置されている。前述したように、当該第１の活性領域１１２の他方の端部１１８は、当該第２の活性領域１１４の一方の端部１１６と、ｘ方向において、所定の間隔（ＤＡｃｘ）を有して配置されている。
即ち、本実施の形態において、複数の第１の活性領域１１２及び複数の第２の活性領域１１４は、ビット線ＢＬを挟んで、その両端が互いに重なるように交互に配置されている（図３、図６等参照）。なお、図７（ｂ）等に示すように、複数の第１の活性領域１１２及び複数の第２の活性領域１１４は、絶縁層（素子分離）７０を介して互いに絶縁されている。言い換えれば、複数の第１の活性領域１１２及び複数の第２の活性領域１１４を構成する各活性領域間には、素子分離が位置する。
また、図７（ａ）等に示すように、第１の活性領域１１２及び第２の活性領域１１４の一方の端部１１６の上層には、強誘電体キャパシタＣ１１及びＣ２１が設けられている。また、他方の端部１１８の上層には、強誘電体キャパシタＣ１２及びＣ２２が設けられている。各強誘電体キャパシタは、下部電極５０、強誘電体層５２及び上部電極５４の積層構造を有している。強誘電体キャパシタＣ１１及びＣ２１は、それぞれ下部電極５０がプラグ５６を介して第１の活性領域１１２及び第２の活性領域１１４の一方の端部１１６に接続されている。また、強誘電体キャパシタＣ１２及びＣ２２は、それぞれ下部電極５０がプラグ５８を介して第１の活性領域１１２及び第２の活性領域１１４の他方の端部１１８に接続されている。
また、図７（ａ）等に示すように、ビット線ＢＬは、その両側に配置された第１の活性領域１１２及び第２の活性領域１１４において、一方の端部１１６と他方の端部１１８との間の領域１２０に、プラグ６４、略矩形のパターン６６及びプラグ６８を介して接続されている。この領域１２０は、例えば、ワード線ＷＬ１及びＷＬ２（もしくはＷＬ３及びＷＬ４）で駆動される２つのトランジスタＴＲの共通のソース、ドレイン領域といえる。
本実施の形態において、図３等に示すように、ビット線ＢＬは、第１の活性領域１１２と第２の活性領域１１４との間に配置されているが、第１の活性領域１１２及び第２の活性領域１１４の上記領域１２０（プラグ６８）と接続するため、ｘ方向に突出した突出部を有する。言い換えれば、当該突出部は、上記領域１２０の上層に位置している。そして、前述した通り、当該突出部（ビット線ＢＬの一部）が、プラグ６４、パターン６６及び６８を介して当該領域１２０に接続され、ビット線ＢＬが第１の活性領域１１２及び第２の活性領域１１４に接続される（図３、図７参照）。
なお、本実施の形態においては、ビット線ＢＬに突出部を設けてプラグ６８との接続を図ったが、ビット線ＢＬの幅を、その両側の第１の活性領域１１２及び第２の活性領域１１４の上方のプラグ６８を覆う程度に広くし、ビット線ＢＬをラインパターンとしてもよい。なお、ビット線ＢＬが、プレート線ＰＬより下層に位置する場合には、前述した突起部を設けるパターンとすることが好ましい。
また、図３及び図７等に示すように、ワード線ＷＬ１は、第１の活性領域１１２上において、一方の端部１１６とプラグ６４との間を通って、ｘ方向に配置されている。また、ワード線ＷＬ２は、第１の活性領域１１２上において、他方の端部１１８とプラグ６４との間を通って、ｘ方向に配置されている。ワード線ＷＬ１及びＷＬ２は、メモリセルＭＣ１１及びＭＣ１２のｎ型ＭＯＳトランジスタＴＲのゲートを構成している。
また、図４等に示すように、ワード線ＷＬ１は、第１の活性領域１１２上からｘ方向に延在するが、当該第１の活性領域１１２と隣接する第２の活性領域１１４上を横切ることなく、配置される。即ち、前述したように、第１の活性領域１１２及び第２の活性領域１１４が、ｙ方向において距離Ｄ１だけ重なるよう配置されている場合、その重なりの程度によれば、第１の活性領域１１２からｘ方向に延在するワード線ＷＬ１が第２の活性領域１１４を横切ることとなる。そこで、第２の活性領域１１４をワード線ＷＬ１が横切ることがないよう、第２の活性領域１１４を避けて配置される。言い換えれば、ワード線ＷＬ１は、第２の活性領域１１４間の素子分離上に配置される。この場合、ワード線ＷＬ１には、屈曲部（シフト部、略Ｌ字部、階段部）が生じる。また、他のワード線ＷＬ２についても自身が配置される活性領域と隣接する活性領域を避けて（迂回して）配置される。
また、図４等に示すように、一の活性領域上に配置される２本のワード線に着目すれば、例えば、ワード線ＷＬ１及びＷＬ２は、それらが通る第１の活性領域１１２に隣接する２つの第２の活性領域１１４の間を通るように配置されている。即ち、ワード線ＷＬ１及びＷＬ２は、第１の活性領域１１２以外の領域において、素子分離（絶縁層７０）上に配置されている。
また、第１の活性領域１１２におけるワード線ＷＬ１とＷＬ２との間隔（ＤＷ１）は、上記２つの第２の活性領域１１４の間（素子分離上）におけるワード線ＷＬ１とＷＬ２との間隔（ＤＷ２）より広い（ＤＷ１＞ＤＷ２）。即ち、ワード線ＷＬ１及びＷＬ２は、一定の周期で、ｙ方向及びそれと反対方向に交互に曲がりながら、全体として略ｘ方向に延在するように配置されている。
また、図４等に示すように、ワード線ＷＬ３は、第２の活性領域１１４上からｘ方向に延在するが、当該第２の活性領域１１４と隣接する第１の活性領域１１２上を横切ることなく、配置される。即ち、前述したように、第１の活性領域１１２及び第２の活性領域１１４が、ｙ方向において距離Ｄ１だけ重なるよう配置されている場合、その重なりの程度によれば、第２の活性領域１１４からｘ方向に延在するワード線ＷＬ３が第１の活性領域１１２を横切ることとなる。そこで、第１の活性領域１１２をワード線ＷＬ３が横切ることがないよう、第１の活性領域１１２を避けて配置される。言い換えれば、ワード線ＷＬ３は、第１の活性領域１１２間の素子分離上に配置される。この場合、ワード線ＷＬ３には、屈曲部（シフト部、略Ｌ字部、階段部）が生じる。また、他のワード線ＷＬ４についても自身が配置される活性領域と隣接する活性領域を避けて（迂回して）配置される。
また、一の活性領域上に配置される２本のワード線に着目すれば、例えば、ワード線ＷＬ３及びＷＬ４は、それらが通る第２の活性領域１１４に隣接する２つの第１の活性領域１１２の間を通るように配置されている。即ち、ワード線ＷＬ３及びＷＬ４は、第２の活性領域１１４以外の領域において、素子分離（絶縁層７０）の上層に配置されている。
また、図４等に示すように、第２の活性領域１１４におけるワード線ＷＬ３とＷＬ４との間隔（ＤＷ１）は、上記２つの第１の活性領域１１２の間（素子分離上）におけるワード線ＷＬ３とＷＬ４との間隔（ＤＷ２）より広い（ＤＷ１＞ＤＷ２）。即ち、ワード線ＷＬ３及びＷＬ４も、ワード線ＷＬ１及びＷＬ２と同様に、一定の周期で、ｙ方向及びそれと反対方向に交互に曲がりながら、全体として略ｘ方向に延在するように配置されている。
なお、ワード線ＷＬ１、ＷＬ２、ＷＬ３及びＷＬ４が曲がる角度は任意であり、例えば、９０度としクランク形状としてもよい、但し、４５度程度とするのが、配線のパターニング精度や設計ルール上好ましい。
図３及び図７等に示すように、プレート線ＰＬ１は、第１の活性領域１１２の上層に設けられた強誘電体キャパシタＣ１１及び第２の活性領域１１４の上層に設けられた強誘電体キャパシタＣ２２の上層を通過するように、略ｘ方向に配置されている。そして、図７等に示すように、プレート線ＰＬ１は、強誘電体キャパシタＣ１１、Ｃ２１の直上においてプラグ６０を介して強誘電体キャパシタＣ１１の上部電極５４に接続されている。
また、図３及び図７等に示すように、プレート線ＰＬ２は、第１の活性領域１１２の上層に設けられた強誘電体キャパシタＣ１２及び第２の活性領域１１４の上層に設けられた強誘電体キャパシタＣ２１の上層を通過するように、略ｘ方向に配置されている。そして、図７等に示すように、プレート線ＰＬ２は、強誘電体キャパシタＣ１２、Ｃ２２の直上において、プラグ６２を介して強誘電体キャパシタＣ２２の上部電極５４に接続されている。
以上、詳細に説明したように、本実施の形態によれば、ビット線ＢＬに対応する強誘電体キャパシタが接続された第１の活性領域１１２及び第２の活性領域１１４を、それぞれビット線ＢＬの両側に配置して、かつ、第１の活性領域１１２及び第２の活性領域１１４が、ｙ方向、即ち、ビット線ＢＬの延在方向において重なるように配置されることとなる。従って、本実施の形態によれば、ビット線ＢＬの延在する方向におけるサイズがその重なり分だけ小さくなる。
特に、前述したように、当該強誘電体メモリ装置を表示用駆動ＩＣに用いた場合には、ビット線ＢＬの間隔を外部の表示体の配線間隔に対応させるとともに、ビット線ＢＬの延在方向において表示用駆動ＩＣのサイズを縮小できる。即ち、面積効率が非常に高い強誘電体メモリ装置及び表示用駆動ＩＣを提供することができる。
本実施の形態によれば、ビット線ＢＬの長さを短くできるため、ビット線ＢＬの配線容量を低減させることができる。ひいては、センスアンプの動作マージンを大きく確保することができ、また、強誘電体メモリ装置の消費電力を低減させることができ、さらには、ビット線ＢＬに重畳するノイズを低減させることができる。
なお、本実施の形態においては、図４等に示すように、ｙ方向において距離Ｄ１重なるように、第１の活性領域１１２及び第２の活性領域１１４を配置したが、重なりの程度に限定はなく、わずかでも重なっていれば、上記効果を奏する。もちろん、重なりの程度が大きいほど上記効果が大きくなり、例えば、各活性領域のｙ方向における距離（間隔）ＤＡｃｙを最小に設定した場合に、距離Ｄ１は最大となる。ワード線幅、ワード線間隔及びワード線と活性領域との距離を許容されるデザインルールにおいて最小に設定した場合、距離（間隔）ＤＡｃｙは最小となる。
また、本実施の形態によれば、後述する実施の形態３（例えば図１２）と比較すると、ビット線ＢＬの延在方向において、第１の活性領域１１２及び第２の活性領域１１４の両方の端部が互いに、より重なることとなるので、ビット線ＢＬの延在する方向における長さがさらに短い強誘電体メモリ装置を提供することができる。
本実施の形態によれば、第１の活性領域１１２及び第２の活性領域１１４の端部はｙ方向において互いに重なっており、各強誘電体キャパシタは当該端部に接続されることとなる。従って、これらの強誘電体キャパシタがｘ方向に略直線上（一定の幅を有しｘ方向に延在する領域内）に並ぶこととなる。よって、各強誘電体キャパシタに接続される第１のプレート線ＰＬ１及び第２のプレート線ＰＬ２を、略直線状、又は、曲線部や角部の少ない形状とすることができるので、第１のプレート線ＰＬ１及び第２のプレート線ＰＬ２の負荷を低減させることができる。
また、第１の活性領域１１２及び第２の活性領域１１４がｙ方向において重なるように配置しても、ワード線ＷＬ１〜ＷＬ４について、自身が配置される活性領域と隣接する活性領域を避けて（迂回して）配置することにより、各メモリセルＭＣ１１、ＭＣ１２、ＭＣ２１、ＭＣ２２を、それぞれ異なるワード線ＷＬ１〜ＷＬ４により駆動することができる。
言い換えれば、第１の活性領域１１２及び第２の活性領域１１４がｙ方向において重なるように配置しても、ワード線ＷＬ１、ＷＬ４を、自身が配置される活性領域と隣接する活性領域を避けて（迂回して）配置することにより、第１のプレート線ＰＬ１に接続される各強誘電体キャパシタを、それぞれ異なるワード線ＷＬ１、ＷＬ４により駆動することができる。また、同様に、ワード線ＷＬ２、ＷＬ３を、自身が配置される活性領域と隣接する活性領域を避けて（迂回して）配置することにより、第２のプレート線ＰＬ２に接続される各強誘電体キャパシタを、それぞれ異なるワード線ＷＬ２、ＷＬ３により駆動することができる。
その結果、メモリセルＭＣを容易に選択することができる。また、本実施の形態によれば、プレート線ＰＬの本数を減らすことができ、さらには、プレート線ＰＬの電圧を制御するプレート線制御部１３０の面積も低減させることができる。
また、本実施の形態によれば、ワード線ＷＬ１〜ＷＬ４について、自身が配置される活性領域と隣接する活性領域を避けて（迂回して）配置することにより、ｙ方向における複数の第１の活性領域１１２及び複数の第２の活性領域１１４の間隔（ＤＡｃｙ）をさらに狭くすることができるので、ビット線ＢＬの延在する方向における長さがさらに短い強誘電体メモリ装置を提供することができる。
なお、本実施の形態においては、図３に示すように、プレート線ＰＬをｘ方向に配置したが、図８に示すように、プレート線ＰＬをｙ方向に配置してもよい。図８は、本実施の形態の他のメモリセルアレイの要部平面図である。図９は、本実施の形態の他のメモリセルアレイの構成を示す回路図である。なお、図２及び図３等と対応する部位には同じ符号を付し、その詳細な説明を省略する。
この場合、図８に示すように、ｙ方向に延在する第１及び第２の強誘電体キャパシタ（第１の活性領域１１２の上方の強誘電体キャパシタ）Ｃ１２、Ｃ１１を接続するよう、プレート線ＰＬ１１がｙ方向に延在し、また、ｙ方向に延在する第３及び第４の強誘電体キャパシタ（第２の活性領域１１４の上方の強誘電体キャパシタ）Ｃ２２、Ｃ２１を接続するよう、プレート線ＰＬ１２がｙ方向に延在する。
この場合、前述したように、メモリセルアレイ１１０のビット線ＢＬの延在する方向（ｙ方向）における長さが短くなっているので、プレート線をｘ方向に延在させる場合より、プレート線ＰＬ１１、ＰＬ１２が短くなり、プレート線ＰＬ１１、ＰＬ１２の負荷を低減させることができる。
即ち、プレート線をｘ方向に延在させた場合、接続するメモリセルの強誘電体キャパシタ容量Ｃｆが直列に接続されることとなり、例えば、ｘ方向にメモリセルが３２個配列している場合、プレート線には、メモリセルが３２個接続され、プレート線の容量ＣPLが、およそＣｆ×３２（ＣPL≒Ｃｆ×３２）となる。これに対し、プレート線をｙ方向に延在させた場合、接続するメモリセルの強誘電体キャパシタ容量Ｃｆは並列に接続されることとなり、プレート線の容量ＣPLは、約Ｃｆ×１となり、負荷容量を約１／３２とすることができる。
また、本実施の形態においては、前述した通り、ビット線ＢＬ間に余裕があるため、ビット線とプレート線を平行に形成しても、これらの配線やその下部のプラグを容易にレイアウトすることができる。
また、本実施の形態においては、ビット線ＢＬが、プレート線ＰＬより上層に位置する構成としたが（図３、図７等参照）、図１０に示すように、ビット線ＢＬが、プレート線ＰＬより下層に位置する構成としてもよい。図１０は、本実施の形態の他のメモリセルアレイの要部平面図である。図３等と対応する部位には同じ符号を付し、その詳細な説明を省略する。この場合、前述したように、ビット線ＢＬに突起部を設けるパターンとすることが好ましい。
また、本実施の形態においては、活性領域（１１２、１１４）の形状を略矩形状としたが、他の形状（例えば、楕円形状等）としてもよい。また、本実施の形態においては、一つの活性領域上に２つのセル（２つのトランジスタと２つのキャパシタ）を形成したが、これに限らず、一つの活性領域上に１つのセル（１つのトランジスタと１つのキャパシタ）が形成される強誘電体メモリ装置等に適用してもよい。
（実施の形態２）
図１１は、本実施の形態のメモリセルアレイの構成を示す要部平面図である。なお、図３等と対応する部位には同じ符号を付し、その詳細な説明を省略する。
本実施の形態においては、各ビット線ＢＬに両側に配置される第１の活性領域１１２及び第２の活性領域１１４は、実施の形態１（図３）の場合と略同じ配置をしている。しかし、所定のビット線ＢＬが接続される第１の活性領域１１２は、当該所定のビット線ＢＬに隣接する他のビット線ＢＬに接続される第２の活性領域１１４と、ｙ方向において略同じ位置に配置される。また、当該所定のビット線ＢＬが接続される第２の活性領域１１４は、当該他のビット線ＢＬに接続される第１の活性領域１１２と、ｙ方向において略同じ位置に配置される。
即ち、実施の形態１においては、一のビット線ＢＬに両側に配置される第１の活性領域１１２及び第２の活性領域１１４は、前述したように、その一部がｙ方向において互いに重なっている。また、ビット線ＢＬ間に配置される第１の活性領域１１２及び第２の活性領域１１４も、その一部がｙ方向において互いに重なっている。
これに対し、本実施の形態においては、一のビット線ＢＬに両側に配置される第１の活性領域１１２及び第２の活性領域１１４は、前述したように、その一部がｙ方向において互いに重なっている。しかし、ビット線ＢＬ間に配置される第１の活性領域１１２及び第２の活性領域１１４も、ｙ方向において略同じ位置に配置される。言い換えれば、その全体（全部）がｙ方向において互いに重なっている。
さらに、別の言い方をすれば、実施の形態１においては、そのｘ方向のレイアウトが、Ａ配置の活性領域列→ビット線ＢＬ→Ｂ配置の活性領域列→Ａ配置の活性領域列→ビット線ＢＬ→Ｂ配置の活性領域列で、繰り返されるのに対し、実施の形態２においては、Ａ配置の活性領域列→ビット線ＢＬ→Ｂ配置の活性領域列→Ｂ配置の活性領域列→ビット線ＢＬ→Ａ配置の活性領域列で、繰り返される。
Ａ配置の活性領域列とは、例えば、図１１の最も左の活性領域列（１１２）を意味し、Ｂ配列の活性領域列とは、Ａ配置の活性領域とは、起点が所定の距離（図６のＤ２）ずれて配列された活性領域列を意味する。
このように、本実施の形態によれば、実施の形態１で説明した効果に加え、各ワード線ＷＬが曲がる箇所を減らすことができる。
即ち、実施の形態１の図３においては、例えばワード線ＷＬ１について、その屈曲部（シフト部、略Ｌ字部、階段部）は３箇所存在するのに対し、本実施の形態の図１１においては、ワード線ＷＬ１の屈曲部は２箇所となる。
このように、各ワード線ＷＬが曲がる箇所を減らすことができるため、プロセス上の不良や疲労による不良の発生を低減させることができる。
なお、本実施の形態においても実施の形態１と同様に、ビット線ＢＬの幅を、その両側の第１の活性領域１１２及び第２の活性領域１１４の上方のプラグ６８を覆う程度に広くし、ビット線ＢＬをラインパターンとしてもよい。
また、プレート線ＰＬをｙ方向に配置してもよい。即ち、ｙ方向に延在する第１の活性領域１１２の上方の強誘電体キャパシタを接続するよう、プレート線をｙ方向に延在させ、また、ｙ方向に延在する第２の活性領域１１４の上方の強誘電体キャパシタを接続するよう、プレート線をｙ方向に延在させてもよい。
また、本実施の形態においては、ビット線ＢＬが、プレート線ＰＬより上層に位置する構成としたが、ビット線ＢＬが、プレート線ＰＬより下層に位置する構成としてもよい。この場合、図１０を参照しながら実施の形態１において詳細に説明したように、ビット線ＢＬに突起部を設けるパターンとすることが好ましい。
また、本実施の形態においては、活性領域の形状を略矩形状としたが、他の形状（例えば、楕円形状等）としてもよい。また、本実施の形態においては、一つの活性領域上に２つのセル（２つのトランジスタと２つのキャパシタ）を形成したが、これに限らず、一つの活性領域上に１つのセル（１つのトランジスタと１つのキャパシタ）が形成される強誘電体メモリ装置等に適用してもよい。
（実施の形態３）
図１２及び図１３は、本実施の形態のメモリセルアレイの構成を示す要部平面図である。図１３は、図１２に示す平面パターンのうち、活性領域１１２、１１４とワード線ＷＬ１〜ＷＬ４の関係を明示した図である。なお、図３及び図４等と対応する部位には同じ符号を付し、その詳細な説明を省略する。
本実施の形態においては、図１３等に示すように、実施の形態１と同様に、第１の活性領域１１２及び第２の活性領域１１４は、その一部がｙ方向において互いに重なるように配置されているが、その重なりの程度（Ｄ３＜Ｄ１）が小さい点で、実施の形態１等と異なる。また、ワード線ＷＬ１〜ＷＬ４が略直線状にｘ方向に延在し、図３及び図１１等において説明したワード線の屈曲部がない点で異なる。
即ち、図１３等に示すように、複数の第１の活性領域１１２は、ビット線ＢＬが延在する方向（ｙ方向）において、互いに所定の間隔（ＤＡｃｙ２＞ＤＡｃｙ）を有して配置され（図１３参照）、また、複数の第２の活性領域１１４は、ｙ方向において、互いに所定の間隔（ＤＡｃｙ２＞ＤＡｃｙ）を有して配置されている。
このように、ｙ方向における活性領域間（素子分離幅）を実施の形態１や２の場合より大きく確保したので、ワード線をｘ方向に略直線状に配置しても、ワード線が自身が配置される活性領域と隣接する活性領域を横切ることがない。
つまり、図１３等に示すように、ワード線ＷＬ１（ＷＬ２）は、第１の活性領域１１２上からｘ方向に延在するが、当該第１の活性領域１１２と隣接する第２の活性領域１１４上を横切ることなく、第２の活性領域１１４間の素子分離上に配置される。
また、一の活性領域上に配置される２本のワード線に着目すれば、例えば、ワード線ＷＬ１及びＷＬ２は、それらが通る第１の活性領域１１２に隣接する２つの第２の活性領域１１４の間を通るように配置されている。即ち、ワード線ＷＬ１及びＷＬ２は、第１の活性領域１１２以外の領域において、素子分離（絶縁層７０）上に配置されている。
また、第１の活性領域１１２におけるワード線ＷＬ１とＷＬ２との間隔（ＤＷ１）は、上記２つの第２の活性領域１１４の間（素子分離上）におけるワード線ＷＬ１とＷＬ２との間隔と同程度である。
また、図１３等に示すように、ワード線ＷＬ３（ＷＬ４）は、第２の活性領域１１４上からｘ方向に延在するが、当該第２の活性領域１１４と隣接する第１の活性領域１１２上を横切ることなく、第１の活性領域１１２間の素子分離上に配置される。
また、一の活性領域上に配置される２本のワード線に着目すれば、例えば、ワード線ＷＬ３及びＷＬ４は、それらが通る第２の活性領域１１４に隣接する２つの第１の活性領域１１２の間を通るように配置されている。即ち、ワード線ＷＬ３及びＷＬ４もまた、第２の活性領域１１４以外の領域において、素子分離（絶縁層７０）の上層に配置されている。
また、第２の活性領域１１４におけるワード線ＷＬ３とＷＬ４との間隔（ＤＷ１）は、上記２つの第１の活性領域１１２の間（素子分離上）におけるワード線ＷＬ３とＷＬ４との間隔と同程度である。
このように、本実施の形態によれば、ワード線ＷＬに屈曲部を設ける必要がないため、メモリセルアレイ１１０のｘ方向における長さを短くすることができる。即ち、第１の活性領域１１２と第２の活性領域１１４のｘ方向における間隔（ＤＡｃｘ２）を、小さくすることができる（ＤＡｃｘ２＞ＤＡｃｘ、図１３参照）。例えば、ｙ方向における活性領域上のワード線間隔（図４のＤＷ１参照）に、ワード線幅を加え、さらに、ワード線と活性領域との間隔の２倍を加えた距離以上に、活性領域間（素子分離の幅）を設定する。
実施の形態１および２等で説明したように、ワード線ＷＬ１、ＷＬ２、ＷＬ３及びＷＬ４が曲がる角度は、配線のパターニング精度や設計ルール上、ある所定の角度（例えば４５度）に設定される。
従って、素子分離上において当該角度でワード線を折り曲げ、活性領域上においては、直線状とした場合、ワード線全体を略直線状とする場合と比較し、ｘ方向における素子分離間（第１の活性領域１１２と第２の活性領域１１４のｘ方向における間隔）を大きくせざるを得ない。
このように間隔を大きくしても、例えば、前述した表示体の配線間隔内（許容範囲内）に納まればよいが、表示体の配線ピッチの縮小化に伴い、許容範囲を超える場合には、表示体とメモリセルアレイの配線間隔がずれることにより、却って、接続関係が複雑になることが考えられる。
このような場合は、本実施の形態を適用し、ワード線を略直線状に配置することで、メモリセルアレイ１１０のｘ方向における長さを短く調整することができる。
なお、本実施の形態においては、図１２に示すように、プレート線ＰＬをｘ方向に配置したが、図８を参照しながら実施の形態１において詳細に説明したように、プレート線ＰＬをｙ方向に配置してもよい。即ち、ｙ方向に延在する第１の活性領域１１２の上方の強誘電体キャパシタを接続するよう、プレート線をｙ方向に延在させ、また、ｙ方向に延在する第２の活性領域１１４の上方の強誘電体キャパシタを接続するよう、プレート線をｙ方向に延在させてもよい。
また、本実施の形態においては、ビット線ＢＬが、プレート線ＰＬより上層に位置する構成としたが、ビット線ＢＬが、プレート線ＰＬより下層に位置する構成としてもよい。この場合、図１０を参照しながら実施の形態１において詳細に説明したように、ビット線ＢＬに突起部を設けるパターンとすることが好ましい。なお、図１２においては、図面を見やすくするため、ビット線を線状に記載しているが、図３及び図１０等と同様に一定の幅を有するパターンであることは言うまでもない。
また、本実施の形態においては、活性領域の形状を略矩形状としたが、他の形状（例えば、楕円形状等）としてもよい。また、本実施の形態においては、一つの活性領域上に２つのセル（２つのトランジスタと２つのキャパシタ）を形成したが、これに限らず、一つの活性領域上に１つのセル（１つのトランジスタと１つのキャパシタ）が形成される強誘電体メモリ装置等に適用してもよい。
また、本実施の形態の活性領域（１１２、１１４）のレイアウトは、実施の形態１と同様の、Ａ配置の活性領域列→ビット線ＢＬ→Ｂ配置の活性領域列→Ａ配置の活性領域列→ビット線ＢＬ→Ｂ配置の活性領域列で、繰り返されるレイアウトであるが、図１１を参照しながら実施の形態２で詳細に説明したように、Ａ配置の活性領域列→ビット線ＢＬ→Ｂ配置の活性領域列→Ｂ配置の活性領域列→ビット線ＢＬ→Ａ配置の活性領域列で、繰り返されるレイアウトとしても良い。
また、実施の形態１〜３においては、表示体の複数の配線ピッチにあわせてビット線を形成する場合を前提に説明したが、表示体の複数の配線間隔と、ビット線間隔は同じである必要はない。これらの間隔差が低減するだけでも、これらの配線の接続がより容易になり、配線間の接続不良が低減するからである。従って、少なくともメモリセル領域において、上記実施の形態のセルのレイアウトを有すれば良い。
次に、このような表示体が用いられる電気光学装置や電子機器について説明する。
本発明は、例えば、電気光学装置（表示装置、表示体）の駆動回路として用いられる。図１４に、表示体を用いた電子機器の例を示す。図１４（Ａ）は携帯電話への適用例であり、図１４（Ｂ）は、ビデオカメラへの適用例である。また、図１４（Ｃ）は、テレビジョンへ（ＴＶ）の適用例であり、図１４（Ｄ）は、ロールアップ式テレビジョンへの適用例である。
図１４（Ａ）に示すように、携帯電話５３０には、アンテナ部５３１、音声出力部５３２、音声入力部５３３、操作部５３４及び電気光学装置（表示部、表示体）５００を備えている。この電気光学装置に、本発明を適用することができる。
図１４（Ｂ）に示すように、ビデオカメラ５４０には、受像部５４１、操作部５４２、音声入力部５４３及び電気光学装置５００を備えている。この電気光学装置に、本発明を適用することができる。
図１４（Ｃ）に示すように、テレビジョン５５０は、電気光学装置５００を備えている。この電気光学装置に、本発明を適用することができる。なお、パーソナルコンピュータ等に用いられるモニタ装置にも本発明を適用することができる。
図１４（Ｄ）に示すように、ロールアップ式テレビジョン５６０は、電気光学装置５００を備えている。この電気光学装置に、本発明を適用することができる。
なお、電気光学装置を有する電子機器としては、上記の他、表示機能付きファックス装置、デジタルカメラのファインダ、携帯型ＴＶ、電子手帳、電光掲示板、宣伝広告用ディスプレイなどがある。
また、実施の形態１〜３においては、表示体の駆動回路に接続されるメモリセルアレイの場合について説明したが、かかる用途に限定されず、強誘電体メモリ装置自身及び強誘電体メモリを有する各種電子機器に広く適用可能である。
また、上記発明の実施の形態を通じて説明された実施例や応用例は、用途に応じて適宜に組み合わせて、又は変更若しくは改良を加えて用いることができ、本発明は上述した実施形態の記載に限定されるものではない。そのような組み合わせ又は変更若しくは改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
実施の形態１の表示用駆動ＩＣの構成を示すブロック図である。 実施の形態１のメモリセルアレイの構成を示す回路図である。 実施の形態１のメモリセルアレイの構成を示す要部平面図である。 実施の形態１のメモリセルアレイの構成を示す要部平面図である。 実施の形態１のメモリセルアレイの構成を示す要部平面図である。 実施の形態１のメモリセルアレイの構成を示す要部平面図である。 実施の形態１のメモリセルアレイの断面図である。 実施の形態１の他のメモリセルアレイの要部平面図である。 実施の形態１の他のメモリセルアレイの構成を示す回路図である。 実施の形態１の他のメモリセルアレイの要部平面図である。 実施の形態２のメモリセルアレイの構成を示す要部平面図である。 実施の形態３のメモリセルアレイの構成を示す要部平面図である。 実施の形態３のメモリセルアレイの構成を示す要部平面図である。 表示体を用いた電子機器の例を示す図である。
符号の説明
５０…下部電極、５２…強誘電体層、５４…上部電極、５６、５８、６０、６２、６４、６８…プラグ、６６…パターン、７０…絶縁層、１１０…メモリセルアレイ、１１２…第１の活性領域、１１４…第２の活性領域、１１６…一方の端部、１１８…他方の端部、１２０…領域、１２１…ワード線制御部、１３０…プレート線制御部、１４０…ビット線制御部、１５０…ラッチ回路、１６０…表示駆動回路、１７０…強誘電体キャパシタ、１７２…ＮＭＯＳ、５００…電気光学装置、５３０…携帯電話、５３１…アンテナ部、５３２…音声出力部、５３３…音声入力部、５３４…操作部、５４０…ビデオカメラ、５４１…受像部、５４２…操作部、５４３…音声入力部、５５０…テレビジョン、５６０…ロールアップ式テレビジョン、ＢＬ…ビット線、Ｃ１１、Ｃ１２、Ｃ２１、Ｃ２２…強誘電体キャパシタ、ＭＣ、ＭＣ１１、ＭＣ１２、ＭＣ２１、ＭＣ２２…メモリセル、ＰＬ、ＰＬ１、ＰＬ２、ＰＬ１１、ＰＬ１２…プレート線、ＴＲ…トランジスタ、ＷＬ、ＷＬ１〜ＷＬ４…ワード線

Claims (11)

  1. 第１の方向に延在する第１のビット線と、
    前記第１の方向に延在する第２のビット線と、
    前記第１のビット線の前記第２のビット線と反対側において、前記第１の方向に所定の間隔を有して配置されており、前記第１のビット線及び第１の強誘電体キャパシタがそれぞれ接続された第１の活性領域と、
    前記第１のビット線の前記第２のビット線側において、前記第１の方向に所定の間隔を有して配置されており、前記第１のビット線及び第２の強誘電体キャパシタがそれぞれ接続された第２の活性領域と、
    前記第２のビット線の前記第１のビット線側において、前記第１の方向に所定の間隔を有して配置されており、前記第２のビット線及び第３の強誘電体キャパシタがそれぞれ接続された第３の活性領域と、
    前記第１の活性領域上から前記第１の方向と交差する第２の方向に延在する第１のワード線と、を備え、
    前記第１の活性領域及び前記第２の活性領域の各々は、一方の端部及び他方の端部を有しており、
    前記第１の活性領域の一部は、前記第１の方向において、前記第２の活性領域の一部と重なり、かつ、前記第２の方向において当該第２の活性領域と所定の間隔を有して配置され、
    前記第２の活性領域の全部は、前記第１の方向において、前記第３の活性領域と重なり、かつ、前記第２の方向において当該第３の活性領域と所定の間隔を有して配置されたこと、を特徴とする強誘電体メモリ装置。
  2. 前記第１のワード線は、前記第１の活性領域上であって、前記第１の方向において前記第２の活性領域と重なり合う領域上から前記第２の方向に延在し、前記第２の活性領域を回避し、前記第２の活性領域と前記第１方向において前記所定の間隔で配置された他の第２の活性領域との間上を通るように配置されることを特徴とする請求項１に記載の強誘電体メモリ装置。
  3. 前記第１のビット線は、前記第１の活性領域において一方の端部と他方の端部との間の第１の領域に接続され、前記第２の活性領域において一方の端部と他方の端部との間の第２の領域に接続されており、
    前記第１のワード線は、前記第１の活性領域において、一方の端部と前記第１の領域との間を通るように前記第２の方向に延在し、
    当該強誘電体メモリ装置は、
    前記第１の活性領域において、他方の端部と前記第１の領域との間を通って、前記第２の方向に延在する第２のワード線を、
    さらに備えたことを特徴とする請求項１記載の強誘電体メモリ装置。
  4. 前記第１のワード線及び前記第２のワード線は、それらが配置された前記第１の活性領域の一方の端部と前記第１の方向において一部が重なる第２の活性領域と他方の端部と前記第１の方向において一部が重なる他の第２の活性領域との間を通って配置されており、
    第１の活性領域における前記第１のワード線と前記第２のワード線との間隔は、前記第２の活性領域と前記他の第２の活性領域との間における前記第１のワード線と前記第２のワード線との間隔より広いことを特徴とする請求項３記載の強誘電体メモリ装置。
  5. 前記第１のワード線及び前記第２のワード線は、それらが配置された前記第１の活性領域の一方の端部と前記第１の方向において一部が重なる第２の活性領域と他方の端部と前記第１の方向において一部が重なる他の第２の活性領域との間を通って配置されており、
    第１の活性領域における前記第１のワード線と前記第２のワード線との間隔は、前記第２の活性領域と前記他の第２の活性領域との間における前記第１のワード線と前記第２のワード線との間隔と同じであることを特徴とする請求項３記載の強誘電体メモリ装置。
  6. 前記第１の活性領域の一方の端部は、前記第１の方向において、前記第１の活性領域と一部が重なる第２の活性領域の他方の端部と重なっており、
    前記第２の活性領域の一方の端部は、前記第１の方向において、前記第２の活性領域と一部が重なる前記第１の活性領域の他方の端部と重なっていることを特徴とする請求項１乃至５のいずれか一項記載の強誘電体メモリ装置。
  7. 前記第１の強誘電体キャパシタは、前記第１の活性領域における一方の端部に接続されており、
    前記第２の強誘電体キャパシタは、前記第２の活性領域における他方の端部に接続されており、
    当該強誘電体メモリ装置は、
    前記第２の方向に延在し、前記第１の強誘電体キャパシタ及び前記第２の強誘電体キャパシタに接続された第１のプレート線を、
    さらに備えたことを特徴とする請求項６記載の強誘電体メモリ装置。
  8. 前記第１の強誘電体キャパシタは、前記第１の活性領域における一方の端部に接続されており、
    前記第２の強誘電体キャパシタは、前記第２の活性領域における他方の端部に接続されており、
    当該強誘電体メモリ装置は、
    前記第２の方向に延在し、前記第１の強誘電体キャパシタ及び前記第２の強誘電体キャパシタに接続された第１のプレート線と、
    前記第１の活性領域における他方の端部に接続された第４の強誘電体キャパシタと、
    前記第２の活性領域における一方の端部に接続された第５の強誘電体キャパシタと、
    前記第２の方向に延在し、前記第４の強誘電体キャパシタ及び前記第５の強誘電体キャパシタに接続された第２のプレート線と、
    をさらに備えたことを特徴とする請求項６記載の強誘電体メモリ装置。
  9. 前記第１の強誘電体キャパシタは、前記第１の活性領域における一方の端部に接続されており、
    前記第２の強誘電体キャパシタは、前記第２の活性領域における他方の端部に接続されており、
    当該強誘電体メモリ装置は、
    前記第１の方向に延在し、前記第１の強誘電体キャパシタに接続された第１のプレート線と、
    前記第１の方向に延在し、前記第２の強誘電体キャパシタに接続された第２のプレート線と、
    をさらに備えたことを特徴とする請求項６記載の強誘電体メモリ装置。
  10. 請求項１乃至９のいずれか一項記載の強誘電体メモリ装置を備えたことを特徴とする表示用駆動ＩＣ。
  11. 請求項１乃至９のいずれか一項記載の強誘電体メモリ装置を備えたことを特徴とする電子機器。
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