KR920007358B1 - 고집적 메모리 셀 및 코아 어레이 구조 - Google Patents

고집적 메모리 셀 및 코아 어레이 구조 Download PDF

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Abstract

내용 없음.

Description

고집적 메모리 셀 및 코아 어레이 구조
제1도는 종래의 홀디드 비트선 구조를 갖는 고집적 메모리 셀 및 코아 어레이의 구조도.
제2도는 제1도에 있어서 고집적 메모리 셀 및 코아 어레이의 회로도.
제3도는 종래의 오픈 비트선 구조를 갖는 고집적 메모리 셀 및 코아 어레이의 구조도.
제4도는 제3도에 있어서 고집적 메모리 셀 및 코아 어레이의 회로도.
제5도는 본 발명의 제1실시예에 따른 고집적 메모리 셀 및 코아 어레이 구조도.
제6도는 제5도에 있어서 고집적 메모리 셀 및 코아 어레이의 회로도.
제7도는 본 발명의 제2실시예에 따른 고집적 메모리 셀 코아 어레이 구조도.
제8도는 제7도에 있어서 고집적 메모리 셀 및 코아 어레이의 회로도.
* 도면의 주요부분에 대한 부호의 설명
11 : 비트선 콘택 12 : 배리드 콘택
13a, 13b : 셀 어레이
본 발명은 고집적 메모리 셀 및 코아 어레이 구조에 관한 것으로, 특히 16메가급 이상의 고집적 메모리에 적용할 수 있도록 한 고집적 메모리 셀 및 코아 어레이 구조에 관한 것이다.
종래의 고집적 메모리 셀 및 코아 어레이 구조는 홀디드 비트선 구조를 갖거나 오픈 비트선 구조를 갖고 있다.
제1도는 홀디드 비트선 구조를 갖는 고집적 메모리 셀 및 코아 어레이의 구조로서, 비트선 콘택(1)의 양측에 각각 하나의 배리드 콘택(2a, 2b)을 둔 일직선의 비트선(BL)과, 비트선(BL)과 인접하게 평행으로 위치하여 비트선(BL)에 있는 배리드 콘택(2) 사이의 영역에 비트라인 콘택(3)을 형성하고 그 양측에 각각 하나의 배리드 콘택(4a, 4b)을 둔 일직선의 비트선(
Figure kpo00001
)으로 이루어진다. 제2도는 제1도의 고집적 메모리셀 및 코아 어레이의 회로도로서, 다수의 워드선(WL)중 하나가 선택되면, 선택된 워드선(WL)에 연결된 셀 어레이(5)내의 선택된 셀은 "온"이 되고, 인접한 워드선(WL)에 연결된 셀은 "오프"된다.
비트선(
Figure kpo00002
)에서는 기준전압을 형성하고, 비트선(BL)에서는 선택되는 셀에서 흘러나온 전하에 의하여 기준전압에 대하여 전위가 변하게 된다. 또한, 이 비트선쌍(BL,
Figure kpo00003
)은 감지증폭기(SA)에 연결되어 전위차가 감지되게 된다.
한편, 제3도는 종래의 오픈 비트선 구조를 갖는 고집적 메모리 셀 및 코아 어레이의 구조로서, 비트라인 콘택(6)의 양측에 각각 하나의 배리드 콘택(7a, 7b)을 둔 일직선의 비트라인(BL)으로 이루어지며 연속해서 비트 라인(BL)으로 이루어지며 연속해서 비트라인(BL)과 나란하게 동일한 패턴으로 또다른 비트라인(BL)을 연속해서 마련하게 된다.
제4도는 제3도의 반도체 메모리장치의 회로도로서, 셀 어레이(8a, 8b)사이에 감지증폭기(SA)가 마련되고 이 감지증폭기(SA)는 셀 어레이(8a)에서의 하나의 비트선(BL)과 셀 어레이(8b)에서의 하나의 비트선(
Figure kpo00004
)에 따라 감지하게 된다.
그러나, 상술한 반도체 메모리 장치중 홀디드 비트선 구조의 고집적 메모리 셀 및 코아 어레이의 구조는 외부노이즈에 잘 견디고, 감지증폭기의 배치가 용이하지만, 고집적화 될수록 비트선간의 피치가 좁아지게 되고 비트선간의 커플링 커패시턴스가 증가되는 문제점이 있었다.
또한, 오픈비트선 구조의 고집적 메모리 셀 및 코아 어레이 구조는 4메가급 메모리에는 적용이 가능하나, 16메가급 이상의 고집적 메모리에서는 메모리 셀의 피치가 줄게됨에 따라 감지증폭기의 배치가 거의 불가능하게 되며, 비트선 사이의 간격이 좁아지게 됨에 따라 커플링되는 부하는 더 늘어나게 되고 감지증폭기가 감지하기 위한 전압차는 더 줄어들게 되므로 감지속도가 늦어지는 문제점이 있었다.
이에 따라 본 발명은 상기한 문제점을 해결하기 위한 것으로, 본 발명의 목적은 단위셀당 비트선 길이를 1/2로 줄인 고집적 메모리 셀 및 코아 어레이 구조를 제공하는 것이다.
본 발명에 따른 고집적 메모리 셀 및 코아 어레이 구조는 서로 인접한 비트선쌍에 마련되는 비트선 콘택을 지그재그 형상으로 연결한 하나의 비트선으로 구성하는 것이다.
이와 같은 본 발명에 따른 고집적 메모리 셀 및 코아 어레이 구조는 단위 셀 당 비트선 길이가 1/2로 되어 동작속도를 고속화할 수 있고 커플링에 의한 노이즈를 현저하게 줄일 수 있다.
이하, 본 발명을 첨부도면에 의하여 상세히 설명하면 다음과 같다.
제5도는 본 발명의 실시예 1에 따른 고집적 메모리 셀 및 코아 어레이 구조로서, 종래의 홀디드 비트선 구조의 고집적 메모리 셀 및 코아 어레이 구조에서 비트선쌍(BL,
Figure kpo00005
)으로 사용되는 것을 하나의 비트선(BL)으로 형성한 것이다. 즉, 다수의 비트선 콘택(11)중 인접한 비트선 콘택이 서로 직각으로 접속되도록 연결시킨 비트선(BL)을 갖는 구조이다.
이와 같은 반도체 메모리 장치는 종래의 오픈 비트선 구조를 갖는 고집적 메모리 셀 및 코아 어레이 구조보다 피치가 2배로 되기 때문에 감지증폭기의 배치가 용이하게 되며 비트선간의 커플링 커패시턴스가 거의 발생되지 않는다.
또한, 오픈 비트선 구조의 고집적 메모리 셀 및 코아 어레이 구조에 비하여 단위셀당 비트선 길이가 1/2로 되어 감지속도가 현저히 개선된다. 이론적으로 설명하면, 하나의 비트선에 동일갯수의 셀을 달고 감지할때 본 발명에 따른 RC지연은
Figure kpo00006
(여기서, R은 비트선의 저항이며 DJ는 정션 커패시턴스, CB는 비트선 커패시턴스이다)로 종래 제3도의 고집적 메모리 셀 및 코아 어레이 구조의 RC지연인 R×(CJ+CB)에 비하여 줄게되어 고속동작이 가능하게 된다.
본 발명인 제5도의 고집적 메모리 셀 및 코아 어레이 구조의 회로도인 제6도를 참조하여 동작을 설명하면, 우선 셀 어레이(13a)중의 하나의 워드선(WL)이 선택될 경우 그 워드선(WL)에 연결되어 있는 셀이 모두 "온"되고 이 셀 어레이(13a)는 감지증폭기(SA)에 비트선(BL)으로 연결되게 된다.
반대편쪽의 셀 어레이(13b)는 대응하는 워드선(WL)이 "오프"되고 감지증폭기(SA)에 비트선(
Figure kpo00007
)으로 연결되어 기준전압을 갖게 된다.
따라서, 선택된 비트선(BL)과 기준전압을 갖는 비트선(
Figure kpo00008
)사이의 전위차에 의하여 데이타의 감지가 가능하게 된다.
제7도는 본 발명의 제2실시예에 따른 고집적 메모리 셀 및 코아 어레이 구조이다.
본 발명 실시예 1와 다른점은 제7도에 도시한 바와 같이 다수의 비트선 콘택(11)중 인접한 비트선 콘택이서로 둔각으로 접속되도록 비트선(BL)을 갖는 구조이며, 그 밖의 구조는 동일하므로 그 상세한 설명은 생략한다. 제8도는 제7도의 고집적 메모리 셀 및 코아 어레이 구조의 회로도를 도시한 것이다.
이상 설명한 바와 같이, 본 발명에 따르면 단위 비트선 길이당 셀의 수가 기존의 오픈 비트라인 구조를 갖는 고집적 메모리 셀 및 코아 어레이 구조보다 2배로 되므로 동일개수의 셀이 비트선에 연결될 경우 저항의 감소 및 커패시턴스의 감소를 얻을 수 있어 데이타 감지시 감지전압이 증가하므로 오동작이 예방되고 동작속도가 개선된다. 또한, 비트선간의 폭이 2배 증가하므로 인접한 비트선에 의한 커플링 커패시턴스를 줄일 수 있어 16메가급 이상의 고집적 메모리에서 대두되고 있는 커플링에 의한 노이즈를 현저히 줄일 수 있는 이점이 있다.

Claims (3)

  1. 홀디드 비트선 구조를 갖는 고집적 메모리 셀 및 코아 어레이 구조에 있어서, 다수의 비트선 콘택중 서로 인접한 비트선쌍에 마련되는 비트선 콘택을 지그재그 현상으로 연결한 하나의 비트선으로 구성한 것을 특징으로 하는 고집적 메모리 셀 및 코아 어레이 구조.
  2. 제1항에 있어서, 상기 비트선은 서로 인접한 비트선 콘택이 직각으로 접속되도록 형성된 것을 특징으로 하는 고집적 메모리 셀 및 코아 어레이 구조.
  3. 제1항에 있어서, 상기 비트선은 서로 인접한 비트선 콘택이 둔각으로 접속되도록 형성된 것을 특징으로 하는 고집적 메모리 셀 및 코아 어레이 구조.
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