JPH0774266A - 半導体メモリ装置 - Google Patents

半導体メモリ装置

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JPH0774266A
JPH0774266A JP3063190A JP6319091A JPH0774266A JP H0774266 A JPH0774266 A JP H0774266A JP 3063190 A JP3063190 A JP 3063190A JP 6319091 A JP6319091 A JP 6319091A JP H0774266 A JPH0774266 A JP H0774266A
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JP
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bit line
memory device
semiconductor memory
bit
contacts
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JP3063190A
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English (en)
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Sung-Han An
スエン ハン アン
Yong-Jong Lee
イエウン ジョン イ
Won-Hwa Jong
ヲン ハア ジュン
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Goldstar Electron Co Ltd
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Abstract

(57)【要約】 【目的】高速の動作速度を有し、カップリングノイズの
少ない高集積の半導体装置を提供する。 【構成】折返しビット線構造の配置を備える半導体メモ
リ装置において、各ビット線対に対応して配置されるビ
ット線コンタクトのうちの互いに隣接するビット線コン
タクト１１を連結してビット線を形成する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、高集積メモリ装置に係
り、特に１６Ｍ級以上の高集積メモリに好適な半導体メ
モリ装置に関する。
【０００２】
【従来の技術】一般に、半導体メモリ装置は、折返しビ
ット線構造またはオープンビット線構造を有している。
図５は、折返しビット線構造を有する半導体メモリ装置
のレイアウト図である。図中、ＢＬ、ＢＬ￣は隣接して
平行に配置されたビット線対である。なお、ここでＢＬ
￣はＢＬの反転表示を意味する。また図中、１および２
ａ、２ｂはそれぞれビット線ＢＬに沿って配置されるビ
ット線コンタクトおよび埋め込みコンタクトである。こ
こで、ビット線コンタクトはメモリセル内のビット線形
成のためのコンタクトで、埋め込みコンタクトはメモリ
セル内のキャパシタ形成のためのコンタクトである。図
示のように埋め込みコンタクト２ａ、２ｂはビット線コ
ンタクト１の両側に配置されている。さらに３および４
ａ、４ｂはそれぞれビット線ＢＬ￣に沿って配置される
ビット線コンタクトおよび埋め込みコンタクトで、埋め
込みコンタクト４ａ、４ｂはビット線コンタクト３の両
側に配置されている。 図６は、図５の半導体メモリ装
置の回路図で、図中、５はセルアレー、ＳＡはセンスア
ンプである。複数のワード線ＷＬのうちの一つが選択さ
れると、選択されたワード線ＷＬに連結されたセルは、
“ＯＮ”となり、隣接するワード線ＷＬに連結されたセ
ルは、“ＯＦＦ”となる。ビット線ＢＬ￣では、基準電
圧を形成し、ビット線ＢＬでは、選択されたセルから流
れ出した電荷によって基準電圧に対して電位が変化する
ことになる。なお、このビット線対ＢＬおよびＢＬ￣
は、センスアンプＳＡに連結されて電位差が感知される
ことになる。
【０００３】一方、図７は、通常のオープンビット線構
造を有する半導体メモリ装置のレイアウト図で、互いに
平行に近接して直線状のビット線ＢＬが設けられてい
る。またそれぞれのビット線ＢＬはビット線コンタクト
６と、その両側にそれぞれ配置された埋め込みコンタク
ト７ａ、７ｂを有している。
【０００４】図８は、図７の半導体メモリ装置の回路図
で、セルアレー８ａ、８ｂ間にセンスアンプＳＡを設
け、このセンスアンプＳＡは、セルアレー８ａでの一つ
のビット線ＢＬと、セルアレー８ｂでの一つのビット線
ＢＬ￣とによって感知することになる。
【０００５】
【発明が解決しようとする課題】しかし、上述の半導体
メモリ装置中の折返しビット線構造の半導体メモリ装置
は、外部ノイズによく耐え、センスアンプの配置が容易
であるが、高集積化になるほど、ビット線間のピッチが
小さくなり、ビット線間のカップリングキャパシタンス
が増加されるという問題点があった。なお、オープンビ
ット線構造の半導体メモリ装置は、４Ｍ級のメモリには
適用可能であるが、１６Ｍ級以上の高集積メモリでは、
メモリセルのピッチが小さくなることに伴ってセンスア
ンプの配置がほぼ不可能になる。またビット線間の間隔
が狭くなることに伴ってカップリングされる負荷はさら
に増加することになり、センスアンプが感知するための
電圧差はさらに減少されることになるので、感知速度が
遅延する問題点があった。本発明の目的は上述の問題点
を解消し、高速の動作速度を有し、カップリングノイズ
の少ない高集積の半導体装置を提供することにある。
【０００６】
【課題を解決するための手段】上記の目的を達成するた
め、本発明では、折返しビット線構造の配置を有する半
導体メモリにおいて、各ビット線対に対応して配置され
るビット線コンタクトのうちの互いに隣接するビット線
コンタクトを連結してビット線を形成することとする。
ここで、上記ビット線は、例えば図１に示すように、互
いに隣接する上記ビット線コンタクトを上記ビット線に
直角に連結するようにすればよい。あるいは上記ビット
線は、例えば図３に示すように、互いに隣接する上記ビ
ット線コンタクトを鈍角の折線状に連結するようにして
もよい。
【０００７】
【作用】通常の折返しビット線構造の配置において、従
来、ビット線対を構成する一方のビット線と他方のビッ
ト線の相互間で隣接して存在しているビット線コンタク
ト間を本発明では連結してビット線として形成するの
で、従来、各ビット線内に直線状に配列されたビット線
コンタクトを連結してビット線が形成されている従来の
場合と比べると、本発明の場合は単位セル当たりのビッ
ト線の長さが従来の長さの１／２になる。このことが信
号の遅延に関係するビット線抵抗やビット線キャパシタ
ンスを減少させることとなるので、動作速度の高速化を
招く。またビット線間の幅が従来より２倍に増加するの
で、隣接するビット線によるカップリングキャパシタン
スを減らすこととなり、このことは特に１６Ｍ級以上の
高集積メモリにおいて問題となるカップリングノイズを
減らすことを可能にし、またセンスアンプの配置を容易
にするものである。
【０００８】
【実施例】以下、本発明を添付図面について詳細に説明
する。図１は、本発明の一実施例による半導体メモリ装
置のレイアウト図で、図５の折返しビット線構造の半導
体メモリ装置で使用されたＢＬ、ＢＬ￣のビット線対が
一つのビット線ＢＬによって形成されている。すなわ
ち、図１に示すように、従来のビット線対に対応して配
置された複数のビット線コンタクト１１のうちの隣接す
るビット線コンタクトがビット線ＢＬに対して互いに直
角に接続されるように連結させたビット線構造を有す
る。このような半導体メモリ装置は、図７のオープンビ
ット線構造を有する半導体メモリ装置よりビット線間の
幅が２倍になるので、センスアンプの配置が容易にな
り、ビット線間のカップリングキャパシタンスがほぼ発
生されない。また、オープンビット線構造の半導体メモ
リ装置に比べて単位セル当たりビット線の長さが１／２
になり、感知速度が顕著に改善される。理論的に説明す
れば、一つのビット線に同一個数のセルを置いて感知す
るとき、本発明によるＲＣ遅延はＲ／２×（ＣＪ＋ＣＢ
／２）（ここでＲは、ビット線の抵抗で、ＣＪは、ジャ
ンクションキャパシタンス、ＣＢは、ビット線キャパシ
タンスである）に、図７の半導体メモリ装置のＲＣ遅延
であるＲ×（ＣＪ＋ＣＢ）に比べて低減されて高速動作
が可能となる。
【０００９】図１の半導体メモリ装置の回路図である図
２を参照して動作を説明すれば、まずセルアレー１３ａ
のうちの一つのワード線ＷＬが選択される場合、そのワ
ード線ＷＬに連結されているセルがすべて“ＯＮ”とな
り、このセルアレー１３ａは、センスアンプＳＡにビッ
ト線ＢＬにより連結されることになる。反対側のセルア
レー１３ｂは対応するワード線ＷＬが“ＯＦＦ”とな
り、センスアンプＳＡにビット線ＢＬ￣により連結さ
れ、基準電圧を有することになる。したがって、選択さ
れたビット線ＢＬと、基準電圧を有するビット線ＢＬ￣
との間の電位差によってデータの感知が可能となる。
【００１０】図３は、本発明の第２実施例による半導体
メモリ装置のレイアウト図である。本発明の第１実施例
と異なる点は、図３に示すように複数のビット線コンタ
クト１１のうちの隣接するビット線コンタクトが互いに
鈍角の折線状のビット線で接続されるように連結させた
ビット線ＢＬを有する構造であり、その他の構造は同一
であるので、その詳細な説明は省略する。図４は、図３
の半導体メモリ装置の回路図を示したものである。
【００１１】以上、本発明を実施例に基づき具体的に説
明したが、本発明は上記実施例に限定されるものではな
く、その要旨を逸脱しない範囲において種々変更可能で
あることはいうまでもない。
【００１２】
【発明の効果】以上に説明したように、本発明によれ
ば、単位ビット線の長さ当たり、セルの数が既存のオー
プンビット線構造を有する半導体メモリ装置より２倍に
なるので、同一個数のセルがビット線に連結される場
合、抵抗の減少及びキャパシタンスを減少させることが
でき、データ感知時に感知電圧が増加するので、誤動作
が防止され、かつ動作速度が改善される。なお、ビット
線間の幅が２倍に増加するので、隣接するビット線によ
るカップリングキャパシタンスを減らすことができるの
で、１６Ｍ級以上の高集積メモリにおいて問題になって
いるカップリングによるノイズを顕著に減ることができ
るという効果がある。
【図面の簡単な説明】
【図１】本発明の第１実施例による半導体メモリ装置の
レイアウト図。
【図２】図１の半導体メモリ装置の回路図。
【図３】本発明の第２実施例による半導体メモリ装置の
レイアウト図。
【図４】図３の半導体メモリ装置の回路図である。
【図５】通常の折返しビット線構造を有する半導体メモ
リ装置のレイアウト図。
【図６】図５の半導体メモリ装置の回路図。
【図７】通常のオープンビット線構造を有する半導体メ
モリ装置のレイアウト図。
【図８】図７の半導体メモリ装置の回路図。
【符号の説明】
１１：ビット線コンタクト １２：埋め込みコンタクト １３ａ、１３ｂ：セルアレー
───────────────────────────────────────────────────── フロントページの続き (72)発明者 イ イエウン ジョン 大韓民国 セオチョグ バンポグ ハニャ ン アーパート ５−1208ホ (72)発明者 ジュン ヲン ハア 大韓民国 キュンキド アンヤンイ アン ヤン ３ ドン ジュンウ アーパート ２−1208ホ

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】折返しビット線構造の配置を有する半導体
    メモリ装置において、各ビット線対に対応して配置され
    るビット線コンタクトのうちの互いに隣接するビット線
    コンタクトを連結してビット線を形成することを特徴と
    する半導体メモリ装置。
  2. 【請求項２】請求項１において、上記ビット線は、互い
    に隣接する上記ビット線コンタクトを上記ビット線に直
    角に連結するものであることを特徴とする半導体メモリ
    装置。
  3. 【請求項３】請求項１において、上記ビット線は、互い
    に隣接する上記ビット線コンタクトを鈍角の折線状に連
    結するものであることを特徴とする半導体メモリ装置。
JP3063190A 1990-03-28 1991-03-27 半導体メモリ装置 Pending JPH0774266A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1990-4190 1990-03-28
KR1019900004190A KR920007358B1 (ko) 1990-03-28 1990-03-28 고집적 메모리 셀 및 코아 어레이 구조

Publications (1)

Publication Number Publication Date
JPH0774266A true JPH0774266A (ja) 1995-03-17

Family

ID=19297455

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JP3063190A Pending JPH0774266A (ja) 1990-03-28 1991-03-27 半導体メモリ装置

Country Status (6)

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JP (1) JPH0774266A (ja)
KR (1) KR920007358B1 (ja)
DE (1) DE4110155A1 (ja)
FR (1) FR2660475A1 (ja)
GB (1) GB2242568A (ja)
NL (1) NL9100536A (ja)

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GB9106576D0 (en) 1991-05-15
GB2242568A (en) 1991-10-02
KR920007358B1 (ko) 1992-08-31
KR910017640A (ko) 1991-11-05
DE4110155A1 (de) 1991-10-02
NL9100536A (nl) 1991-10-16
FR2660475A1 (fr) 1991-10-04

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