DE4110155A1 - Halbleiterspeicherbauelement - Google Patents
HalbleiterspeicherbauelementInfo
- Publication number
- DE4110155A1 DE4110155A1 DE4110155A DE4110155A DE4110155A1 DE 4110155 A1 DE4110155 A1 DE 4110155A1 DE 4110155 A DE4110155 A DE 4110155A DE 4110155 A DE4110155 A DE 4110155A DE 4110155 A1 DE4110155 A1 DE 4110155A1
- Authority
- DE
- Germany
- Prior art keywords
- bit line
- semiconductor memory
- memory device
- contacts
- shows
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Ceased
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/18—Bit line organisation; Bit line lay-out
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Geometry (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Description
Die Erfindung betrifft ein Halbleiterspeicherbauelement, das
in Speichern hoher Speicherdichte mit 16 Megabit oder mehr
Verwendung finden kann.
Im Stand der Technik haben Halbleiterspeicherbauelemente
eine gefaltete oder eine offene Bitleitungsstruktur.
Fig. 5 zeigt die Leitungsführung eines konventionellen Halb
leiterbauelementes mit einer gefalteten Bitleitungsstruktur,
die ein Paar von Bitleitungen BL und aufweist, die zuein
ander benachbart parallel angeordnet sind. Die Bitleitung BL
hat die Form einer geraden Linie mit Bitleitungskontakten 1,
die auf beiden Seiten jeweils vergrabene Kontakte 2a und 2b
aufweisen. Die Bitleitung weist Bitleitungskontakte 3
auf, die auf beiden Seiten jeweils vergrabene Kontakte 4a
und 4b aufweisen, und zwischen den vergrabenen Kontakten 2a
und 2b benachbart zur Bitleitung BL angeordnet sind.
Fig. 6 zeigt einen Schaltkreis, der das Halbleiterspeicher
bauelement von Fig. 5 darstellt. Dargestellt sind Wortlei
tungen WL. Wird eine der Wortleitungen WL ausgewählt, so
wird eine ausgewählte Zelle in der Zellenanordnung 5, die
mit der Wortleitung WL verbunden ist, eingeschaltet, und
eine Zelle, die mit einer benachbarten entsprechenden Wort
leitung WL verbunden ist, wird abgeschaltet. In der Bitlei
tung BL wird eine Referenzspannung zur Verfügung gestellt,
so daß im Vergleich zur Referenzspannung ein elektrisches
Potential durch eine elektrische Ladung, die aus der ausge
wählten Zelle fließt, verändert wird. Das Bitleitungspaar BL
und ist mit dem Abfrageverstärker SA verbunden, so daß
eine Potentialdifferenz festgestellt wird.
Fig. 7 zeigt die Leitungsführung eines konventionellen Halb
leiterspeicherbauelements mit einer offenen Bitleitungs
struktur und zueinander benachbarten parallelen Bitleitungen
BL. Die beiden Bitleitungen BL weisen die gleiche Form einer
geraden Linie mit Bitleitungskontakten 6 und jeweils vergra
benen Kontakten 7a und 7b auf beiden Seiten auf.
Fig. 8 zeigt einen Schaltkreis, der das Halbleiterspeicher
bauelement gemäß Fig. 7 darstellt. Zwischen den Zellenanord
nungen 8a und 8b sind Abfrageverstärker SA vorgesehen, so
daß die Zellenanordnungen 8a und 8b über die Bitleitungen BL
gelesen werden können.
Halbleiterspeicherbauelemente mit gefalteter Bitleitungs
struktur sind relativ unempfindlich gegen äußeres Rauschen
und erleichtern die Anordnung von Abfrageverstärkern. Jedoch
verengt sich mit zunehmender Speicherdichte der Abstand zwi
schen den Bitleitungen, und es kommt zum Anwachsen einer pa
rasitären Kapazität zwischen den Bitleitungen. Halbleiter
speicherbauelemente mit offener Bitleitungsstruktur können
für Speicher der 4 Megabit-Klasse verwendet werden, jedoch
bei ihrer Anwendung in Speichern hoher Speicherdichte der 16
Megabit-Klasse und höher wird die Anordnung der Abfragever
stärker mit abnehmenden Abmessungen der Speicherzellen
schwierig. Außerdem steigt die angeschlossene Last, und die
Potentialdifferenz für das Lesen fällt entsprechend der Ver
engung des Abstandes zwischen den Bitleitungen, so daß die
Lesezeit verzögert wird.
Demgegenüber liegt der Erfindung die Aufgabe zugrunde, ein
Halbleiterspeicherbauelement mit einer gefalteten Bitlei
tungsstruktur zur Verfügung zu stellen, wobei die Bitlei
tungslänge pro Einheitszelle verringert ist.
Diese Aufgabe wird mit den Merkmalen der Patentansprüche ge
löst.
Bei der Lösung geht die Erfindung von dem Grundgedanken aus,
die Bitleitungskontakte durch nur eine Bitleitung pro Bau
element zickzackförmig zu verbinden.
Die Vorteile der Erfindung bestehen darin, daß die freien
Abstände auf dem Bauelement ungefähr zweimal größer als bei
bekannten Halbleiterspeicherbauelementen mit offener Bitlei
tungsstruktur sind. Auf diese Weise wird die Anordnung von
Abfrageverstärkern SA erleichtert und die parasitäre Kapazi
tät zwischen den Bitleitungen verringert. Die Reduzierung
der Bitleitungslänge um die Hälfte pro Einleitzelle senkt
außerdem die Lesezeit erheblich.
Im folgenden wird die Erfindung anhand der Zeichnungen näher
erläutert. Es zeigen:
Fig. 1 eine Bitleitungsanordnung eines Halbleiterspeicher
bauelements in einer ersten erfindungsgemäßen Aus
führungsform;
Fig. 2 einen Schaltkreis des Bauelements gemäß Fig. 1;
Fig. 3 eine Bitleitungsanordnung eines Halbleiterspeicher
bauelements in einer zweiten erfindungsgemäßen Aus
führungsform;
Fig. 4 einen Schaltkreis des Bauelements gemäß Fig. 3;
Fig. 5 eine Bitleitungsanordnung eines konventionellen
Halbleiterspeicherbauelements mit einer gefalteten
Bitleitungsstruktur;
Fig. 6 einen Schaltkreis des Bauelements gemäß Fig. 5;
Fig. 7 eine Bitleitungsanordnung eines konventionellen
Halbleiterspeicherbauelements mit einer offenen Bit
leitungsstruktur; und
Fig. 8 einen Schaltkreis des Bauelements gemäß Fig. 7.
Fig. 1 zeigt die Bitleitungsanordnung in einer ersten erfin
dungsgemäßen Ausführungsform. Anstelle des Paares von Bit
leitungen BL, bzw. BL, BL gemäß Fig. 5 enthält das erfin
dungsgemäße Halbleiterspeicherbauelement nur noch eine Bit
leitung BL. Diese kontaktiert in Form einer Zickzacklinie
rechtwinklig zur geradlinigen Leitungsführung die Kontakte
11 auf der oberen und unteren Seite des Bauelements.
Theoretisch ist die RC-Verzögerung des Bauelements gemäß
Fig. 7 gleich R×(CJ+CB), wobei R der Widerstand der Bitlei
tung, CJ die Übergangskapazität und CB die Bitleitungskapa
zität ist. Dagegen beträgt die RC-Verzögerung bei der Erfin
dung, die nur eine Bitleitung bei der gleichen Zellenzahl
aufweist, R/2×(CJ+CB/2). Daher wird erfindungsgemäß die RC-
Verzögerung verringert und die Operationsgeschwindigkeit er
höht.
Fig. 2 zeigt einen Schaltkreis für das Bauelement gemäß Fig.
1. Wird in der Zellenanordnung 13a eine Wortleitung WL aus
gewählt, so werden die Zellen, die mit der ausgewählten
Wortleitung WL verbunden sind, eingeschaltet. In der Zellen
anordnung 13a sind die Bitleitungen BL mit den Abfragever
stärkern SA verbunden. Andererseits sind die Zellen, die mit
einer entgegengesetzten Wortleitung WL in der Zellenanord
nung 13b verbunden sind, abgeschaltet, und die Bitleitungen
BL sind mit den Abfrageverstärkern SA verbunden. Daher kön
nen die Daten entsprechend einer Potentialdifferenz zwischen
der ausgewählten Bitleitung BL und der Bitleitung , die
eine Referenzspannung aufweist, gelesen werden.
Fig. 3 zeigt die Bitleitungsanordnung in einer zweiten er
findungsgemäßen Ausführungsform. Die Bitleitungskontakte 11
sind unter einem schrägen, vorzugsweise stumpfen Winkel mit
einander verbunden.
Fig. 4 zeigt einen Schaltkreis des Bauelements gemäß Fig. 3.
Wie aus der obigen Darstellung zu ersehen ist, weist die Er
findung ungefähr die doppelte Zellenzahl pro Einheitsbitlei
tungslänge im Vergleich mit den Halbleiterspeicherbauelemen
ten im Stand der Technik auf. Die Verwendung von nur einer
Bitleitung für dieselbe Zahl von Zellen wie im Stand der
Technik verringert den Widerstand und die parasitäre Kapazi
tät der Bitleitungen. Die Lesespannung zum Lesen der Daten
wird erhöht und die Art sowie die Geschwindigkeit der Opera
tion werden verbessert.
Infolge der Vergrößerung des Abstandes zwischen den Bitlei
tungen um etwa die Hälfte und der Verringerung der parasitä
ren Kapazität zwischen benachbarten Bitleitungen wird das
Rauschen verringert. Daher lassen sich mit der Erfindung
Speicher hoher Speicherdichte der 16 Megabit-Klasse und hö
her realisieren.
Claims (4)
1. Halbleiterspeicherbauelement mit Bitleitungskontakten,
die in einer gefalteten Bitleitungsstruktur vorgesehen
sind, gekennzeichnet durch eine Bitleitung, die die Bit
leitungskontakte zickzackförmig verbindet.
2. Halbleiterspeicherbauelement nach Anspruch 1, wobei die
Bitleitungskontakte über rechte Winkel miteinander ver
bunden sind.
3. Halbleiterspeicherbauelement nach Anspruch 1, wobei die
Bitleitungskontakte unter einem schrägen Winkel mitein
ander verbunden sind.
4. Verfahren zur Herstellung eines Halbleiterspeicherbau
elements nach einem der Ansprüche 1 bis 3.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019900004190A KR920007358B1 (ko) | 1990-03-28 | 1990-03-28 | 고집적 메모리 셀 및 코아 어레이 구조 |
Publications (1)
Publication Number | Publication Date |
---|---|
DE4110155A1 true DE4110155A1 (de) | 1991-10-02 |
Family
ID=19297455
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE4110155A Ceased DE4110155A1 (de) | 1990-03-28 | 1991-03-27 | Halbleiterspeicherbauelement |
Country Status (6)
Country | Link |
---|---|
JP (1) | JPH0774266A (de) |
KR (1) | KR920007358B1 (de) |
DE (1) | DE4110155A1 (de) |
FR (1) | FR2660475A1 (de) |
GB (1) | GB2242568A (de) |
NL (1) | NL9100536A (de) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007013011A (ja) * | 2005-07-01 | 2007-01-18 | Seiko Epson Corp | 強誘電体メモリ装置及び表示用駆動ic |
CN113053897B (zh) * | 2021-03-04 | 2022-06-17 | 长鑫存储技术有限公司 | 存储器及其制备方法 |
US11877441B2 (en) | 2021-03-04 | 2024-01-16 | Changxin Memory Technologies, Inc. | Memory and fabricating method thereof |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4319342A (en) * | 1979-12-26 | 1982-03-09 | International Business Machines Corporation | One device field effect transistor (FET) AC stable random access memory (RAM) array |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE2743619A1 (de) * | 1977-09-28 | 1979-03-29 | Siemens Ag | Halbleiter-speicherelement und verfahren zu seiner herstellung |
JPS57208691A (en) * | 1981-06-15 | 1982-12-21 | Mitsubishi Electric Corp | Semiconductor memory |
JP2682021B2 (ja) * | 1988-06-29 | 1997-11-26 | 富士通株式会社 | 半導体メモリ装置 |
JPH0276258A (ja) * | 1988-09-13 | 1990-03-15 | Fujitsu Ltd | 半導体記憶装置 |
JP2681285B2 (ja) * | 1988-09-19 | 1997-11-26 | 富士通株式会社 | 半導体記憶装置 |
JP2974252B2 (ja) * | 1989-08-19 | 1999-11-10 | 富士通株式会社 | 半導体記憶装置 |
-
1990
- 1990-03-28 KR KR1019900004190A patent/KR920007358B1/ko not_active IP Right Cessation
-
1991
- 1991-03-22 FR FR9103522A patent/FR2660475A1/fr active Pending
- 1991-03-26 NL NL9100536A patent/NL9100536A/nl not_active Application Discontinuation
- 1991-03-27 GB GB9106576A patent/GB2242568A/en not_active Withdrawn
- 1991-03-27 DE DE4110155A patent/DE4110155A1/de not_active Ceased
- 1991-03-27 JP JP3063190A patent/JPH0774266A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4319342A (en) * | 1979-12-26 | 1982-03-09 | International Business Machines Corporation | One device field effect transistor (FET) AC stable random access memory (RAM) array |
Also Published As
Publication number | Publication date |
---|---|
KR910017640A (ko) | 1991-11-05 |
KR920007358B1 (ko) | 1992-08-31 |
FR2660475A1 (fr) | 1991-10-04 |
JPH0774266A (ja) | 1995-03-17 |
GB2242568A (en) | 1991-10-02 |
GB9106576D0 (en) | 1991-05-15 |
NL9100536A (nl) | 1991-10-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE3915438C2 (de) | ||
DE4433695C2 (de) | Dynamische Halbleiterspeichervorrichtung | |
DE10196802B4 (de) | Rauschunterdrückung für DRAM-Architekturen mit offener Bitleitung | |
EP1184871B1 (de) | MRAM-Anordnung | |
DE4000429C2 (de) | Dram | |
DE19611438B4 (de) | Flash-EEPROM-Speicherzelle mit zwei Floatinggate-Elektroden und Verfahren zu deren Herstellung | |
DE3937068C2 (de) | Dynamische Halbleiterspeicheranordnung | |
DE4009836A1 (de) | Anordnung verflochtener und verschlungener wortleitungen fuer halbleiterspeicher | |
DE19625169A1 (de) | Hierarchische Wortleitungsstruktur für Halbleiterspeichervorrichtung | |
DE4122829A1 (de) | Halbleiterspeichereinrichtung | |
DE4211844A1 (de) | Halbleiterspeichereinrichtung | |
DE2307739A1 (de) | Monolithisch integrierte speicherzelle | |
DE4005992C2 (de) | Halbleiterspeichervorrichtung mit verringertem Wortleitungskopplungsrauschen | |
DE2557165C3 (de) | Decoderschaltung und ihre Anordnung zur Integrierung auf einem Halbleiterbaustein | |
EP0078338B1 (de) | FET-Speicher | |
WO2006029594A1 (de) | Halbleiterspeicherbauelement | |
DE10009346B4 (de) | Integrierte Schreib-/Leseschaltung zur Auswertung von zumindest einer Bitline in einem DRAM Speicher | |
DE2713024A1 (de) | Speicher mit blindzellen | |
DE4110155A1 (de) | Halbleiterspeicherbauelement | |
DE19944738C2 (de) | Segmentierte Wortleitungsarchitektur zur Aufteilung einer Wortleitung in mehrere Bänke für Zellenfelder mit langen Bitleitungen | |
DE102004062451A1 (de) | Halbleiterspeicherbauelement mit verschränkten Leitungen, Leitungsentwurfsstruktur und Leitungsentwurfsverfahren | |
DE4105765C2 (de) | Dynamischer Schreib-/Lesespeicher (DRAM) | |
DE102005004593B4 (de) | Integrierter Halbleiterspeicher mit einer Anordnung nichtflüchtiger Speicherzellen | |
WO2002084705A2 (de) | Verfahren zum betrieb einer mram-halbleiterspeicheranordnung | |
DE60207298T2 (de) | Klappspeicherschichten |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
8131 | Rejection |