DE2307739A1 - Monolithisch integrierte speicherzelle - Google Patents

Monolithisch integrierte speicherzelle

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Description

Aktenzeichen der Anmelderin: FI 971 084
Monolithisch integrierte Speicherzelle
Die Erfindung betrifft eine monolithisch integrierte Speicherzelle, bestehend aus zwei kreuzgekoppelten Flip-Flop-Transi-
stören, zwei Kollektor-Last-Widerständen, einer zugeordneten, an die Emitter angeschlossenen Adreß-Leitung und einem zugeordneten Bit-Leitungspaar.
Derartige Speicherzellen finden insbesondere Anwendung in digitalen Datenverarbeitungsanlagen. Die Speicherzellen werden in einer Matrix angeordnet, so daß über entsprechende Selektionseinrichtungen jede einzelne Zelle adressiert, und dabei Daten in sie eingeschrieben oder aus ihr ausgewiesen werden können.
Es ist bereits eine derartige Speicherzelle bekannt, die aus einem direkt kreuzgekoppelten bipolaren Transistor-Flip-Flop besteht, dessen beide Kollektor-Lastwiderstände zwei gleiche, als steuerbare Stromquellen wirkende, aktive Halbleiter-Bauelemente sind. Dabei bilden die beiden aktiven Halbleiter-Bauelemente zwei zu den Flip-Flop-Transistoren komplementäre Transistoren mit gemmeinsamer Basis. Zum Ein- und Auslesen
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von Information sind dabei die Emitter zweier Transistoren gleichen Leitfähigkeitstyps wie die emitterverbundenen Flip-Flop-Transistoren mit gemeinsamen Kollektoren an ein Bit-Leitungs-Paar angeschlossen. Die Kollektoren und die Basisanschlüsse dieser Transistoren liegen auf gleichem Potential, wobei die Basisanschlüsse mit den Kollektoren der beiden Flip-Flop-Transistoren verbunden sind. Diese aus der DT-AS 1 817 481 bekannte Speicherzelle weist gegenüber anderen bekannten Speicherzellen eine Reihe von wesentlichen Vorteilen auf. Diese Vorteile sind beispielsweise geringer Platzbedarf, geringer Leistungsverbrauch im nichtadressierten Zustand, hohe Schreib-Lese-Geschwindigkeit, einfacher monolithischer Aufbau in Verbindung mit einfacher Leitlängsführung, wenig Anschlußkontakte und außerdem einfache Herstellbarkeit bei hoher Ausbeute und Zuverlässigkeit.
Es ist die der Erfindung zugrundeliegende Aufgabe, eine Speicherzelle anzugeben, deren Eigenschaften gegenüber der bekannten Speicherzelle noch höheren Ansprüchen gerecht werden. Insbesondere soll eine weitere Reduzierung der Verlustleistung in Verbindung mit den damit verbundenen Vorteilen erzielt werden. Weiterhin ist von Bedeutung, daß weniger metallische Leitungen benötigt werden, so daß infolge der Reduzierung der durch die Elektromikration bedingten Schwierigkeiten eine höhere Zuverlässigkeit, eine höhere Schaltungs- und Informationsdichte und damit eine höhere Wirtschaftlichkeit erreicht wird. Das Bestreben geht auch dahin, eine Speicheranordnung anzugeben, die nur eine einzige Metallisierungsschicht benötigt, so daß das Herstellungsverfahren bei höherer Ausbeute und geringeren Kosten vereinfacht wird. Schließlich soll durch weitere Vereinfachung der Halbleiterstruktur die Anzahl der möglichen Fehlerquellen vermindert werden.
Gemäß der Erfindung wird diese Aufgabe dadurch gelöst, daß
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die Basis jedes Flip-Flop-Transistors mit dem Emitter eines zugeordneten komplementären Adressier-Transistor verbunden ist, dessen Kollektor mit der zugeordneten Bit-Leitung und dessen Basis an der Adreß-Leitung liegt.
Diese komplementären Adressier-Transistoren werden während einer Schreib-Operation invers betrieben und injizieren so Strom in die Basis des zugeordneten Flip-Flop-Transistors, womit man eine Erhöhung der Schreib-Geschwindigkeit erreicht.
Durch laterale Anordnung und Zusammenlegung der auf gleichem Potential liegenden Zonen der einzelnen Halbleiterelemente erhält man die angestrebte einfache Halbleiterstruktur. Dazu gehört insbesondere auch, daß die Kollektor-Lastwiderstände aus zu den Flip-Flop-Transistoren komplementären Last-Transistoren bestehen, deren Emitter an eine Adreß-Lei ;ung, deren Basis an eine weitere Adreß-Leitung und deren Kollektoren an den Kollektor des jeweils zugeordneten Flip-Flop-Transistors gelegt sind.
Eine vorteilhafte integrierte Speicheranordnung unter Verwendung der erfindungsgemäßen Speicherzelle besteht darin, daß die Speicherzellen in mindestens zwei horizontalen Zeilen und mindestens vier vertikalen Spalten angeordnet sind, daß eine erste vertikale Adreß-Leitung der ersten und zweiten und eine zweite vertikale Adreß-Leitung der dritten und vierten Spalte zugeordnet ist, daß eine erste horizontale Adreß-Leitung der ersten und eine zweite horizontale Adreß-Leitung der zweiten Zeile zugeordnet ist und daß ein erstes Bit-Leitungspaar der ersten Spalte, ein zweites Bit-Leitungspaar der zweiten und dritten Spalte und ein drittes Bit-Leitungspaar der vierten Spalte zugeordnet ist. Dabei erweist es sich als vorteilhaft, wenn jedes Bit-Leitungspaar in vertikaler Richtung und zwischen den ihm zugeordneten Spalten verläuft.
Die Erfindung wird anhand der in der Zeichnung dargestellten Aus-
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führungsbeispiels näher erläutert. Es zeigen:
Fig. 1 das Ersatzschaltbild einer erfindungsgemäßen
Speicherzelle,
Fig. 2 ein Blockschaltbild einer Speichermatrix mit
zwei Zeilen und vier Spalten erfindungsgemäßer Speicherzellen und den zugehörigen Bit- und Adreß-Leitungen,
Fig. 3 eine Draufsicht der monolithischen Struktur
der Speichermatrix nach Fig. 2,
Fig. 4 eine Schnittansicht entlang der Schnittlinie
4-4 der Fig. 3 und
Fig. 5 eine Schnittansicht entlang der Linie 5-5 der
Fig. 3.
Es sei zunächst auf das in Fig. 1 dargestellte Ersatzschaltbild einer einzelnen Speicherzelle 12 bezug genommen. Der strukturelle, monolithische Aufbau dieser Speicherzelle wird dannn anhand der Fign. 3 bis 5 näher beschrieben.
Wie das Ersatzschaltbild zeigt, besteht eine erfindungsgemäße Speicherzelle aus zwei Flip-Flop-Transistoren Tl, T2, zwei Last-Transistoren T3, T4 und aus zwei Adressier-Transistoren T5, T6. Der Kollektor Cl des Transistors Tl ist mit der Basis B2 des Transistors T2 verbunden. In entsprechender Weise ist der Kollektor C2 das Transistors T2 mit der Basis Bl des Transistors Tl verbunden. Man erhält also eine kreuzgekoppelte, bistabile Schaltung. Die Emitter El, E2 der Transistorn Tl, T2 liegen an einer horizontalen Adreß-Leitung Xl. Der Kollektor C3 des Last-Transistors T3 ist mit dem Kollektor Cl des Flip-Flop-Transistors Tl verbunden, während der Kollektor C4 des
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Last-Transistors T4 an den Kollektor C2 des Flip-Flop-Transistors T2 geführt ist. Die Basen B3, B4 der Last-Transistoren T3, T4 sind an die horizontale Adreß-Leitung Xl gelegt. Die Emitter E3, E4 der Last-Transistoren T3, T4 sind mit einer vertikalen Adreß-Leitung Xl verbunden. Der Emitter E5 des Adressier-Transistors T5 liegt an der Basis Bl des Flip-Flop-Transistors Tl. Entsprechend ist der Emitter E6 des Adressier-Transistors T6 mit der Basis B2 des Flip-Flop-Transistors E2 verbunden. Die Basen B5, B6 der Adressier-Transistoren T5, T6 liegen an der horizontalen Adreß-Leitung Xl. Der Kollektor C5 des Adressier-Transistors T5 ist an eine Bit-Leitung BO2 und der Kollektor C6 des Adressier-Transistors T6 ist mit einer Bit-Leitung B12 verbunden.
Die Emitter, Basen und Kollektoren der Transistoren Tl bis T6 sind im Schaltbild gemäß Fig. 1 mit den Buchstaben P und N bezeichnet, was der P- bzw. N-Leitfähigkeit der sie bildenden Halbleiterzonen, wie sie aus den Fign. 3 bis 5.zu ersehen sind, entspricht.
Es sei nunmehr auf den in Fig. 2 dargestellten Ausschnitt aus einer mit erfindungsgemäßen Speicherzellen aufgebauten Speichermatrix Bezug genommen. In zwei Zeilen und vier Spalten sind die Speicherzellen 11, 12, 13, 14, 21, 22, 23 und 24 matrixförmig angeordnet. Eine erste horizontal verlaufende Adreß-Leitung Xl ist an die Speicherzellen 11, 12, 13, 14 der ersten Zeile geführt. Entsprechend ist eine zweite, horizontal verlaufende Adreß-Leitung X2 mit den Speicherzellen 21, 22, 23 und 24 der zweiten Zeile verbunden. Selbstverständlich sind für die weiteren, nicht dargestellten Zeilen der Speichermatrix entsprechende horizontal verlaufende Adreß-Leitungen vorgesehen. Eine erste vertikale Adreß-Leitung Yl ist mit den Speicherzellen 11, 21 der ersten Spalte und außerdem mit den Speicherzellen 12, 22 der zweiten Spalte verbunden. Entsprechend ist eine zweite vertikale Adreß-Leitung Y2 mit den Speicherzellen 13 und 23 der dritten und mit den Speicherzellen 14 und 14 der vierten Spalte ver-
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bunden. Ein erstes Bit-Leitungspaar BOl, BIl ist an die Speicherzellen 11 und 21 der ersten Spalte geführt. Ein zweites Bit-Leitungspaar BO2, B12 ist mit den Speicherzellen 12, 22 der zweiten Spalte und außerdem mit den Speicherzellen 13 und 23 der dritten Spalte verbunden. Ein drittes Bit-Leitungspaar BO3, B13 ist an die Speicherzellen 14 und 24 der vierten Spalte geführt.
Selbstverständlich ist das erste Bit-Leitungspaar BOl, BIl auch an die nicht dargestellten Speicherzellen einer unmittelbar links neben der ersten, die Speicherzellen 11 und 21 enthaltenden Spalte verlaufende Spalte geführt, falls diese Spalte vorhanden ist. Dasselbe gilt entsprechend für das dritte Bit-Leitungspaar BO3, Bl3 im Hinblick auf die unmittelbar rechts neben der vierten Spalte verlaufenden Spalte.
Es sei nunmehr eine Leseoperation beschrieben, bei der die in der Speicherzelle 12 gespeicherte Information ausgelesen wird. Dabei wird das Potential auf der horizontalen Adreß-Leitung Xl um wenige 100 mV angesenkt und das Potential der vertikalen Adreß-Leitung Yl um einen ähnlichen Betrag angehoben. Das Potential der anderen vertikalen Adreß-Leitung Y2 bleibt auf seinem unteren, unselektierten Pegel. Es sei angenommen, der Flip-Flop-Transistor Tl sei leitend und der Flip-Flop-Transistor T2 gesperrt, also daß sich der Kollektor C2 des Transistors T2 auf einem relativ hohen Potential befindet. Deshalb liegen auch die Basis Bl des Transistors Tl und der Emitter E5 des Adressier-Transistors T5 auf einem relativ hohen Potential, und es fließt ein Strom durch den Transistor T5 und über die Bit-Leitung B02. Ein an die Bit-Leitung B02 angeschlossener, nicht dargestellter Leseverstärker fühlt diesen Strom ab und zeigt damit an, daß sich die Speicherzelle in einem Schaltzustand befindet, bei dem der Flip-Flop-Transistor Tl leitend ist. Beim anderen Schaltzustand mit leitenden Flip-Flop-Transistoren T2 erfolgt die Leseoperation in entsprechender Weise, wobei Strom in die Bit-Leitung B12 fließt. Von den weiteren, an die Bit-Leitungen B02, B12 angeschlossenen Speicherzellen 13, 22 und 23 wird kein
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Strom in diese Bit-Leitungen injiziert, da diese Speicherzellen nicht über ihre zugeordneten horizontalen und vertikalen Adreß-Leitungen aktiviert sind.
Es sei nunmehr eine Schreiboperation betrachtet, bei der eine Information in der Speicherzelle 12 gespeichert wird. Das Potential der horizontalen Adreß-Leitung Y2 wird um einen entsprechenden Betrag angehoben, so daß über sie ein Strom fließt. Das Potential der vertikalen Adreß-Leitung Yl wird auf dem unteren Pegel gehalten. Um eine logische 1, die beispielsweise durch leitenden Transitor T2 und gesperrten Transistor Tl gekennzeichnet, in die Speicherzelle 12 einzuschreiben, wird das Potential der Bit-Leitung B12 um wenige 100 ir.V angehoben, so daß ein Strom fließt. Dieser Strom hat zur Fo.ge, daß der Adressier-Transistor T6 invers betrieben wird, d.h., daß sein Kollektor C6 als Emitter und sein Emitter E6 als Kollektor arbeitet. Der über die Bit-Leitung B12 gelieferte Strom wird dann über den Adressier-Transistor T6 in die Basis B2 des Flip-Flop-Transistors T2 indiziert und bringt diesen Transistor in den leitenden Zustand. Obwohl die Bit-Leitung B12 auch mit der Speicherzelle 13 verbunden ist, wird diese Speicherzellen von diesem Schreibvorgang nicht beeinflußt, da über die vertikale Adreß-Leitung Y2 ein genügend großer Zellstrom zugeführt wird und somit der von der Bit-Leitung B12 gelieferte Strom die Speicherzelle 13 nicht umschalten kann. Soll eine logische Null in die Speicherzelle 12 eingeschrieben werden, dann wird in entsprechender Weise über die Bit-Leitung B02 über den invers betriebenen Adressier-Konsistor T5 der Flip-Flop-Transistor Tl in den leitenden Zustand gebracht. Gleichzeitig wird der Flip-Flop-Transistor T2 gesperrt.
Es sei nunmehr auf die Fign. 3 bis 5 verwiesen, aus denen hervorgeht, wie eine mit dem erfindungsgemäßen Speicherzellen aufgebaute Speichermatrix in integrierter, monolitischer Struktur verwirklicht wird. Es wird nur der strukturelle Aufbau der Speicherzelle 12 aus der ersten Zeile und der zweiten Spalte im
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einzelenen beschrieben. Die weiteren Speicherzellen sind entweder identisch mit dieser Speicherzelle 12 oder spiegelbildlich dazu aufgebaut.
Eine erste Zone Pl dient als Basis Bl des Transistors Tl, als Kollektor C4 des Transistors T4 und als Emitter E5 des Transistors T5. In der Draufsicht in Fig. 3 ist über der Zone Tl in einem geringen Abstand dazu eine zweite Zone T2 eingebracht, die als Basis B2 des Transistors T2, als Kollektor C3 des Transistors T3 und als Emitter E6 des Transistors T6 dient. In der Draufsicht der Fig. 3 auf der linken Seite von den Zonen Tl-T2 ist eine dritte Zone T3 angeordnet, die als Emitter E3 des Transistors T3 und als Emitter E4 des Transistors T4 dient. Auf der rechten Seite der Zone T2 liegt eine vierte Zone T4, die den Kollektor C6 des Tansistors T6 darstellt. Rechts von der Zone Tl ist eine fünfte Zone T5 angeordnet, die als Kollektor T5 des Transistros T5 wirkt.
Die Zone T3 wird von der benachbarten Speicherzelle 11 und die Zonen T4 und T5 werden von der benachbarten Speicherzelle 13 mit verwendet. Die Speicherzellen 11 und 13 sind in bezug auf die Speicherzelle 12 spiegelbildlich aufgebaut.
Die genannten Zonen Tl, T2, T3, T4 und T5 sind in eine Zone Nl eingebracht, die bevorzugt aus einer Epitaxischicht besteht. Die Zone Nl dient als Emitter El des Transistors Tl, als Emitter E2 des Transistors T2, als Basis B3 des Transistors T3, als Basis B4 des Transistors T4, als Basis B5 des Ttansistors T5 und als Basis B6 des Transistors T6. Eine zweite Zone N2 ist in die Zone Tl eingebracht und bildet den Kollektor Cl des Transistors Tl. Eine dritte Zone N3 ist in die Zone P3 eingebracht und wird als Kollektor C2 des Transistors T2 verwendet.
Die Zone Nl ist den Speicherzellen 11, 12, 13 und 14 der ersten Zeile gemeinsam. Die Zone Nl ist als Schicht auf die Oberfläche eines Halbleitersubstrats P9 aufgebracht. Die Speicherzellen
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11, 12, 13 und 14 der ersten Zeile sind von den Speicherzellen der darüberliegenden, nicht dargestellten Zeile durch eine längliche, sich horizontal erstreckend Isolationszone T6 voneinander isoliert. In entsprechender Weise sind die Speicherzellen der ersten Zeile durch eine Isolationszone P7 von den Speicherzellen 21, 22, 23 und 24 der zweiten Zeile getrennt und in entsprechender Weise sind die Speicherzelle der zweiten Zeile und die Speicherzellen der darunterliegenden nächsten Zeile durch eine Isolationszone P8 gegeneinander isoliert. In die Zone Nl ist eine hochdotierte, sich entlang der Speicherzelle jede Zeile erstreckende längliche Zone N4 als vergrabene Schicht angeordnet. Ein erster metallischer Leiter Ml verbindet Zone Pl mit Zone N3. Ein zweiter metallischer Leiter M2 verbindet die Zone P2 jnit der Zone N2. Diese beiden metallischen Leiter stellen die Kreuzkopplung des Flip-Flops dar. Die Zone Nl bzw. die hochdotierte vergrabene Zone N4 stellen die Adreß-Leitung Xl, X2 usw. dar. Die vertikalen Adreß-Leitungen Yl, Y2 bestehen aus metallischen Leitungszügen, die über einer Isolationsschicht S, die beispielsweise aus Siliciumdioxyd besteht, angeordnet sind und mit den Zonen P3 der Speicherzellen des zugeordneten Spaltenpaares verbunden sind. Auch die Bit-Leitungen BOl, BIl, BO2, B12, BO3 und B13 sind über der Isolationsschicht S angeordnet und verlaufen parallel zu den Adreß-Leitungen Yl, Y2. Die eine Bit-Leitung eines Paares, beispielsweise die Bit-Leitung B02, ist mit der Zone P4 und die andere Bit-Leitung, also beispielsweise die Bit-Leitung B12, ist mit der Zone B5 verbunden.
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Claims (7)

  1. - 10 -
    LA TENTANSPRÜCHE
    Monlitisch integrierte Speicherzelle, bestehend aus zwei kreuzgekoppelten Flip-Flop-Transistoren, zwei Kollektor-Lastwiderständen, einer zugeordneten, an die Emitter angeschlossenen Adreß-Leitung und einem zugeordneten Bit-Leitungspaar, dadurch gekennzeichnet, daß die Basis jedes Flip-Flop-Transistors mit dem Emitter eines zugeordneten komplementären Adressier-Transistors verbunden ist, dessen Kollektor mit der zugeordneten Bit-Leitung und dessen Basis an der Adreß-Leitung liegt.
  2. 2. Speicherzelle nach Anspruch 1, gekennzeichnet durch eine Halbleiterstruktur bestehend aus einer ersten Zone (Nl) eines ersten Leitungstyps, welche die Emitter (El, E2) der Flip-Flop-Transistoren (Tl, T2) und die Basen (B5, B6) der Adressier-Transistoren (T5, T6) bildet, einer innerhalb der ersten Zone (Nl) liegenden zweiten Zone (Pl) des zweiten Leitungstyps, welche die Basis des einen Flip-Flop-Transistors (Tl) und den Emitter (E5) des zugeordneten Adressier-Transistors (T5) bildet, einer ebenfalls in der ersten Zone (Nl) liegenden dritten Zone (P2) des zweiten Leitungstyps, welche die Basis (B2) des anderen Flip-Flop-Transistors (T2) und den Emitter (E6) des zugeordneten Adressier-Transistors (T6) bildet, einer innerhalb der zweiten Zone (Pl) liegenden vierten Zone (N2) des ersten Leitungstyps, welche den Kollektor (Cl) des einen Flip-Flop-Transitors (Tl) bildet, einer innerhalb der ersten Zone (P2) liegenden fünften Zone (N3) des ersten Leitungstyps, welche den Kollektor (C2) des anderen Flip-Flop-Transistors (T2) bildet, einer innerhalb der ersten Zone (Nl) liegenden sechsten Zone (P5) des zweiten Leitungs-
    Fi 971 084 309848/1083
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    typs, welche den Kollektor (C5) des einen Adressier-Transistor (T5) bildet, und einer innerhalb der ersten Zone (Nl) liegenden sechsten Zone (P4) des zweiten Leitungstyps, welche den Kollektor (C6) des anderen Adressier-Transistors (T6) bildet.
  3. 3. Speicherzelle nach Anspruch 1, dadurch gekennzeichnet, daß die Kollektor-Lastwiderstände aus zu den Flip-Flop-Transistoren (Cl, C2) komplementären Last-Transistoren (T3, T4) bestehen, deren Emitter an eine weitere Adressier-Leitung, deren Basen an die erstgenannte Adressier-Leitung und deren Kollektoren an den Kollektor des jeweils zugeordneten Flip-Flop-Transistors gelegt sind.
  4. 4. Speicherzelle nach den Ansprüchen 2 und 3, dadurch gekennzeichnet, daß das der Speicherzelle zugeordnete Adreß-Leitungspaar aus einer horizontal und einer vertikal verlaufenden Leitung besteht.
  5. 5. Speicherzelle nach den Ansprüchen 2 bis 4, dadurch gekennzeichnet , daß die erste Zone (Nl) gleichzeitig die Basen (B3, B4), die zweite und dritte Zone (Pl, P2) gleichzeitig die Kollektoren (C4, C3) und daß eine zusätzliche, innerhalb der ersten Zone (Nl) liegende achte Zone (P3) des zweiten Leitungszugs die Emitter (E3, E4) der Last-Transistoren (T3, T4) bildet.
  6. 6. Entegrierte Speicheranordnung unter Verwendung der Speicherzelle nach den Ansprüchen 1 bis 5, dadurch gekennzeichnet, daß die Speicherzellen in mindestens zwei horizontalen Zeilen und mindestens vier vertikalen Spalten angeordent sind, daß eine erste vertikale Adreß-Leitung der ersten und zweiten und eine zweite vertikale Adreß-Leitung der dritten und vierten Spalte zugeordnet ist, daß eine erste horizontale Adreß-Leitung der ersten und eine
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    zweite horizontale Adreß-Leitung der zweiten Zeile zugeordnet ist und daß ein erstes Bit-Leitungspaar der ersten Spalte, ein zweites Bit-Leitungspaar der zweiten und dritten Spalte und ein drittes Bit-Leitungspaar der vierten Spalte ..zugeordnet ist.
  7. 7. Integrierte Speicheranordnung nach Anspruch 6, dadurch gekennzeichnet, daß jedes Bit-Leitungspaar in vertikaler Richtung und zwischen den ihn zugeordneten Spalten verläuft.
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