DE2034889C3 - Monolithisch integrierte Speicherzelle - Google Patents

Monolithisch integrierte Speicherzelle

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Description

Die Erfindung betrifft eine monolithisch integrierte Speicherzelle nach dem Hauptpate \t 18 17 481.
Dem Hauptpatent liegt die Aufgabe zugrunde, für eine monolithisch integrierte Speicherzelle aus einem direkt kreuzgekoppelten bipolaren Transistor-Flip-Flop, dessen beide Kollektor-Lastwiderstände zwei gleiche als steuerbare Stromquellen wirkend aktive Halbleiterbauelemente sind, folgende Teilaufgaben zu lösen: geringstmöglicher Platzbedarf, geringstmöglicher Leistungsverbrauch im nicht adressierten Zustand, möglichst hohe Schreib-Lese-Geschwindigkeit, möglichst einfacher monolithischer Aufbau in Verbindung mit möglichst einfacher Leitungsführung, wenig Anschlußkontakten und damit in Verbindung mit einfacher Herstellbarkeit bei hoher Ausbeute und Zuverlässigkeit Die erfindungsgemäße Lösung gemäß Hauptpatent besteht darin, daß die beiden aktiven Halbleiter-Bauelemente zwei zu den Flip-Flop-Transistoren komplementäre Transistoren sind, die mit einem in einer gemeinsamen Basis angeordneten und an ein gemeinsames Versorgungsspaanungspotential angeschlossenen Emitter und seitlich von diesem angeordneten Kollektoren als laterale Transistoren ausgebildet sind.
Die Integrierbarkeit dieser Zelle wird insbesondere dadurch erzielt, daß die Basisgebiete der Ein- und Auslesetransistoren mit den Kollektorgebieten der lateralen Transistoren eine gemeinsame P-Diffusion bilden. Eine weitere Flächenersparnis wird dadurch erzielt, daß die beiden Flip-Flop-Transistoren mit gemeinsamen Emitterpotential invers ausgeführt sind, so daß die mit den Emittern verbundene Wortleitung in der Epitaxieschicht der Transistoren zu liegen kommt
Diese Lösung weist jedoch noch den Nachteil auf, daß sie zwischen zwei benachbarten N-Streifen, die die Flip-Flop-Transistoren enthalten, Isolationsdiffusionen aufweist. Durch diese erforderlichen Isolationsdiffusionen wird eine maximale Integrierbarkeit der Speicherzelle verhindert, da die Isolationsdiffusionen im Layout einen relativ großen Platzbedarf aufweisen, Der Erfindung liegt deshalb die Aufgabe zugrunde, die Isolationsdiffusionen zwischen den zwei benachbarten N-Streifen, die die Flip-Flop-Transistoren enthalten, zu beseitigen und damit den Platzbesarf in einem hochintegrierten monolithischen Speicher um den
ίο Faktor 2 zu verringern.
Die erfindungsgemäße Lösung der Aufgabe besteht im Kennzeichen des Patentanspruchs 2.
Ein Vorteil der vorliegenden Erfindung besteht z. B. im Wegfall einer Isolationsdiffusion zwischen zwei benachbarten N-Streifen, die die Flip-Flop-Transistoren enthalten. Insbesondere durch diese Maßnahme wird pro Zelle die benötigte Fläche erheblich reduziert Neben dem Vorteil des Flächengewinns vereinfachen sich außerdem durch diese Struktur die peripheren Schaltkreise, indem nur ein gemeinsamer Schreib-Leseverstärker, <± h. keine über Decoder gesteuerte Bitschalter erforderlich sind. Wenn man außerdem noch die geraden und die ungeraden Z-Leitungen bei der dreidimensionalen Ansteuerung verbindet, dann kann man sie über eines der binären Adresseneingangssignale und das Komplement ohne Decoder ansteuern, wodurch der technische Aufwand in den übrigen
Decodern um eine Binärstelle reduziert wird. Die Flächenreduzierung einer Speicherzelle durch die
vorgeschlagenen Maßnahmen ist so groß, daß bis zur doppeleten Anzahl von Speicherzellen bei gegebenen Halbleiterplättchen gegenüber der Hauptanmeldung untergebracht werden können.
Der erfindungsgemäß aufgebaute Speicherzellenver-
band kann in vorteilhafter Weise einmal so betrieben werden, daß alle Bitleitungen ßO für sich und alle Bitleitungen B1 für sich zusammengeschlossen sind, so daß eine dieidimensionale Adressierung beibehalten wird, oder zum anderen mit getrennten Bitleitungen ausgeführt sein, die zusätzlich adressierbar sind, so daß z.B. eine vierdimensionale Adressiermöglichkeit zu erzielen ist Unter Ausnutzung dieser Alternativen lassen sich dann Speicheranordnungen schaffen, bei denen z. B. jedes zweite Bitleitungspaar verbunden ist, so daß X-Leitungen eingespart werden können, indem sie paarweise zusammengefaßt mit den Bitleitungspaaren verschachtelt geführt sind.
Die Erfindung wird nun anhand von in den Zeichnungen dargestellten Ausführungsbeispielen nä-
% her beschrieben. Es zeigt
F i g. 1 ein Schaltbild einer Speicherzelle mit dreidimensionaler Adressierung;
F i g. 2 ein Prinzipschaltbild für die Organisation einer Matrix mit dreidimensionaler (X- K-Z>Adressierung und
Fig.3 eine monolithisch integrierte Struktur eines Ausschnitts einer Speichermatrix mit zusammengefaßten Bit- und Wortleitungen benachbarter Speicherzellen mit dreidimensionaler Adressierung.
Die Speicherzelle nach F i g. 1 besteht aus den beiden emittergekoppelten und kreuzgekoppelten Transistoren 7*1 und TI sowie den beiden als Lastelemente 10 und 20 dienenden komplementiren Transistoren. An die als Lastelemente 10 und 20 dienenden PNP-Transisto ren ist jeweils ein NPN-Transistor T3 und T4 angeschlossen, die zum Ein- und Auslesen von Informationen dienen. Die Zelle ist nach der Matrix nach Fig.2 und 3 nur dann adressiert, wenn alle drei
Leitungen X, Y und Z gleichzeitig selektiert sind. In diesem Fall muß bei einer Leitung Y ein negativer Impuls anliegen, bei der Leitung Xein positiver und bei der Leitung Z ebenfalls ein positiver Impuls, An den Kollektoren der NPN-Schrejb-Lesetransistoren Γ3 und Γ4 sind die Bitleitungen B1 bzw, 50 angeschlossen. Da die Wirkungsweise dieser Speicherzelle bereits im Hauptpatent 18 17 481 beschrieben ist, wird hier zur Vermeidung von Wiederholungen darauf verzichtet
Damit das in Fig.3 dargestellte Layout einer Speichermatrix verständlicher wird, ist diese Speichermatrix zunächst in Fig.2 mit den prinzipiellen Leitungsführungen und Verbindungen gezeigt Zunächst sei darauf hingewiesen, daß im vorliegenden Ausführungsbeispiel die Auswahl einer Speicherzelle durch eine dreidimensionale Adressierung, nämlich über die X-, Y- und Z-Leitungen erfolgt Außerdem ist aus der Darstellung nach F i g. 2 zu ersehen, daß die Bitleitungen ßO oder Bi benachbarter Speicherzellen zu einer einzigen Bitleitung (z. B. B 0) zusammengefaßt sind. Eine Speicherzelle besteht in der Speichermatrix nach F i g. 2 aus dem Viereck, das als Symbol für die Flip-Flop-Transistoren und die Lese-Schreibtransistoren dient und den beiden Konstantstromquellen 10 und 11. Dir X- und ^-Leitung sind durch PN-Übergänge, die in der Zeichnung durch Dioden 12 angedeutet sind, entkoppelt Außerdem ist aus F i g. 2 zu ersehen, daß für zwei senkrecht benachbarte Zellen eine gern einsame Z-Leitung vorhanden ist. Eine Zelle innerhalb der Speichermatrix ist nur dann adressiert, wenn alle drei Adreßleitungen X, Kund Zgleichzeitig selektiert sind, d. h. an der V-Leitung liegt ein negativer Impuls an, an der A"-Leitung ein positiver und an der Z-Leitung ebenfalls ein positiver, wie aus F i g. 1 zu ersehen ist Da es durch die dreidimensionale Adressierung der Speichermatrix möglich ist, die Zellen unabhängig voneinander zu selektieren und im bekannten Pulse Power-Betrieb so zu betreiben, daß beim Schreiben oder Lesen von Informationen nur eine bestimmte Speicherzellengruppe Strom zieht, ist es insbesondere möglich, die Isolationsdiffusion zwischen den Flip-Flop-Transistoren benachbarter Zellenreihen wegzulassen, da bei einer derartigen Adressierung und betriebsweise keine schädlichen Leckströme auftreten. Im nachfolgenden wird nun anhand von Fig.2 das Auswählen der Zelle Ο21, die mit der Zelle O22 gemeinsam an der Adreßleitung Y2 angeschlossen ist, beschrieben. Wird nun zur Adressierung der Zelle 021 iin Strom auf der ΛΌ-Leitung eingeschaltet und dabei der Tricklestrom auf den übrigen X-Leitungen abgeschaltet und auf der so V2-Leitung die Spannung abgesenkt, wodurch in der Spalte ΛΌ der Strom tor durch die Diode an der Leitung V2 fließt; und wird auf der Leitung Zl die Spannung .ingehoben, dann wird die Zelle O 21 gegenüber der Zelle O 22 über die Emitterbasisdioden der der Bit Lese-Schreibtransislorcn oder Bittransistoren Γ3 und Γ4 selektiert
Beim Lesen einer Information kann jetzt höchstens noch aus den übrigen Zellen an der ausgewählten ZI-Leitung ein Störstrom in die Bitleitüngen flO bzw, B1 fließen, der aber durch genügend kleinen Tricklestrom oder Totalabschaltung der nicht ausgewählten .^-Leitungen verhindert werden kann. Ebenso kann ein Störstrom auf diese Art und Weise beim Einschreiben einer Information verhindert werden. Eine Störung durch die Zelle OH kann nicht erfolgen, weil die Leitung YX angehoben ist so daß kein Strom fließen kann.
We aus F i g. 2 zu ersehen ist ist es durch die Konibinierung der Bitleitungen sowie der Adreßleitungei, Z möglich, gemeinsame Schreib-Leseverstärker, d.h. keine über Decoder gesteuerte Bitschalter, zu verwenden und außerdem die Z-Leitungen ohne Decoder anzusteuern, wenn man jeweils die geraden und die ungeraden Z-Leitungen miteinander verbindet denn dann kann man diese über eines der binären Adreßeingangssignale (wahrer oder komplementärer Wert) ansteuern. Damit vereinfachen sich auch die übrigen Decoder, indem diese eine Hinärstelle weniger aufweisen müssen. Vorteilhafterweise läßt sich jedoch ohne weiteres ein weiterer Freiheitsgrad in der Adressiermöglichkeit gewinnen, wenn Bitleitungspaare getrenn» geführt werden, beispielsweise durch Schalten der Bitleitungen.
Das Layout für die in Fig.2 prinzipiell gezeigte Speichermatrix ist in Fig.3 dargestellt Dabei sind im Gegensatz zur Hauptanmeldung die Isolationsdiffusionen zwischen den senkrecht benachbarten Speicherzellen weggelassen, so daß jeweils zwei Reihen von Speicherzellen innerhalb der Speichermatrix über eine gemeinsame Wortleitung Z, die durch z. B. die Emitterzone der invers betriebenen Transistoren gebildet wird, ansteuerbar sind. Durch den Wegfall der Isolationsdiffusionen wird die pro Zelle benötigte Fläche innerhalb der Speichermatrix wesentlich reduziert, wodurch sich eine Speicherdichteerhöhung gegenüber der Hauptanmeldung bis zum Faktor 2 ergibt. In F i g. 3 sind die Bitleitungen B1 bzw. BQ außerhalb der Matrix miteinander verbunden, um einen gemeinsamen Verstärker verwenden zu können. Es ist jedoch auch möglich, die Bitleitungen BO und Bi innerhalb der Speichermatrix miteinander zu verbinden, so daß nur eine gemeinsame Bitleitung zwischen benachbarten Zellen verläuft, wodurch gegebenenfalls nochmals eine Verringerung der erforderlichen Fläche möglich ist.
Es soll noch erwähnt werden, daß in dem Ausführungsbeispiel nach Fig.3 die PNP-Transistoren 10 und 20 mit vier Kollektoren durch die Emitterbasisdiode und durch vier durch sie gesteuerte Konstantstromquellen ausgeführt sind. Es ist selbstverständlich auch möglich, die Konstantstromquellen im Layout auch auf andere bekannte Art und Weise herzustellen.
Hierzu 2 Blatt Zeichnungen

Claims (2)

Patentansprüche:
1. Monolithisch integrierte Speicherzelle nach Hauptpatent 18 17 481 aus einem direkt kreuzgekoppelten bipolaren Transistor-Flip-Flop, dessen beide Kollektor-Lastwiderstände zwei gleiche, als steuerbare Stromquellen wirkende, aktive Halbleiterelemente sind, wobei die beiden aktiven Halbleiter-Bauelemente zwei zu den Flip-Flop-Transistoren komplementäre Transistoren sind, die mit einem in einer gemeinsamen Basis angeordneten und an ein gemeinsames Versorgungsspannungspotential angeschlossenen Emitter und seitlich von diesen angeordneten Kollektoren als laterale Transistoren ausgebildet sind, dadurch gekennzeichnet, daß jeweils zwei benachbarte N-Streifen, die invers betriebene Transistoren enthalten, zu einem gemeinsamen N-Streifen, der gleichzeitig die Wortleitung für beide Transistorpaare bildet, zusammengefaßt werden und daß eine Speicherzelle durch mindestens eine dreidimensionale Ansteuerung über getrennte Leitungen (X, Y und Z) innerhalb einer Speicherebeue selektiert wird.
2. Monolithisch integrierte Speicherzelle nach Anspruch 1, dadurch gekennzeichnet, daß zur Selektierung einer Speicherzelle an einer Leitung (Y) ein negativer Impuls, an einer zweiten Leitung (X) und an einer dritten Leitung (Z) je ein positiver Impuls anliegt.
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