DE1817498C3 - Monolithisch integrierte Speicherzelle - Google Patents

Monolithisch integrierte Speicherzelle

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DE1817498C3
DE1817498C3 DE1817498A DE1817498A DE1817498C3 DE 1817498 C3 DE1817498 C3 DE 1817498C3 DE 1817498 A DE1817498 A DE 1817498A DE 1817498 A DE1817498 A DE 1817498A DE 1817498 C3 DE1817498 C3 DE 1817498C3
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Description

Die Erfindung betrifft eine monolithisch integrierte Speicherzelle aus einem direkt kreuzgekoppelten bipolaren Transistor-Flip-Flop, dessen beide Kollektor-Lastwiderstände 2wei gleiche, als steuerbare Stromquellen wirkende, zu den Flip-Flop-Transistoren komplementäre Transistoren sind, die mit einem in einer gemeinsamen Basis angeordneten und an ein gemeinsames Versorgungsspannungspotential angeschlossenen Emitter und seitlich von diesem angeordneten Kollektoren als laterale Transistoren ausgebildet sind, nach Hauptpatent 18 17 481.
Die dem Hauptpatent zugrunde liegende Aufgabe setzt sich aus mehreren Teilaufgaben zusammen, deren Lösung bei bekannten Speicherzellen nicht oder nicht gleichzeitig möglich war. Diese Teilpufgaben sind:
Geringstmöglicher Platzbedarf, geringstmöglicher Leistungsverbrauch im nichladressierten Zustand, möglichst hohe Schreib/Lesegeschwindigkeit, möglichst einfacher monolithischer Aufbau in Verbindung mit möglichst einfacher Leilungsführung, wenig Anschlußkontakten und damit in Verbindung mit einfacher Herstellbarkcit bei hoher Ausbeute und Zuverlässigkeil.
Es ist die der Erfindung zugrunde liegende Aufgabe, eine Weiterbildung der durch das Hauptpatent geschützten Speicherzelle in Form einer insbesondere
Λ O 1 O
λ AO
1-3Ο
hinsichtlich des Adressierungsaurwandes weiter verbesserten Speicherzelle anzugeben.
Die Lösung besteht bei einer Speicherzelle der eingangs erwähnten Art darin, daß zum Zwecke der Adressierung Wortleitung und Versorgungsspannungszuführung gemeinsam sind und die beiden Emitter der Flip-Flop-Transistoren (T\, T2) mit je einer Bitleitung (BQ bzw. B1) eines Bitleitungspaares verbunden sind.
Es zeigt
F i g. 1 den Grundbaustein für die monolithische Speicherzelle nach dem Hauptpatent,
F i g. 2a und 2b den monoiithisdhen Aufbau von zwei lateralen PNP-Transistoren in einer geschlossenen Isolationswanne, wie er unter anderem auch beim Hauptpatent Verwendung findet,
Fig.3 das la Ucb-Kennlinienfeld eines PNP-Transistors,
Fig.4a die Schaltung einer Speicherzelle nach der Erfindung, deren topologischer Entwurf innerhalb einer Matrix in F i g. 4b gezeigt wird,
F i g. 4c einen Schnitt durch den Monolithen gemäß F i g. 4b,
F i g. 5a die Schaltung einer Speicherzelle mit zusätzlicher Adressierleitung,
F i g. 5b den Ausschnitt aus einer Speichermatrix aus Speicherzellen gemäß F i g. 5a.
Alle Draufsichten der topologischen Entwürfe sind bei durchsichtig gedachter Oxydschicht dargestellt
In F i g. 1 ist ein direkt kreuzgekoppeltes Transistor-Flip-Flop dargestellt, welches als Grundbaustein für eine monolithische Speicherzelle verwendet werden kann. Die beiden NPN-Transistoren 71 und T2 sind emitterseitig mit dem Potential V2 verbunden und mit ihren Basis- bzw. Kollektorelektroden kreuzgekoppelt In den Kollektorkreisen befinden sich zwei steuerbare Lastelemente 10 und 20, weiche mit dem Betriebsspannungspotential Vi verbunden sind. Die dritten Elektroden der beiden Elemente 10 und 20 werden auf einen gemeinsamen Anschluß Vh gelegt Wie in den folgenden Ausführungsbeispielen gezeigt, wird dieser Anschluß mit der N-Epitaxieschicht des Monolithen zusar.imenfallen.
In F i g. 2a ist eine Draufsicht auf die Kombination der beiden aktiven Bauelemente 10 und 20 gezeigt weiche durch zwei laterale PNP-Transistoren gebildet werden. F i g. 2b gibt einen Schnitt durch dieselbe Anordnung wieder. Die drei gezeigten P-Diffusionen innerhalb eines gemeinsamen N-Gebietes wirken als zwei laterale PNP-Transistoren, deren gemeinsame Emitter über Vi und deren Kollektoren über A und B angesteuert werden. Über uie Elektrode Vn wird die gemeinsame Basis der beiden Elemente angeschlossen. Durch eine N ♦ Subkolleklordif fusion läßt sich in bekannter Weise der Serienwiderstand der Transistorbasen herabsetzen. was aber nicht unbedingt notwendig für die Wirkungsweise der Erfindung isL In Füllen, in denen die P-Diffusion des Emitters auf dem Subkollektor aufsetzt, ergibt sich als weiterer Vorteil die Verringerung der vertikalen Injektion und damit die Erhöhung der lateralen Stromverstärkung. Das Kennlinienfeld der beiden Elemente 10 und 20 ist in Fig.3 gezeigt. Hier sind Kollektorstrom Jc und Kollektor-Basisspannung Ucb gegeneinander aufgetragen. Als Parameter führt der Emitterstrom IE W einer Reihe gegeneinander verschobener Kennlinien.
Der relativ waagerechte V£;1aüf der Kennlinien zeigt, daß der differentielle Innenwiderstand Uce/Icschr hoch ist, so daß die beiden Transistoren 10, 20 als Stromquellen wirken.
Fig.4a zeigt die Schaltung eines Ausführungsbeispiels der vorliegenden Erfindung. Statt wie in Ausführungsbeispielen des Hauptpatentes weitere Entkopplungselemente zwischen den einzelnen Zellen und den Bitleitungen einzubauen, wobei zu den vier in F i g. 1 gezeigten Transistoren zwei weitere hinzugefügt werden, kommt man im vorliegenden Fall ohne zusätzliche Elemente in jeder Zelle aus. Die Entkopplung erfolgt mit Hilfe der bereits vorhandenen Emitter der beiden Flip-Flop-Transistoren Ti, Ti. Diese sind direkt mit den Bitleitungen BQ, B1 verbunden. Das Ein- und Auslesen von Informationen in die Zelle geschieht dabei folgendermaßen: Ober eine Wortleitung W wird der Zelle die Betriebsspannung Vi zugeführt weiche bei der Adressierung (Lesen, Schreiben) angehoben wird. Der in die Bitleitungen (BQ, Sl) einfließende Strom wird dabei gröPer als die Summe der Ruheströme der anderen mit demselben Bitleitungspaar verbundenen Speicherzellen. Über einen Differentialvc;starker läßt sich aus den unterschiedlichen Strömen in den beiden Leitungen (BO, Sl) auf den Informationsgehalt der durch die Wortleitung W adressierten Speicherzelle schließen.
Zum Einschreiben von Informationen in eine Zelle wird wieder das Wortleitungspolential, wie beim Auslesen, angehoben. Gleichzeitig wird das Potential einer der beiden Bitleitungen SO, bzw. B\ so weit abgesenkt, daß der mit dieser Leitung verbundene Flip-Flop-Transistor Γι bzw. T2 aus dem gesperrten Zustand in den leitenden Zustand umgesteuert wird. Falls er schon leitend war, wird dieser Zustand nicht mehr verändert Die Auswahl zwischen den beiden Leitungen S 0 bzw. S1 des Bitleitungspaares erfolgt je nachdem, ob eine binäre »0« oder »1« ein- bzw. ausgelesen werden soll.
Die Vorschrift, daß beim Adressieren der Zcllstro τι der adressierten Zelle größer sein soll als die Summe der von anderen Zellen in dasselbe Bitleitungspaar einfließenden Jtröme, läßt sich auch dadurch erfüllen, daß alle nicht mit der adressierten Zelle verbundenen Wortleitungen kurzzeitig abgeschaltet werden, so daß der Bitleitungsstrom nur aus der adressierten Zelle stammen kann. Der stromlose Zustand der anderen Zellen kann so lange andauern, bis die in den PN-Übergängen gespeicherte Ladung fast abgeflossen ist und dadurch die gespeicherte Information zu verschwinden droht Bei der vorliegenden Zelle ist diese Zeit aber relativ groß, verglichen mit der Zeit, die zum Lesen oder Schreiben benötigt wird.
Ein Layout für eine ganze Matrix aus Speicherzellen gemäß Pip.4a ist in Fig.4b, 4c gezeigt. Die Flip-Flop-Transistoren 71, T2 sind in zwei Bitleitungs-Isolationswannen SO. P1 invers ausgeführt, so JaI ihre Emitter in der Epitaxieschicht zu liegen kommen. Ihre Kollektordiffusionen sind einerseits mit der anderen Basisdiffusion kreuzßekoppelt, andererseits mit den Kollektoren der PN Λ Lastelemente 10, 20 durch Metallisierungen verbunden, Die PNP-Lastelemente liegen in einer dritten Isolationswanne, deren Epitaxieschicht (N-Basis) auf dem Potential Va,- litgt Eine Speicherzelle 30 liegt hier also in 2V2 Isolationswannen.
Ein Schnitt durch das Layout nach Fig.4b wird in F i g. 4c gezeigt.
Dieses Layout ist sehr platzsparend, da die platzraubenden Isolationsdiffusionen (P+) einer großen Anzahl von Zellen 30 gemeinsam sind. Zudem werden
schwierige Leitungskreuzungen von Bit- und Worlleitungen vermieden, welche irn allgemeinen zu Doppelmetallisierungen führen, da die Bitleitungen im Kristall, d. h. in der Epitaxieschicht, verlaufen. Die Serienwiderstände in der Epitaxieschicht werden dabei durch die in F i g. 4c gezeigten hochdotierten Subkollektordiffusionen (N +) sehr klein gehalten.
Zur Vergrößerung des Emitterwirkungsgrades der lateralen PNP-Lastelemente 10,20 kann deren Emittcrdiffiftion durch die hochdotierte P+-Trenndiffusion erfolgen, welche auf den Subkollektor aufsetzt.
In F i g. 5a wird ein weiterer Parameter der Zelle, das Steuerpotential Vm in vorteilhafter Weise für eine dritte Dimension der Adressierung ausgenutzt. Die Basiian· schlösse der Elemente 10, 20 sind mit einer X-Leitung verbunden. Mil einer solchen Zelle läßt sich eine echte 3D-Organisation eines Speichers durchführen. In Fig.5b ist ein Ausschnitt einer Speichermatrix dargestellt, in welcher alle Bitleitühgspaare B 0, B 1 nur einem Bitleitungs-Abfühlverstärker zugeführt werden. Dieses wird ermöglicht durch die ,Y-Leilung, die mit der Wortleilung W zur eindeutigen Adressierung einer Zelle ausreicht.
Mit Hilfe der X-Leitung können alle Speicherzellen desselben Wortes durch Anlegen eines positiven Impulses so weit gesperrt werden, daß auch bei gemeinsamem Billeitungspaar für alle Zellen eines Wortes eindeutig auf den aus der adressierten Zelle in die Bitleilungen gespeisten Strom geschlossen werden kann.
In I 4-V2 Isolalionswannen liegt die Speicherzelle 40, die sich in das Bitleitungspaar ß0, ßl mit den angrenzenden Speicherzellen der benachbarten A^Lei* tungen teilt. Senkrecht zu den in der Epitaxieschicht geführten Leitungen SO, Sl1 X verläuft darüber als Metallisierung die Worlleilung W, welche mit den P-Emittern der lateralen PNP-Lastelemente verbunden ist. Auch in diesem Layout sind die kreuzgekoppelten Flip-Flop-Transistoren Ti, T2 invers ausgeführt, um die eingebaute Verbindung mit der Epitaxieschicht bzw. den Subkollektoren herzustellen.
Hierzu 3 Blatt Zeichnungen

Claims (16)

-ι iCi -f η Patentansprüche:
1. Monolithisch integrierte Speicherzelle ijus einem direkt kreuzgekoppelten bipolaren Transistor-Flip-FIop, dessen beide Kollektor-Lastwiderstände zwei gleiche, als steuerbare Stromquellen wirkende, zu den Flip-Flop-Transistoren komplementäre Transistoren sind, die mit einem in eimer gemeinsamen Basis angeordneten und an ein gemeinsames Versorgungsspannungspotential ,angeschlossenen Emitter und seitlich von diesem angeordneten Kollektoren als laterale Transistoren ausgebildet sind, nach Hauptpatent 18 17 481, dadurch gekennzeichnet, daß zum Zwecke der Adressierung Wortleitungen und Versorgungsspannungszuführung gemeinsam sind und die beiden Emitter der Flip-Flop-Transistoren (T1, T2) mit je einer Bitleitung (BO bzw. Bi] eines Bitleitungspaares verbunden siad.
2. Monolithisch integrierte Speicherzelle nach Anspruch 1. dadurch gekennzeichnet, daß die Flip-Flop-Transistoren invers ausgeführt sind.
3. Monolithisch integrierte Speicherzelle nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß jede Bitleitung eines Bitleitungspsares in einer den Emitter des zugeordneten Flip-FIop-Transistors bildenden Epitaxieschicht einer Isolationswarine «erläuft.
4. Monolithisch integrierte Speicherzelle nach Anspruch 3, dacjrch gekennzeichnet, daß in einer dritten Isolationswanne dip die Lar»elemente bildenden Transistoren (10,20) der Speicherzelle liegen.
5. Monolithischer Matrixspeicher vjs Speicherzellen nach Anspruch 3, dadurch gekennzeichnet, daß alle Speicherzellen, denen ein Bitleitungspaar (BO, Bi) gemeinsam ist, in drei Isolationswannen derart ausgeführt sind, daß alle sich entsprechenden Flip-Flop-Transistoren (Ti) in einer ersten, alle sch tntsprechenden Flip-Flop-Transistoren (T2) in einer !weiten und alle Lastelemente (10, 20) in einer dritten Isolationswanne liegen.
6. Monolithischer Matrixspeicher nach Ansprach 5, dadurch gekennzeichnet, daß in der dritten Isolationswanne die Lastelemente (10, 20) aller Speicherzellen ausgeführt sind, welchen zwei be-■achbarte Bitleitungspaare gemeinsam sind.
7. Monolithischer Matrixspeicher nach Anspruch t, dadurch gekennzeichnet, daß für die vier Lastelemente (10, 20) von zwei Speicherzellen, die au benachbarten Bitleitungspaaren gehören, nur ein gemeinsamer P-Emitter vorgesehen ist.
8. Monolithischer Matrixspeicher nach Anspruch 9 bis Anspruch 7, dadurch gekennzeichnet, daß zum Ein- und Auslesen (Adressieren) von Information in ■zw. aus einer Zelle die Wortleitungen aller Zelten •o angesteuert werden, daß durch die adressierte Zelle ein wesentlich höherer Zellstrom fließt, als die Summe der Zellströme durch die mit demselben litleitungspaar verbundenen Zellen.
9. Monolithischer Matrixspeicher nach Anspruch 8, dadurch gekennzeichnet, daß die mit (!er adressierten Zeile verbundene Wortleitung mit einem positiven Impuls beaufschlagt wird.
10. Monolithischer Matrixspeicher nach AnspruiC-h 8 und Anspruch 9, dadurch gekennzeichnet, daß die nicht mit der adressierten Zelle verbünderUin Wortieitungen mit einem negativen Impuls beauif'
schlagt werden.
11. Monolithischer Matrixspeicher nach Anspruch 10, dadurch gekennzeichnet, daß die nicht mit der adressierten Zelle verbundenen Wortleitungen während des Adressierens völlig abgeschaltet werden.
12. Monolithische Speicherzelle nach Anspruch 1 und 2, dadurch gekennzeichnet, daß neben der Wortleitung und dem Bitleitungspaar über eine A'-Leitung, welche in der die Lastelemente (10, 20) beherbergenden Epitaxieschicht verläuft, eine 3D-Adressierung der Zelle erfolgt
13. Monolithischer Matrixspeicher nach Anspruch
8 und Anspruch 12, dadurch gekennzeichnet, daß zur Adressierung einer Zelle der Zellstrom in mit anderen Bitleitungspaaren verbundenen Zellen durch Anlegen eines positiven Impulses an die mit den N-Basisanschlüssen der PNP-Lastelemente verbundene A'-Leitung herabgesetzt wird.
14. Monolithischer Matrixspeicher nach Anspruch 8, Anspruch 12 und Anspruch 13, dadurch gekennzeichnet, daß der Zenstrom einer adressierten Zeile heraufgesetzt wird durch Anlegen eines negativen Impulses an die mit den N-Basisanschlüssen der PNP-Lastelemente verbundene X-Leitung.
15. Monolithischer Matrixspeicher nach Anspruch
9 und Anspruch 12 bis Anspruch !4, dadurch gekennzeichnet, daß in zwei Isolationswannen die invers betriebenen Flip-Flop-Transistoren (T\ bzw. T2) von allen Speicherzellen liegen, denen ein Bitleitungspaar gemeinsam ist, und daß je zwei Billeitungen (BO bzw. B1) von aneinandergrenzenden Speicherzellen zusammengelegt sind.
16. Monolithischer Matrixspeicher nach Anspruch 5 bis 7 und Anspruch 15, dadurch gekennzeichnet, daß die Emitter der PNP-Lastelemente durch hochdotierte P +-Diffusionen gebildet werden, welche gleichzeitig mit den P*-Trenndiffusionen über einer hochdotierten Subkollektord'ffusion in dem Kristall angebracht sind.
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