DE1817604A1 - Monolithische Speicherzellen - Google Patents

Monolithische Speicherzellen

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    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/10—SRAM devices comprising bipolar components

Description

  • Monol ithische Speicherzellen Die Erfindung bezieht sich auf eine monollthisch Integrierte bipolare Speicherzelle.
  • Monolithische Speicherzellen, wurden z.B. durch die US-Patentschrift 3 218 613 bekannt. Es handelt sich dabei um eine bistabile Schaltung, deren Lastwiderstände durch Epitaxie-Bahnwlderstände innerhalb einer monolithischen Schaltung dargestellt werden.
  • Es wurde daneben Transistor-Fl Jp-Flops für monolithische Speicherzellen vorgeschalgen, welche als nichtlineare Lastwiderstände Parallelschaltungen aus einem ohmschen Widerstand und einer Diode aufweisen. Derartige Lastwiderstände haben den Vorteil, während des Ruhezüstandes der Zelle weniger Leistung zu verbrauchen als im adressierten Zustand. Dennoch ist der Stromfluss im Ruhezustand durch einen derartigen Widerstand, der' durch Irgendein Bahngeblet des Monolithen gebildet wird, noch zu hoch. Dadurch wird zuviel Leistung fUr eine ganze Speicher matrix verbraucht, wodurch eine nicht mehr auf einfache Weise akzuftihrende Verlustwärme Im Halblelterkrlstall entsteht. Neben. einer klelnen Ruheleistung ist eine hohe Leistung einer adressierten Zelle beim Lesen und Schreiben von gespeicherter Information notwendig, um eine hohe Lese- und Schreibgeschwindigkeit zu erhalten.
  • Zur Vergrösserung der ohmschen Widerstände R ist ein nicht erwünschter grosser Platzbedarf auf Grund der Gleichung R = R5. t/b notwendig, worln R5 den Schichtwiderstand, t die Länge und b die Breite der Widerstandsbahn bezeichnen. Die Breite b kann aufgrund der vorgegebenen Mindesttoleranzen nicht tinbeschränkt unterschritten werden, so dass R nur durch Verlängerung (t) der Widerstandbahn erhöht werden kann.
  • Ein weiter großer Anteil an der Gesamtfläche einer Speicherzelle auf dem Monolithen ergibt sich-im allgemeinen durch eine Anzahl von isolationsdiffusionen. Diese sind besonders platzraubend da aufgrund der Querdiffusion relativ breite "Gräben" entstehen.
  • Hierunter versteht man die seitliche Ausdehnung der diffundierten Hatblelterzonen unter den Rändern der Oxydfenster, die dadurch zustande kommt, dass die Diffusionsfronten sich nicht nur in Richtung auf das Substrat, sondern auch seit ich ausbreiten.
  • In der Praxis rechnet man damit, dass die Diffuslonsfronten sich seitlich genauso weit ausbreiten wie in senkrechter Richtung.
  • Der Abstand benachbarter Elemente muss dann entsprechend gross sein. Besonders einschneidend ist der Einfluss der Querdiffusion bei der isolationsdiffusion, weil diese die ganze epitaktische Schicht durchdringen muss. Eine bestimmte Mindestdicke der epitaktischen Schicht Ist aber andererseits mit Rücksicht auf die elektrischen Eigenschaften der Schaltungselemente notwendig. Bei Jeder lsolationsdiffusion geht daher viel kostbare Krtstallfläche verloren; der Entwickler integrierter Halblelterschaltungen muss nach Schaltungskonzepten suchen, bei denen man mit möglichst wenig isolierten Inseln auskommt.
  • Die Aufgabe der vorliegenden Erfindung besteht In der Angabe einer Speicherzelle, welche ohne ohmsche Lastwtderstdnde arbeitet, sehr geringen Platzbedarf auf den Monolithen ergibt, günstige LeitungsfUhrung im Verband einer Speichermatrix zulässt, geringe Leistungsaufnahme und geringe Anzahl von Kontaktierungen aufweist.
  • Diese Aufgabe wird gemäss der vorliegenden Erfindung gelöst durch den folgenden Aufbau des Monolithen aus komplementär leitenden Halbleitergebieten: Ein erstes P-Geblet (P1) ist mit einer Versorgungsspannungs-Zuführung (V1) verbunden; b) An das erste P-Gebiet (P1) grenzt ein erstes N-Gebiet (N1), welches selnerseits zwei P-Gebiete (P2) P3) beherbergt; c) die beiden P-Gebiete (P2 bzw. P3) beherbergen je zwei N-Gebiete (N2, N3 bzw. N4, N5), von denen Je eines (N2 bzw. N5) mit einer Bitleitung (B0 bzw. B1) eines Bitieitungspaares verbunden und das andere mit dem nicht angrenzenden P-Gebiet (P3 vzw. P2)galvanisch kreunzgekoppelt ist.
  • In vorteilhafter Weise wird dabei die P1NaP2 bzw. PlNlP3-Struktur (Transistor) lateral ausgefUhrt, so dass die d-rei getrennten P-Gebiete (P1,P2,P3) mit der gemeinsamen N-Epitaxieschicht N1 zwei laterale PNP-Translstoren mit gemeinsamen Emitter- und Basisdiffustonen bilden.
  • Bei Wahl einer anderen (Planar-) Technologle, In welcher eine weitere P-Diffusion nach der N+-Diffusion (Emitterdiffusion) erfolgt, brauchen die obigen Transistoren nicht lateral sondern können auch vertikal aufgebaut werden.
  • Es zeigen: Figur 1 den prinzipiellen Aufbau einer Speicher zelle nach der Erfindung; Figur 2 die Schaltung einer Speicherzelle aus sechs Transistoren, welche zur Erläuterung der in Figur 1 gezeigten dient; Figur 3 den Ausschnitt aus einem topologischen Entwurf eines Matrixspeichers aus Speicherzellen gemäss Figur 1; Figur 4 den- Ausschnitt aus einem topologischen Entwurf eines Matrixspeichers mit diffundierter Wortleitung In Figur 1 ist der schematische Aufbau einer Speicherzelle nach der vorliegenden Erfindung dargestellt. Man erkennt, dass an das N1-Diffusionsgebiet, weiches im Monolithen mit der N-Epitaxleschicht zusammenfällt, drei P-Gebiete P1, P2, P3 grenzen. Dabel ist der Abstand zwischen den P-Gebieten derart, dass sich zwei PNP-Transistoren mit gemeinsamen Emitter- und Basisdiffusionen ergeben. Vorzugsweise werden diese als laterale Transistoren ausgeführt, so dass in das N1-Gebiet die drei P-Gebiete eindiffundiert sind. In die beiden P-Gebiete P2, P3 sind wiederum jeweils zwei N-Gebiete N2, N3 bzw. N4, N5 eindiffundiert, Dabei werden in der beka-nn-ten Planartechnik ,ln ,ein N-Epitaxiegebiet die,-P-Diffusionen gemeinsam mit den Basisdiffusionen eines normalen vertikalen Emitters und die N-Gebiete N2, N3, N4, N5 gemeinsam mit den N+-Diffusionen der Emittergebiete eines normalen vertikalen Emitters hergestellt.
  • Zu der oben beschriebenen Schichtfolge sind in Figur 1 noch Verbindungen zwischen N3 und P3 und N4 und P2 angedeutet, welche auf dem Monolithen durch Metallisierungen realisiert werden.
  • Daneben bestehen (galvanlsche) Verbindungen zwischen dem N2-Gebiet und einer Bitleitung Bo und dem N5-Gebiet und einer Bitleitung B1 Das P1 -Gebiet ist mit einer Spannungsversorgungs-Zuführung V1 verbunden, welche auch als Wortleitung W im folgenden bezeichnet wird.
  • Die Speicherzelle befindet sich an einem Kreuzungspunkt einer Wortleitung und einem zu dieser senkrecht verlaufenden Bitleitungspaar 8o> B1-. - Eine Vielzahl von schachbrettartig zusammengesetzten Speicherzellen bildet einen monolithischen Matrixspeicher. Die Information wird dabei im vorliegenden Fall wortweise ein- bzw. ausgelesen, d.h., dass gleichzeitig die information aller mit ein und derselben Wortleitung verbundenen Speicherzellen abgefragt bzw. eingespeichert wird.
  • Zur Erläuterung der Arbeitsweise der in Figur 1 schematisch gezeigten Speicherzelle möge die in Figur 2 dargestellte Schaltung denen.
  • Darin ist ein direkt kreuzgekoppeltes Transistor-flip-Flop mit zwei Ausle5etransistoren T3, T4 gezeigt.
  • Es gibt zwei Zustände des Fllp-Flops (entsprechend einer binären "0" oder einer "1") je nachdem Transistor T1 oder T2 leitend ist.
  • Die Bistabilität ergibt sich aus den als Kollektorlastwiderstände diendenden PNP-Transistoren 10,20.
  • Ist etwa T2 leitend, so Ist der Spannungsabfall Uber das Lastelement 20 grösser als ueber 10, so dass das Kollektorpotential von T2 niedriger liegt als das-Jenige von T1. Damit wird aber T Uber dessen Basis gesperrt und der Uber 10 fliessende Strom ist glelch dem Basisstrom des gesättigten Transistors T2.
  • Die den Zustand des Flip-Flops eindeutig bestimmenden Kollektorpotentiale von T1 und T2 sind mit den Basispotentialen zweier Ein- und Auslesetransistoren T3, T4 verbunden, deren Kollektoren auf dem festen Potentlal VN der Basiselektroden der PNP-Transistoren 10, 20. 1 legen. Die aus den Transistoren T3, T4 in zwei.
  • Bitleitungen BO, Bl fliessenden Ströme werden von unterschiedlicher Stärke sein entsprechend den Basispotentialen von T, T Dieses gibt auch die Möglichkeit, die in der Zelle gespeicherte Information abzufragen. Dazu wird ein Differentialverstärker mit dem Bitleitungspaar BO, B1 verbunden, weicher abfühlt, in welcher der beiden Leitungen der grössere Strom fliesst.
  • Zum Einschreiben von Informationen in die Zelle, d.h. zum Xndern des Schaitzustandes des Flip-Flops wird der stromführende Transistor T1 bzw. T2 gesperrt. Hierzu muss sein Basispotential abgesenkt werden. Dieses geschieht dadurch, dass wieder zum Adressieren das Wortleitungspotential V2 angeschoben wird und das Bitleltungspotential von 80 bzw. B1 so weit abgesenkt wird, dass der damit verbundene Transistor einen Basisstrom über das Element 20 bzw. 10 zieht, was das Potential im Punkte B bzw. 1 erniedrigt.
  • Auf diese Welse wird der mit B bzw. A direkt verbundene Transistor T1 bzw. T2 gesperrt und zwangsläufig der andere Transistor T2 -bzw.
  • T1 eingeschaltet; damit ist die gewünschte Information, z.B. eine Binäre "1" bzw. eine binäre "0" in die Zelle eingeschrieben.
  • Wenn man In der Schaltung nach Figur 2 die Potentlale V2 und VN, für die die Bedingung gilt VN= V2, gleichmacht, kann man viele Diffusionsgebiete der einzelnen Transistoren zusammenlegen, und man kommt zu dem In Figur 1 dargestellten Aufbau gemäss der Erfindung. Der bei V2 abfliessende Strom des Transistor-Flip-Flops wird hier In die Transistoren T3, T4 wieder eingespeist, wodurch der gesamte Zellstrom im wesentlichen an den Bitleitungen BO bzw.
  • B1 zur Verfügung steht.
  • Bel dieser Zusammenlegung ist etne Layout-Vorschrift unberücksichtigt geblieben: Im allgemetnen werden Emitter- und Kol-lektordiffusionen trotz glelchen Leitfählgk'eitstyps durch unterschiedwelche Diffusionen hergestellt, wobei der Emltter(N+) höher dotiert wird. (Erhöhung des Emltterwirkungsgrades). Ausserdem liegt lin allgemeinen der Kollektor in der Epitaxieschicht, und der Emitter ist ,aIs kleineres Diffusionsgebiet davon umgeben. Ein solcher Transistor wird als normaler bezeichnet. Im vorliegenden Fall werden dagegen die Transistoren T1 und T2 invers betrieben, d.h. ihre Emitter liegen in den Kollektoren von T3 bzw. T4 zusammen und ihre Kollektoren werden durch kleine N+-Diffusionen gebildet. Diese Betriebsweise hat zwar eine geringere Stromverstärkung zur Folge, was im vorliegenden Fall die Stabilität der Zelle nur wenig beeinträchtigt; es ergibt sich aber ein so grosser Platzgewinn oder vermindeter Flächenbedarf, wie aus der in Fig. 3 und 4 gezeigtén Layouts hervorgeht, dass gerade die Nichtbeachtung der oben erwähnten Layout-Regel zu einem besonderen Vorteil führt.
  • In Figur 3 ist ein Ausschnitt aus einem Layout einer aus Speicherzellen gemäss Figur 2 zusammengesetzten Speichermatrix dargestellt.
  • Eine Speicherzelle, die am Kreuzungspunkt einer Wortleitung Wl und eines Bitleitungspaares B0, B1 liegt, ist mit 31 bezeichnet.
  • Die metallische Wortleitung W1 ist mit der Spannungszuführung V1 der Zelle identisch. Sie steht in galvanischer Verbindung mit dem ersten P-dotierten P1-Gebiet, dem Emitter der beiden PNP-Transistoren, welche durch die P1N1P2 - bzw. P1P1P3 Schichtenfolge gebildet werden. Innerhalb der P-Gebiete P2 bzw. P3 befinden sich N+-Diffusionsgebiete N2, N3 bzw. N4, N5, welche gleichzeitig mit den Emitterdiffusionen normaler, vertikaler Transistoren auf dem selben Monolithen hergestellt werden können. Zwei dieser N-Gebiete (N2 und N5) dienen als Emitter der mit den Bitleitungen B0, B1 verbundenen Ein- bzw. Auslesetransistoren T3, T4. Sie weisen eine längliche Form auf und gestatten dadurch eine Doppelmetallisierung vermeidende Leitungskreuzung von Wort- und Bitleitungen. Die beiden anderen N-Gebiete N3 und N4 bilden die Kotlektorgebiete-der-kreuzgekoppelten Flip-Flop-Transistoren T1, T2. Die Kreuzkopplung ist galvanisch zwischen den Gebieten N3-P3 bzw. N4-P2 mit metallischen Leitungen ausgeführt.
  • o - ;,,,,?- ----- . -- - -geits @@@@ Eine zweite mit einer anderen Wortleitung Wl 1 verbun-dene Speicherzelle befindet sich in derselben N-Epitaxieschicht und ist ni-cht durch eine efne Sperrschicht bildende Trenndiffuslon von der anderen getrennt.
  • Um eindeutig- eine Zelle adressieren zu können, werden nur die Zellen des gewünschten Wortes mit Strom versorgt, während alle anderen Zellen beim Lesen und Schreiben kurzzeitig abgeschaltet werden, wobei jedoch ihre gespeicherte Information noch recht lange erhalten bleibt aufgrund der in den gesättigten Transistoren T1 bzw. T2 gespeicherten Ladung. Ein Lese- bzw. Schreibvorgang ist bei der vorliegenden Speicherzelle wesentlich kürzer als die Zeit, nach welcher die gespeicherte Information der abgeschalteten Zellen zu verschwinden droht.
  • Zur Erhöhung des Emitterwirkungsgrades des lateralen PNP-Transi- -stors kann ohne zusätzlichen Prozess-Schritt eine hochdotierte P+-Diffusiongleichzeitig mit der P+-Trenndiffusion eindiffundiert werden. Um diese vom P- - Substrat elektrisch zu trennen, wird vorher an dieser Stelle eine hochdotierte N+-Subkollektordiffusion zur Bildung eines gesperrten P -Uberganges hergeste-l-lt.
  • N Wenn man diesen Gedanken weiterverfolgt, kann man zu dem in FT-gur 4 dargestellten Ausführungsbeispiel kommen, in welchem die metallische Wortleitung der Figur 3 turch eine sehr nlederohmige P+-Diffusionsbahn ersetzt ist. Gleichzeitig bildet diese Diffus-Ton den Emitter für alle Zellen, welche mit dieser Wortleitung W verbunden sind. Durch diese Massnahme kann noch eine weitere Verkleinerung erreicht werden. Die Bezeichnung der Diffusionsgeblete stimmt mit der in Figur 2 und 3 überein. Eine Speicherzelle wird hier mit 41 bezeichnet.
  • Eventuelle parasitäre Effekte, welche zu einem nicht gewünschten Übersprechen zwischen den Zellen führen könnten, können z.B. durch mehr oder weniger- grossen Abstand der einzelnen Zellen auf den Monolithen unterdrückt werden. Daneben besteht auch die Möglich-' keit, durch Trenndiffusionen parallel zu den Bit- oder zu den -Wortleitungen diese Effekte zu beseitigen, was aber zu gewissen Nachteilen fUhren kann hinsichtlich Leitungsführung und Platzbedarf.
  • Es sei noch bemerkt, dass neben der dargestellten Schichtenfolge der einzelnen Dotierungszonen ebensogut bei Wahl einer anderen Technologie die komplementären Diffusionsgebiete zu denselben Ergebnissen führen.-Zusammenfassend läßt sich sagen, dass in, der gegenwärtigen Technologie der bipolaren Speicher eine Anordnung nach der voriiegenden Erfindung bei weitem von keinem bekannt gewordenen Halblelterspeicher im Hinblick auf Leistung und Platzbedarf errelcht worden ist. Es muss bezweifelt werden, ob mit der vorliegenden Technologie noch wesentliche Verkleinerungen einer Speichermatrix gegenüber den gezeigten'Layouts möglich sind.
  • Die beiden durch die Speicherzelle nach der Erfindung gegebenen Vorteile sind: geringer Leistungsverbrauch während des Ruhezustandes zur Vermeldung einer Uberhitzung und geringer Platzbedarf, durch Vermeidung zu vieler Trenndlffusionen. Gerade diese beiden Eigenschaften sind aber notwendig, wenn die Aufgabe -hoher Integrationsdichte gelöst werden soll, d.h. wenn auf kleinen Halbleiterspeichern hohe lnformatlonsdichten realisiert werden sollen.
  • Ein weiterer Vorteil besteht in der Möglichkeit, den Zellenstromdurch die als, Stromquelle dienenden aktiven Halblelterbauelemente 10> 20 In weiten Grenzen zu variieren, ohne die Zellenspannung wesentllch zu ändern. Darüber hinaus ist die Anzahl der Kontakte F1etalleltung-HalbJelterkrlstall sehr niedrig, was zu geringem Ausschuss bei der Festigung und im Betrieb fUhrt.

Claims (13)

P A T E N T A N S P R Ü C H E
1. Monolithisch integrierte bipolare Speicherzelle gekennzeichnet durch den folgenden Aufbau aus komplementär leitenden Haibleitergebieten: a) Ein erstes P-Gebiet (P1) Ist mit einer Versorgungsspannungs-Zuführung (V1) verbunden; b) An das erste P-Gebiet (P1) kreuzt ein erstes N-Gebiet.
(N1), welches seinerseits zwei P-Gebiete (P2, P3) beherbergt; c) die beiden P-Gebiete (P2 bzw. P3) beherbergen je zwei N-Gebiete (N2, N3 bzw. N4, N5), von denen je eines (N2 bzw. N5) mit einer Bitleitung (BO bzw. B1) eines Bitleitungspaares verbunden und das andere mit dem nicht angrenzenden P-Gebiet (P3 bzw. P2) galvanisch kreuzgekoppelt Ist.
2. Monollthische Speicherzelle nach. Anspruch 1 dadurch gekennzeichnet, dass die drei getrennten P-Gebiete (P1, P2, P3) In einer gemeinsamen N-Epltaxieschicht (N1) derart eindiffundiert sind, dass P2 mit P1 und P3 mit P1 gemeinsam mit der die Basis bildenden N1-Schicht zwei laterale Transistoren bllden.
3. Monolithische Speicherzelle nach Anspruch 2 dadurch gekennzeichnet, dass das erste P-Gebiet (P1) durch eine hochdotierte P+-Diffusion gebildet wird, welche gleichzeitig mit den P+-Trenndtffusionen über einer hochdotierten Subkollektordiffusion in den Kristall el-ngebracht wird.
4. Monolithische Speicherzelle nach Anspruch 2 und Anspruch 3 dadurch gekennzelchnet, dass die mit dem ersten P-Gebiet (P1) verbundene Versorgungsspannungs-Zuführung (V1) durch eine gemeinsame, durchgehende P-Diffusion gebildet wird, welche von den metallischen Bitleitungen (BO, B1) gekreuzt wird.
5-. Monolithische Speicherzelle nach Anspruch 4 dadurch gekennzeichnet, dass die P-Diffusion durch die hochdot1erte'P+-Trennd'iffusion gebildet wird.
6. Monolithische Speicherzelle nach Anspruch 2 und Anspruch 3 dadurch gekennzeichnet dass die Bitleitungen mit Hllfe verlängerte Emitterdiffusionen unter den kreuzenden Metallisierungen der Versorgungsspannung hindurchgeführt werden.
7. Monolithische Speicherzelle nach Anspruch 1 bis Anspruch 6 dadurch, gekennzeichnet, dass die Wortadress!erung über die Versorgungsleitung vorgenommen wird.
8. Monolithischer Matrixspeicher aus Speicherzellen nach Anspruch, 7 dadurch gekennzeichnet, dass. zum Adressieren, (Schreiben, Lesen) einer Zelle alle nicht mit der ausgewählten Zelle verbundenen Speicherzellen falle anderen "Worte") abgeschaltet werden, während der mit dem entsprechenden Bitleltungspaar verbundene Abfühlverstärker aktiviert wird.
9. Monolithischer Matrixspeicher nach Anspruch 8 dadurch gekennzeichnet, dass während des Adressierens einer Speicherzelle ein positiver Impuls an die Versorgungsspannungs-Zuführung V1 gelegt wird, so dass der Zellen strom der angeschalteten Zellen erhöht wird.
10. Monolithischer Matrlxspeicher nach Anspruch 8 bis Anspruch 9 dadurch gekennzeichnet, dass zum Auslesen von Information aus einer Speicherzelle bei gleichzeitigem Adressieren die unterschiedlichen Ströme in den mit der Zelle verbundenen Bitleitungen BO, B1 mit Hilfe eines Differentalverstärkers abgefühlt werden.
11. Monolithischer Matrixspeicher nach Anspruch 8 bis Anspruch 10 dadurch gekennzeichnet, dass zum Einschreiben von Information in eine Speicherzelle bei gleichzeitigem Adressieren eine der beiden mit der adressierten Zelle verbundenen Bitleitungen mit einem positiven Impuls beaufschlagt wird und der Zea strom über die andere Bitleitung gefüh-rt wird.
12. Monolithischer Matrixspeicher nach Anspruch 8 bis Anspruch 11 dadurch gekennze chnet, dass die Epitaxieschicht (N1-Gebiet) nicht durch Trenndiffusionen elektrisch unterteilt und allen Zellen der Matrix gemeinsam ist.
13. Monolithischer Matrixspeicher aus Speicherzellen nach Anspruch 8 bis Anspruch 11 dadurch gekennzeichnet, dass zur Vermeidung von Ubersprechen zwischen den Zellen alle Speicherzellen eines Wortes (oder eines Bits) gegen die des benachbarten Wortes bits) durch Trenndiffusion isoliert sind.
L e e r s e i t e
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* Cited by examiner, † Cited by third party
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DE2307739A1 (de) * 1972-05-11 1973-11-29 Ibm Deutschland Monolithisch integrierte speicherzelle

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