DE1817481C3 - Monolithisch integrierte Speicherzelle und monolitische Matrixspeicher aus derartigen Zellen - Google Patents

Description

Die Erfindung; betrifft eine monolithisch integrierte Speicherzelle aus einem direkt kreuzgekoppelten bipolaren Transistor-Flip-Flop, dessen beide Kollektor-

Ustwiderstände zwei gleiche, als steuerbare Stromquellen wirkende, aktive Halbleiter-Bauelemente sind, jnd monolithische Matrixspeicher rais derartigen Zellen.

Speicherzellen, welche aus den gekannten Grundbausteinen aufgebaut sind, wurden z.B. durch die USA.-Patentschrift 32 18 613 bekannt Es handelt sich dabei um eine bistabile Schaltung, deren Lastwiderstände durch Epitaxie-Bahnwiderstände innerhalb einer monolithischen Schaltung dargestellt werden.

Es wurden daneben Transistor-Rip- Flops für monolithische Speicherzellen vorgeschlagen, welche als nichtlineare Lastwiderstände Parallelschaltungen aus einem ohmschen Widerstand und einer Diode aufweisen. Derartige Lastwiderstände haben den Vorteil, während des Ruhezustandes der Zelle weniger Leistung zu verbrauchen als im adressierten Zustand.

Dennoch ist der Stromfluß im Ruhezustand durch einen derartigen Widerstand, der durch irgendein Bahngebiet des Monolithen gebildet wird, noch zu hoch. Dadurch wird zuviel Leistung für eine ganze Speichermatrix verbraucht, wodurch eine nich' mehr auf einfache Weise abzuführende Verlustwärme im Halbleiierkristali entsteht. Neben einer kleinen Ruheieistung ist eine hohe Leistung einer adressierten Zelle bein-, Lesen und Schreiben von gespeicherter Information notwendig, um eine hohe Lese- und Schreibgeschwindigke ' /u erhallen.

Zur Vergrößerung der ohmschen Widerstände R ist ein nicht erwünschter großer Platzbedarf auf Grund der Gleichung R=Rs- Hb notwendig, worin Ri, den Schichtwiderstand, / die Länge und b die Breite der Widerstandsbahn bezeichnen. Die Breite b kann auf Grund der vorgegebenen Mindestioleranzen nicht unbeschränkt unterschritten werden, so daß R nur durch Verlängerung der Widerstandsbahn erhöht werden kann.

Ein weiterer großer Anteil an der Gesamtfläche einer Speicherzelle auf dem Monolithen ergibt sich im allgemeinen durch eine Anzahl von lsolationsdiffusionen. Diese sind besonders platzraubend, da auf Grund der Querdiffusion relativ breite »Gräben« entstehen. Hierunter versteht man die seitliche Ausdehnung der diffundierten Halbleiterzonen unter den Rändern der Oxydfenster, die dadurch zustande kommt, daß die Diffus onsfronten sich nicht nur in Richtung auf das Substrat, sondern auch seitlich ausbreiten. In der Praxis rechnet man damit, daß die Diffusionsfronten sich seitlich genausoweit ausbreiten wie in senkrechter Richtung. Der Abstand benachbarter elemente muß dann entsprechend groß sein. Besonders einschneidend ist der Einfluß der Querdiffusion bei der Isolationsdiffusion, weil diese die ganze epitaktische Schicht durchdringen muß. Eine bestimmte Mindestdicke der epitaklischen Schicht ist aber andererseits mit Rücksicht auf die elektrischen Eigenschaften der Schaltungselemente notwendig. Bei jeder Isolationsdiffusion geht daher viel kostbare Kristallfläche verloren: der Entwickler integrierter Halbleiterschaltungen muß nach Schaltungskonzepten suchen, bei denen man mit möglichst wenig isolierten Inseln auskommt.

Um ein großes Leistungsverhältnis zwischen Adres sierleibtung und Ruheieistung zu erhalten, ist es wünschenswert, auch den Lastwiderstand zu verändern, was im allgemeinen großen zusätzlichen Aufwand bedeutet.

In diesem Zusammenhang ist es bereits bekannt, bei aus einem Flip-Flop bestehenden Speicherzellen als Kollektor-Lastwiderstände steuerbare Feldeffekt-Transistoren zu verwenden. Diese Feldeffekt-Transistoren sollen insbesondere den Leistungsbedari der Speicherzellen im Ruhezustand verringern. Sie werden zum Zwecke des Auslesens der Speicherzelle gepulst. Auch sind bereits entsprechende Speicherzellen vorgeschlagen worden, die zur Aufrechterhahung der gespeicherten Information über die als Lastwiderstände verwendeten Feldeffekt-Transistoren im Impulsbetrieb nachgela- den werden. Mit diesen bekannten bzw. vorgeschlagenen Anordnungen wird zwar eine geringe Ruheleistung erzielt, eine optimale Integrationsdichte ist damit jedoch nicht zu erreichen.

Schließlich sind aus einem Transistor-Flip-Flop bestehende Speicherzellen bekannt, die über zusätzliche Transistoren angesteuert werden. Gezielte Maßnahmen, um eine optimale Integrierbarkeit dieser zusätzli chen Transistoren mit den das Flip-Flop bildenden Transistoren zu erzielen, sind diese Speicherzellen nicht

jo zu entnehmen.

Die der Erfindung zugrunde liegende Aufgabe set^i sich demnach aus mehreren Teilaufgaben zus.; imen deren Lösung bei den bekannten Speicherzellen nicht oder n^;';ht gleichzeitig möglich war. Für eine monolithisch integrierte Speicherzelle aus einem dire'·' kreuzgekoppelten bipolaren Trans>stor-Fiip-F^; ^ dei sen beide Koilekior-Lastwidorständc zwei gleiche alisteuerbare Stromquellen wirkende aktive Halbleiter-Bauelemente sind, sind diese Teilaufgaben: Genngs;■

je möglicher PL;tzbedarf. geringstmöglicher Leistungsverbrauch im nichtadressierten Zustand, möglichst hou Schreib-Lese-Geschwindigkeit, möglichst einfacher r.·.·'·- noüthischer Aufbau in Verbindung mit mögi:.··^! einfacher Leitungsführung, wenig Anschlußkuntakic:

und damit in Verbindung mit einfacher Hersiellbjrkeit bei hoher Ausbeute und Zuverlässigkeit.

Diese Aufgabe wird erfmdungsgemäß dadurch geloM. daß die beiden aktiven Halbleiter-Bauelemente /wet /.u den Flip-Flop-Transistoren komplementäre Transistoren sind, die mit einem in einer gemeinsamen Basis angeordneten und an ein gemeinsames Versorgungs--Spannungspotential angeschlossenen Emitter und sew lieh von diesem angeordneten Kollektoren al· laterale Transistoren ausgebildet sind. In diesem Zusammenhang erweist es sich als vorteilhaft, daß /um Ein- und Auslesen von Information die Emitter zweier (NPN) Transistoren gleichen Leitfähigkeitstyps wie die emitlerverbundenen Flip-Flop-Transistoren mit gemeinsamen Kollektoren an ein Bitltitungspai.r auge-

so schlossen und daß die aktiven Bauelemente in einer gemeinsamen Epitaxieschicht integriert sind, so daß ihre Kollektoren und die Basisanschlüsse der aktiven Bauelemente auf gleichem Potential liegen, und daß ihre Basisanschlüsse mit den Kollektoren der beiden

<.', Flip-Flop-Transistoren verbunden sind. Die beiden zum Ein- und Auslesen von Information dienenden Transistoren wirken als Emitterfolger, die am Emitter also sehr niederohmig sind und ein schnelles Umladen der auftretenden Lastkapa/itaten gewährleisten. Außerdem

ι-··, sind diese beiden Transistoren bei dieser Ausführung optimal mit der eigentlichen Speicherzelle integrierbar.

Eine optimale Integrierbarkeit wird insbesondere

dadurch erzielt, daß die Basiigebieie der Ein- um Auslesetransistoren mit den Kollektorgebieten de¹

(-S lateralen (PNP) Transistoren eine gemeinsame (P Diffusion bilden. Eine Flächenersparnis kann weiterhii dadurch erreicht werden, daß die beiden Flip Flop Transistoren mit gemeinsamem Emitterpotential inver

ausgeführt sind, so daß die mit den Emittern verbundene Wortleitung in der Epitaxieschicht der Transistoren zu liegen kommt.

Vorteilhaft ist es, daß zur Herabsetzung des Wortleitungswiderstandes in der Epitaxieschichl ein } hochdotierter Subkollektor Verwendung findet.

Darüber hinaus berücksichtigt die Erfindung insbesondere die Forderung, die Speicherzelle sehr platzsparend in einer Speichermatrix anzuordnen. Diese Forderung wird vorteilhaft dadurch erfüllt, daß die beiden kreuzgekoppelten Transistoren invers in einer Isolaiionswanne zusammen mit allen entsprechenden Transistoren von Speicherzellen ausgeführt sind, welchen die gleiche Wortleitung gemeinsam ist. Auf diese Weise wird insbesondere auch eine Doppellagen-Metallisierung verhindert.

Die genannte Forderung wird weiterhin dadurch erfüllt, daß die beiden aktiven Bauelemente mit den Ein- und Auslesetransistoren zusammen mit allen entsprechenden Elementen von Speicherzellen, denen die gleiche Wortleitung gemeinsam ist, so ausgeführt sind, daß die Basisanschlüsse der aktiven Elemente von Speicherzellen eines ganzen Wortes in einer gemeinsamen Epitaxieschicht liegen.

Schließlich wird die genannte Forderung dadurch vorteilhaft erfüllt, daß innerhalb einer Isolationswanne die aktiven Bauelemente und die Ein- und Auslesetransistcren aller Zellen ausgeführt werden, welche zu zwei benachbarten Wortleitungen gehören.

Ein besonders einfacher Aufbau der erfindungsgetnä-Ben Speicherzelle wird dadurch erzielt, daß das Basispotential der lateralen Transistoren und das Emitterpotential der kreuzgekoppelten Flip-Flop-Transistoren gleich sind, so daß die Epitaxieschicht, in welcher die kreuzgekoppelten Transistoren und diejenige. in welcher die übrigen Elemente der Speicherzellen liegen, gemeinsam ausführbar sind. Weiterhin ist es hierbei von Vorteil, daß jeweils das Basisgebiet des einen Flip-Flop-Transistors und das verbundene Kollektorgebiet des einen als Lastwiderstand verwendeten Transistors zusammenhängen.

Die Erfindung ist in der nachstehenden Beschreibung der in den Zeichnungen dargestellten Ausführungsbeispiele näher erläutert. Es zeigt

Fig. 1 einen Grundbaustein für eine monolithische Speicherzelle, die gemäß der Erfindung ausgebildet werden kann,

F i g. 2a und 2b den monolithischen Aufbau von zwei lateralen PNP-Transistoren in einer geschlossenen Isolationswanne,

Fig.3 das fc t/cß-Kennlinienfeld eines PNP-Transistors,

Fig.4 eine andere Speicherzelle gemäß der Erfindung,

F i g. 5a einen Teil der Schaltung gemäß F i g. 4, deren topologischer Entwurf in

F i g. 5b und 5c in einer geschlossenen Isolationswanne gezeigt wird,

F i g. 6a einen Teil der Schaltung gemäß F i g. 4, deren topologischer Entwurf in

F i g. 6b und 6c in einer geschlossenen Isolationswanne gezeigt wird,

Fig.7 einen Ausschnitt aus einer Speichermatrix gemäß der Erfindung,

F i g. 8a die Schaltung der Speicherzelle nach F i g. 4, in welcher gewisse Dotierungsgebiete zusammengelegt werden können, so daß ein Aufbau nach Fig.8b entsteht

Fig. 9a und 9b einen Ausschnitt eines topologischen Entwurfs einer !Speichermatrix aus Speicherzellen gemäß Fig. 8b.

Alle Draufsichten der topologischen Entwürfe sind bei durchsichtig gedachter Oxydschicht dargestellt.

in Fig. 1 ist ein direkt kreuzgekoppeltes Transistor-Flip-Flop dargestellt, welches als Grundbaustein für eine monolithische Speicherzelle verwendet werden kann. Die beiden NPN-Transistoren 7] und Tj sind emitterseitig mit dem Potential V? verbunden und mit ihren Basis- bzw. Kollektorelektroden kreuzgekoppelt. In den Kollektorkreisen befinden sich zwei steuerbare Transistoren 10 und 20, welche mit dem Betriebsspannungspotential V] verbunden sind. Die dritten Elektroden der beiden Transistoren 10 und 20 werden an einen gemeinsamen Anschluß V_n gelegt. Wie in den nachfolgenden Ausführungsbeispielen gezeigt, wird dieser Anschluß mit der N-Epitaxieschicht des Monolithen zusammenfallen.

In Fig. 2a ist eine Aufsicht auf die Kombination der beiden Transistoren 10 und 20 gezeigt, welche zwei laterale PNP-Transistoren sind. Fig. 2b gibt einen Schnitt (2b-2b) durch dieselbe Anordnung wieder. Die drei gezeigten P-Diffusionen innerhalb eines gemeirsamen N-Gebietes wirken als zwei laterale PNP-Transistoren, deren gemeinsame Emitter über V, und deren Kollektoren über A und B angesteuert werden. Über die Elektrode VW wird die gemeinsame Basis der beiden Elemente angeschlossen. Durch eine N ⁺ -Subkollektordiffusion läßt sich in bekannter Weise der Serienwiderstand der Transistorbasen herabsetzen, was aber nicht unbedingt notwendig für die Wirkungsweise der Erfindung ist. In Fällen, in denen die P-Diffusion des Emitters auf dem Subkollektor aufsetzt, ergibt sich als weiterer Vorteil die Verringerung der vertikalen Injektion und damit die Erhöhung der lateralen Stromverstärkung. Das Kennlinienfeld der beiden Transistoren 10 und 20 ist in Fig. 3 gezeigt. Hier sind Kollektorstrom - l_c und Kellektor-Basis-Spannung — Ucb gegeneinander aufgetragen. Als Parameter führt der Emitterstrom /_f zu einer Reihe verschobener Kennlinien.

Der relativ waagerechte Verlauf der Kennlinien zeigt, daß der differentielle Innenwiderstand AUcb/AIc sehr hoch ist, so daß die beiden Transistoren 10, 20 als Stromquelle wirken.

Fig.4 zeigt nun ein Ausführungsbeispiel für eine Speicherzelle, deren Hauptbestandteil ein Flip-Flop gemäß F i g. 1 ist Im Vergleich mit einem Flip-Flop wird von einer Speicherzelle zusätzlich verlangt daß die gespeicherte Information, d.h. z.B. eines oder beide Koilektccpotentiale der kreuzgekoppelten Transistoren Tu T₂ abgefragt werden kann und bei Bedarf geändert wird durch Umschalten des Flip-Flops. Im Gegensatz zu einem Flip-Flop wird an eine Speicherzelle, die in einer Speichermatrix arbeiten soll, die Anforderung gestellt daß eindeutige Adressierung einer einzelnen oder einer Gruppe von Zellen möglich ist und daß durch Operationen an adressierten Zellen (Schreiben, Lesen) die Information nicht adressierter Zellen erhalten bleibt

Die Speicherzelle wird zum Ein- und Auslesen von Information durch zwei NPN-Transistoren T₃, % über deren Basen mit den Kollektor- bzw. Basispotentialen der kreuzgekoppelten Transistoren 71, T₂ und den Transistoren 10,20 verbunden.

Zum (zerstörungsfreien) Auslesen der Information wird bei Organisation einer solchen Speicherzelle in einer wortorganisierten Matrix z. B. das Potential V₂

über eine Wortieitung derart angehoben, daß mit Sicherheit alle anderen, mit der Bitlcitung verbundenen Auslesetransistoren T] bzw. Γ« (von anderen Speicherzellen) gesperrt werden. Wenn nun aus den Bitleitungen ein Lesestrom herausgezogen wird, kann dieser nur von der adressierten Zelle herrühren. Es ist hierbei nicht unbedingt notwendig, daß die Auslesetransistoren der nichtadressierten Zellen total gesperrt werden; es genügt, daß der Lesestrom, der auf die adressierte Zelle zurückzuführen ist, größer ist als die Summe der Emitterströme der Auslesetransistoren Tj bzw. T«, welche zu Speicherzellen des gesamten Wortes gehören. Über einen Differentialverstärker kann dann aus den unterschiedlichen Potentialen bzw. Stromstärken in den Bitleitungen ßO, ßl darauf geschlossen werden, welches der Basispotentiale von Γ3 oder T* das höhrere war, womit der Zustand der Zelle eindeutig bestimmt ist.

Zum Einschreiben von Information in die Zelle wird der stromführende Transitor Γι bzw. Ti gesperrt (falls er nicht schon gesperrt ist). Hierzu muß sein Basispotential abgesenkt werden. Dieses geschieht dadurch, daß wieder zum Adressieren das Wortleitungspotential V₂ angehoben wird und das Bitleitungspotential von BO bzw. B1 so weit abgesenkt wird, daß der damit verbundene Transistor einen Basisstrom über das Element 20 bzw. 10 zieht, was das Potential im Punkt B bzw. A erniedrigt. Auf diese Weise wird der mit B bzw. A direkt verbundene Transistor Γι bzw. Γ2 gesperrt und zwangsläufig der andere Transistor Ti bzw. T\ eingeschaltete; damit ist die gewünschte Information, z. B. eine binäre »1« bzw. eine binäre »0« in die Zelle eingeschrieben.

Zusätzlich zum Anheben von Vj kann der Zellenstrom zur Erhöhung der Lese- und Schreibgcschvvindigkeit. d. h. die Leistung der einzelnen Zelle, erhöht werden durch geeignete Ansteuerung über Vi.

Aus dem Kennlinienfeld in F i g. 3 geht hervor, daß die Kollektorströme der beiden PNP-Transistoren 10, 20 durch Änderung des Emitterstromes Ie gesteuert werden können. Diese Kollektorsiröme bei A bzw. B bestimmen z. B. die Höhe des maximal zulässigen Lesestromes. Der die Kollektorströme steuernde Emitterstrom I_E. der der Zelle über V, eingeprägt wird, läßt sich durch geringe Spannungsänderungen bei V, in einem weiteren Bereich steuern (etwa +60 mV für ein Stromverhältnis 1 :10). Anders gesagt ist die Zelle von Vi aus betrachtet so niederohmig, daß man zum Einprägen des Zellenstromes mit sehr niedrigen Versorgungsspannungen auskommt (z.B. 2V bei Si-Technologie). Daraus ergibt sich aber eine sehr kleine Verlustleistung, die als besonderer Vorteil zu werten ist

In F i g. 5 wird auf einen besonders platzsparenden topologischen Entwurf (layout) eines Teiles der in Fig.4 dargestellten Speicherzelle eingegangen, der in Fig.5a gezeigt wird. Die Draufsicht auf die im Monolithen ausgeführte Schaltung ist in Fig.5b, ein Schnitt (Sc-Se) in Fig.5c dargestellt Die beiden Auslesetransistoren T₃, T₄ sind mit in die schon in F i g. 2a, 2b gezeigte Isolationswanne hineinintegriert. Dazu bildet die Basisdiffusion der vertikalen NPN-Transistoren T₃ bzw. T* eine Einheit mit der Kollektordiffusion des lateralen PNP-Transistors 10 bzw. 20 und die N-Kollektordiffusion von T₃ bzw. T₄ eine Einheit mit der Basiszone von 10 bzw. 20. In dem erstaunlich kleinen fti Layout in Fig.5b, 5c sind also alle vier Elemente mit den Verbindungen untereinander enthalten. Wie sich später zeigen wird, besteht die Möglichkeit Teile der Isolations-Trenndiffusionen bei der Verwendung der vorliegenden Speicherzelle in einer Speichermatrix fortzulassen. Dann kann es auch genügen, daß die Kontaktierung der N-Epitaxieschicht bei Vs für eine Reihe von Speicherzellen nur einmal auszuführen ist. Der in Fig. 5c gezeigte Subkollektor, das hochdotierte N * -Gebiet, ist nicht unbedingt notwendig.

Der zweite Teil der Schaltung in F i g. 4, die Schaltung gemäß Fig. 6a, kann wiederum sehr platzsparend in einem Layout verwirklicht werden. Da die beiden Transistoren unterschiedliche Kollektorpotentiale aufweisen, besteht im allgemeinen nur die Möglichkeit, die beiden als vertikale NPN-Transistoren in zwei Isolationswannen auszulegen. In vorteilhafter Weise werden aber hier die beiden Transistoren dadurch innerhalb einer Isolationswanne, welche in den F i g. 6b, 6c dargestellt ist, ausgeführt, indem sie invers betrieben werden. Dadurch werden die gemeinsamen Emitter durch die N-Epitaxieschicht gebildet, welche gleichzeitig die Wortleitung W bildet, mit der die Speicherzelle verbunden ist. In vorteilhafter Weise läßt sich dabei der Bahnwiderstand der Epitaxieschicht durch einen hochdotierten Subkollektor verringern. In die beiden P-Basis-Diffusionen sind die N+ -Kollektorgebiete hineindiffundiert, die in normal betriebenen vertikalen Transistoren zur Herstellung der Emitterzonen dienen können. Die Kreuzkopplung wird durch Metallisierungen z. B. zwischen d und Bi realisiert. Die inverse Stromverstärkung ist zwar nicht so groß wie die normale, doch reicht sie im vorliegenden Falle, die Zelle oberhalb der Stabilitätsgrenze zu betreiben, und ergibt den außerordentlichen Vorteil, beide Transistoren Ti, T₂ sehr platzsparend innerhalb einer Isolationsinsel unterzubringen. Wie weiter unten gezeigt wird, besteht sogar die Möglichkeit, mehrere derartige Transistorpaare in einer Isolationswanne herzustellen.

Die Stabilitätsgrenze, d. h. der kleinste Strom, bei dem die Zelle die Information noch halten kann, ist im wesentlichen gegeben durch den Emitterstrom der kreuzgekoppelten Transistoren, bei dem die Stromverstärkung β auf Eins herabsinkt. Wichtig bei dieser Betrachtung ist, daß der differentielle Lastwiderstand der Transistoren 10,20 praktisch unendlich groß ist Die inverse Ausführung der kreuzgekoppelten Transistoren Ti, Ti verringert zwar in gewisser Weise deren Stromverstärkung; die durch die Stabilitätsgrenze gegebene Stromverstärkung ß,„_t = 1 kann aber ohne großen Aufwand insbesondere bei kleinen Strömen erreicht werden, wo β^ nicht so stark abfällt wie ß„orm-

In Fig.7 werden die zu Fig.5 und 6 entwickelten Gedanken konsequent zur Ausbildung einer äußerst platzsparenden Speichermatrix weitergeführt An Kreuzungspunkten von Wort- und Bitleitungen befinden sich die Speicherzellen, von denen eine mit 25 bezeichnet ist Senkrecht wird ein Bitleitungspaar BO, B1 zusammen mit der Spannungsversorgung V, über Metallisierungen zugeführt Waagerecht verlaufen die. Wortleitungen Wi, Wn im Subkollektor bzw. in der Epitaxieschicht der die kreuzgekoppelten Transistoren beherbergenden Isolationswanne. Das Potential V_n wird in der Epitaxieschicht der zweiten Isolationswanne den weiteren Transistoren T₃, T₄ und den lateralen PNP-Transistoren 10,20 zugeführt Wie aus dem Layout ersichtlich, liegen alle einem Wort gemeinsamen Speicherzellen in eineinhalb Isolationszonen. Die zweite Zone beherbergt also Teile der Speicherzellen gemäß Fig.5 in zweifacher Ausführung für Zellen von zwei benachbarten Wörtern. Kreuzkopplung und Verbindung der

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Schaltungsteile gemäß I ι g. 5 und 6 werden im Matrix-Layout durch Metallisierungen realisiert. Grundsätzlich läßt sich die Betriebsspannungszuführung V] in einem Layout für Speicherzellen nach F i g. 4 entweder parallel zur Wortleitung W oder zu den Bitleitungen SO. B\ legen. In dem vorliegenden Ausführungsbeispiel erstreckt wh die Metallisierung für die Spannungszuführung V'i parallel zu den Bitleitungen, was den Vorteil hat, daß die Serienbahnwiderstände der durch die Epitaxieschicht gebildeten Wortleitungen nicht stören. Darüber hinaus werden Leitungskreuzungen vermieden.

Im folgenden wird eine Weiterentwicklung der in F i g. 4 dargestellten Speicherzelle beschrieben. Die dort gezeigte Zelle, die im wesentlichen in Fig. 8a wiederholt wird, erfordert für einwandfreie Funktion, daß V₂= V_n, wobei V₂ das Potential der Emitter der Flip-Flip-Transistoren und Vsdas Epitaxiepotential der Basiselektroden der Transistoren !<), 20 ist. !m Grenzfail V, = V,\ kann man durch Zusammenlegen der miteinander verbundenen Halbleitergebiele zu einer Struktur kommen, wie sie Fig.8b zeigt. Die sechs Transistoren lassen sich also in acht Dotierungszonen realisieren. Die Wortleitung läßt sich nun mit dem Epitaxiepotential V* zusammenlegen. Hierfür wird ein Ausführungsbeispiel im folgenden gebracht.

Fig. 9a zeigt den Ausschnitt aus einer Speichermatrix, in welchem zwischen zwei P* -Trenndiffusionen eine Speicherzelle 50 gezeigt ist. Die Bezeichnung der einzelnen Diffusionszonen stimmt η it denen in F i g. 8a. 8b überein. Fig. 9b gibt einen Schnitt (Qb-Ib)durch den Monolithen nach F i g. 9a wieder, aus dem ersichtlich ist. daß mittels Doppelmetallisierung das Bitleitungspaar ßO, Bl in der ersten Metallisierjngsebene und das Betriebsspannungspotential in der darüber befindlichen, durch eine Oxydschicht isolierten Metallisierung ausgeführt sind. Die mittlere P-Diffusion kann auch als hochdotierte P*-Diffusion gleichzeitig mit der Trenndiffusion eindiffundiert werden. Ein Kurzschluß mit derr P - -Substrat wird dabei vermieden durch einen gesperrten PN-Übergang über den N+ -Subkollektor (Vorteil: eine Erhöhung der Emitterdotierung der PNP-Transistoren 10, 20 ergibt einen erhöhten Emitterwirkungsgrad). Die mit dem Epitaxiepotential verbundene Wortleitung Wverläuft senkrecht zu den Bitleitungen in der Epitaxieschicht bzw. im hochdotierten Subkollektor. Der größte technische Fortschritt gegenüber dem Layout gemäß Fig. 7 ist in der weiteren Reduktion der benötigten Fläche auf dem Monolithen zu sehen. Daneben besteht ein Vorteil in der Verminderung der Kontaktanschlüsse pro Zelle von neun auf sieben. Wenn man davon ausgeht, daß die meisten Ausfälle in der gegenwärtigen Halbleitertechnologie durch schadhafte Kontakte und nicht durch Änderung der Kristalleigenschaften auftreten, wird die Zuverlässigkeit der Zelle in Verhältnis 9 :7 verbessert. Beim Zusammenlöten voi diskreten Bauelementen gemäß Fig.8a werden dage gen etwa 20 Lötungen benötigt. Auch hierin kommt dei technische Fortschritt der vorliegenden Erfindung zun Ausdruck.

Die Speicherzellen gemäß der vorliegenden Ertin dung sind bei verschiedenen Betriebsweisen in dei Speichermatrix anwendbar.

Folgende Möglichkeiten bieten sich an:

a) konstante Leistung, d. h. konstanter Zellenstrom:

b) Schalten zwischen zwei Strompegeln, d. h. Erhö hung der Leistung einer adressierten Zelle gegen über dem Ruhezustand;

c) die nicht adressierten Zellen dürfen sogar für eint gewisse Entladezeit, während der die Infor latior erhalten bleibt, völlig abgeschaltet werden.

Weiterhin sind Kombinationen hiervon in einci Speichermatrix möglich, wie z. B. das Anheben de· Leistungsniveaus nur für alle Zellen eines Bits oder ei' Wortes.

Die beiden durch die Speicherzelle nach dt Erfindung gegebenen Vorteile sind: Geringer Leistungs verbrauch während des Ruhezustandes zur Vermeidung einer Überhitzung und geringer Platzbedarf durch Vermeidung zu vieler Trenndiffusionen. Gerade diese beiden Eigenschaften sind aber notwendig, wenn di· Aufgabe hoher Integrationsdichie gelöst werden sol! d. h., wenn auf kleinen Halbleiterplättchen höh Informationsdichten realisiert werden sollen. Km neite rer Vorteil besteht in der Möglichkeit, den Zellenstroi;: durch die als Stromquelle dienenden Transistoren 10, 20 in weiten Grenzen zu variieren, ohne die Zellcnspan nungs wesentlich zu ändern.

Zusammenfassend läßt sich sagen, daß in oer gegenwärtigen Technologie der bipolaren Speicher eine Anordnung mit Speicherzellen nach der vorliegenden Erfindung bei weitem von keinen bekanntgewordene· Halbleiterspeicher im Hinblick auf Leistung und Platzbedarf erreicht worden ist. Es muß bezweifelt werden, ob mit der vorliegenden Technologie noch wesentliche Verkleinerungen einer Speichermatri\ gegenüber den gezeigten Layouts überhaupt möglich sind. Diese Vorteile ergeben sich unter anderem durch das Verschmelzen von Bauelementen und durch die günstige Art de Leistungsführung und Kreuzung. Ein weiterer Punkt ist die Vermeidung von jeglichen ohmschen Widerständen in der Speichermatrix, welche relativ viel Platz benötigen.

Es sei noch bemerkt, daß neben der dargestellten Schichtenfolge der einzelnen Dotierungszonen unterschiedlicher Leitfähigkeit ebensogut bei Wahl einer anderen Technologie die komplementären Diffusionsgebiete zu denselben Ergebnissen führen.

Hierzu 5 Blatt Zeichnungen

Claims (18)

Patentansprüche:

1. Monolithisch integrierte Speicherzelle aus einem direkt kreuzgekoppelten bipolaren Transi- S stor-Flip-Flop, dessen beide KLollektor-Lastwiderstände zwei gleiche,, als steuerbare Stromquellen wirkende, aktive Halbleiter-Bauelemente sind, dadurch gekennzeichnet, daß die beiden aktiven Halbleiter-Bauelemente zwei zu den Flip-Flop-Transistoren (Fi, T2) komplementäre Transistoren (10, 20) sind, die mit einem in einer gemeinsamen Basis angeordneten und an ein gemeinsames Versorgungsspanniingspotentiai (Vi) angeschlossenen Emitter (Pl) und seitlich von diesem angeordneten Kollektoren {P2, P3) als laterale Transistoren ausgebildet sind.

2. Monolithische Speicherzelle nach Anspruch 1, dadurch gekennzeichnet, daß zum Ein- und Auslesen von Information die Emitter zweier weiterer Transistoren (T₃, T₄) gleichen Leitfähigkeitstyps wis die emitterverbundenen Flip-Flop-Transistoren (7,, T₂) mit gemeinsamen Kollektoren an ein Bitleitungspaar (BO, B1) angeschlossen und daß die Transistoren (10, 20) in einer gemeinsamen Epitaxieschicht integriert sind, so daß ihre Kollektoren und die Basisanschlüsse der lateralen Transistoren (10, 2(1) auf gleichem Potential liegen, und daß ihre Basisanschlüsse mit den Kollektoren der beiden Flip-Flop-Transistoren (71, T₂) verbunden sind.

3. Monolithische Speicherzelle nach Anspruch 2. dadurch gekennzeichnet, daß die Basisgebiete der Ein- und Auslesetransistoren (T3, T₄) mit den Kollektorgebieven der lateralen Transistoren eine gemeins ame (p) Diffusion bilden.

4. Monolithische Speicherzelle nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß die beiden Flip-Flop-Transistoren (Ti, Tj) mit gemeinsamem Emitterpotential invers ausgeführt sind, so daß dk mit den Emittern verbundene Wortleitung (W)in der Epitaxieschicht der Transistoren (Γι, T₂) zu liegen kommt.

5. Monolithische Speicherzelle nach Anspruch 4, dadurch gekennzeichnet, daß zur Herabsetzung des Wortleitungswiderstandes in der Epitaxieschicht ein hochdotierter Subkollektor Verwendung findet.

6. Monolithische Speicherzelle nach Ansprüchen 2 bis 5, dadurch gekennzeichnet, diiß zum Adressieren (Ein- bzw. Auslesen von Information) einer Speicherzelle das mit den Emittern der Flip-Flop-Transistoren verbundene Wortleitungspotential (V₂) heraufgesetzt wird.

7. Monolithische Speicherzelle nach Anspruch 6, dadurch gekennzeichnet, daß ;'.um Auslesen von Information das mit der adressierten Zelle verbundene Bitleitungspaar bezüglich seiner Potentiaidifferenz mit einemDifferentialverstä 'ker abgefühlt wird.

8 Monolithische Speicherzelli: nach Anspruch und 7, dadurch gekennzeichnet, daß zum Einschreiben von Information die mit der adressierten Zelle verbundene Bitleitung (ß0 bzw. ß 1) bezüglich ihrir> Potentials so weit abgesenkt wird, daß der entsprechende Transistor | 7Ί bzw. Γ«) über den zugehörigen lateraien Transistor (20 bzw 10) einen hohen Basisstrom zieht. *><>

9. Monolithischer wortorganisierter Matrixspeicher aus Speicherzellen nach den Ansprüchen 4 bis 8, dadurch gekennzeichnet, daß die beiden kreuzge koppelten Transistoren (T₁.

T₂) invers in einer Isolationswanne zusammen nut allen entsprechenden Transistoren von Speicherzellen ausgeführt sind, _weichen die gleiche Wortleitung gemeinsam ist 10 Monolithischer wortorganisierter Matrixspeicher aus Speicherzellen nach den Ansprüchen 2 bis 9, dadurch gekennzeichnet, daß die beiden lateralen Transistoren (10,20) mit den Ein- und Auslesetransictnren i7V T₄) zusammen mit allen entsprechenden eTementen von Speicherzellen, denen die gleiche Wortleitung gemeinsam ist, so ausgeführt sind, daß die Basisanschlüsse der lateralen Trans.storen (10, 20) von Speicherzellen eines ganzen Wortes in einer gemeinsamen Epitaxieschicht liegen.

U Monolithischer Matrixspeicher nach Anspruch 10 dadurch gekennzeichnet, daß innerhalb einer Isolationswanne die lateralen Transistoren (10, 20) und die Ein- und Auslesetransistoren (T₃, T₄) aller Zellen ausgeführt werden, welche zu zwei benachbarten Wortleitungen (W₁, Wj) gehören.

12 Monolithischer Matrixspeicher nach den Ansprüchen 9 bis 11, dadurch gekennzeichnet, daß die Versorgungsspannungszuführung (V₁) senkrecht zu den im Kristall verlaufenden Wort- (bzw. Bu-) Leitungen verlaufen.

13 Monolithische Speicherzelle nach den Ansprüchen 4 bis 8 dadurch gekennzeichnet, daß das Basispotential der lateralen Transistoren und das Emitterpotential der kreuzgekoppelten Hip- Flop-Transistoren (T₁, T₂) dem Potential (V₂) gleich sind, so daß die Epitaxieschicht, in welcher die kreuzgekoppelten Transistoren (T, T₂) und diejenige, in welcher die übrigen Üemente der Speicherzehe liegen, gemeinsam ausführbar sind.

14 Monolithische Speicherzeile nach Anspruch 13 dadurch gekennzeichnet, daß jeweils das Basisgebiet des einen Fiip-Flop-Transistors(T, bzw. T₂) und das verbundene Kollektorgebiet des einen lateralen Transistors (20 bzw. 10) zusammenhängen.

15 Monolithischer Matrixspeicher aus Speicherzelle nach Anspruch 13 < kr 14. dadurch gekennzeichnet daß innerhalb einer lsolationswanne alle Speicherzellen eines Wortes ausgeführt sind, deren Wortleitung in der Epitaxieschicht verläuft.

16 Monolithischer Matrixspeicher nach Anspruch

15 dadurch gekennzeichnet, daß die die Wortleitung (W) kreuzenden metallischen Bitleitungen (BO, 01) ihrerseits von der Spannungsversorgungszuführung (V₁) gekreuzt werden.

17 Monolithischer Matrixspeicher nach Anspruch

16 dadurch gekennzeichnet, daß die Bitleitungen und die Spannungsversorgungszuführungen (V₁) in zwei verschiedenen Metallisierungsebenen verlaufen. , .

18 Speicherzelle nach den Ansprüchen 1 bis 8, U und 14 dadurch gekennzeichnet, daß der Emitter der lateralen Transistoren (10, 20) durch eine hochdotierte P+ -Diffusion gebildet wird, welche gleichzeitig mit der P * -Trenndiffusion über eine hochdotierte Subkollektordiffusion in den Kristall eingebracht wird.