DE1817510C3 - Monolithischer Halbleiterspeicher mit Speicherzellen aus Transistoren - Google Patents

Description

konstante Speisespannung, damit die in der Zelle auftretenden Leckströme kompensiert werden können. Durch die stationär anliegende Speisespannung ist die in den Speicherzellen auftretende Verlustleistung noch zu groß, um einen hohen Integrationsgrad erzielen zu können, weil durch die Verlustleistung eine zu große Wärmeentwicklung hervorgerufen wird, die außerdem die Betriebsfähigkeit der Speicherzellen nachteilig beeinflußt. Außerdem wurde in dem älteren Patent 1 816 356 ein monolithischer Halbleiterspeicher mit Speicherzellen aus Transistoren, insbesondere Feldeffekttransistoren, vorgeschlagen, von denen zwei über Kreuz nach Art einer bistabilen Kippschaltung gekoppelt sind und die anderen zwei zur Steuerung dieser bistabilen ^Kippschaltung dienen, der dadurch charakterisiert ist, daß die beiden als Lastwiderstände dienenden ,Steuertransistoren mit einer ihrer Elektroden je mit einer Bitleitung zum Einspeichern einer 0 bzw. 1 verbunden sind, die von je einer Impulsspannungsquelle gespeist werden, und daß die Steuerelektroden der Steuertransistoren mit einer Wortleitung verbunden sind, die über eine Oder-Schaltung zum Einbzw. Ausspeichern mit einer ersten Impulsspannungsquelle oder mit einer zweiten Impulsspannungsquelle verbunden ist, die im Ruhezustand der Speicherzelle Nachladeimpulse zur Aufrechterhaltung des jeweiligen Informationszustandes der Speicherzelle abgibt, und daß beim Ausspeichern ein Leseverstärker mit einer oder beiden Bitleitungen verbunden wird und über die Wortleitung ein Abfrageimpuls von der Impulsspannungsquelle auf die Steuerelektroden gegeben wird.

Obwohl diese Speicherzelle durch das Nachladen über die Wortleitung die auftretenden Leckströme durch Nachladeimpulse kompensiert und damit ein stationäres Aufrechterhalten einer Speisespannung an der Zelle nicht mehr erforderlich ist, weist auch diese Speicherzelle noch eine so hohe Verlustleistung auf, daß der Integrationsgrad der Speicherzelle durch die Wärme, die durch die Verlustleistung entsteht, begrenzt wird.

Der Erfindung liegt deshalb die Aufgabe zugrunde, eine Speicherzelle zu schaffen, die nur äußerst geringe Leckströme aufweist, um den Integrationsgrad der Speicherzelle nicht durch die in Wärme umgesetzte Verlustleistung zu begrenzen.

Die erfindungsgemäße Lösung der Aufgabe besteht darin, daß die als Lastwiderstände dienenden Transistoren, die jeweils in Reihe mit einem der kreuzgekoppelten Transistoren geschaltet sind, vom zum kreuzgekoppelten Transistortyp komplementären Transistortyp sind, daß die Steuerelektroden der als steuerbare Lastwiderstände dienenden Transistoren mit der Wortleitung verbunden sind, die zum Nachladen mit einer Impulsquelle verbunden ist, und daß die Quellen der beiden genannten Transistoren mit je einer der Bit/Leseleitungen verbunden sind.

Der Vorteil der vorliegenden erfindungsgemäßen Speicherzelle besteht darin, daß eine Information beliebig lange aufrechterhalten werden kann, weil durch die komplementären Typen der Transistoren eine getrennte Anordnung und gute Isolation der einzelnen Transistoren möglich ist. Durch diese Anordnung treten wesentlich kleinere Leckströme auf als bei Verwendung von Transistoren gleichen Typs. Daraus resultiert wiederum eine geringe Nachladung und Verlustleistung.

Die Erfindung wird an Hand eines in den Zeichnungen dargestellten Ausführungsbeispiels erklärt. Es zeigt

Fig. IA eine erfindungsgemäße Speicherzelle mit komplementären Feldeffekttransistoren und der zum Lesen und Schreiben erforderlichen Impulsqueüen, F i g. 1B eine Darstellung des im Aus-Zustand be findlichen Teils der in Fig. IA gezeigten Speicherzelle, die den Verluststromweg und die Spannungen ίο zeigt, die beim Ruhezustand der Speicherzelle entstehen,

Fig. IC eine Kurve der Spannungs-Stromcharakteristik eines Last-Feldeffekttransistors mit rückwärts vorgespannter pn-Verbindung und eines in der Kippschaltung verwendeten Feldeffekttransistors mit rückwärts vorgespannter pn-Verbindung, die beide unterschiedliche Verlust-Charakteristiken aufweisen,

F i g. 2 eine Darstellung der beim Lesen und Schreiben angelegten bzw. erhaltenen Stromimpulse und

F i g. 3 eine schematische Darstellung mehrerer zu einer Matrix zusammengefaßter Speicherzellen.

Die in F i g. 1 gezeigte erfindungsgemäße Speicherzelle 1 besteht aus vier Feldeffekttransistoren, die normalerweise abgeschaltet sind, d. h., es fließt nur Strom von der Quelle zur Senke, wenn an die Steuerelektrode eine Spannung angelegt wird, die größer ist als die Sperrspannung. Die beiden Feldeffekttransistoren (pnp) 2 und 3, im folgenden kurz FET genannt, sind nach der schematischen Darstellung mit ihren Quellen 4 und 5 an die gemeinsame Erde 6 angeschlossen.

Die Substrate 7, 8 der FET 2 bzw. 3 sind ebenfalls mit Erde 6 verbunden. Die Senke 9 des FET 2 ist darstellungsgemäß mit der Steuerelektrode 10 des FET 3 und die Senke 11 der FET 3 mit der Steuerelektrode 12 der FET 2 verbunden, wodurch eine bistabile Schaltung entsteht. Mit den FET 2 bzw. 3 liegen die Last-FET 13 und 14 in Reihe. Diese unterscheiden sich von den FET 2 und 3 durch einen niedrigen oder höchsten gleichen Übertragsleitwert. Außerdem besteht ein Unterschied darin, daß die FET 2 und 3 pnp-Transistoren sind, während die FET 13 und 14 npn-Transistoren sind. Somit sind die Last-FET 13, 14 komplementär zu den FHp-Flop-FET 2, 3.

In F i g. 1A sind die Senken 9,11 der FET 2,3 mit den Senken IS und 16 der FET 13 bzw. 14 verbunden. Die Steuerelektroden 17 und 18 der FET 13 bzw. 14 sind nach der Darstellung in F i g. 1 A parallel geschaltet und über die Wortleitung 20 mit der Impulsquelle 19 verbunden. Wenn angenommen wird, daß FET 2 eingeschaltet ist, wird in der Schaltungskapazität die durch den gestrichelten Kondensator 21 dargestellt ist und zwischen der Steuerelektrode 12 und der Quelle des FET 2 liegt, eine Ladung gespeichert. Die durch Ableitung verlorengegangene Ladung soll wiederhergestellt werden, so daß dei Ausgang des eingeschalteten Teiles der bistabiler Schaltung während des Lesezyklus eine Ampliludi aufweist, die zur Betätigung des Leseverstärkers aus reicht.

Nach der Darstellung in F i g. IA sind die Impuls quellen 22, 23 über die Bit/Leseleitung 24, 25 mi den Quellen 26 bzw. 27 der FET 13, 14 verbunder Ein Schalter 28 liegt in der Bit/Leseleitung 25 um verbindet in der einen Stellung die Impulsquelle 2: mit dem FET 14 und in der anderen den FET 14 mi

einem Leseverstärker 29. Der Leseverstärker 29 spricht an auf den Stromfluß durch den eingeschalteten FET der Flip-Flop-Schaltung und die in Serie angeordneten Last-FET, wenn diese erregt sind, während einer Leseperiode von der Impulsquelle 19. Zu allen anderen Zeiten ist die Bit/Leseleitung 25 mit der Impulsquelle 23 verbunden, die während einer Schreibperiode entweder eingeschaltet oder ausgeschaltet ist, um den Speicherzustand der Speicherzelle 1 zu ändern.

Das Schreiben, Lesen und Aufrechterhalten der Ladung der in F i g. 1A gezeigten Speicherzelle 1 erfolgt mit den in F i g. 2 gezeigten Impulsfolgen während der entsprechenden Perioden. Für die Erklärung wird die Speicherzelle 1 beim Lesen und Schreiben als aktiv und in den übrigen Perioden als im Ruhezustand befindlich betrachtet. Somit erfolgt das Nachladen durch Abgeben von Impulsen über Wortleitung 20 der Zelle 1, wenn sich die Zelle im Ruhezustand befindet.

Zur Erklärung wird weiter angenommen, daß der FET 2 sich im eingeschalteten Zustand befindet und daß der Zustand der bistabilen Schaltung geändert werden soll.

Die Zustandsänderung der Speicherzelle erfolgt in einer Schreiboperation, die dadurch vorgenommen wird, daß man die Spannung auf der Bit/Leseleitung ändert, die an dem Last-FET anliegt, der mit dem einzuschaltenden FET der Speicherzelle in Reihe liegt. Gleichzeitig wird über die Wortleitung eine 3< > Spannung zum Einschalten der Schalt- oder Last-FET gegeben.

Somit wird die Spannung auf der Bit/Leseleitung 25 von einem negativen Wert auf Erdpotential angehoben, wie es durch den Impuls 30 in F i g. 2 dargestellt wird. Auf der Wortleitung 20 wird die Spannung von einem negativen Potential auf ein weniger negatives Potential angehoben, wie es durch den Impuls 31 in F i g. 2 gezeigt ist. Die Senke des FET 14 liegt auf einem Potential, das negativ ist. Der Wert dieser Spannung zusammen mit dem auf die Steuerelektrode 18 des FET 14 gegebenen Spannungsimpuls 31, setzt den FET 14 in den leitenden Zustand. Elektrisch gesehen wird dadurch die Senke 16 zu einer Quelle und die Quelle 27 zu einer Senke. Dieser Vorgang wird ermöglicht durch die zwei Richtungs-Charakteristiken der unipolaren Transistoren.

Wenn der FET 14 eingeschaltet ist, wird die Spannung an der Senke 11 des FET 3 0, da zu diesem Zeitpunkt die Spannung auf der Bit/Leseleitung 25, dargestellt durch den Impuls 30, ebenfalls 0 ist. Das Null-Potential an der Senke 11 macht die Spannung an der Steuerelektrode 12 ebenfalls zu 0 und schaltet dadurch den FET 2 ab. Zum selben Zeitpunkt, in dem die Impulse 30 und 31 auf die Speicherzelle 1 gegeben werden, bleibt die von der Impulsquelle 22 über die Bit/Leseleitung 24 angelegte Spannung auf einem bei 33 in F i g. 2 gezeigten negativen Potential. Ein weniger negatives Potential, bei 31 in Fig. 2 gezeigt, wird ebenfalls auf die Steuerelektrode 17 des FET 13 über die Wortleitung 20 zu dem Zeitpunkt gegeben, an dem es auf die Steuerelektrode 18 des FET 14 geleitet wird. Das Anlegen dieser Spannungen, durch welches die Kri- ⁶S terien für das Einschalten eines npn-Transistors erfüllt werden, macht den FET 13 leitend, wodurch an der Senke 9 des jetzt abgeschalteten FET 2 eine negative Spannung erscheint. Diese Spannung erscheint ebenfalls an der Steuerelektrode 10 des FET 3, wodurch dieser eingeschaltet wird. Die. Bedingungen zum Einschalten eines pnp-Transistors werden insofern erfüllt, als die Steuerelektrode 10 negativer als die Quelle 5 des FET 3 ist. Wenn die Spannung 31 von der Wortleitung 20 abgeschaltet wird, werden FET 13 und FET 14 abgeschaltet und die Spannungen auf den Bit/Leseleitungen 24 und 25 auf ein negatives Potential zurückgeführt. Die Speicherzelle 1 ist umgeschaltet und damit der vorher ausgeschaltete FET 3 eingeschaltet.

Der Zustand der Speicherzelle wird durch Auslesen bestimmt, indem man nur eine positive Spannung von der Impulsquelle 19 auf die Wortleitung 20 gibt. Dieser mit 34 in Fig. 2 bezeichnete Impuls schaltet die FET 13 und 14 ein, was in Verbindung mit dem eingeschalteten FET 3 zu einem Stromfluß durch diese FET und in der Bit/Leseleitung 25 führt. Der durch den Impuls 35 in F i g. 2 dargestellte Stromfluß wird mit dem Leseverstärker 29 verstärkt, der mit der Bit/Leseleitung 25 durch Betätigung des Schalters 28 verbunden wird. Durch das Einschalten des FET 13 mittels des Impulses 34 wird auch eine negative Spannung V, in Fig. 2 mit 33 bezeichnet, an die Steuerelektrode 10 des FET 3 gelegt, wodurch die Ladung ihren erreichbaren Höchststand erreicht. Das Lesen erfolgt dadurch zerstörungsfrei. Der FET 2 wird im wesentlichen genauso geschaltet, wie es oben für den FET 3 beschrieben wurde, jedoch wird in diesem Fall ein Impuls von der Impulsquelle 22 über die Bit/Leseleitung 24 auf den Last-FET 13 gegeben. Die in F i g. 2 gezeigten Impulse 36 und 37 kommen von den Impulsquellen 19 bzw. 22.

Wie aus F i g. 2 zu ersehen ist, werden die auf die Bit/Leseleitungen 24 und 25 gegebenen Spannungen (SBQ bzw. SBl) während des Umschaltens langer auf der gewünschten Spannungshöhe gehalten als die Spannung (WL) auf der Wortleitung 20, um sicherzustellen, daß die Steuerelektroden 10 und 12 der FET 3 bzw. 2 keiner Spannungsänderung ausgesetzt sind, bevor die Last-FET 13 und 14 durch Abschalten der Spannung von der Wortleitung 20 abgeschaltet sind.

Die Erhaltung einer an der Schaltungskapazität eines eingeschalteten Transistors der Flip-Flop-Schaltung gespeicherten Ladung ist ein kennzeichnendes Merkmal für die Arbeitsweise der FET-Speicherzellen. Die Speicherbedingung muß im Ruhezustand aufrechterhalten werden, um Verluste von der Schaltungskapazität des eingeschalteten Transistors während des Ruhezustandes zu kompensieren. Beim Lesen einer Speicherzelle werden die Spannungen angelegt, um den Transistor eingeschaltet zu halten. Es sind jedoch durchaus auch Bedingungen denkbar, bei denen das Lesen einer Zelle versucht wird, nachdem die Schaltungskapazität des eingeschalteten Transistors die Ladung verloren hat. Um ein solches Problem zu vermeiden, wird die Ladung im allegemeinen konstant über zusätzliche Schaltelemente angelegt und dazu sind beachtliche Ströme erforderlich, die zu hohen Stromverlusteii führen. Die in Fig. 1 gezeigte Schaltung brauch? keine zusätzliche Schaltvorrichtung, da man festge stellt hat, daß ein Verlustweg vorgesehen werder könnte, indem man die Komplementäranordming de FET 2, 3 und 13,14 ausnützt, speziell mit Bezug au die Verlustwege, die durch die Reihenschaltung de

FET 2 und 13 bzw. 3 und 14 gebildet werden.

F i g. 1B zeigt den Aufbau der FET 3 und 14 mit den n- und p-Diff usionen, die normalerweise in einem FET enthalten und zur Erklärung als Dioden dargestellt sind. Es wird angenommen, daß die FET 3 •nd 14 beide abgeschaltet sind. Ein Schreibzyklus ist gerade beendet worden, wodurch eine negative Spannung an die Steuerelektrode 12 des eingeschalteten FET 2 gelegt wurde. In F i g. 1 B ist diese Spannung mit - V₁₂ bezeichnet. Der FET 14 ist durch zwei aneinanderliegende Dioden α und b dargestellt, die beide durch die an das Substrat angelegte Vorspannung V_s, die an die Substrate 38 und 39 angelegt und in F i g. 1 A gezeigt ist, vorgespannt sind. Der FET 3 ist ebenfalls durch zwei Dioden c und d dargestellt. Das Substrat 8 des FET 3 ist geerdet. Durch die dargestellte Anordnung sind folgende Elemente in Reihe geschaltet: Spannungsquelle - V_s, Substrat 39, vorgespannte Diode b, vorgespannte Diode c, Substrat 8 und Erde 6. Der in dem festgelegten Weg fließende Strom ist natürlich ein Verluststrom und wird durch den Verlust-Widerstand der vorgespannten Dioden b und c gesteuert. Da die Spannung -V₁₂ auf ihrem Pegel gehalten werden soll und da die Gesamtspannung (— V_s) über der Serienschaltung in den Impedanzen abfallen muß, tlie durch die vorgespannten Dioden b und c dargestellt werden, kann man eine Spannungsteilung vornehmen, durch die im wesentlichen die Gesamtspannung — V_s über der Diode c abfällt, indem man den Verluststrom der Diode c wesentlich kleiner macht als den der Diode b. Der Verluststrom kann während der Herstellung der Transistoren bestimmt werden, indem man den Bereich der pn-Verbindung einstellt oder während der Diffusion den Dotierungspegel steuert. Der über den oben definierten Weg fließende Strom wird dann durch den Verluststrom der Diode c gesteuert. Die Diode b sollte eine Charakteristik derart aufweisen, daß bei dem Stromwert, der durch die Diode c gesteuert wird, nur ein sehr kleiner Spannungsabfall an der Diode b auftritt und im wesentlichen die gesamte Spannung — V_s (die ungefähr = F_U ist) über der Diode c abfällt.

Die Fig. IC zeigt die typische Diodenspannungs-Stromkurve, die die Spannungsteilung zwischen den Dioden b und c erkennen läßt. So zeigt die untere Kurve für Diode c einen Strom, der im wesentlichen von der Spannung nach einer ersten Änderung der angelegten Spannung unabhängig ist. Die obere Kurve für Diode b zeigt ebenfalls einen Strom, der im wesentlichen nach einer ersten Spannungsänderung von der Spannung unabhängig ist und bezüglich der Kurve der Diode b außerdem umgekehrt gezeichnet ist, um damit klar das Ausmaß des an der Diode b auftretenden Spannungsabfalles zu zeigen, während der Strom der Diode c diese durchfließt. Fig. IC zeigt, daß bei der Reihenschaltung der Dioden b und c der Sitrom in der Reihenschaltung im wesentlichen von der Diode c bestimmt wird. Es ist ersichtlich, daß der Spannungsabfall -F₆ über der Diode b im Verhältnis zu — F_s sehr klein ist Der Spannungsabfall —V_c über der Diode c ist demnach annähernd gleich der Spannung — V_s.

Wenn nun die Spannung -F₁₄ an der Klemme 12 in F i g. 1B gleich — V_n d. h. annähernd gleich — V_s gehalten wird, dann ivird die Ladung der Schaltkapazität des eingeschalteten FET der Speicherzelle 1 aufrechterhalten.

Der einzige in der Speicherzelle 1 fließende Strom ist der Verluststrom. Da der FET 14 nicht leitend ist, wird der Verluststrom durch die Diode b bestimmt, und die Gesamtspannung — V_s fällt im wesentlichen über der Diode b ab, wobei jetzt angenommen wurde, daß der FET 3 leitend ist.

In Fig. 3 ist die Anordnung mehrerer der in F i g. 1 gezeigten Speicherzellen in einer Matrix gezeigt, um die Arbeitsweise der Speicherzellen in

ίο einem Speicher zu erläutern. Der Klarheit halber werden für die gleichen Teile dieselben Bezugsnummern verwendet wie in Fig. 1 und die Speicherzelle 1 ist der Einfachheit halber als Block mit den entsprechenden elektrischen Anschlüssen dargestellt.

In F i g. 3 sind mehrere Speicherzellen 1 in Zeilen und Spalten angeordnet und bilden eine Matrix, die jede beliebige Anzahl von Bitpositionen enthalten kann. Eine Speicherzelle 1 entspricht einer Bitposition und eine Anzahl von Elitpositionen oder Zellen,

ao die mit derselben Wortleitung verbunden sind, bilden ein Wort bzw. können dieses speichern. Wie in Verbindung mit F i g. 1 gezeigt, kann die Speicherzelle 1 wahlweise erregt werden, um einen ihrer zwei möglichen Zustände einzunehmen und dadurch eine Inas formation in binärer Form zu speichern.

In F i g. 3 ist jede der Speicherzellen 1 in jeder Spalte während der Schreibperiode über die Bit/Leseleitungen 24 und 25 mit den Impuls-Quellen 22 bzw. 23 verbunden, und die Bit/Leseleitung 25 ist während der Leseperiode über den Schalter 28 mit dem Leseverstärker 29 verbunden. Die in F i g. 3 gewählte Bezeichnung BSI für die Leseleitung 25 besagt, daß auf der Bit/Leseleitung 25 eine binäre »1« auftritt, während auf der Bit/Leseleitung 24, die mit BSO bezeichnet ist, eine binäre »0« auftritt.

Nach der Darstellung in F i g. 3 sind die Impulsquellen 19 über die Wortleitung 20 mit mehreren Reihen von Speicherzellen verbunden. Die Impulsquellen 19 werden von Taktgebern oder von einem nicht dargestellten Decoder über die Leitung 40 erregt, der nur eine der Wortleitungen 20 auswählt, wenn eine Information in die mit dieser Wortleitung verbundenen Speicherzellen 1 zu schreiben ist oder aus dieser gelesen werden soll. Wenn ein Informationswert zu speichern ist, wird eine der Impulsquellen 22, 23 gleichzeitig mit einer Impulsquelle 19 von einem Register od. dgl. (nicht dargestellt) über die Leitungen 41 bzw. 42 erregt.

Um eine Information in die oberste Reihe der Matrix zu schreiben, wird die damit verbundene ImpulsqueHe 19 und gleichzeitig eine der Impulsquellen 22 oder 23 erregt, um binäre Einsen oder Nullen in jede der Speicherzellen der obersten Reihe zu schreiben. Wenn alle Zellen 1 der obersten Reihe die Stellung einer binären »1« einnehmen sollen, werden die Impulsquellen 23 erregt und eine Spannung (hier BSI genannt) über die Bit/Leseleitung 2i gleichzeitig mit der Erregung der Wortleitung 20 dei obersten Reihe gegeben. Wenn die Zellen 1 der ober sten Reihe die Stellung einer binären »0« einnehmer sollen, werden sie durch eine Spannung (BSO) voi der ImpulsqueHe 22 über die Bit/Leseleitungen 2* gleichzeitig mit der Erregung der Wortleitung 20 de obersten Reihe von der zugehörigen ImpulsqueHe 1!

erregt. Zum Auslesen einer in den Zellen 1 eine Reihe gespeicherten Informationen werden die ZeI len 1 dieser Reihe von der zugehörigen Impulsquell 19 über die Wortleitung 20 erregt, und es wird vor

zugehörigen Leseverstärker 29 abgefühlt, ob abhängig von der Stellung jeder einzelnen Zelle 1 ein Strom fließt oder nicht.

Obwohl in obiger Beschreibung npn-Transistoren als Last-Transistoren erwähnt wurden, können diese natürlich durch pnp-Transistoren ersetzt werden, solange die Komplementäranordnung der Schaltung aufrechterhalten bleibt. Wenn z. B. pnp-Transistoren als Last-Transistoren und npn-Transistoren in der bi-

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stabilen Kippschaltung verwendet werden, andern sich die Polaritäten der in F i g. 2 gezeigten Im pulse.

In der obigen Beschreibung wurde mehrfach Bezug auf den aktiven und auf den Ruhezustand dei Speicherzelle genommen. Es sei noch einmal daraui hingewiesen, daß Lese- und Schreiboperationen inaktiven Zustand erfolgen und alle übrigen Zeitabschnitte als Ruhezustand betrachtet werden.

Hierzu 2 Blatt Zeichnungen

Claims (4)

1 η .2 3 die USA.-Patentschrift 3 218 613 bekanntgeworden. Patentansprüche: Diese Schaltungen haben jedoch den Nachteil, daß die Lastwiderstände nicht steuerbar sind und daß

1. Monolithischer Halbleiterspeicher mit der Strom der Speicherzelle sowohl im Ruhestand Speicherzellen aus Transistoren, insbesondere 5 als auch beim Einschreiben bzw. beim Lesen relativ Feldeffekttransistoren, von denen zwei über Kreuz hoch ist.

nach Art einer bistabilen Kippschaltung gekop- Des weiteren ist in der österreichischen Patentpelt sind und weitere zwei zur Steuerung dieser schrift 245 832 eine Speichereinrichtung mit FeIdbistabile.n Kippschaltung dienen, die zum Ein- effekttransistoren des komplementären Typs bespeichern einer Information gleichzeitig Impulse io kanntgeworden, deren Ausgangs- und Steuerelekauf ausgewählten Bit/Lese- und Wortleitungen troden kreuzweise miteinander verbunden sind,
erhält und auf deren Wortleitung Nachladeimpulse Die Steuerelektroden dieser Transistoren sind über zur Kompensierung von Leckströmen gegeben hohe Widerstände mit den Klemmen einer Speisewerden, dadurch gekennzeichnet, daß quelle verbunden, die die Steuerelektroden in der die als Lastwiderstände dienenden Transistoren 15 Sperrichtung polarisiert, und die Zuführungselektro-(13 und 14), die jeweils in Reihe mit einem der den sind an Spannungspunkten angelegt, deren Spankreuzgekoppelten Transistoren (2 bzw. 3) ge- nungsunterschied kleiner ist als die Spannung der schaltet sind, vom zum kreuzgekoppelten Tran- Speisequelle. Das Ausgangssignal dieser Schaltung sistortyp komplementären Transistortyp sind, daß wird wenigstens einer der Über-Kreuzverbindungen die Steuerelektroden (17 und 18) der als Steuer- 20 entnommen. Außerdem kann wenigstens einer der bare Lastwiderstände dienenden Transistoren (13 Feldeffekttransistoren im Halbleiterkörper eine und 14) mit der Wortleitung (20) verbunden sind, Zenerdiode aufweisen, die in Reihe mit der Zufühdie zum Nachladen mit einer Impulsquelle (19) rungselektrode dieses Transistors liegt,
verbunden ist, und daß die Quellen (26 und 27) Cbwuhl der relativ hochohmige Lastwiderstand der beiden genannten Transistoren mit je einer 35 sowohl im Ruhezustand der Speicherzelle als auch der Bit/Leseleitungen (24 bzw. 25) verbunden beim Lesen und beim Schreiben von Informationen sind. einen kleinen Strom ermöglicht, ist diese Zelle je-

2. Monolithischer Halbleiterspeicher nach An- doch noch nicht geeignet, um eine extrem hohe sprach 1, dadurch gekennzeichnet, daß eine Spei- Speicherintegration zu erreichen, da die Verlustcherzelle (1) aus vier Feldeffekttransistoren (2, 3, 30 ströme doch noch in Größenordnungen liegen, die 13 und 14) besteht, wovon die beiden kreuzge- bei einem größeren Integrationsgrad die Speicherkoppelten Feldeffekttransistoren (2 und 3) vom zelle so weit erwärmen, daß ein einwandfreies Arpnp-Typ sind und die beiden als steuerbare Last- beiten nicht mehr gewährleistet ist.
widerstände dienenden Transistoren (13 und 14) Außerdem ist eine Speicherzelle mit vier FeIdvom npn-Typ. 35 effekttransistoren bereits dur-h den Artikel »Inte-

3. Monolithischer Halbleiterspeicher nach An- grated Computer Memorys«, von J. A. Rajchmann, spruch 2, dadurch gekennzeichnet, daß die Sub- Scientific American, Juli 1967, insbesondere S. 18 strate (7 und 8) der beiden kreuzgekoppelten Feld- bis 3 i, bekanntgeworden. Obwohl durch die Einfüheffekttransistoren (2 und 3) sowie die Quellen (4 rung von zwei Feldeffekttransistoren als Lastwiderund 5) dieser beiden Feldeffekttransistoren ge- 40 stände in dieser Schaltung auch die Lastwiderstände meinsam an Erdpotential (6) liegen und daß die steuerbar sind, hat diese Zelle den Nachteil, daß eine Substrate (38 und 39) der beiden anderen Feld- gespeicherte Information dadurch gelöscht wird, daß effekttransistoren (13 und 14) an einem negativen Entladungsströme über schädliche Schaltungskapazi-Potential (- V_s) liegen. täien auftreten.

4. Monolithischer Halbleiterspeicher nach den 45 Außerdem ist der Strom im Lese- bzw. Schreib-Ansprüchen 1 bis 3, dadurch gekennzeichnet, daß zyklus noch zu groß, um diese Zelle für einen hochin einer der beiden Bit/Leseleitungen (24 oder integrierten Speicher verwenden zu können. Beim 25) ein Umschalter (28) angeordnet ist, der eine Lesen bzw. Schreiben werden nämlich der stationär Seite einer Speicherzelle (l) während des Lese- an der Zelle anliegenden Speisespannung die Lesezyklus von einer Impulsquelle (23) trennt und mit 50 bzw. Schreibimpulse überlagert, wodurch sich die einem Leseverstärker (29) verbindet. zugeführte Energie erhöht. Durch die erhöhte zugeführte Leistung wird auch die Verlustleistung der

Zelle erhöht, die in Form von Wärme abgeführt werden muß. Da die Abführung der Wärme eine be-55 stimmte Fläche voraussetzt, begrenzt die erhöhte

Die Erfindung betrifft einen monolithischen Halb- Verlustleistung die Verkleinerung der Zelle. Weitere leiterspeicher mit Speicherzellen aus Transistoren, Speicherzellen mit Feldeffekttransistoren sind im insbesondere Feldeffekttransistoren, von denen zwei IBM-TDB, September 1966, S. 420 bis 421, Novemüberkreuz nach Art einer bistabilen Kippschaltung her 1966, S. 702 und Juni 1967, S. 85 und 86 begekoppelt sind und weitere zwei zur Steuerung dieser 60 kanntgeworden. In diesen Veröffentlichungen wird bislabilen Kippschaltung dienen, die zum Ein- speziell gezeigt, daß das Einspeichern von Informaspeichern einer Information gleichzeitig Impulse auf tionen in Speicherzellen durch gleichzeitige Erregung ausgewählten Bit/Lese- und Wortleitungen erhalt von Wortleitung und ausgewählter Bitleitung erfol- und auf deren Wortleitung Nachladeimpulse zur gen V.ann und daß die Bitleitungen gleichzeitig als Kompensierung von Leekströmen gegeben werden. 65 Abfrageleitungen oder als Leseleitungen verwendet

Speicherzellen, deren Lastwiderstände durch Epi- werden können. Die in den genannten Veröffent-

taxie-Bahnwidersiände innerhalb einer monolithi- lichungen gezeigten Speicherzellen benötigen jedoch

sehen Schaltung dargestellt werden, sind z. B. durch zur Aufrechterhaltung des Speicherzustandes eine