DE2354734C3 - MOS-Speicher - Google Patents

Description

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Die Erfindung betrifft einen MOS-Speicher mit mehreren in integrierter Schaltungstechnik auf einem Substrat aufgebauten, jeweils vier MOS-Bauelemente aufweisenden Speicherzellen, wobei in jeder Speicherzelle erste und zweite MOS-Bauelemente mit ersten Zonen an eine erste Spannung anlegbar und mit zweiten Zonen an jeweils die ersten Zonen des dritten bzw. vierten MOS-Bauelements angeschaltet sind, die zweiten Zonen der dritten bzw. vierten Bauelemente mit einer ersten bzw. zweiten, auf eine zweite Spannung vorladbaren (Spalten-) Leitung und die Gate-Elektroden der dritten und vierten MOS-Bauelemente mit einer Adressenleitung verbunden sind und das Substrat an die erste Spannung anlegbar ist.

Bekanntlich haben MOS-Speicherzellen gegenüber herkömmlichen Bipolarspeicherzellen eine niedrige Leistungsaufnahme und eine relativ geringe Zellengröße, so daß höhere Packungsdichten auf einem Chip erzielbar sind. Dynamische MOS-Speicherzellen bedürfen jedoch einer periodischen Regeneration (nach jeweils wenigen Millisekunden), wobei die Regenerierungsfolge so eingestellt werden muß, daß die die gespeicherte Information darstellenden statischen Ladungen nicht unter einen bestimmten Pegel absinken, also die Information erhalten bleibt. Durch die Regeneration wird der normale Betrieb des Speichers jeweils während der Regenerationsdauer unterbrochen, so daß dynamische Speicherzellen einen gewissen Prozentsatz ihrer Zeit für die Ausführung der Regeneration benötigen.

Aus IBM Technical Disclosure Bulletin, Juli 1970, Seiten 302, 303 ist bereits eine Speicherzelle mit einem Zellenaufbau ähnlich demjenigen der eingangs angegebenen Art bekannt. Bei dieser aus vier Feldeffekttransistoren aufgebauten Speicherzelle werden die kreuzgekoppelten Gate-Elektroden von den Leckströmen durch zwei als Lasten dienende Schottkydioden aufgeladen. Bei einer aus »IBM Technical Disclosure Building«, Mai Ϊ966, Seiten 1838/39 Speicherzelle ähnlichen Aufbaus mit Kreuzkopplung der Transistoren des linken und rechten Zellenzweiges und Ankopplung der Zelle mit je einer Bifleitung für die beiden entgegengesetzten Zustände (Hbzw. L) vermittels je eines Transistorschalters, dessen Gate-Elektrode mit der Wortwählleitung verbunden ist, sind anstelle der Schottkydioden Lastwiderstände vorgesehen.

Die beispielsweise aus »Control Engineering, Januar 1972, Band 19, Heft 1, Seiten 57 bis 63 bekannten CMOS-Speicher sind statische Speicher, die keiner Regeneration bedürfen und gegenüber den Bipolarzellen den Vorteil der für MOS-Speicherzellen typischen niedrigen Leistungsaufnahme haben. CMOS-Speicher bedürfen jedoch im Zuge ihrer Fabrikation eines zusätzlichen Diffusionsschritts, da die Herstellung eines komplementären MOS-Bauelements eine Umkehrung des Leistungstyps in einigen Zonen des Substrats vor der Bildung des komplementären Bauelements voraussetzt. Hierdurch geht auch ein gewisser Teil der auf dem Chip zur Verfugung stehenden Fläche verloren, so daß die Packungsdichten der CMOS-Speicherzellen in der Regel niedriger sind als diejenigen einfacher MOS-Speicherzellen.

Der Erfindung liegt die Aufgabe zugrunde, einen Halbleiterspeicher aus statischen Zellen, also ohne die Notwendigkeit periodischer Regenerationen, mit einer dynamischen Zellen oder CMOS-Zellen vergleichbar niedrigen Leistungsaufnahme anzugeben, der ohne den physikalischen und herstellungsmäßigen Aufwand von CMOS-Speichern herstellbar ist.

Ausgehend von einem MOS-Speicher der eingangs angegebenen Art, sieht die Erfindung zur Lösung dieser Aufgabe vor, daß jede Speicherzelle ein erstes und ein zweites Ladungspumpelement mit einer Gate-Elektrode und einer ersten Zone aufweist, die erste Zone des ersten Ladungspumpelements mit der Gate-Elektrode des zweiten MOS-Bauelements, die erste Zone des zweiten Ladungspumpelements mit der Gate-Elektrode des ersten MOS-Bauelements und die Gate-Elektrode beider Ladungspumpelemente mit einem Wechselspannungsanschluß verbunden sind. Ein aus derartigen Speicherzellen bestehender MOS-Speicher vereinigt die Vorteile herkömmlicher dynamischer Speicher, nämlich relativ geringe Zellengröße und hohe Pakkungsdichte bei niedriger Leistungsaufnahme, mit denjenigen statischer Speicherzellen, also Vermeidung einer periodischen Regeneration und damit des Verlusts an Zugriffszeit.

In vorteilhafter Weiterbildung der Erfindung ist vorgesehen, daß der Wechselspannungsanschluß von

■ _m Wechselspannungsgenerator mit einer Wechsel-

^ein nnung beaufschlagt ist, deren Frequenz wenigstens

win kHz beträgt und deren Spitzenamplitude an einer

ρ iremstelle die erste Spannung übersteigt und an der

Heren Extremstelle die zweite Spannung um wenig-

die Schwellenspannung de,- MOS-Bauelemente

^Übfm folgenden wird die Erfindung anhand eines in der ."" gezeigten Ausführungsbeispiels näher erläutert. In Λ r Fieur *t ein Schaltbild der Speicherzellenmatrix mit «hörigem Abtastverstärker und Kopplungseinrichneen zur Kopplung des Ausgangssignals des Abtast-Trstärkers an die Ausgangsanschlüsse dargestellt. Bei dem nachfolgend beschriebenen Ausführungsbei-Pi handelt es sich um einen 1024 Bit-Speicher mit • 1-1024x1 Bit-Organisation. Bei dem Ausführungsheisoiel werden n-Kanal-Bauelemente verwendet, die °,if herkömmliche Weise hergestellt werden können. NI Kanal-Bauelemente haben folgende elektrische Chaakteristiken: Sie besitzen erste und zweite, gewöhnlich als Source- und Drain-Zone bezeichnete Zonen, welche voneinander elektrisch isoliert sind, wenn sich die Pate Spannung im L-Zustand befindet, die jedoch über einen Leitungsweg unterhalb der Gate-Elektrode verbunden sind, wenn die Gate-Spannung den W-Zustand erreicht. Daher können derartige Bauelemente als leitend oder »eingeschaltet« angesehen werden, wenn sich die Gate-Spannung auf dem Η-Zustand befindet, nnd-als nichtleitend oder »ausgeschaltet« wenn die Gate-Spannung im L-Zustand ist. Wie sich aus der nachfolgenden Erläuterung ergeben wird besitzen derartige Bauelemente jedoch eine beträchtliche Impedanz selbst dann, wenn sie leitend sind, so daß zwei, in Reihe geschaltete Bauelemente im eingeschalteten Zustand zum Teilen einer Betriebsspannung ohne die Gefahr einer Beschädigung der Bauelemente oder unzweckmäßig großen Energieverbrauch verwendet werden Selbstverständlich können auch andere Bauelemente ζ B p-Kanal-Bauelemente, sowie andere MOS-Bauelemente _bei der beschriebenen Speicheranordnung verwendet werden. ,

In der Figur ist die Speicher-Grundmatrix fur das beschriebene Ausführungsbeispiel gezeigt. Die Matrix ist eine 32x32 Zellenmatrix, wobei der Übersichtlichkeit wegen nur die die Ecken der Matrix darstellenden Zellen gezeigt sind. Bei einer mit MCl-I bezeichneten Zelle bedeutet das MC eine Abkürzung für Speicherzelle die erste (1) bezeichnet die erste Zeile, und die zweite (I) bezeichnet die erste Zelle in der ersten Zeile. Daher ist auch die letzte Zelle in der ersten Zeile nut MC 1-32 bezeichnet. In ähnlicher Weise ist die unterste Zelle am linken Rand der Matrix, die die erste Zelle in der letzten Reihe darstellt, mit MC32-1 und die Zelle an der unteren rechten Ecke welche die 32. Zelle in der Zeile darstellt, als MC32-32 bezeichnet. Sowohl in der ersten als auch in der letzten Zeile gibt es daher weitere Zellen zwischen den beiden Eckzellen, und außerdem sind 30 weitere Zeilen mit 32 Zellen zw.scnen den oberen und unteren, in der Zeichnung durch die Eckzellen dargestellten Zeilen angeordnet. ^E9ge der Speicherzellen, z. B. die Zelle MCl-I weist zwei Bauelemente C1 und Q 2 auf, die mit dem als VSS bezeichneten Anschluß 20 verbunden sind, we'cher den negativen Betriebsspannungsanschluß fur dieL-Spanrtühg darstellt. Zwei Ladungspumpelemente CPi und CP2, die nachfolgend genauer beschrieben werden, . Mem einen sehr kleinen Strom sowohl an das Schaltungselement <?1 als auch an Q2, um mögliche Rest- bzw. Kriechströme in den zuletzt genannten Schaltungselementen zu kompensieren. Wenn sich die Gate-Elektrode des Bauelements Ql auf dem H-Zustand befindet, ist Ql leitend und hält dadurch die

Gate-Elektrode von Q 2 auf dem L-Zustand und Q 2 im abgeschalteten Zustand. Daher hält das Ladungspumpelement CP2 die Gate-Spannung des Schaltungselements Q1 aufrecht, welch letzteres den vom Ladungspumpelement CPl gelieferten Strom führt und den

ίο Anstieg des Gate-Potentials des Bauelements Q2 verhindert. Demgemäß halten die Ladungspumpelemente CPl und CP2 die Schaltungselemente Ql und Q 2 unbegrenzt auf diesem Zustand. Es ist außerdem zu sehen, daß das Bauelement Q1 infolge Einschaltens des

Bauelements Q 2 ausgeschaltet bzw. gesperrt wird, und diese Bedingung wird ebenfalls so lange aufrechterhalten, bis eine Änderung über die Ladungspumpelemente

erfolgt.

Daher bildet die Kombination der vier Bauelemente Ql, Q2, CPl und CP2 eine Gleichstrom-stabile Schaltung des Flipfloptyps, wobei die Ladungspumpelemente nur so viel Strom zuführen, wie vernünftigerweise nötig ist, um eine Zustandsänderung oder eine Unsicherheit im Zustand der Bauelemente Ql und Q2 aufgrund von Kriech- oder Restströmen zu verhindern. Demzufolge ist keine Regeneration erforderlich, und der Zustand der verschiedenen Speicherzellen bleibt nach dem Setzen oder bis zur bewußt herbeigeführten Änderung unbegrenzt erhalten, solange die Vorspannung des Substrats und das Ladungspumpsignal

bestehen.

jede der 32 Speicherzellen in jeder Spalte der Speichermatrix ist über die Schaltungselemente Q 3 und Q 4 mit Spaltenleitern gekoppelt, die generell durch die Buchstaben CCL, gefolgt von einer Spaltennummer und einem a oder b bezeichnet werden. Die Buchstaben a und b bezeichnen jeweils einen von zwei Spaltenleitern für jede Spalte. Daher ist in der ersten Spalte jede Speicherzelle über Bauelemente Q 3 und Q 4 mit 40 Spaltenleitern CCL la und CCL \b verbunden, während alle Zellen in der 32. Spalte mit den Spaltenleitern CCL 32a und CCL 32b gekoppelt sind. Alle Gate-Elektroden der Bauelemente Q 3 und Q 4 innerhalb einer Zellenzeile sind zusammengeschlossen. Daher sind alle 45 Gate-Elektroden in der ersten Zeile aus 32 Zellen an eine mit RAL 1 bezeichnete Leitung angeschaltet, und alle Gate-Elektroden der Bauelemente Q3 und Q 4 in der 32. Zeile sind mit einer Leitung RAL 32 gekoppelt. Diese Leitungen bilden die Zeilenadressenleiter für die 50 Matrix von Speicherzellen. Wenn sich beispielsweise die Zeilenadressenleitung RAL1 im tf-Zustand befindet, sind alle Bauelemente. Q 3 und Q 4 für jede Speicherzelle in der Zeile eingeschaltet, wodurch der Zustand der Speicherzellen in der Zeile zu den entsprechenden 55 Spaltenleitern übertragen wird.

Die Ladungspumpelemente CPl und CP2 sind mit dem Aufbau anderer Bauelemente in der Speicherschaltung kompatibel, da sie über isolierte Gate-Elektroden und eine Zone ähnlich den Source- und Drain-Zonen in 60 den anderen Bauelementen verfügen. Bei Anlegen einer Wechselspannung an die Gate-Elektroden der Bauelemente, speziell an Anschlüsse 22, fließt ein sehr kleiner Strom. Der gepumpte Strom hat selbstverständlich eine Spannungsspitze, die von der an den Anschluß 65 angelegten Wechselspannung bestimmt wird, und die Strompumpgeschwindigkeit bzw. folge an der Gate-Elektrode, die von der Frequenz, Spannung usw. abhängig ist, ist in jedem Fall sehr gering, jedoch

ausreichend, um Kriech- bzw. Restströme in den Bauelementen Ql und Q 2 und der umgebenden Schaltung zur Aufrechterhaltung eines vorgegebenen Zustandes in diesen beiden Bauelementen zu überwinden. Das Ladungspumpen ist in Proceedings of the IEEE International Solid-Slate Circuits Conference in einem Artikel mit der Bezeichnung »Charge Pump Random-Access Memory« im Jahre 1972 beschrieben. Eine weitere Beschreibung ist in einem Artikel mit der Bezeichnung »Charge Pumping in MOS Devices« von Bürgler und ) espers, publiziert in IEEE Transactions On Electron Devices, Band ED-17, Nr. 3, März 1969;; erschienen.- ;ln Abweichung von bekannter Technologie benutzen die hier beschriebenen Ladungspumpen vorzugsweise eine Frequenz oberhalb von 50kHz,, insbesondere oberhalb von> 100 kHz, und verwenden ein .Wechselstrom-Treibersignal mit einer positiven Auslenkung, die VREF (Anschluß 24) vorzugsweise^ um den Sehwellenwert der Bauelemente übersteigt, und einer negativen Auslenkung, welche die Substratvorspannung VSS vorzugsweise um mehr als zwei Volt zur negativen Seite hin überschreitet.
^Wenn 'zur-, Erläuterung angenommen wird, daß QI eingeschaltet^ und rQ2 ausgeschaltet ist, so führt Ql selbstverständlich in; geeigneter Weise die von dem Ladurigspumpelemerit CPl gepumpte Ladung. Zu dieser Zeit ist Q2 ausgeschaltet; nimmt man an, daß Q4 ebenfalls ausgeschaltet ist, so pumpt das Ladungspumpelement' CP2 die Ladung in erster Linie in die Gate^Elektrode des Bauelements Q1. Die Spitzenspannung an der Gate-Elektrode des Bauelements QI wird jedoch unter diesen Bedingungen durch Begrenzung der Amplitude der Wechselspannung an dem Anschluß 22 begrenzt. Selbstverständlich ist die Ladungspumpfähigkeit der Bauelemente CP1 und CP2 extrem gering im Vergleich zur Leitfähigkeit der anderen Bauelemente, z.B. von:Q3 und Q4, so daß die Einbeziehung der Bauelemente CPX und CP2 über die Erhaltung der Gleichstromstabilität hinaus nur einen vernachlässigbaren Einfluß auf die Betriebsweise des Gesamlspeichers hat. -./>·;;■ ■'■{<. ■■■:.'.■.-■■.'■: ■ ■■ '

Ί Im folgenden Teil der Beschreibung wird neben dem Anschluß 20 ^VSS/aufandere gemeinsameEingangsanschlüsse mit Anschlüssen 24(V7?£F/und Anschlüssen 26 ('VDÖ/Bezug genommen.

Der beschriebene Halbleiterspeicher arbeitet mit einem einzigen Taktsignal, das abhängig von dem angelegten Lese/Schreib-Befehlssignal die Ausführung einer Lese- oder Schreiboperation bewirkt und die in die Adressenspeicherzelle eingeschriebene oder aus dieser ausgelesene Information auf zwei Datcn-Ausgabeleitungen aufrecht erhält. Selbstverständlich sind wegen der Ausführung des Speichers als Gleichstromstabiler Speicher keine Zeitgabe- oder andere Signale zur Regeneration des Speichers erforderlich, so daß das Auftreten des Taktsignals an einem besonderen Speicherchip im Effekt ein grobes Adressieren dieses besonderen Chips aus einem größeren Speichersystem bedeutet, das in einer typischen Ausführung aus einer großen Anzahl derartiger Chips besteht. Daher ist dieses Taktsignal im Effekt auch ein Chip-Auswahlsignal, das am Anschluß 28 ansteht und mit CSbezeichnet ist. Wie sich hier aus der folgenden Beschreibung ergibt, wird der Speicher ständig in einem Bcrcitschaftszusiand gehalten, wobei die Lndungspumpclcmcntc den Zustand jeder Speicherzelle uhnltcn und ein Rückset/signal verschiedene Leitungen im Speicher in einem vorgeladenen Zustund hüll. Wenn eins Chip-Aiiswalilsignnl zu einem Zeitpunkt t\ in den Η-Zustand überwechselt, wird an Anschlüssen 30 ein Rücksetzsignal entwickelt und automatisch eine Lese- oder Schreiboperation ausgeführt.

Im folgenden wird die Funktionsweise des Speichers beschrieben. Vor dem Zeitpunkt /|, befinden sich auch Spalten-Leseieitungen (CRL) auf dem L-Zustand.

Demgemäß sind die Bauelemente Q100 ebenso wie die • Bauelemente Q 3 und Q 4 für jede der 1024Speicherzellen gesperrt. Auch das Rücksetzsignal an den Anschlüssen 30 ist im H^Zustand, wodurch die Bauelemente Q102 (vier pro Spalte) leitend gemacht werden, um die Spalten-Zellenleitcr auf VREF, die Spannung an den Anschlüssen 24, aufzuladen. Das Rücksctzsignal schaltet auch die Bauelemente; Q104 zum Aufladen der Leitungen 81 auf VREF durch. Daher sind die ähnlich einem Flipflop aufgebauten Bauelemente Q106 gesperrt, wobei die Gate-; Source- und Drain-Zonen der Bauelemente auf derselben Spannung liegen.

:■■ Für jede Spalte werden die^: Bauelemente Q108 und Q110 durch Anlegen von VREFm deren Gate-Elektroden aufgesteuer,¹. Da sich die Bauelemente Q112 im Sperrzustand befinden und die Bauelemente Q114 durch das Rücksetzsignal eingeschaltet sind, werden auch die Leitungen 82 und 84 auf VREFaufgeladen. Die Spannung auf den Leitungen 82 und 84 wird jedoch nicht zu den Daten-Ausgangsanschlüssen DO1 und O02 durchgekoppelt,;■■■■da die Bauelemente : Q116 aufgrund des L-Zustands des an ihre Gate-Elektroden angelegten Xhip-Auswahlsignäls im Sperrzustand gehalten werden. ; ;.V > ■: ■ ^; ν

Wie zuvor erwähnt, /Wird der Zustand jeder Speicherzelle von den Ladungspumpelementen CPl und CP2 für die Zellen aufrechterhalten. Zum Zeitpunkt U wechselt das Chip-Auswählsignal am Anschluß 28 auf den Η-Zustand, und dasRücksetzsignal am Anschluß 30 erhält den L-Zustand: Dadurch werden die Bauelemente Q102 und Q114 gesperrt und die Bauelemente Q116 eingeschaltet. Generell werden dadurch die verschiedenen Leitungen von Bezugsspännungen abgekoppelt, so daß die Leitungen ihren Zustand durch, die auf ihnen gespeicherten Ladungen erhalten. Zu einem Zeitpunkt f2 springt eine der Zeilen-Adressenleitungen RAL (die adressierte Zeile) auf den Η-Zustand und steuert die Bauelemente Q 3 und Q 4 für jede Speicherzelle dieser Zeile durch. Demgemäß wird, der Zustand jeder Speicherzelle dieser Leitung oder Zeile zur Spaltenleitung für die zugehörige Spalte durchgesteuert. Für die erste Zeile und die erste Spalte gilt also folgendes:

Wenn die Zeilenadressenleitung &4L 1 adressiert wurde, und demgemäß die Bauelemente Q3 und Q 4 für diese zugehörige Zelle eingeschaltet wurde, und der Zustand der Zelle so war, daß das Bauelement Q 1 leitend war, so beginnt sich die Spalten-Zellcnlcitung CCLXa sofort langsam auf VSS, die Spannung am Anschluß 20, zu entladen. Da Q 2 sich unter dieser Bedingung im Sperrzustand befindet, so wird sich die Spalten-Züllenlcitung CCLXb nicht wesentlich entladen. Auch zum Zeitpunkt h wechselt eine der Spalten-Loselcitungen CRL in den Η-Zustand und steuert die Bauelemente QlOO und Q112 für diese adressierte Spalte auf. Demgemäß erreicht die Spannung auf der Leitung 81 für die adressierte VSS, die Spannung am Anschluß 20. Daher wird das aus den beiden Bauelementen Q106 bestehende Flipflop für diese Spalte aktiviert und erkennt die geringe Differenzüpannung zwischen den adressierten Spaltenleitern. Dns Flipflop wirkt als AblitMvmtitrkcr hoher

S S ti d Ιο d S L e u A

Verstärkung und treibt die Spaltenleiter auf die vollen MOS-Binärpegel entsprechend der Zellenbedingung. Bei Betrieb neigt der Abtastverstärker dazu, beide Spalten-Abtastleitungen zu entladen. Zu diesem Zweck werden relativ hochohmige Bauelemente QlOl, die ständig eingeschaltet bzw. leitend sind, mit jedem Spaltenleiter verbunden, um eine Ladungsquelle für die Spaltenleiter und insbesondere für den einen Spaltenleiter jeder Spalte zu bilden, der abhängig vom Zustand der adressierten Zelle der Spalte im Η-Zustand bleibt. Daher wird eines der Bauelemente Q108 und Q110 für diese Spalte eingeschaltet, ebenso wie das entsprechende Bauelement Q112 als Ergebnis des auf der Spalten-Leseleitung (CRL) anstehenden Signals. Die Leitungen 82 und 84 werden daher auf. den L-Zustand entladen, der wiederum zu einem der Ausgänge DO1 und DO 2 über die vom Chip-Auswahlsignal am Anschluß 28 eingeschalteten Bauelemente Q116 durchgekoppelt wird. Daher wird der Zustand einer Einzelzelle innerhalb der adressierten Zeile durch Adressierung der diese Zelle enthaltenden Spalte zu den Leitungen 82 und 84 über Bauelemente C? 116 zu den Ausgangsanschlüssen DO1 und DO 2 durchgekoppelt. Wenn ein Schreibbefehl ansteht, wird einer der Spalten-Schreibleiter (CWL) für diese Spalte auf den Η-Zustand gesetzt, wobei der andere der beiden Leiter auf den L-Zustand wechselt. Der Zustand dieser Leitungen wird selbstverständlich von dem TTL-Daten-Eingangsbit bestimmt. Wenn der Zustand der adressierten Zelle nicht mit dem Zustand der Spalten-Schreibleiter für die adressierte Spalte übereinstimmt, übersteuern die Spalten-Schreibleiter die Zelle und bewirken eine Zustandsänderung der Zelle, wodurch der Zustand so in die Zelle eingeschrieben wird, wie er von dem anstehenden TTL-Daten-Eingangssignal bestimmt ist.

Die zuvor beschriebene Speicheranordnung verwendet MOS-Bauelemente und macht vom Ladungspumper zur Aufrechterhaltung des Speicherzustandes ohn< Ladungsregeneration Gebrauch. Da die beschrieben« Speichermatrix keiner Ladungsregeneration bedarl kann sie mit einem einzigen unkritischen Taktsignal bi zur vollständigen Ausführung einer Lese- oder Schreib operation betrieben werden.

Hierzu 1 Blatt Zeichnungen 70963;

Claims (3)

Patentansprüche:

1. MOS-Speicher mit mehreren in integrierter Schaltungstechnik auf einem Substrat aufgebauten, jeweils vier MOS-Bauelemente aufweisenden Speicherzellen, wobei in jeder Speicherzelle erste und zweite MOS-Bauelemente mit ersten Zonen an eine erste Spannung anlegbar und mit zweiten Zonen an jeweils die ersten Zonen des dritten bzw. vierten MOS-Bauelements angeschaltet sind, die zweiten Zonen der dritten bzw. vierten Bauelemente mit einer ersten bzw. zweiten, auf eine zweite Spannung vorladbaren (Spalten-) Leitung und die Gate-Elektroden der dritten und vierten MOS-Bauelemente mit einer Adressenleitung verbunden sind und das Substrat an die erste Spannung anlegbar ist, dadurch gekennzeichne!, daß jede Speicherzelle (AfCl-I) ein erstes (CfI) und ein zweites (CP2) Ladungspumpelement mit einer Gate-E/ektrode und einer ersten Zone aufweist, die erste Zone des ersten Ladungspumpelements (CPl) mit der Gate-Elektrode des zweiten MOS-Bauelements (Q2), die erste Zone des zweiten Ladungspumpelements (CP2) mit der Gate-Elektrode des ersten MOS-Bauelements (Qi) und die Gate-Elektrode beider Ladungspumpelemente mit einem Wechselspannungsanschluß (22) verbunden sind.

2. MOS-Speicher nach Anspruch 1, dadurch gekennzeichnet, daß der Wechselspannungsan-Schluß (22) von einem Wechselspannungsgenerator mit Wechselspannung beaufschlagt ist, deren Frequenz wenigstens 100 kHz beträgt und deren Spitzenamplitude an einer Extremstelle die erste Spannung (VSS) übersteigt und an der anderen Extremstelle die zweite Spannung (VREF) um wenigstens die Schwellenspannung der MOS-Bauelemente«?!, <?2, <?3, (?4).übersteigt;

3. MOS-Speicher nach Anspruch 2, dadurch gekennzeichnet, daß die Spitzenamplitude der Wechselspannung an einer Extremstelle die erste Spannung um mehr als 2 V übersteigt.