DE2365936B2 - MOS-Speicher - Google Patents

Description

Zur Lösung dieser Aufgabe schlägt die Erfindung vor, daß die Adressen-Pufferschaltungen und die Daten-Eingabeschaltung eine mit einem ersten Zeitgabesignal geiaktete Flipflopschaltung aufweisen, in Abhängigkeil von dem ersten Zeitgabesignal und über eine mit einer vorgegebenen Vorspannung beaufschlagte Schalteinrichtung mit einem TTL-Signal als Adreßsignal bzw. Dateneingangssignal beaufschlagbar sind und daß ein von dem ersten Zeitgabesignal gesteuerter, ein zweites Zeitgabesignal zeitverzögert gegenüber dem ersten Zeitgabesignal entwickelnder Zeitgabe-Signalgenerator vorgesehen ist, dessen Ausgang mit den Zeilen- und Spalten-Adreßdekodierern derart verbunden ist, daß die Adressensignale bei Auftreten des ersten Zeitgabesignals dekodiert und die dekodierten Ausgangssignale bei Auftreten des zweiten Zeitgabesignals an die Zeilen-Kopplungseinrichtung bzw. die Leseverstärker angelegt werden.

Der erfindungsgemäß vorgesehene Flipflopaufbau der Adressen-Pufferschaltungen und der Daten-Eingabeschaltung macht die Verwendung größerer kapazitiver oder ohmscher Widerstandselemente überflüssig, so daß diese Schaltungen einerseits in optimaler Weise für die integrierte Schaltungstechnik geeignet sind und andererseits bei niedriger Leistungsaufnahme extrem kurze Zugriffszeiten ermöglichen. Die bei bekannten Pegelumsetzern bisher praktisch unvermeidliche Erhöhung der Zugriffszeiten und des Leistungsbedarfs der Speichersysteme tritt bei der Erfindung daher nicht auf. In dem erfindungsgemäßen Speicher wird nur ein einziges externes Zeitgabesignal benötigt; die Zeitgabesignale zur Ausgabe der in den Dekodierern dekodierten Ausgangssignale werden schaltungsintern durch Verzögerung des einen Zeitgabesignals erzeugt, so daß einerseits für das stets erforderliche Dekodieren ausreichend Zeit zur Verfügung steht und andererseits die Zeitsynchronisation keinerlei Probleme bereitet.

Im folgenden wird die Erfindung anhand eines in der Zeichnung dargestellten Ausführungsbeispiels näher erläutert. In der Zeichnung zeigt

Fig. 1 ein Schaltbild der Speicherzellenmatrix mit zugehörigen Leseverstärkern und Kopplungseinrichtungen zur Kopplung des Ausgangssignals des Leseverstärkers an die Ausgangsanschlüsse,

Fig.2a bis 2i Zeitdiagramme der verschiedenen Signale in der beschriebenen Schaltungsanordnung,

F i g. 3 ein Schaltbild eines Rücksetzgenerators,

F i g. 4 ein Schaltbild eines C5'-Generators,

Fig.5 ein Schaltbild eines ersten bzw. zweiten Bezugsspannungsgenerators,

F i g. 6 ein Schaltbild eines erfindungsgemäß ausgebildeten TTL-Adressenpuffers,

Fig.7 ein Schaltbild der Zeilen-Adreßdekodierer, in welchem auch die in Verbindung mit der Mehrzahl von Zeilen-Adreßdekodierern verwendete einzige leistungs- bzw. energiesparende Schaltung dargestellt ist,

F i g. 8 ein Schaltbild der Spalten-Adreßdekodierer, in der auch die in Verbindung mit der Mehrzahl von Spalten-Dekodierern verwendete einzige leistungs- bzw. energiesparende Schaltung dargestellt ist,

F i g. 9 ein Schaltbild des Lese/Schreib-Generators,

F i g. 10 ein Schaltbild der erfindungsgemäß ausgebildeten Daten-Eingabe-Schaltung und

Fig. 11 ein Blockdiagramm von zusammenarbeitenden Schaltungseinheiten zur Bildung eines sehr schnellen Lese/Schreib-Halbleiterspeichers mit wahlfreiem Zugriff, der von einem einzigen Taktsignal betrieben wird und keine periodische Wiederaufladung bzw. Erneuerung benötigt, weiche die erfindungsgemäß ausgebildeten einzelnen Schaltungseinheiten (F i g. 6, 10) mit umfassen.
Bei dem nachfolgend beschriebenen Ausführungsbeispiel handelt es sich um einen 1024-Bit-Speicher mit einer 1024 χ 1-Bit-Organisation. Das Ausführungsbeispiel wird auch in bezug auf eine besondere Struktur beschrieben; in dieser Struktur werden n-Kanal-Bauelemente verwendet, die auf herkömmliche Weise

ίο hergestellt werden können. N-Kanal-Bauelemente haben folgende elektrische Charakteristiken: Sie besitzen erste und zweite, gewöhnlich als Source- und Drain-Gebiete bezeichnete Zonen, weiche voneinander elektrisch isoliert sind, wenn sich die Gate-Spannung im L-Zustand befindet, die jedoch über einen Leitungsweg unterhalb der Gate-Elektrode verbunden sind, wenn die Gate-Spannung den Η-Zustand erreicht. Daher können derartige Bauelemente als leitend oder »eingeschaltet« angesehen werden, wenn sich die Gate-Spannung auf dem Η-Zustand befindet, und als nichtleitend oder »ausgeschaltet«, wenn die Gate-Spannung im L-Zustand ist. Wie sich aus der nachfolgenden Erläuterung ergeben wird, besitzen derartige Bauelemente jedoch eine beträchtliche Impedanz selbst dann, wenn sie leitend sind, so daß zwei, in Reihe geschaltete Bauelemente im eingeschalteten Zustand zum Teilen einer Betriebsspannung ohne die Gefahr einer Beschädigung der Bauelemente oder unzweckmäßig großem Energieverbrauch verwendet werden. Selbstverständ· lieh können auch andere Bauelemente, z. B. p-Kanal-Bauelemente, sowie andere MOS-Bauelemente bei der beschriebenen Speicheranordnung verwendet werden.

In F i g. 1 ist die Speicher-Grundmatrix für das beschriebene Ausführungsbeispiel gezeigt. Die Matrix ist eine 32 χ 32-Zellenmatrix, wobei der Übersichtlichkeit wegen nur die die Ecken der Matrix darstellenden Zellen gezeigt sind. Bei einer mit MC 1-1 bezeichneten Zelle bedeutet das MC eine Abkürzung für Speicherzelle die erste (1) bezeichnet die erste Zeile, und die zweite (1) bezeichnet die erste Zelle in der ersten Zeile. Daher ist auch die letzte Zelle in der ersten Zeile mit MC 1-32 bezeichnet. In ähnlicher Weise ist die unterste Zelle am linken Rand der Matrix, die die erste Zelle in der letzten Reihe darstellt, mit MC32-1 und die Zelle an der unteren rechten Ecke, welche die 32. Zelle in der 32. Zeile darstellt, als MC32-32 bezeichnet. Sowohl in der ersten als auch in der letzten Zeile gibt es daher 30 weitere Zellen zwischen den beiden Eckzellen, und außerdem sind 30 weitere Zeilen mit 32 Zellen zwischen

so den oberen und unteren, in der Zeichnung durch die Eckzellen dargestellten Zeilen angeordnet.

Jede der Speicherzellen, z. B. die Zelle MCl-I, weist zwei Bauelemente Q1 und Q 2 auf, die mit dem als VSS bezeichneten Anschluß 20 verbunden sind, welcher den negativen Betriebsspannungsanschluß für die L-Spannung darstellt. Zwei Ladungspumpelemente CPi und CP 2 liefern einen sehr kleinen Strom sowohl an das Schaltungselement Ql als auch an Q 2, um mögliche Rest- bzw. Kriechströme in den zuletztgenannten Schaltungselementen zu kompensieren. Wenn sich die Gate-Elektrode des Bauelements Qi auf dem H-Zustand befindet, ist Qi leitend und hält dadurch die Gate-Elektrode von Q 2 auf dem L-Zustand und Q 2 im abgeschalteten Zustand. Daher hält das Ladungspumpelement CP2 die Gate-Spannung des Schaltungselements Q1 aufrecht, welch letzteres den vom Ladungspumpelement CPl gelieferten Strom führt und den Anstieg des Gate-Potentials des Bauelements Q 2

verhindert. Demgemäß halten die Ladungspumpelemente CPi und CPl die Schaltungselemente Qi und Ql unbegrenzt auf diesem Zustand. Es ist außerdem zu sehen, daß das Bauelement Qi infolge Einschaltens des Bauelements Ql ausgeschaltet bzw. gesperrt wird, und diese Bedingung wird ebenfalls so lange aufrechterhalten, bis eine Änderung über die Ladungspumpelemente erfolgt.

Daher bildet die Kombination der vier Bauelemente Qi, Ql, CPi und CPl eine gleichstromstabile Schaltung des Flipfloptyps, wobei die Ladungspumpelemente nur vo viel Strom zuführen, wie vernünftigerweise nötig ist, um eine Zustandsänderung oder eine Unsicherheit im Zustand der Bauelemente Qi und Q2 aufgrund von Kriech- oder Restströmen zu verhindern, Demzufolge ist keine Regeneration erforderlich, und der Zustand der verschiedenen Speicherzellen bleibt nach dem Setzen oder bis zur bewußt herbeigeführten Änderung unbegrenzt erhalten, solange die Vorspannung des Substrats und das Ladungspumpsignal bestehen.

Jede der 32 Speicherzellen in jeder Spalte der Speichermatrix ist über die Schaltungselemente Q3 und Q4 mit Spaltenleitern gekoppelt, die generell durch die Buchstaben CCL, gefolgt von einer Spaltennummer und einem a oder b bezeichnet werden. Die Buchstaben a und b bezeichnen jeweils einen von zwei Spaltenleitern für jede Spalte. Daher ist in der ersten Spalte jede Speicherzelle über Bauelemente Q3 und Q 4 mit Spaltenleitern CCL 1 a und CCL i b verbunden, während alle Zellen in der 32. Spalte mit den Spaltenleitern CCL 31a und CCL 32b gekoppelt sind. Alle Gate-Elektroden der Bauelemente Q3 und Q4 innerhalb einer Zellenzeile sind zusammengeschlossen. Daher sind alle Gate-Elektroden in der ersten Zeile aus 32 Zellen an eine mit RALi bezeichnete Leitung angeschaltet, und alle Gate-Elektroden der Bauelemente Q3 und Q4 in der 32. Zeile sind mit einer Leitung RAL31 gekoppelt. Diese Leitungen bilden die Zeilenadressenleiter (RALs) für die Matrix von Speicherzellen. Wenn sich beispielsweise die Zeilenadressenleitung RAL i im H-Zustand befindet, sind alle Bauelemente Q3 und Q4 für jede Speicherzelle in der Zeile eingeschaltet, wodurch der Zustand der Speicherzellen in der Zeile zu den entsprechenden Spaltenleitern übertragen wird.

Die Ladungspumpelemente CfI und CPl sind mit dem Aufbau anderer Bauelemente in der Speicherschaltung kompatibel, da sie über isolierte Gate-Elektroden und eine Zone ähnlich den Source- und Drain-Zonen in den anderen Bauelementen verfügen. Bei Anlegen einer Wechselspannung an die Gate-Elektroden der Bauelemente, speziell an Anschlüsse 22, fließt ein sehr kleiner Strom. Der gepumpte Strom hat selbstverständlich eine Spannungsspitze, die von der an den Anschluß 22 angelegten Wechselspannung bestimmt wird, und die Strompumpgeschwindigkeit bzw. -folge an der Gate-Elektrode, die von der Frequenz, Spannung usw. abhängig ist, ist in jedem Fall sehr gering, jedoch ausreichend, um Kriech- bzw. Restströme in den Bauelementen Q1 und Ql und der umgebenden Schaltung zur Aufrechterhaltung eines vorgegebenen Zustandes in diesen beiden Bauelementen zu überwinden.

Die übrigen Schaltungskomponenten der Anordnung gemäß F i g. 1 sowie deren Funktion werden am besten mit Bezug auf die verschiedenen Untcrschaltungcn beschrieben, die vorzugsweise alle Bestandteil derselben integrierten Schallung bilden. Am deutlichsten

ergibt sich die Funktionsweise aus einem Zeitdiagramm für das Gesamtsystem. Im folgenden Teil der Beschreibung wird neben dem Anschluß 20 (VSS) auf andere gemeinsame Eingangsanschlüsse mit Anschlüssen 24 (VREF) und Anschlüssen 26 (VDD) Bezug genommen.

Der beschriebene Halbleiterspeicher arbeitet mit einem einzigen Taktsignal, das abhängig von dem angelegten Lese/Schreib-Befehlssignal die Ausführung einer Lese- oder Schreiboperation bewirkt und die in die Adressenspeicherzelle eingeschriebene oder aus dieser ausgelesene Information auf zwei Daten-Ausgabeleitungen aufrechterhält. Selbstverständlich sind wegen der Ausführung des Speichers als gleichstromstabiler Speicher keine Zeitgabe- oder andere Signale zur Regeneration des Speichers erforderlich, so daß das Auftreten des Taktsignals an einem besonderen Speicherchip im Effekt ein grobes Adressieren dieses besonderen Chips aus einem größeren Speichersystem bedeutet, das in einer typischen Ausführung aus einer großen Anzahl derartiger Chips besteht. Daher ist dieses Taktsignal im Effekt auch ein Chip-Auswahlsignal, und es ist in den verschiedenen Schaltungen mit CS gekennzeichnet. Wie sich hier aus der folgenden Beschreibung ergibt, wird der Speicher ständig in einem Bereitschaftszustand gehalten, wobei die Ladungspumpelemente den Zustand jeder Speicherzelle erhalten und ein Rücksetzsignal verschiedene Leitungen im Speicher in einem vorgeladenen Zustand hält. Wenn das Chip-Auswahlsignal in den Η-Zustand überwechselt, wird automatisch eine Lese- oder Schreiboperation ausgeführt, wobei die im folgenden beschriebenen Teilschaltungen für eine maximale Geschwindigkeit und minimale Energieaufnahme ausgelegt sind. Innerhalb von etwa 40 Nanosekunden ist die Operation abgeschlossen, und der Zustand der adressierten Speicherzelle steht auf den Daten-Ausgabeleitungen zur Verfugung. Wenn das Chip-Auswahlsignal in den L-Zustand überführt wird, haben die Daten-Ausgangssignale keine Gültigkeit mehr, und die verschiedenen Leitungen innerhalb der Schaltung werden für den nächsten positiven Sprung des Chip-Auswahlsignals wieder vorgeladen.

Ein typisches Profil des Chip-Auswahlsignals ist in Fig. 2a dargestellt,in der(0)und(1)den L-Zustand bzw den Η-Zustand bezeichnen. Es sei angenommen, daß das Chip-Auswahlsignal zu einem willkürlichen Zeitpunkt f| in den Η-Zustand überführt wird. Dieses Signal wird an einem Anschluß 28 einer schematisch in Fig.3 dargestellten Rücksetzgeneratorschaltung angelegt Vor dem Zeitpunkt U befindet sich das Chip-Auswahl signal im L-Zustand, bei dem die Bauelemente Q 5 unc Q6 im Ausschaltzustand gehalten werden. Ein Wider stand R1 hält daher die Gate-Elektrode eine; Bauelements Q 7 auf dem Η-Zustand, schaltet da< Bauelement Ql durch und läßt ein H-Ausgangssigna als Rücksetzsignal am Anschluß 30 erscheinen. Da< Signal am Anschluß 32, das als Signal REi bezeichnei ist, hat im wesentlichen den gleichen Verlauf wie da« Rücksetzsignal am Anschluß 30; während sich da< Chip-Auswahlsignal im L-Zustand befindet, ist das Signal RE1 im wesentlichen gleich VDD, während das RUcksetzsignal am Anschluß 30 um einen Betrag entsprechend der Schwellenspannung des Bauelement! Ql kleiner als VDD ist. Auch wenn sich da; Chip-Auswahlsignal am Anschluß 28 im L-Zuslanc befindet, ist die Gate-Elektrode des Bauelements QU im Η-Zustand, wodurch das Bauelement QiO einge schaltet und das Ausgangssignal am Anschluß 34 in der

Η-Zustand gebracht wird. Das Rücksetzsignal am Anschluß 30 und das Signal RE1 am Anschluß 32 haben im wesentlichen den gleichen Kurvenverlauf, wie in F i g. 2b zu sehen ist. In ähnlicher Weise ergibt sich das Signal am Anschluß 34 aus F i g. 2c.

In F i g. 4 ist ein Schaltbild eines Zeitgabe-Signalgenerators gezeigt, der im folgenden als CS'-Generator bezeichnet wird. Das Signal REi des Anschlusses 32 wird gemäß diesem Schaltbild an das Bauelement Q11 angelegt. Da sich dieses Signal vor dem Zeitpunkt t\ im Η-Zustand befindet, ist das Bauelement QU bis dahin eingeschaltet. Wie nachfolgend gezeigt werden wird, befinden sich die Eingänge zu den Gate-Elektroden der Bauelemente Q12 und Q13 im L-Zustand. Demgemäß sind die Bauelemente Q 12 und Q13 ausgeschaltet. Da das Chip-Auswahlsignal am Anschluß 28 im L-Zustand ist, befindet sich das Signal am Anschluß 36, das im folgenden als CS'-Signal bezeichnet wird, im H-Zustand entsprechend dem leitenden Zustand des Transistors QU. Da sich das Chip-Auswahlsignal am Anschluß 28 im L-Zustand befindet, hält der Η-Zustand des am Anschluß 36 anstehenden Signals das Bauelement Q14 im eingeschalteten Zustand, wodurch das Bauelement Q15 im Sperrzustand gehalten wird. Auf diese Weise kann QU den Zustand des Anschlusses 36 steuern. Der Kurvenverlauf dieses Signals (CS') ist in F i g. 2d gezeigt. Dieses Signal stellt, wie nachfolgend zu sehen ist, ein intern erzeugtes Zeitgabesignal dar.

Im folgenden wird auf die F i g. 5 eingegangen, die eine Schaltung zum internen Erzeugen einer Gleichstrom-Bezugsspannung zeigt. Da die Leitung in einem Feldeffekt-Bauelement auf eine Oberflächenzone zwischen den Source- und Drain-Zonen beschränkt ist, ist die Impedanz solcher Bauelemente in eingeschaltetem Zustand im Vergleich zur Sättigungsimpedanz eines Flächentransistors relativ hoch. Außerdem läßt sich diese Impedanz in einem beträchtlichen Bereich durch Änderung der Behandlung und insbesondere der Geometrie ändern. Daher können zwei in Reihe angeordnete Feldeffekttransistoren, die beide in durchgeschaltetem Zustand betrieben werden, als Spannungsteiler benutzen, wobei die relative Impedanz der beiden Bauelemente das Spannungsverhältnis bestimmt. In Fig.5 sind die Bauelemente ζ) 16 und QM mit ihren Gate-Elektroden an den positiven Betriebsspannungsanschluß 26 angeschaltet, wobei das Bauelement Q16 angenähert die halbe Impedanz des eingeschalteten Bauelements Q» 17 hat. Demgemäß beträgt die Ausgangsspannung am Anschluß 35 angenähert ein Drittel der positiven Betriebsspannung, wobei die negative Betriebsspannung hier zum Zwecke der Erläuterung als Null angenommen wird. Eine gleich aufgeteilte, nur anders bemessenen Schaltung liefert an ihrem Ausgang 38 eine nur geringfügig unter der positiven Betriebsspannung VDD liegende.

In Fig.6 ist der TfL-Adressenpuffer gezeigt. Eine derartige Pufferschaltung wird für jedes Bit des Zehn-Bit-Adressensignals bei dem hier beschriebenen Ausführungsbeispiel benutzt. Dieses Signal wird über ein Bauelement Q 20 an einem Anschluß 48 angelegt, wobei die Gate-Elektrode des Bauelements Q20 mit dem Anschluß 35 der Bezugsspannungsschaltung gemäß Fig.5 gekoppelt ist. Der Zweck der an dem Anschluß 36 angelegten Bezugsspannung besteht darin, die Ein-Aus-Charakteristiken des Bauelements Q 20 in Abhängigkeit vom Zustand des Eingangssignals am Anschluß 48 auf die TTL-Schaltpegel zu verschieben, so daß die TTL H- und L-Zuständc am Anschluß 48 zu einem Sperren bzw. Durchsteuern von Q 20 führen. Der TTL-Adressenpuffer weist eine Flipflopschaltung aus den Bauelementen Q21, Q22, Q23 und Q24 auf, wobei das Chip-Auswahlsignal am Anschluß 28 die Betriebsspannung für das Flipflop entwickelt und das am Anschluß 34 anstehende Signal das Flipflop über die Gate-Elektroden der Bauelemente Q 21 und Q 24 steuert. Ein kleiner Kondensator CX liegt zwischen der Gate-Elektrode und der Source-Zone des Bauelements Q 23 und bestimmt den Anfangszustand des Flipflops bei Anlegung einer Spannung, solange nicht ein höheres Gegensteuersignal wirksam ist. Der Kondensator Ci kann in integrierter Schaltungsausführung aus einer Überlappung der Gate-Zone mit der Source-Zone bestehen, wodurch bewußt eine relativ hohe Gate-Source-Kapazität hervorgerufen wird.

Vor dem Zeitpunkt ί·, ist das Signa! PS (vgl. F i g. 2c) am Anschluß 34 im Η-Zustand, so daß die Bauelemente Q 24 und Q 21 eingeschaltet bzw. durchgesteuert sind.

Dagegen ist das Chip-Auswahlsignal am Anschluß 28 im L-Zustand, so daß die Gate-Elektroden der Bauelemente Q25 und <?26 sich beide im L-Zustand befinden. In ähnlicher Weise ist vor dem Zeitpunkt U das Rücksetzsignal am Anschluß 30, das an die Gate-Elektroden der Bauelemente Q30 und (?31 der Adressenpuffer angelegt wird, im Η-Zustand, wodurch die Signale der Anschlüsse 42 und 44 auf den L-Zustand festgelegt werden. Ist ferner vor dem Zeitpunkt t\ das CS'-Signal am Anschluß 36 im Η-Zustand, legt das Bauelement Q35 (Fig.3) im Einschaltzustand fest und hält dadurch das Bauelement ζ>36 gesperrt. Das Bauelement Q 37 ist fortgesetzt eingeschaltet bzw. durchgesteuert.

Zum Zeitpunkt ii wechselt das Chip-Auswahlsignal

y> am Anschluß 28 in den Η-Zustand über und treibt, wie zuvor beschrieben, sowohl das Rücksetzsignal am Anschluß 30 als auch das RE1 -Signal am Anschluß 32 in den L-Zustand. Dadurch wird das Bauelement Q10 im Rücksetzgenerator (F i g. 3) gesperrt bzw. abgeschaltet.

Gleichzeitig wird das Bauelement Q11 im CS'-Generator von dem REi -Signal abgeschaltet. Die Spannung am Anschluß 36 ändert sich jedoch nicht sofort, da die Bauelemente Q12, Q13 und Q15 ebenfalls gesperrt sind und die Kapazität auf der Leitung die Spannung

« zeitweilig aufrechterhält. Das Chip-Auswahlsignal am Anschluß 28 zum CS'-Generator wird über das Bauelement ζ) 35 zum Bauelement <?14 und zur Gate-Elektrode von Qi5 gekoppelt. Q14 wird jedoch durch die Vorladung des Anschlusses 36 auf dem

5() Η-Zustand im eingeschalteten Zustand gehalten, so daß die Bauelemente <?14 und <?35 als Spannungsteiler wirken, die die Spannung an der Gate-Elektrode des Bauelements Q15 niederhalten und Q15 zeitweilig im Sperrzustand halten.

Zum Zeitpunkt fi wechselt das Chip-Auswahlsignal am Anschluß 28, das an das Bauelement 37 des Rücksetzgenerators angelegt wird, in den H-Zustand über. Zu diesem Zeitpunkt sind die Bauelemente Q37 und ζ>35 eingeschaltet bzw. leitend, wobei jedoch das

w> Impedanzverhältnis dieser beiden Bauelemente so gewählt ist, daß die Gate-Spannung des Bauelements Q36 genügend niedrig ist, um Q36 gesperrt zu halten. Ein Kondensator C2, der zwischen den Anschlüssen 34 und 28 liegt, überträgt einen Teil der positiven Flanke

b^r> des Chip-Auswahlsignals zum Anschluß 34. Demgemäß wechselt die Spannung am Anschluß 34 von einem H-Zustand auf ein Potential, das beträchtlich über dem H-Zustand liegt (die Wirkung des Kondensators C2

besteht darin, den an den Anschluß 34 angeschalteten Schaltungen Ladung zuzuführen; diese Ladung reicht aus, um die Spannung dieser Leitungen auf einem höheren Pegel als die H-Zustands-Spannung zu halten). Daher werden der TTL-Adressenpuffer und die Bauelemente Q2i und Q24 aufgrund des H-Zustands des Gate-Signals an den Anschlüssen 28 und 24 eingeschaltet, wodurch das Flipflop aktiviert wird. Der Kondensator Cl setzt das Flipflop, so daß die Gate-Elektrode des Bauelements ζ) 25 auf dem L-Zustand gehalten wird, wodurch der Anschluß 44 im L-Zustand bleiben kann, obwohl das Bauelement Q 30 jetzt gesperrt ist. In ähnlicher Weise befindet sich auch das Bauelement Q 26 im Η-Zustand. Ein an den Anschluß 48 angelegtes Signal kann jedoch den Kondensator Cl übersteuern und eine Umsteuerung des Flipflops in den entgegengesetzten Zustand bewirken, wodurch der Zustand der Anschlüsse 42 und 44 umgekehrt wird. Daraus ist erkennbar, daß die Anschlüsse 42 und 44 Signale führen, welche zueinander invertiert sind und auf ein einziges Bit der TTL-Adresseninformation am Anschluß 48 ansprechen. Da eine Zehn-Bit-Adresse zum Adressieren eines 1024-Bit-Speichers erforderlich ist, finden zehn TTL-Adressenpuffer Verwendung. Das Ausgangssignal des ersten Adressenpuffers wird an die Anschlüsse 46 und 48 des CS'-Generators (Fig.4) angelegt. Da diese beiden Signale gegenläufig sind, muß eines der Bauelemente Q12 und Q13 eingeschaltet bzw. leitend sein. Dadurch wird der Anschluß 36 in den L-Zustand gebracht, das Bauelement QXA gesperrt und dem Bauelement Q 35 die Möglichkeit gegeben, das Bauelement Q15 durchzusteuern. Außerdem wird der Anschluß 36 rasch in den L-Zustand getrieben und in diesem Zustand so lange festgehalten, wie das Chip-Auswahlsignal am Anschluß 28 bestehen bleibt. Wie nachfolgend zu sehen sein wird, haben die Bauelemente Q12 und Q13 im wesentlichen die gleiche Funktion wie die in den Dekodierschaltungen verwendeten Bauelemente, und durch geeignete Bemessung der Bauelemente Q12 und Q13 können sie so eingestellt werden, daß ihre Schaltzeit etwas langer als die längste Schaltzeit (und damit die Dekodierzeit) der Dekodierschaltungen ist. Daher ist die Zustandsänderung am Anschluß 36 aus dem Η-Zustand in den L-Zustand vom Zeitpunkt t\ bewußt um einen Betrag verzögert, der wenigstens gleich oder etwas größer als die Betriebszeit der langsamsten Dekodierschaltung ist. Diese verzögerte Umschaltung des Signals am Anschluß 36, das als CS'-Signal bezeichnet wird, ist in F i g. 2d zum Zeitpunkt t₂ dargestellt (in diesem Zusammenhang ist zu beachten, daß bei Verwendung eines ersten Signals zur Änderung des Zustandes eines zweiten Signals der geänderte Zustand des weiten Signals gegenüber dem ersten Signal geringfügig verzögert wird. Daher werden das Rücksetzsignal und das REt -Signal tatsächlich geringfügig bezüglich des Chip-Auswahlsignals verzögert. Diese Verzögerung ist jedoch nicht von funktioneller Bedeutung und wird bewußt minimalisiert; zum Zwecke der Erläuterung wurde diese Verzögerung in F i g. 2 vernachlässigt, wobei nur die Verzögerungen von funktioneller Bedeutung, z. B. die Verzögerung des CS'-Signals, gezeigt wurde. In ähnlicher Weise erfolgt die Umschaltung von einem in den anderen Zustand nicht sofort, wie dies in den Figuren dargestellt ist; zu Erläuterungszwecken wurde die begrenzte Umschaltgeschwindigkeit außer acht gelassen. Bei dem bevorzugten Ausführungsbeispiel erfolgte die Änderung des CS'-Signals zum Zeitpunkt h angenähert um 20 Nanosekunden gegenüber der Änderung des Chip-Auswahlsignals verzögert, da die Dekodierung innerhalb dieser Verzögerungsperiode generell abgeschlossen ist.

Wenn das CS'-Signal in den L-Zustand überwechselt, wird das Bauelement Q35 im Rücksetzgenerator (Fig.3) abgeschaltet bzw. gesperrt. Daher geht die Gate-Elektrode des Bauelements Q36 in den H-Zustand über, steuert das Bauelement durch und bewirkt, daß die Spannung am Anschluß 34 in der in Fig. 2c

ίο dargestellten Weise den L-Zustand erreicht. Dadurch wiederum werden die Bauelemente ζ) 24 und Q 21 in den Adressenpuffern (F i g. 6) gesperrt, so daß diese Schaltung keine weitere Leistung mehr aufnimmt.

In den Fig.7 und 8 sind die Zeilen-Adreßdekodierschaltungen und die Spalten-Adreßdekodierschaltungen gezeigt. In der Gesamtorganisation des Speichers ist ein Zehn-Bit-Adressensignal zum Adressieren eines einzigen Speicherzellenplatzes innerhalb der 32 χ 32-Matrix erforderlich, wobei fünf Bits für die Zeilenadresse und fünf Bits für die Spaltenadresse dienen. Daher werden zehn TTL-Adressenpuffer zur Entwicklung von Adressenbits und zusätzlicher zehn Bits verwendet, welch letztere gegenüber den Adressen komplementär sind. Fünf der TTL-Adressenpuffer werden zur Ansteuerung der Zeilen-Dekodierer und fünf Adressenpuffer zur Ansteuerung der Spaltendekodierer verwendet. So ist beispielsweise entweder der Anschluß 42 oder der Anschluß 44 des ersten TTL-Adressenpuffers mit den Gate-Elektroden des Bauelements ζ>40 der Zeilen-Adreßdekodierer verbunden. Der zweite TTL-Adressenpuffer ist in ähnlicher Weise entweder mit seinem Anschluß 42 oder mit dem Anschluß 44 an die Gate-Elektroden des Bauelements ζ>41 des Zeilen-Adreßdekodierers angeschaltet, usw., wobei der zehnte Adressenpuffer mit entweder seinen Anschlüssen 42 oder seinen Anschlüssen 44 mit der Gate-Elektrode des Bauelements Q44 des Spalten-Adreßdekodierers gekoppelt ist. Vor dem Zeitpunkt t\ befindet sich das Rücksetzsignal (Fig. 2b), das an den Bauelementen Q 45 ansteht, im H-Zustand, und die Signale an den Anschlüssen 42 und 44 aller Adressenpuffer sind, wie zuvor beschrieben wurde, im L-Zustand. Daher ist das Bauelement <?45 leitend bzw. eingeschaltet, und die Bauelemente ζ) 40 bis ζ) 44 sind gesperrt, wodurch eine Voraufladung der Dekodierleitungen 50 auf den Η-Zustand erfolgt. Die Fünf-Bit-Zeilen-Adresse hat 32 mögliche Zustandskombinationen, beginnend mit den Kombinationen 00000, 00001, 00010 usw. und endend mit der 32. Kombination 11111. Durch geeignete (und verschiedene) Verbindung der Gate-Elektroden der Bauelemente Q 40 bis Q 44 mit den Anschlüssen 42 oder 44 der fünf TTL-Adressenpuffer, welche die Zeilen-Adreßdekodierer treiben, bewirkt jedes Fünf-Bit-Adreßsignal, daß wenigstens eines der Bauelemente Q 40 bis Q 44 in 31 der 32 Adreßdekodierern eingeschaltet wird, wodurch die Leitung 50 entladen wird. In einem der 32 Adreßdekodierer bleiben jedoch alle Gate-Elektroden der Bauelemente <?40 bis <?44 im L-Zustand, wodurch die Leitung 50 auf dem H-Zustand aufgeladen bleibt.

Daher ist die Funktionsweise der Zeilen- und Spalten-Adreßdekodierer wie folgt:

Vor dem Zeitpunkt t\ sind t?40 bis <?44 insgesamt gesperrt. Das Bauelement QA\5 ist eingeschaltet bzw. leitend, und die Leitung 50 ist auf dem H-Zustand aufgeladen. Die Gate-Elektroden der Bauelemente <?50 sind mit dem Anschluß 38 des zweiten Bezugsgenerators (F i g. 5) gekoppeh, wodurch Q50 im eingeschalte-

ten Zustand gehalten wird. Auch das Chip-Auswahlsignai, das an den Bauelementen ζ) 51 ansteht, ist im L-Zustand, und das CS'-Signal, das an den Bauelementen Q52 ansteht, hat den Η-Zustand, wodurch die Bauelemente Q 52 in der Einschaltbedingung gehalten werden, so daß die Spannungen an den Anschlüssen 52 und 54 den L-Zustand haben. Zum Zeitpunkt t\ geht das Chip-Auswahlsignal in den Η-Zustand über. Die Bauelemente ζ)51 werden aufgrund der Verbindung mit den Bauelementen (?53 leitend. In ähnlicher Weise werden die Bauelemente ζ)54 zu diesem Zeitpunkt eingeschaltet, und zwar aufgrund der Vorladung der Leitungen 50 auf den Η-Zustand. Aber auch die Bauelemente Q52 sind zu diesem Zeitpunkt leitend, da das Signal am Anschluß 36, d. h., das CS'-Signal, im Η-Zustand bis zum Zeitpunkt fe bleibt. Auch sind die Bauelemente <?52 niederohmiger als die Kombination aus den Bauelementen Q 51 und Q 54, so daß die Spannung am Anschluß 54 bis zum Zeitpunkt t₂ auf dem L-Zustand gehalten wird. Zwischen den Zeitpunkten t\ und h bleibt den TTL-Puffern und den Dekodierern ausreichend Zeit zur Zustandsstabilisierung, so daß die zum Zeitpunkt ti an den Gate-Elektroden der Bauelemente Q 54 anstehenden Signale die richtig dekodierten Adressen darstellen. Als Ergebnis des Dekodiervorgangs sind die Gate-Elektroden der Bauelemente ζ>54 von nur jeweils einem Zeilen-Adreßdekodierer und einem Spalten-Adreßdekodierer bei jeder vorgegebenen Zehn-Bit-Adresse im Η-Zustand. Daher werden die Transistoren C? 54 für einen Zeilendekodierer und einen Spaltendekodierer eingeschaltet, so daß zum Zeitpunkt i2 beim Überwechseln des CS'-Signals in den L-Zustand und Sperren der Bauelemente Q 52 die Signale auf der Leitung 52 für den adressierten Zeilen-Adreßdekodierer und auf der Leitung 54 für den adressierten Spalten-Adreßdekodierer im Η-Zustand sind. Bei allen anderen Zeilen-Adreßdekodierern und Spalten-Adreßdekodierern wird das Bauelement Q 54 gesperrt, und die Signale auf der Leitung 52 und 54 bleiben im L-Zustand. Kondensatoren C3 und C4 wirken als Rückkopplungskondensatoren, welche die Gate-Spannung der Bauelemente Q 51 bzw. Q 54 der angewählten Dekodierer anheben.

Das Signal auf den Leitungen 52 und 54 der 31 nichtadressierten Dekodierer für die Zeilen und der 31 nichtadressierten Dekodierer für die Spalten ist in den Fig.2e bzw. 2g dargestellt, und die äquivalenten Signale für die eine adressierte Zeile und die eine adressierte Spalte sind in den F i g. 2f bzw. 2h gezeigt.

Im folgenden ist auf F i g. 9 der Zeichnung Bezug genommen, in der der Lese/Schreib-Generator gezeigt ist. Ein TTL-Lese/Schreib-Signal kann am Anschluß 60 im Η-Zustand zur Darstellung eines Schreibbefehls und im L-Zustand zur Darstellung eines Lesebefehls anstehen. Die TTL-Kompatibilität wird durch die Bezugsspannung der Bezugsschal lung gemäß Fig. 5 hergestellt, die an ein Bauelement Q60 angelegt wird. Das Bauelement Q60 bestimmt den Leitungspunkt für das Bauelement Q 61. Vor dem Zeitpunkt fi befindet sich das Chip-Auswahlsignal am Anschluß 28 im L-Zustand, und das CS'-Signal am Anschluß 36 hat den H-Zustand. Demgemäß wird das Ausgangssignal des Lese/Schreib-Generators am Anschluß 62 auf dem L-Zustand festgehalten. Zum Zeitpunkt t\ wechselt das Chip-Auswahlsignal in den Η-Zustand über, wodurch das Bauelement Q60 leitend gemacht wird. Gleichzeitig wechselt das /?E1-Signal am Anschluß 32 in den L-Zustand über, wodurch das Bauelement Q63 eingeschaltet wird. Daher kommt die Gate-Elektrode des Bauelements Q61 in den Η-Zustand, wobei der Kondensator C5 die Gate-Spannungsänderung an der Gate-Elektrode des Bauelements ζ>6ί beschleunigt. Selbstverständlich sperrt zu diesem Zeitpunkt ebs Bauelement ζ>64, so daß das Lese/Schreib-Signal am Anschluß 60 zur Gate-Elektrode des Bauelements Q65 gekoppelt wird. Daher wird zum Zeitpunkt ti das Bauelement <?65 eingeschaltet, wenn ein Schreibsignal

ίο am Anschluß 60 ansteht, und bleibt ausgeschaltet, wenn ein Lesesignal am Anschluß 60 ansteht. Auch wenn das Bauelement ζ)65 eingeschaltet ist, ist das Bauelement 62 leitend und hat eine niedrigere Impedanz als das Bauelement Q 65, so daß das Ausgangssignal am Anschluß 62 bis zum Zeitpunkt f2 im wesentlichen im L-Zustand bleibt. Zu diesem Zeitpunkt wechselt die Spannung am Anschluß 36, d. h. das CS'-Signal, in den L-Zustand über. Wenn das Bauelement ζ) 65 eingeschaltet ist, erreicht die Spannung am Anschluß 62 den

2n Η-Zustand, während im ausgeschalteten Zustand des Bauelements ζ>65 die Spannung am Anschluß 62 im L-Zustand bleibt, und zwar aufgrund der Kapazitäten der Leitungen, einschließlich der Kapazität des Kondensators C6. Der Kondensator C6 trägt einerseits zur Kapazität des Anschlusses 62 bei, um den Anschluß bei Anstehen eines Lesesignals im L-Zustand zu halten, und andererseits verstärkt er die Ansteuerung der Gate-Eiektrode des Bauelements ζ>35 durch Spannungsrückkopplung zur Änderung des Zustandes am Anschluß 62

so in den Η-Zustand, wenn ein Schreibsignal ansteht. Selbstverständlich wird das Lese/Schreib-Signal vom Anschluß 60 über das Bauelement <?66 an die Gate-Elektrode des Bauelements 65 angekoppelt, und das Bauelement Q 66 wird über die Verbindung mit dem VDZ>-Anschluß 26 leitend gehalten, ausgenommen dann, wenn der Kondensator C6 die Gate-Elektrode des Bauelements ζ) 65 über VDD treibt. Daher ergibt sich für das Ausgangssignal des Lese/Schreib-Generators am Anschluß 62 der in Fig. 2i dargestellte Kurvenverlauf.

In Fig. 10 ist die erfindungsgemäße Ausbildung der Daten-Eingabeschaltung dargestellt. Sie entwickelt das Datenbit sowie dessen Komplementärwert in Abhängigkeit von einem einzigen TTL-Dateneingangsbit (z. B.

dem Ein-Bit-Eingangssignal für den 1024 χ 1-Bit-Speicher). Bauelemente ζ»70, Q71, Q72 und <?73 sind in Form eines Flipflop geschaltet, wobei ein Kondensator C10 die Gate-Elektrode des Bauelements Q 72 mit dem VSS-Anschluß 20 koppelt. Hierdurch wird das Flipflop mit der Sperrung des Bauelements Q 72 nach anfänglicher Ansteuerung in einen Zustand gesetzt, sofern nicht der Vorzugszustand von dem Zustand des TTL-Dateneingangs übersteuert wird. Die Bauelemente Q70 und ζ) 71 werden von dem mit dem VD/>Anschluß 26 verbundenen Bauelement Q74 eingeschaltet, also leitend gehalten. Das TTL-Dateneingangssignal wird an den Anschluß 70 angelegt, wobei die Anpassung für die TTL-Pegel durch die Verbindung der Gate-Elektrode des Bauelements <?75 mit dem Anschluß 35 (die

bo Bezugsspannung des ersten Bezugsspannungsgenerators gemäß Fig.5) erfolgt. Vor dem Zeitpunkt t\ befindet sich das Chip-Auswahlsignal am Anschluß 28 im L-Zustand, so daß dem Flipflop keine Energie zugeführt wird. Demgemäß sind die Bauelemente Q76 und Q77 gesperrt. Gleichzeitig befindet sich das RUcksetzsignal an den Anschlüssen 30 im H-Zustand, wodurch die Bauelemente <?78 und Q 79 durchgeschaltet und die Leitungen 72 und 74 auf VREF vorgeladen

werden. Zum Zeitpunkt t\ wechselt das Chip-Auswahlsignal in den Η-Zustand und führt dadurch dem Flipflop Leistung zu; das Rücksetzsignal v.-echselt in den L-Zustand und schaltet dadurch die Bauelemente <?78 und Q 79 ab. Wenn das Dateneingangssignal am ·-. Anschluß 70 den L-Zustand darstellt, so wird das Flipflop in einen Zustand gesetzt, bei dem die Leitung 76a den L-Zustand und die Leitung 78a den H-Zustand hat, wodurch die Bauelemente Q 76 und ζ>80 durchgesteuert und das Bauelement Q 77 sowie das Bauelement in (?81 gesperrt werden. Demgemäß erreicht das Ausgangssignal am Anschluß 76 den L-Zustand, und das Ausgangssignal am Anschluß 78 kommt in den Η-Zustand. Wenn sich andererseits das TTL-Dateneingangssignal am Anschluß 70 im Η-Zustand befindet, ιί wird das Flipflop so gesetzt, daß das Ausgangssignal am Anschluß 76 den Η-Zustand und das Ausgangssignal am Anschluß 78 den L-Zustand erreicht. Der Kondensator C12 dient zur Verstärkung der der Gate-Elektrode des Bauelements <?70 und des Bauelements ζ) 71 zugeführten Ansteuerleistung, wobei die Stufe des Chip-Auswahlsignals am Anschluß 28 zu den Gate-Elektroden durchgekoppelt wird (das Bauelement ζ>74 ist während der CS-Impulszeit im wesentlichen gesperrt). Demgemäß wird der Daten-Eingabepuffer durch das TTL-Dateneingangssignal zum Zeitpunkt t\ in Wirkung gesetzt und hat sich zum Zeitpunkt f2 derart stabilisiert, daß die an den Anschlüssen 76 und 78 entwickelten Signale das Daten-Eingangssignal und dessen Komplementärwert darstellen. in

Im folgenden wird erneut auf F i g. 8 Bezug genommen und die Kopplungseinrichtung zum Einkopp.ln der Daten in die adressierte Spalte beschrieben.

Das Ausgangssignal des Lese/Schreib-Generators am Anschluß 62 wird dem Anschluß 62 des Spalten-Adreß- 'Λ dekodierers zugeführt. Bei 31 der 32 Spalten-Adreßdekodierer wird die Leitung 50 auf den L-Zustand entladen. Demgemäß wird das Bauelement Q 90 in den 31 beteiligten Spalten-Adreßdekodierern gesperrt; dasselbe gilt für die Bauelemente <?91 und Q 92. Diese beiden Bauelemente sind mit den Anschlüssen 76 und 78 des Daten-Eingabepuffers (Fig. 10) verbunden, an denen das Daten-Eingangsbit und dessen Komplementärwert zur Verfügung stehen. Daher werden die an den Anschlüssen 76 und 78 der 31 Spalten-Adreßdekodierer anstehenden Signale nicht an die Anschlüsse 80 und 82 der Spaltendekodierer angekoppelt. Wenn ein TTL-Lesesignal am Anschluß 60 des Lese/Schreibgenerators gemäß F i g. 9 ansteht, befindet sich das Signal am Anschluß 62 im L-Zustand, wodurch der adressierte w Spalten-Dekodierer von den Gate-Elektroden der Bauelemente ζ>91 und ζ)96 entkoppelt wird, so daß die Signale an den Anschlüssen 76 und 78 nicht zu den Leitungen 80 und 82 durchgekoppelt werden. Wenn dagegen ein Schreibbefehl ansteht, ist das Signal auf der S5 Leitung 62 im Η-Zustand, und die Leitung 50 des einen Η-adressierten Dekodierers bleibt im H-Zustand. Demgemäß wird das Bauelement Q 90 leitend und schaltet die Bauelemente Q9i und Q92 durch. Diese beiden Bauelemente sind mit Anschlüssen 76 und 78 des t>o Daten-Eingangspuffers (F i g. 10) verbunden, an dem das Daten-Eingangsbit und dessen Komplementärwert zur Verfügung stehen. Daher werden die Signale an den Anschlüssen 76 und 78 der 31 restlichen Spalten-Adreßdekodierer nicht zu den Anschlüssen 80 und 82 der μ Spalten-Dekodierer durchgekoppelt. Wenn ein TTL-Lesesignal am Anschluß 60 des Lese/Schreib-Generators gemäß Fig.9 ansteht, befindet sich das Signal am Anschluß 62 im L-Zustand, wodurch der adressierte Spalten-Dekodierer wiederum von den Gate-Elektroden der Bauelemente Q 91 und Q 92 entkoppelt wird, so daß die Signale an den Anschlüssen 76 und 78 nicht zu den Leitungen 80 und 82 durchgekoppelt werden. Wenn jedoch ein Schreibbefehl ansteht, ist das Signal auf der Leitung 62 im H-Zustand, und die Leitung 50 des einen Η-adressierten Dekodierers bleibt im H-Zustand. Demgemäß wird das Bauelement Q 90 durchgesteuert und schaltet die Bauelemente Q91 und Q92 ein, wodurch die Signale an den Anschlüssen 76 und 78 direkt zu den Leitungen 80 und 82 durchgekoppelt werden. Daher wird die Kopplung in dem einen adressierten Spalten-Adreßdekodierer nur dann erreicht, wenn ein Schreibsignal anliegt. (Der Kondensator C13 dient als Rückkopplungselement zur Erhöhung der Gate-Spannung von Q 90 im angewählten Dekodierer, wobei das Bauelement Q140 die Rückkopplung von der Leitung 50 entkoppelt.)

Im folgenden wird erneut auf F i g. 1 eingegangen und die Funktionsweise der Speichermatrix in bezug auf die verschiedenen zuvor erläuterten Teilschaltungen beschrieben. Vor dem Zeitpunkt fi sind die Ausgangssignale an den Anschlüssen 52 aller Zeilen-Adreßdekodierer, welche die Signale für jede der Zeilen-Adressenleitungen (RALs)darstellen, im L-Zustand. In ähnlicher Weise befinden sich auch die Ausgangssignale aller Spalten-Adreßdekodierer auf der Leitung 54, welche die Spalten-Leseleitungen (CRLs) darstellen, im L-Zustand. Demgemäß sind die Bauelemente Q100 ebenso wie die Bauelemente Q 3 und Q 4 für jede der 1024 Speicherzellen gesperrt. Auch das Rücksetzsignal an den Anschlüssen 30 ist im H-Zustand, wodurch die Bauelemente Q102 (vier pro Spalte) leitend gemacht werden, um die Spalten-Zellenleiter auf VREF, die Spannung an den Anschlüssen 24, aufzuladen. Das Rücksetzsignal schaltet auch die Bauelemente Q104 zum Aufladen der Leitungen 81 auf VREF durch. Daher sind die ähnlich einem Flipflop aufgebauten Bauelemente Q106 gesperrt, wobei die Gate-, Source- und Drain-Zonen der Bauelemente auf derselben Spannung liegen.

Für jede Spalte werden die Bauelemente Q108 und QIlO durch Anlegen von VREFin deren Gate-Elektroden aufgesteuert. Da sich die Bauelemente Q112 im Sperrzustand befinden und die Bauelemente Q114 durch das Rücksetzsignal eingeschaltet sind, werden auch die Leitungen 82 und 84 auf VREFaufgeladen. Die Spannung auf den Leitungen 82 und 84 wird jedoch nicht zu den Daten-Ausgangsanschlüssen DO1 und DO 2 durchgekoppelt, da die Bauelemente Q116 aufgrund des L-Zustands des an ihre Gate-Elektroden angelegten Chip-Auswahlsignals im Sperrzustand gehalten werden.

Wie zuvor erwähnt, wird der Zustand jedei Speicherzelle von den Ladungspumpelementen CP1 und CP 2 für die Zellen aufrechterhalten. Zum Zeitpunki /ι v/echselt das Chip-Auswahlsignal am Anschluß 28 aul den H-Zustand, und das Rücksetzsignal am Anschluß 3( erhält den L-Zustand. Dadurch werden die Bauelemente Q102 und Q114 gesperrt und die Bauelemente QlIi eingeschaltet. Generell werden dadurch die verschiede nen Leitungen von Bezugsspannungen abgekoppelt, se daß die Leitungen ihren Zustand durch die auf ihner gespeicherten Ladungen erhalten. Zum Zeitpunkt t springt eine der Zeilen-Adressenleitungen RAL (di( adressierte Zeile) auf den H-Zustand und steuert di< Bauelemente Q3 und Q 4 für jede Speicherzelle diese Zeile durch. Demgemäß wird der Zustand jede

Speicherzelle dieser Leitung oder Zeile zur Spaltenleitung für die zugehörige Spalte durchgesteuert. Für die erste Zeile und die erste Spalte gilt also folgendes: Wenn die Zeilen-Adressenleitung RAL1 adressiert wurde, und demgemäß die Bauelemente Q 3 und Q 4 für diese zugehörige Zelle eingeschaltet wurde, und wenn der Zustand der Zelle so war, daß das Bauelement Q1 leitend war, so beginnt sich die Spalten-Zellenleitung CCL la sofort langsam auf VSS, die Spannung am Anschluß 20, zu entladen. Da <?2 sich unter dieser Bedingung im Sperrzustand befindet, so wird sich die Spalten-Zellenleitung CCLXb nicht wesentlich entladen. Auch zum Zeitpunkt fc wechselt eine der Spalten-Leseleitungen CRL (Anschluß 54 in F i g. 8) des adressierten Spalten-Adreßdekodierers in den H-Zustand und steuert die Bauelemente Q100 und Q112 für diese adressierte Spalte auf. Demgemäß erreicht die Spannung auf der Leitung 81 für die adressierte Spalte VSS, die Spannung am Anschluß 20. Daher wird das aus den beiden Bauelementen Q106 bestehende Flipflop für diese Spalte aktiviert und erkennt die geringe Differenzspannung zwischen den adressierten Spaltenleitern. Das Flipflop wirkt als Leseverstärker hoher Verstärkung und treibt die Spaltenleiter auf die vollen MOS-Logikpegel entsprechend der Zellenbedingung. Bei Betrieb neigt der Leseverstärker dazu, beide Spalten-Abtastleitungen zu entladen. Zu diesem Zweck werden relativ hochohmige Bauelemente QlOl, die ständig eingeschaltet bzw. leitend sind, mit jedem Spaltenleiter verbunden, um eine Ladungsquelle für die Spaltenleiter und insbesondere für den einen Spaltenleiter jeder Spalte zu bilden, der im Η-Zustand bleibt, was abhängig vom Zustand der adressierten Zelle der Spalte ist. Daher wird eines der Bauelemente Q108 und Q110 für diese Spalte eingeschaltet, ebenso wie das entsprechende Bauelement Q112 als Ergebnis des auf der Spalten-Leseleitung (CRL)anstehenden Signals. Die Leitungen 82 und 84 werden daher auf den L-Zustand entladen, der wiederum zu einem der Ausgänge DO1 und DO 2 über die vom Chip-Auswahlsignal am Anschluß 28 eingeschalteten Bauelemente Q116 durchgekoppelt wird. Daher wird der Zustand einer Einzelzelle innerhalb der adressierten Zeile durch Adressierung der diese Zelle enthaltenden Spalte zu den Leitungen 82 und 84 und über Bauelemente ζ) 116 zu den Ausgangsanschlüssen DO1 und DO 2 durchgekoppelt. Wenn, wie zuvor beschrieben, ein Schreibbefehl ansteht, wird einer der Spalten-Schreibleiter (CWL) für diese Spalte (Anschluß 80 oder Anschluß 82 des V-Adreßdekodierers gemäß F i g. 8) auf den H-Zustand gesetzt, wobei der andere der beiden Leiter auf den L-Zustand wechselt. Der Zustand dieser Leitungen wird selbstverständlich von dem TTL-Daten-Eingangsbit bestimmt, wie dies zuvor unter Bezugnahme auf den Daten-Eingabepuffer und die Spalten-Adreßdekodierer erläutert wurde. Wenn der Zustand der adressierten Zelle nicht mit dem Zustand der Spalten-Schreibleiter für die adressierte Spalte übereinstimmt, übersteuern die Spalten-Schreibleiter die Zelle und bewirken eine Zustandsänderung der Zelle, wodurch der Zustand so in die Zelle eingeschrieben wird, wie er von dem am Anschluß 70 des Daten-Eingabepuffers (Fig. 10) anstehenden TTLDaten-Eingangssignal bestimmt ist.

Wenn eine Leseoperation ausgeführt wird, bleibt die Ausgangsinformation an den Ausgangsanschlüssen DO 1 und DO 2 angenähert 20 Nanosekunden nach dem Zeitpunkt fc gültig und wird für wenige Millisekunden aufrechterhalten, wenn das Chip-Auswahlsignal auf dem Η-Zustand bleibt Daher kann das Chip-Auswahlsignal bei dem beschriebenen Ausfuhrungsbeispiel mit Sicherheit auf den L-Zustand bei einer Schreiboperation zum Zeitpunkt J₃, angenähert 50 Nanosekunden nach dem Zeitpunkt ii, zurückkehren, sofern die Information ausgelesen wurde und von der den Speicher benutzenden Anlage zurückgehalten wurde. Bei einer Schreiboperation muß ein zusätzlicher Schaltvorgang zumindest potentiell vorgesehen werden, was davon abhängt,

ob die Schreiboperation tatsächlich eine Änderung des Zustandes der adressierten Zelle bewirkt

Demgemäß ist die zum Schreiben und insbesondere zur Aufrechterhaltung der geschriebenen Information an den Ausgangsanschlüssen erforderliche Zeit angenähert 40 Nanosekunden. Daher kann das Ausgangssignal bei einer Leseoperation mit Sicherheit 50 Nanosekunden nach der Zeit t\ lesen, und das Chip-Auswahlsignal kann in den L-Zustand danach zurückgeführt werden, während bei einer Schreiboperation das Chip-Auswahlsignal auf dem Η-Zustand für angenähert 70 Nanosekunden gehalten werden sollte, bevor es auf den L-Zustand zum Zeitpunkt i₃ zurückgeführt wird. Selbstverständlich kann das Chip-Auswahlsignal im Η-Zustand für praktisch unbegrenzte Zeit gehalten werden, obwohl das Ausgangssignal nur für wenige Millisekunden bestehen bleibt, da die Speicherung der Ausgangsdaten durch auf den verschiedenen Leitungen gespeicherte Ladungen erfolgt.

Wenn das Chip-Auswahlsignal zum Zeitpunkt h nach einer Lese- oder Schreiboperation wieder auf den L-Zustand wechselt, erreicht das Rücksetzsignal den Η-Zustand. Dadurch werden die verschiedenen Schaltungen auf die Bedingungen zurückgesetzt, die vor dem Zeitpunkt t\ bestanden haben, wie dies zuvor beschrieben wurde. Insbesondere werden viele der Leitungen auf VREF aufgeladen, so daß genügend Zeit zur Verfügung stehen muß, bevor das Chip-Auswahlsignal wieder zur Einleitung einer nachfolgenden Lese- oder Schreiboperation in den Η-Zustand überführt wird. Bei dem beschriebenen Ausführungsbeispiel müssen etwa 100 Nanosekunden zwischen dem Zeitpunkt ti und dem Zeitpunkt ii der nächsten Lese- oder Schreiboperation zur Verfügung stehen, um die zum Zeitpunkt f₃ ausgelösten Änderungen abzuschließen.

Im folgenden wird auf F i g. 11 Bezug genommen, in der ein Blockschaltbild der Gesamtorganisation des beschriebenen Speichers gezeigt ist. Das Blockschaltbild zeigt in integrierter Form die Verbindung und das Zusammenwirken der verschiedenen zuvor beschriebenen Teilschaltungen zur Erzielung der angestrebten Funktionen. Bei der beschriebenen Anlage sind vorzugsweise alle zuvor beschriebenen und mit ihrem Bezugszeichen in F i g. 11 dargestellten Schaltungen auf einem einzigen Siliziumchip ausgebildet. Im Block-

schaltbild sind aus Gründen der Übersichtlichkeit die Betriebsspannungsanschlüsse nicht gezeigt. Die Signaleingänge zum Chip bestehen aus dem Chip-Auswahlsignal am Anschluß 28, einem Daten-Eingangssignal am Anschluß 70, einem Lese/Schreib-Befehlseingang am Anschluß 60, fünf Adressen-Datenbits an den Anschlüssen 48 (die Anschlüsse 48a bis 48e sind auch als Adressenbits AO bis A4 gekennzeichnet) und fünf Spalten-Adressenbits an den Anschlüssen 48/bis 48j(die auch als Adressenbits A 5 bis A 9 bezeichnet werden).

Das Daten-Eingangssignal am Anschluß 70 ist nur dann erforderlich, wenn ein Schreibbefehl gleichzeitig am Anschluß 60 ansteht. Die Ausgangssignale des Speichers erscheinen an den Ausgangsanschlüssen DO1 und

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DO 2, wie dies zuvor beschrieben wurde. Die generell mit dem Bezugszeichen 200 bezeichnete Speichermatrix ist die zuvor im Zusammenhang mit F i g. 1 beschriebene 32 χ 32-Speicherzellenmatrix. Jedes Bit der Fünf-Bit-Zeilen-Adresse wird an einen der fünf Zeilen-Adressenpuffer 202 angelegt In ähnlicher Weise werden die fünf verbleibenden Adressenbits an die fünf Spalten-Adressenpuffer 204 angelegt, von denen jeder den in F i g. 6 dargestellten Aufbau hat Die Ausgangssignale der fünf Zeilen-Adressenpuffer 202 und der fünf Spalten-Adressenpuffer 204 werden an die 32 Zeilen-Dekodierer 206 und die 32 Spalten-Dekodierer 208 angelegt, wobei die an jeden der Zeilen-Dekodierer und jeden der Spalten-Dekodierer angelegten Signale eine spezielle Kombination der fünf Adressenbits und deren Komplementärwerte sind, um die geeignete Adressierung einer Einzelzeile und einer Einzelspalte bei jeder Adrssseneingabe zu erreichen. Die Zeilen- und Spalten-Dekodierer haben die in den Schaltungen gemäß F i g. 7 und 8 dargestellte Konfiguration. Wie jedoch zu erkennen ist, wurde ein Teil der Schaltungen als leistungs- bzw. energiesparende Schaltung charakterisiert. Eine leistungssparende Schaltung wird für alle 32 Zeilen-Dekodierer verwendt und ist daher getrennt als Leistungssparschaltung 210 in Fig. 12 bezeichnet In ähnlicher Weise ist eine leistungssparende Schaltung 212 für die 32 Spaltendekodierer vorgesehen. Obwohl ein einziger Rücksetzgenerator gemäß F i g. 3 für den Gesamtspeicher verwendet werden könnte, sind bei der beschriebenen Anlage zwei derartige Generatoren vorgesehen, um einen extra Treiber zu bilden. Diese Generatoren sind in F i g. 11 mit 214 bezeichnet. In ähnlicher Weise sind zwei CS'-Generatoren 216 bei dem bevorzugten Ausführungsbeispiel vorgesehen. Ein Teil der Rücksetzgeneratorschaltung der in F i g. 3 angegebenen Konfiguration wirkt mit den Adressenpuffern zusammen, um die von diesem benötigte Leistung zu begrenzen. Daher ist in F i g. 11 dieser Schaltungsteil getrennt mit den Bezugszeichen 218 bezeichnet (die besondere Funktion der leistungssparenden Schaltungen 212 und 218 wird nachfolgend beschrieben). Ferner sind 32 Eingangstreiber und Ausgangsleseverstärker 220 vorgesehen. Die Eingangstreiber bestehen aus den Bauelementen Q 90, Q 91 und C? 92 jedes der Spalten-Adreßdekodierer (F i g. 8), und die Ausgangsleseverstärker bestehen aus den Bauelementen Q106 und QlOO jeder Spalte der Speichermatrix (Fig. 1). Die Eingangstreiber werden vom Lese/Schreib-Generator 222 aktiviert, dessen Schaltung in F i g. 10 gezeigt ist.

Es ist zu beachten, daß nach dem Blockschaltbild in F i g. 11 eine einzige leistungssparende Schaltung für jeden der 32 Zeilen-Dekodierer und eine ähnliche Schaltung für jeden der 32 Spalten-Dekodierer verwendet wird. Diese Schaltung besteht aus den Bauelementen ζ>51 und ζ)53 sowie dem Kondensator C3 (der durch Überlappung der Gate-Elektrode des Bauelements <? 51 mit einer der darunterliegenden Zonen dieses Bauelements gebildet sein kann). Die Funktionsweise einer Leistungssparschaltung ist wie folgt.

Zunächst wird die Leitung 50 von dem an das Bauelement Q45 (Fig. 7 und 8) angelegten Rücksetzsignal voraufgeladen. Nach dem Zeitpunkt t\ wechselt das Chip-Auswahlsignal am Anschluß 28 in den Η-Zustand. Unmittelbar nach dem Zeitpunkt fi, vor der Beendigung der Dekodierung, ist das CS'-Signal im Η-Zustand, und die Bauelemente Q 52 sind leitend. In ähnlicher Weise werden die Bauelemente <?50 von der an den Anschluß 38 angelegten Spannung leitend gehalten, so daß der Η-Zustand auf der Leitung 50 die Bauelemente Q 54 eingeschaltet hält. Demgemäß steuert das Bauelement 51 in jeder der leistungssparenden Schaltungen 32 Serienschaltungen von Bauelemcnten <?52 und <?54. Die Impedanzen der Bauelemente Q 52 und Q 54 sind so gewählt, daß sie angenähert gleich der Impedanz der Bauelemente Q5\ sind. Daher hat Q 51 eine hohe Impedanz im Vergleich zu der Parallelkombination von 32, aus Bauelementen Q 52 und Q 54 bestehenden Lasten, so daß der größte Teil des Spannungsabfalls am Bauelement Q 51 auftritt und der Energieverbrauch in den Dekodierern begrenzt ist Mit Fortsetzung der Dekodierung im Zeitintervall zwischen den Zeiten t\ und h wird die Leitung 50 in 31 der 32 Dekodterer aufgrund des leitenden Zustandes wenigstens eines der Bauelemente Q 40 bis Q 44 in diesen Dekodierem auf den L-Zustand gedrückt. Daher wird kurz vor dem Zeitpunkt h die Last am Bauelement Q 51 von der Parallelschaltung aus den 32 Serienkombinationen von Bauelementen Q 52 und Q 54 auf eine einzige derartige Serienkombination reduziert, wodurch sich eine beträchtliche Erhöhung der Spannung auf der Leitung 150 in jeder dieser leistungssparenden Schaltungen ergibt. Der Kondensator C3, der bei relativ niedriger Spannung an der Leitung 150 über das Bauelement Q 53 aufgeladen wurde, koppelt diese erhöhte Spannung zur Gate-Elektrode des Bauelements Q5i zurück. Da die Gate-Elektrode des Bauelements Q 53 jetzt auf niedrigerem Potential als die rückgekoppelte Spannung ist, wird das Bauelement Q 53 im wesentlichen gesperrt, und die Gate-Elektrode des Bauelements ζ>51 kann von dem Kondensator C3 auf eine Spannung wesentlich oberhalb der H-Zustands-Spannung gebracht werden. Zum Zeitpunkt f2 kommt die Spannung an der adressierten Zeilen-Adressenleitung 52 auf den Η-Zustand, wenn das CS'-Signal in den L-Zustand überwechselt. Der Kondensator C4 koppelt diesen Spannungsanstieg zur Gate-Elektrode des Bauelements (?54 durch, wodurch die Spannung an dieser Gate-Elektrode einen Pegel erreicht, der wesentlich über der H-Zustands-Spannung liegt, wobei das Bauelement ζ) 50 die Gate-Elektrode des Bauelements ζ) 54 von der Leitung 50 trennt. Daher werden beide Bauelemente <?51 und ζ) 54 durch die die H-Zustands-Spannung um mehr als die Schwellenspannung übersteigende Gate-Spannung in den leitenden Zustand gebracht, wodurch eine im wesentlichen direkte Kopplung der adressierten Zeilen-Adressen-Leitung mit dem Chip-Auswahlsignal am Anschluß 28 hervorgerufen wird.

Zum Zeitpunkt h kehrt das Chip-Auswahlsignal am Anschluß 28 in den L-Zustand zurück, da der Kondensator C3 die Gate-Spannung von ζ)51 unter VDD absenkt Gleichzeitig kehrt das CS'-Signal am Anschluß 36 in den Η-Zustand zurück, wodurch das Bauelement Q52 eingeschaltet wird. In ähnlicher Weise erreicht auch das Rücksetzsignal am Anschluß 30 den Η-Zustand, wodurch eine rasche Zunahme der Spannung auf der Leitung 50 in jedem Dekodierer bewirkt wird. Wegen der kapazitiven Kopplung zwischen der mit den Leitungen 50 verbundenen Zone der Bauelemente Q50 und deren mit dem Anschluß 38 verbundenen Gate-Elektroden nehmen die Gate-Spannungen in Abhängigkeit vom Spannungssprung an den 32 Leitungen 50 zu, wodurch wenigstens zeitweilig das Bauelement Q 52 leitend gemacht wird, so daß die volle Spannung auf der Leitung 50 an der Gate-Elektrode des Bauelements (?54 erscheinen und den Kondensator C4

und die Gate-Elektrode des Bauelements Q 54 aufladen kann. In diesem Zusammenhang ist zu beachten, daß das Bauelement Q7 beim zweiten Bezugsspannungsgenerator (Fig.5) eine erheblich größere Impedanz als das Bauelement Q6 hai, wobei die Spannung am Anschluß 38 um angenähert eine Schwellenspannung unterhalb der positiven Betriebsspannung am Anschluß 26 liegt. Daher wird das Bauelement Q 6 bei zeitweiliger Zunahme der Spannung am Anschluß 38 infolge Schaltung aller Leitungen 50 auf den Η-Zustand abgeschaltet, da seine Gate-Elektrode jetzt mit der auf dem niedrigsten Potential befindlichen Zone gekoppelt ist, und nur der leitende Zustand des Bauelements Q 7, das eine relativ hohe Impedanz hat, läßl die Spannung am Anschluß 38 von einem momentanen Pegel oberhalb der positiven Betriebsspannung auf den niedrigeren Pegel zurückkehren (auch wenn das Bauelement Q 52 in dem einzigen adressierten Zeilen-Dekodierer und dem einzigen adressierten Spalten-Dekodierer zum Zeitpunkt f2 gesperrt wird, wird die Rückkopplun^sspannung zur Gate-Elelitrode des Bauelements ζ)54 durch den Kondensator CA von der Leitung 50 unter Einfluß des Bauelements (?50 getrennt, da dessen Gate-Elektrode jetzt durch eine Spannung gekoppelt ist, die niedriger als diejenige der beiden Zonen ist). Daher ist die Stromaufnahme durch die Verwendung der einen leistungssparenden Schaltung für eine Vielzahl von Dekodierern begrenzt, wenn beide Bauelemente Q 52 und Q5A jedes Dekodierers durchgesteuert sind; außerdem wird ein volles H-Zustands-Signal an die adressierte Zeile als Folge davon angelegt, daß der Kondensator C3 den Schwellenwert des Bauelements (?51 übersteuert. Diese Spannungen werden im wesentlichen von der zugehörigen Schaltung aufgrund der Wirkung der Bauelemente (?50 und ζ) 53 entkoppelt bzw. getrennt.

In weitgehend ähnlicher Weise koppeln der Kondensator C12 und dai> Bauelement ζ) 74 im Daten-Eingangspuffer (F i g. 10) sine Spannung zu den Gate-Elektroden der Bauelemente ζ) 70 und Q 71, wenn das Chip-Auswahlsigna! am Anschluß 28 in den H-Zustand wechselt Diese Spannung übersteigt die H-Zustandsspannung plus dem Schwellenwert der Vorrichtungen (?70 und <?71, so daß eine weitere Ansteuerung für das Flipflop der Puffer geschaffen wird. Das Bauelement Q 74 entwickelt die Anfangsladung für den Kondensator C12 und führt die höhere Spannung vom Anschluß 26 ab, wenn das Chip-Auswahlsignal am Anschluß 28 in den Η-Zustand kommt.

In Fig.6 ist zu sehen, daß die TTL-Adressenpuffer nur dann aktivier! werden, wenn das Signal am Anschluß 34 (das auch mit den Buchstaben PS zur Kennzeichnung einer Leistungssparfunktion bezeichnet wird) und das Chip-Auswahlsignal am Anschluß 28 beide im Η-Zustand sind. Obwohl das Chip-Auswahlsignal vom Zeitpunkt fi bis zum Zeitpunkt fc im Η-Zustand ist, wobei die Zeitspanne je nach Anlegung bzw. Anwendung im Vergleich zum Zeitintervall zwischen den Zeitpunkten t\ und fe relativ lang sein kann, hält der leistungssparende Teil der Schaltung gemäß Fig.3 eine H-Zustands-Spannung am Anschluß 24 nur im Zeitintervall zwischen der Zeit U und der Zeit i2 aufrecht, wobei diese Spannung auf einem Pegel wesentlich über dem H-Zustands-Pege! gehalten wird, um den Schwellenwert der Bauelemente ζ>21 und ζ>24 in den Adressenpuffern zu übersteuern. Vor dem Zeitpunkt t\ ist das Chip-Auswahlsignal am Anschluß 28 auf dem L-Zustand (Fig.3), und daher ist das Bauelement Q 6 gesperrt und das Bauelement ζ) 10 leitend. Gleichzeitig befindet sich das CS'-Signal am Anschluß 36 im Η-Zustand und hält das Bauelement (?35 eingeschaltet. Letzteres hält das Bauelement (?36 gesperrt, und die Spannung am Anschluß 34 ist im Η-Zustand. Obwohl die Spannung aim Anschluß 34 vor dem Zeitpunkt t\ im Η-Zustand ist, ist das Chip-Auswahlsignal am Anschluß 28 nicht in diesem Zustand. Zum Zeitpunkt U wechselt das Chip-Auswahlsignal in den Η-Zustand, sperrt das Bauelement Q10 und hebt die Niederspannungsseite des Kondensators Cl in den Η-Zustand, wodurch sich am Anschluß 34 eine Spannung ergibt, welche die H-Zustandsspannung um mehr als die Schwellenspannung der Bauelemente ζ) 21 und Q 24 in den Adressenpuffern übersteigt.

Während der Zeit zwischen i| und h sind beide Bauelemente Q 37 und Q 35 leitend, wobei die Bauelemente Q35, die eine niedrigere Impedanz haben, das Bauelement 36 gesperrt halten. Zum Zeitpunkt /2 wechselt das CS'-Signal am Anschluß 36 in den L-Zustand, schaltet das Bauelement Q 35 aus und über das Bauelement 37 das Bauelement 36 ein, um den Anschluß 34 auf den L-Zustand zu bringen, wodurch die Adressenpuffer abgeschaltet werden. Es ist daher zu sehen, daß mit Hilfe dieser leistungssparenden Schaltung der Betrieb der Adressenpuffer auf das Zeitintervall zwischen den Zeitpunkten t\ und ?2 beschränkt ist, wodurch die Energieaufnahme in den Adressenpuffern begrenzt wird, obwohl eine hohe Treiberspannung erforderlichenfalls zur Verfügung steht.

Die zuvor beschriebene Speicheranordnung verwendet MOS-Bauelemente und macht vom Ladungspumpen zur Aufrechterhaltung des Speicherzustandes ohne Ladungserneuerung Gebrauch. Der Speicher umfaßt verschiedene, mit TTL-Schaltungen kompatible Teilschaltungen zum Puffern und zur Erzielung hoher Operationsgeschwindigkeiten des Speichers infolge der Erzeugung und Kopplung hoher Treibersignale zu den geeigneten Schaltungen. Die Verwendung einer Flipflopschaltung in den Adressenpuffern, den Datenpuffern und für den Leseverstärker gewährleistet hohe Betriebsgeschwindigkeiten bei der Ansteuerung der Schaltungen und eine rasche Überführung der Schaltungen in die von den Eingangssignalen bezeichneten Zustände. Leistungssparende Schaltungen, die mit verschiedenen anderen Schaltungen gekoppelt sind, begrenzen die in diesen Schaltungen aufgenommene Energie und schaffen trotzdem hohe Treiberspannungen zur Überwindung des Schwellenwerts von in Reihe in diesen Schaltungen liegenden Bauelementen, wobei zusätzliche Bauelemente zur Trennung der hohen Treiberspannungen von anderen Leitungen in der Schaltung vorgesehen sind. Die beschriebene Speichermatrix bedarf im Ergebnis keiner Ladungserneuerung und kann mit einem einzigen unkritisciien Taktsignal bis zur vollständigen Ausführung einer Lese- oder Schreiboperation betrieben werden.

Hierzu 6 Blatt Zeichnungen

Claims (3)

Patentansprüche:

1. MOS-Speicher mit in Zeilen und Spalten angeordneten MOS-Speicherzellen, deren Binärzustände zeilenweise über eine von dekodierten Zeilenadressen gesteuerte Zeilen-Kopplungseinrichtung zu Spaltenleiterpaaren durchkoppelbar sind, ferner mit einer die Binärzustände der Speicherzellen aufrechterhaltenden Ladungspumpeinrichtung, einer in Abhängigkeit von dekodierten Spaltenadressen gesteuerten Leseverstärkereinrichtung, die eine Differenzspannung an einem Spaltenleiterpaar feststellt und letzteres auf die Soll-Binärpegel entsprechend dem durch die Differenzspannung angegebenen Zustand treibt, ferner mit den Zeilen- und Spalten-Adreßdekodierern vorgeschalteten Adressen-Pufferschaltungen und einer Daten-Eingabeschaltung, die Ausgangssignale und deren Komplementärwerte entwickeln, dadurch gekennzeichnet, daß die Adressen-Pufferschaltungen (202, 204; Fig.6) und die Dateneingabeschaltung (Fig. 10) eine mit einem ersten Zeitgabesignal (CS) getaktete Flipflopschaltung aufweisen, in Abhängigkeit von dem ersten Zeitgabesignal und über eine mit einer vorgegebenen Vorspannung beaufschlagte Schalteinrichtung (Q20 bzw. Q75) mit einem TTL-Signal als Adreßsignal bzw. Dateneingangssignal beaufschlagbar sind und daß ein von dem ersten Zeitgabesignal (CS) gesteuerter, ein zweites Zeitgabesignal (CS') zeitverzögert gegenüber dem ersten Zeitgabesignal entwickelnder Zeitgabe-Signalgenerator (216; F i g. 4) vorgesehen ist, dessen Ausgang (36) mit den Zeilen- und Spalten-Adreßdekodierern (206; Fig.8 und 208; Fig.9) derart verbunden ist, daß die Adressensignale bei Auftreten des ersten Zeitgabesignals (CS) dekodiert und die dekodierten Ausgangssignale bei Auftreten des zweiten Zeitgabesignals (CS') an die Zeilen-Kopplungseinrichtung (Q 3, Q 4) bzw. die Leseverstärker (Q 106, Q 100) angelegt werden.

2. Speicher nach Anspruch 1, dadurch gekennzeichnet, daß der Zeitgabe-Signalgenerator (216; Fig.4) an wenigstens eine Pufferschaltung (202) angeschaltet ist und eine Einrichtung Q 12, Q13) zum Dekodieren eines der kodierten Adresseneingangssignale sowie dessen Komplementärwert aufweist, wobei diese Dekodiereinrichtung langsamer arbeitet als die Zeilen- und Spalten-Adreßdekodierer (206,208; F ig. 12).

3. Speicher nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der Dateneingabeschaltung (Fig. 10) ein Lese/Schreib-Generator (222; Fig.9) zugeordnet ist, der mit dem Ausgang (36) des Zeitgabe-Signalgenerators (216; Fig.4) über den Spalten-Adreßdekodierer (208; Fig.8) mit jedem der Spaltenleiterpaare (CCLi) verbunden ist, über einen Eingang (60) ein TTL-Lese/Schreib-Signal (R/W) aufnimmt und das adressierte Spaltenleiterpaar in die Binärzustände treibt, die durch das Dateneingangssignal bei Auftreten des zweiten Zeitgabesignals (CS')vorgegeben sind, wobei in dem das TTL-Signal aufnehmenden Eingang (60) ein MOS-Bauelement (Q 61) angeordnet ist, dessen Leitungspunkt von dem ersten Zeitgabesignal (CS) und der vorgegebenen Bezugsspannung (F i g. 5) steuerbar ist.

Die Erfindung bezieht sich auf einen MOS-Speicher mit in Zeilen und Spalten angeordneten MOS-Speicherzellen, deren Binärzustände zeilenweise über eine von dekodierten Zeilenadressen gesteuerte Zeilen-iCopplungseinrichtung zu Spaltenleiterpaaren durchkoppelbar sind, ferner mit einer die Binärzustände der Speicherzellen aufrechterhaltenden Ladungspumpeinrichtung, einer in Abhängigkeit von dekodierten Spaltenadressen gesteuerten Leseverstärkereinrichtung, die eine Differenzspannung an einem Spaltenleiterpaar feststellt und letzteres auf die Soll-Binärpegel entsprechend dem durch die Differenzspannung angegebenen Zustand treibt, ferner mit den Zeilen- und Spalten-Adreßdekodierern vorgeschalteten Adressen-Pufferschaltungen und einer Daten-Eingabeschaltung, die Ausgangssignale und deren Komplementärwerte entwickeln.

Aus »Control Engineering«, 1972, Heft 1, Seite 61 (Fig. 7) ist ein wortorganisierter Speicher in integrierter Schaltungstechnik bekannt, der eine Leseverstärkereinrichtung, Zeilen- und Spalten-Adreßdekodierer, diesen vorgeschaltete Adressen-Pufferschaltungen und eine Daten-Eingabeschaltung aufweist. Derartige dynamische MOS-Speicher haben gegenüber herkömmlichen Bipolarspeichern eine niedrige Leistungsaufnahme, eine relativ geringe Zellengröße und damit eine hohe Packungsdichte, bedürfen jedoch einer periodischen Regenerierung, die eine entsprechende Zugritfszeiterhöhung zur Folge hat.

In der gleichrangigen Stammanmeldung P 23 54 734.4-53 wird ein regenerationsfreier Halbleiterspeicher angegeben, der mit Hilfe einer besonderen Ladungspumpeinrichtung bei geringem physikalischen und herstellungsmäßigen Aufwand mit einer dynamischen Speichern vergleichbaren niedrigen Leistungsaufnahme auskommt.

Ferner ist aas »Computer Design«, Juli 1970, Seiten 71 bis 76 bekannt, von Adressen-Pufferschaltungen und einer Daten-Eingabeschaltung gelieferte direkte und komplementäre Signale bei der Adreßdekodierung zu verarbeiten.

Bekanntlich haben MOS-Speicher Betriebsspannungen und logische Pegel, die denen der bipolaren Techniken nicht gleichen. Sie können daher nicht direkt mit den logischen Schaltungen der Datenverarbeitung, die fast ausschließlich in TTL-Technik ausgeführt sind, zusammengeschaltet werden. Gemäß »Der Elektroniker«, Nr. 4, 1972, Seite 175-184, insbesondere S. 181 müssen erst Pegelumsetzer dazwischen geschaltet werden, welche die Zugriffszeiten und den Leistungsbedarf der Speichersysteme erhöhen.

In »Microelectronics«, April/Mai 1971, Seiten 33 bis 44 ist u. a. ein Pegelschieber als Schaltungsmodul zur Herstellung der TTL-Kompatibilität eines MOS-Speichers bekannt. Ein solcher Modul ist — ebenso wie es zur TTL-MOS-Anpassung bekannte Widerstände sind — für die bei MOS-Speichern übliche Herstellung in integrierter Schaltungstechnik relativ ungünstig. Die Erhöhung der Zugriffszeiten geht bei diesem bekannten Pegelumsetzer darauf zurück, daß im Eingangskreis zwischen dem Eingangsanschluß und Erde ein Widerstand von wenigstens 100 Ohm liegt.

Der Erfindung liegt die Aufgabe zugrunde, den MOS-Speicher der eingangs angegebenen Art so zu verbessern, daß er bei Erhaltung der sehr kurzen Zugriffszeiten und niedriger Leistungsaufnahme TTL-kompatibel ist und zum Betrieb nur ein einziges externes Zeitgabesignal benötigt.