DE2946025C2 - - Google Patents

Description

Die Erfindung betrifft eine Ausgangsschaltung von der im Oberbegriff des Anspruchs 1 angegebenen Art. Eine solche Schaltung ist in DE-OS 28 03 811 in Fig. 3 dargestellt. Sie dient zur Anpassung von Logiksystemen, insbesondere um ein mit dem Eingangspegel von TTL-Schaltungen verträgliches Ausgangssignal von maximal z. B. 5 Volt Spannungspegel auch mit einer Schaltung erzeugen zu können, die mit einer Versorgungsspannung von mehr als 5 Volt, z. B. mit der üblichen Versorgungsspannung von 12 Volt betrieben wird. Die gewünschte Begrenzung des Ausgangssignalpegels wird mit der Schaltung dadurch erreicht, daß der dritte Transistor als variabler Widerstand betrieben wird, der immer eine gewünschte Potentialdifferenz zwischen der Versorgungsspannung und dem Ausgangspotential sicherstellt. Eine solche Schaltung kann in vorteilhafter Weise als integrierte Halbleiterschaltung ausgebildet werden und ermöglicht den Vorteil, daß keine unterschiedlichen Versorgungsspannungen von z. B. 12 Volt und 5 Volt, sondern nur eine einzige übliche Versorgungsspannung erforderlich sind.

Bei der bekannten Schaltung wird der vierte Transistor durch das invertierte Eingangssignal in Abhängigkeit von dessen Signalwechseln gesteuert und ist immer dann leitend, wenn das Eingangssignal Null ist. Die von dem vierten Transistor gesteuerte, vom dritten Transistor bewirkte Begrenzungswirkung für den Ausgangssignalpegel hängt somit ausschließlich vom Zustand des Eingangssignals und von den gewählten Eigenschaften der verwendeten Transistoren ab. Sollte z. B. durch Toleranzabweichungen der Transistoren die Begrenzungswirkung der Schaltung bei einem Ausgangspegel liegen, der etwas höher ist als der gewünschte Maximalwert, so ist die Schaltung nicht in der Lage, eine solche Abweichung selbsttätig zu korrigieren und trotzdem den ausgangsseitigen Sollpegel einzuhalten.

Ausgangsschaltungen ähnlicher Art sind auch aus US-PS 40 96 398 und IBM Technical Disclosure Bulletin, Vol. 16, No. 1, Juni 1973, S. 275, bekannt. Auch bei diesen Schaltungen ist der maximale Signalpegel des Ausgangssignals ausschließlich durch aus den Ausgang angeschlossene Klemmtransistoren und ein vom Eingangssignal gesteuertes Schaltelement begrenzt.

Der Erfindung liegt die Aufgabe zugrunde, eine Ausgangsschaltung der genannten Art so auszubilden, daß das Ausgangssignal zuverlässiger auf einen geforderten Absolutpegel begrenzt werden kann.

Die Lösung der Aufgabe ist im Anspruch 1 angegeben. Die Unteransprüche beziehen sich auf vorteilhafte weitere Ausgestaltungen der erfindungsgemäßen Lösung.

Durch die erfindungsgemäße Steuerung des vierten Transistors durch das ausgangsseitige Potential wird ein Rückkopplungseffekt erzielt, der gewährleistet, daß der Begrenzungseffekt immer dann und nur dann einsetzt, wenn das Ausgangssignal den vorgegebenen Maximalpegel übersteigen will. In zeitlicher Hinsicht ist für das Einsetzen des Begrenzungseffektes nicht der Signalwechsel des Eingangssignals, sondern der Anstieg des Ausgangssignalpegels maßgebend.

Im folgenden wird die Erfindung anhand von Ausführungsbeispielen unter Bezugnahme auf die Zeichnungen näher erläutert. Es zeigt

Fig. 1 das Schaltbild eines Ausgangsschaltkreises zur Anpassung an TTL-Pegel, der der herkömmlichen Bauweise von integrierten Schaltungen mit drei Spannungsversorgungen entspricht,

Fig. 2 ein Schaltbild einer ersten erfindungsgemäßen Ausführungsform,

Fig. 3 ein Diagramm der Wellenform zur Illustration der Arbeitsweise des Schaltkreises von Fig. 2,

Fig. 4 das Schaltbild einer zweiten erfindungsgemäßen Ausführungsform des Ausgangsschaltkreises,

Fig. 5 ein Diagramm der Wellenform zur Illustration der Arbeitsweise des Schaltkreises von Fig. 4,

Fig. 6 bis 9 Schaltbilder einer dritten, vierten, fünften bzw. sechsten erfindungsgemäßen Ausführungsform.

In der folgenden Beschreibung sind die IGFET's angenommen als N-Kanal-MOS-Transistoren, die für das logische 1 einen hohen Pegel und für das logische 0 einen niedrigen Pegel vorsehen, aber die Beschreibung kann sich in ähnlicher Weise auf P-Kanal-MOS-Transistoren ohne Modifikation beziehen.

In Fig. 1 wird ein herkömmlicher Schaltkreis zur Gewährleistung der Verträglichkeit mit TTL-Pegel beschrieben. Die Gates der Transistoren Q₁ und Q₁, die in Reihe mit niedriger Ausgangsimpedanz (in totem pole manner) geschaltet sind, werden von einem Datenverstärker (nicht gezeigt) mit dem MOS-Pegel INPUT bzw. des echten bzw. komplementären Signal versorgt. Die Transistoren Q₁ und Q₂ werden auf- bzw. zugeschaltet in Abhängigkeit vom echten bzw. komplementären Signal. Der Drain des Transistors Q₁ wird mit der Versorgungsspannung V _CC versorgt, die 5 Volt beträgt. Angenommen, das Signal vom Datenverstärker liegt auf logischem hohen MOS-Pegel und das Signal INPUT auf tiefem logischen Pegel, dann wird der Transistor Q₁ aufgeschaltet und der Transistor Q₂ zugeschaltet, um einen logischen Hochpegel an der OUTPUT-Klemme zu erzeugen. In diesem Fall sind die physikalischen Eigenschaften des Transistors Q₁ so, daß er im ungesättigten Bereich arbeitet, um ein schnelleres Übergangsverhalten zu erlauben als im gesättigten Bereich. Als Folge benutzt ein integrierter Schaltkreis mit einer 12-Volt-Spannungsversorgung einen hohen logischen MOS-Pegel, der im allgemeinen der Pegel V _DD oder V _DD minus V _T (V _T ist der Schwellenwert des IGFET) ist, und erzeugt einen logischen hohen Pegel (den Pegel V _CC ) an der Ausgangsklemme. Unter Berücksichtigung der Spannungstoleranz (die im allgemeinen ±10% ist) erzeugt ein Ausgangsschaltkreis mit einer 5-Volt-Spannungsversorgung also den Ausgangsknotenpunkt mit einem Maximum des Ruhearbeitspunkts von 5,5 Volt. Im Falle, daß eine Last an den Ausgangsknotenpunkt angeschlossen ist, sinkt der Ausgangspegel in Abhängigkeit von der Impedanz der Last und der Leitfähigkeit des leitenden Transistors Q₁. Wenn die nur für den Ausgangsschaltkreis benutzte Spannungsquelle von 5 Volt durch eine andere Spannungsversorgung, die höher ist als die 5-Volt-Spannungsquelle, ersetzt wird, ist die Spannungsquelle für den Ausgangsschaltkreis gemeinsam mit einer anderen Spannungsquelle für den Ausgangsschaltkreis, d. h. mit der V _DD -Spannungsquelle. Folglich erscheint im statischen Zustand am Ausgangsknotenpunkt ein Spannungspegel, der gleich V _DD minus V _T ist. Angenommen der V _DD -Pegel sei 7 Volt mit einer Spannungstoleranz von ±10% und der Schwellenwert (V _T ) für den MOS-Transistor sei 1 Volt. Dann ist der maximale Ausgangspegel 6,7 Volt (7,7 minus 1,0). Dies ist kein Pegel, der mit dem TTL-Pegel verträglich ist. Die Schaltkreisanordnung von Fig. 1 gewährleistet also nicht einen hohen logischen Ausgangspegel bei solch einer erhöhten Versorgungsspannung.

Unter Bezugnahmne auf Fig. 2 und 3 soll nun eine erste erfindungsgemäße Ausführungsform beschrieben werden. In Fig. 2 sind die Transistoren Q₁ und Q₂ in Reihe geschaltet, um eine Schaltung zur Ausgangspegelkonversion mit niedriger Ausgangsimpedanz (totem pole type) zu bilden. Ein Transistor Q₃ ist vorgesehen, um den Drain des Transistors Q₁ wahlweise mit der Spannungsquelle (V _DD ) zu versorgen. Ein Transistor Q₄ empfängt an seinem Gate den Ausgangspegel, der sich am Ausgangsknotenpunkt OUTPUT ausbildet. Ein Transistor Q₅ empfängt an seinem Gate das Taktsignal Φ₂, um wahlweise den Knotenpunkt 1 zu laden. Die Transistoren Q₆ und Q₇ haben die zusätzliche Funktion, die beiden Transistoren Q₁ und Q₂ gleichzeitig zuzuschalten als Reaktion auf den hohen Pegel eines Taktsignals Φ₁, wodurch die Impedanz des Ausgangsknotenpunkts hoch gemacht wird. Im Schaltkreis von Fig. 2 arbeitet der Transistor Q₃ als variabler Widerstand, der durch den Pegel am Knotenpunkt 1 gesteuert wird, um so den Hochpegelwert am Ausgangsknotenpunkt OUTPUT zu steuern. Die Transistoren Q₄ und Q₅ reagieren auf den Ausgangsknotenpunkt OUTPUT so, daß sie den Pegel des Knotenpunktes 1 in der Weise eines Inverters steuern. Auf diese Weise begrenzen die Transistoren Q₃, Q₄ und Q₅ durch ihr Zusammenwirken den Wert des Hochpegels am Ausgangsknotenpunkt OUTPUT.

In Fig. 3 wird die Wirkungsweise des Schaltkreises beschrieben. In diesem Fall empfängt der Ausgangsschaltkreis ein echtes und ein komplementäres Signal INPUT bzw. von einem Datenverstärker (nicht gezeigt), um die Speicherzellen in einem Halbleiterspeicher (im folgenden als Speicher bezeichnet) auszulesen. Zum Zeitpunkt t₁ springt das Taktsignal Φ₁ von Hochpegel auf Tiefpegel, um die Transistoren Q₆ und Q₇ zuzuschalten, wodurch die Signale und INPUT für den Schaltkreis logisch gültig werden. Dann schaltet zum Zeitpunkt t₂ das Taktsignal Φ₂ vom Tiefpegel auf Hochpegel, um den Schaltkreis durch Leitendmachen des Transistors Q₅ zu aktivieren. Der Leittransistor Q₅ lädt den Knotenpunkt 1, um den Transistor Q₃ aufzuschalten. Zum Zeitpunkt t₃ steigt das komplementäre Signal auf den Hochpegel, während das echte Signal INPUT auf dem Tiefpegel bleibt. Diese Signalkonstellation schaltet den Transistor Q₁ auf und Q₂ zu.

Als Folge beginnt zum Zeitpunkt t₄ die Spannung am Ausgangsknotenpunkt OUTPUT zu steigen. Dann überschreitet der Pegel am Ausgangsknotenpunkt OUTPUT den Schwellenwert V _T , und der Transistor Q₄ beginnt allmählich leitend zu werden und dadurch den Pegel am Knotenpunkt 1 abzusenken. Wenn der Transistor Q₄ nicht existiert und der Pegel V _DD auf einen Wert höher als 5 Volt gesetzt wird, wird der Knotenpunkt 1 auf einen Pegel V _DD minus den Schwellenwert von V _T geladen und der Knotenpunkt 2 auf einem Pegel V _DD minus zweimal den Schwellenwert V _T gehalten. Andererseits wird in diesem Falle, wo der Pegel am Ausgangsknotenpunkt OUTPUT einfach mit dem Anwachsen des -Pegels anwächst bis er den Schwellenwert V _T des Transistors Q₄ überschreitet, der Transistor Q₄ leitfähig gemacht, um den Pegel am Knotenpunkt 1 zu senken. In diesem Falle ist aufgrund der physikalischen Eigenschaften von MOS-Transistoren klar, daß durch Auswahl eines speziellen Wertes des Leitfähigkeitsverhältnisses der Transistoren Q₄ zu Q₅ der Pegel am Knotenpunkt 1 auf einen gewünschten Wert gesetzt werden kann. Deshalb muß für den Pegel am Ausgangsknotenpunkt OUTPUT, der auf weniger als 5,5 Volt gesetzt sein soll, der Knotenpunkt 1 auf einem Pegel kleiner als 5,5 Volt plus den Schwellenwert V _T des Transistors Q₃ gehalten werden, ein Pegel, der einfach erreicht werden kann durch Auswahl eines geeigneten Werts für das Leitfähigkeitsverhältnis des Transistors Q₄ zu Q₅. Das ist möglich für jeden Wert von V _DD . Wie oben beschrieben, ist der erfindungsgemäße Schaltkreis in der Lage, die Verträglichkeit von Ausgangspegel und optischem Pegel festzuhalten. Es soll bemerkt werden, daß die Transistoren Q₆ und Q₇ nicht wesentlich für die Erfindung sind.

In den Fig. 4 und 5 wird eine zweite erfindungsgemäße Ausführungsform beschrieben. Die Schaltkreisanordnung der Transistoren Q₁ bis Q₇ ist die gleiche wie in der Ausführungsform von Fig. 2. Der Schaltkreis von Fig. 4 steuert das Gate des Transistors Q₅ mit Hilfe einer Bootstrap-Schaltung aus den Transistoren Q₈ bis Q₁₀ und dem Kondensator C _B . Außerdem enthält der Schaltkreis einen Transistor Q₁₂, dessen Gate mit dem Signal INPUT und dessen Drain mit dem Signal versorgt wird, und dessen Source mit Masse verbunden ist und einen Transistor Q₁₁, dessen Gate mit dem Signal und dessen Drain mit dem Signal INPUT versorgt wird, und dessen Source mit Masse verbunden ist. Die Transistoren Q₁₁ und Q₁₂ dienen zur Unterdrückung des Rauschens, das auf dem - und INPUT-Pegel auftaucht, so daß der Tiefpegel der Eingangssignale auf Massepegel gehalten wird.

Die Arbeitsweise des Schaltkreises von Fig. 4 wird in Fig. 5 dargestellt. Wenn das Signal Φ₁ auf dem Hochpegel liegt, sind die Transistoren Q₈, Q₆ und Q₇ leitend, und der Knotenpunkt 4 und die Eingangssignale und INPUT liegen im wesentlichen auf 0-Pegel. In der Folge fällt das Taktsignal Φ₁, das Taktsignal Φ₂ erreicht einen Hochpegel, und der Transistor Q₁₀ ist leitend, um den Knotenpunkt 4 auf einen Pegel von V _DD minus V _T zu laden und dadurch den Transistor Q₆ leitend zu machen. Dann steigt kurz nach dem Signal Φ₂ des Taktsignal Φ₃, um den Knotenpunkt 3 auf einen Pegel höher als den Pegel V _DD zu bringen, und der Transistor Q₅ wird leitend, um den Pegel V _DD am Knotenpunkt 1 aufzubauen. Zur gleichen Zeit beginnt der Transistor Q₃ leitend zu werden, so daß der Knotenpunkt 2 auf einen Pegel V _DD minus V _T gebracht wird. Auch wird das echte bzw. komplementäre Signal INPUT bzw. logisch gültig gemacht. Wenn das komplementäre Signal auf dem Hochpegel liegt, wird der Transistor Q₁ leitend, um ein Hochpegelausgangssignal am Ausgangsknotenpunkt OUTPUT zu produzieren, und der Pegel des Ausgangsknotenpunkts wird an das Gate des Transistors Q₄ zurückgeführt, um den Transistor Q₄ leitend zu machen. Als Folge wird die Gate-Spannung des Transistors Q₃ von V _DD heruntergesetzt auf einen Pegel, der durch das Leitfähigkeitsverhältnis der Transistoren Q₅ zu Q₄ bestimmt ist, um so eine Leitfähigkeit des Transistors Q₃ zu erzeugen. Als Folge wird der logische Hochpegel am Ausgangsknotenpunkt OUTPUT herabgesenkt auf einen Gleichgewichtswert, der durch die Leitfähigkeiten der Transistoren Q₄ und Q₅ bestimmt ist, um so einen Ausgangspegel zu erzeugen, der niedriger als der Pegel V _DD ist.

Die dritte, vierte, fünfte und sechste Ausführungsform der Erfindung wird unter Bezugnahme auf die Fig. 6 bis 9 beschrieben. Die dritte erfindungsgemäße Ausführungsform ist in Fig. 6 gezeigt, die die gleiche Anordnung wie Fig. 2 zeigt, mit dem Unterschied, daß die Source des Transistors Q₄ an Masse gelegt ist über den Transistor Q _4a , dessen Gate mit dem Signal Φ₃ versorgt wird, das von der Art, wie sie in Fig. 5 dargestellt wurde, sein kann. In der dargestellten Ausführungsform wird die Gate- Spannung des Transistors Q₃ durch das Leitfähigkeitsverhältnis der Transistoren Q₅, Q₄ und Q _4a bestimmt, und der Verhältnisspielraum kann wesentlich erhöht werden durch Einfügen des Transistors Q _4a . Die Ausführungsform von Fig. 6 hat deshalb den Vorteil, daß sie eine strenge Kontrolle der Struktur des Transistors Q₄ überflüssig macht.

Die vierte erfindungsgemäße Ausführungsform wird nun in Fig. 7 beschrieben, die den gleichen Vorteil bietet, wie Fig. 6, durch Verwendung der gleichen Schaltanordnung, mit der Ausnahme, daß das Gate des Transistors Q _4a statt mit dem Signal Φ₃ versorgt zu werden, direkt an den Knotenpunkt 1 angeschlossen wird.

In Fig. 8 wird die fünfte erfindungsgemäße Ausführungsform beschrieben, die für den Transistor Q _4a eine kleinere Leitfähigkeit als in Fig. 7 vorsieht, dadurch, daß das Gate des Transistors Q _4a an seinem eigenen Drain, nämlich an die Verbindung zwischen den Transistoren Q₄ und Q _4a , angeschlossen wird. Deshalb unterscheidet sich die Ausführungsform von Fig. 8 von der von Fig. 7 dadurch, daß die Gate- Spannungsversorgung des Transistors Q _4a um eine Stufe in der Höhe des Schwellenwertes verschoben wird, um so die Leitfähigkeit des Transistors herabzusetzen. Das Erzeugnis ist eine vergrößerte Freiheit für die Gestaltung eines integrierten Schaltkreises wie eines Speicherschaltkreises.

In Fig. 9 wird eine sechste erfindungsgemäße Ausführungsform dargestellt, in der die Source des Transistors Q₄ auf Masse gelegt wird über n Stufen von Transistoren Q _4-1a bis Q _4-na , die in Reihe geschaltet sind und jeder sein Gate und sein Drain miteinander verbunden haben. Diese Ausführungsform ist deshalb vorteilhaft, weil sie eine sehr geringe Leitfähigkeit schafft zwischen dem Knotenpunkt 1 und Masse, um so ein erhebliches Absenken der Gate-Spannung des Transistors Q₃ zu erreichen.

Wie oben beschrieben, ist der Vorteil der Erfindung dadurch bemerkenswert, daß sie, auch wenn der Pegel V _DD wesentlich höher als die spezielle Ausgangsspannung ist, in der Lage ist, einen hohen Ausgangspegel festzusetzen, der mit dem TTL-Pegel verträglich ist, durch geeignete Auswahl des Verhältnisses der Transistoren Q₄ und Q₅ wie auch der Größe des Transistors Q _4a . Ein praktischer Vorteil des Fortschrittes ist, daß ein integrierter Halbleiterschaltkreis, der herkömmlich mit drei Spannungsversorgungen betrieben wurde, mit zwei Spannungsversorgungen betrieben werden kann. Im Falle, das P-Kanal-Feldeffekttransistoren im Schaltkreis verwendet werden, ist es klar, daß ein Tiefpegel von negativem Wert als absoluter Wert des Ausgangssignals als Hochpegel behandelt wird.

Claims (8)

1. Ausgangsschaltung mit einem ersten und zweiten Feldeffekttransistor (Q₃, Q₁), die mit ihren Drain-Source-Wegen in Serie zwischen einem ersten Spannungspunkt (V _DD ) und einem Ausgangspunkt (OUTPUT) liegen, einem dritten Feldeffekttransistor (Q₂), dessen Drain-Source-Weg zwischen dem Ausgangspunkt und einem zweiten Spannungspunkt (GND), Steuereingänge (INPUT, ) zum Steuern des zweiten Transistors (Q₁) und dritten Transistors (Q₂) in komplementärer Weise, einem vierten Feldeffekttransistor (Q₅) zum Zuführen elektrischer Ladung zum Gate des ersten Transistors (Q₃), um diesen durchzuschalten, und einem fünften Feldeffekttransistor (Q₄), dessen Drain-Source-Weg zwischen das Gate (7) des ersten Transistors (Q₃) und dem zweiten Spannungspunkt (GND) geschaltet ist, dadurch gekennzeichnet, daß die Leitfähigkeit des fünften Feldeffekttransistors (Q₄) vom Potential am Ausgangspunkt (OUTPUT) gesteuert ist.

2. Schaltung nach Anspruch 1, gekennzeichnet durch eine durch ein Steuersignal (Φ₁) ansteuerbare Einrichtung (Q₆, Q₇) zum Sperren des zweiten und dritten Transistors (Q₁, Q₂) unabhängig vom Zustand der Steuereingänge (INPUT, ).

3. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Einschaltung des fünften Transistors (Q₄) zwischen das Gate (7) des ersten Transistors (Q₃) und den zweiten Spannungspunkt (GND) über den Drain- Source-Weg eines sechsten Feldeffekttransistors (Q _4a ) verläuft.

4. Schaltung nach Anspruch 3, dadurch gekennzeichnet, daß das Gate des sechsten Transistors (Q _4a ) mit dem Gate des ersten Transistors (Q₃) verbunden ist.

5. Schaltung nach Anspruch 3, dadurch gekennzeichnet, daß der sechste Transistor (Q _4a ) durch ein Taktsignal (Φ₃) gesteuert ist.

6. Schaltung nach Anspruch 3, dadurch gekennzeichnet, daß Gate und Drain des sechsten Transistors (Q _4a ) miteinander verbunden sind.

7. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Einschaltung des fünften Transistors (Q₄) zwischen das Gate (7) des ersten Transistors (Q₃) und den zweiten Spannungspunkt über eine Anzahl von als Dioden geschalteten, mit ihren Drain-Source-Wegen in Serie angeordneten Transistoren (Q _4-1a , Q _4-2a , Q _4-na ) verläuft.

8. Schaltung nach Anspruch 1, gekennzeichnet durch eine Einrichtung (Q₈, Q₉, Q₁₀, C _B , Φ₁, Φ₂, Φ₃) zum Anheben des Potentials am Gate des vierten Transistors (Q₅) über das Potential am ersten Spannungspunkt (V _DD ).