DE2657948B2

DE2657948B2 - Logikschaltung

Info

Publication number: DE2657948B2
Application number: DE2657948A
Authority: DE
Inventors: Yoshio Kodaira Adachi (Japan)
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1976-01-07
Filing date: 1976-12-21
Publication date: 1980-10-02
Also published as: DE2657948A1; DE2657948C3; JPS5284938A; US4100429A; CH620557A5

Description

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Die Erfindung bezieht sich auf eine Logikschaltung der im Oberbegriff des Patentanspruchs 1 beschriebenen Art

Bei Digitalschaltungen wird die logische Operation durch Ausnutzung der Kombinationen binärer Größen (z. B. eines hohen und eines niedrigen Pegels) ausgeführt Ist daher das dem Eingang der Logikschaltung zugeführte externe Eingangssignal eine analoge Größe, so muß der Pegel bzw. die Höhe des Eingangssignals durch einen Analog/Digitalwandler verarbeitet werden, der die analoge in eine binäre Größe umformt Das bedeutet daß π Eingängen nur 2" unterschiedliche Kombinationen von Signalpegeln zugeführt werden können. Es wurde bereits eine große Anzahl solcher Jo Schaltungen vorgeschlagen, mit denen mehrfache Pegel zur Verfügung gestellt werden können. Beispielsweise ist in der JP-OS 50-158 294 eine Mehrfachpegel-Spannungsschaltung für Flüssigkristallanzeigen beschrieben. Bei allen früheren Vorschlägen werden jedoch von einem einzelnen Eingang bzw. Eingangssignal nur zwei Pegel erhalten. Dies führt dazu, daß den η Eingängen nur 2" unterschiedliche Pegelkombinationen zugeführt werden können. Die bisher bekannten und vorgeschlagenen Schaltungen sind daher nachteilig, wenn die Anzahl der Anschlüsse oder Kontakte einer integrierten Halbleiterschaltung möglichst klein gehalten werden soll.

Wird das externe Ausgangssignal beispielsweise von einem mechanischen Schalter geliefert, so können leicht drei Zustände (ein Spannungsquellenpt^el, ein offener Pegel und ein Massepegel) realisiert werden. Es wird daher eine Eingangsschaltung benötigt, mit der die drei Pegel in ein logisches System eingeführt werden können.

Eine Schaltung der eingangs angeführten Gattung ist aus der US-PS 38 32 576 bekannt Bei der bekannten Schaltung sind ein bipolarer pnp-Transistor und ein p-Kanal-Isolierschicht-Feldeffekttransistor vorgesehen. Die bekannte Logikscnaltung hat den Nachteil, daß sie nicht schnell auf eine Änderung des Eingangssignals von negativer Spannung auf den unbestimmten Zustand anspricht, da die auf der Gatekapazität des Isolierschicht-Feldeffekttransistors gespeicherte negative Ladung nicht schnell genug vom Eingang entladen werden bo kann. Dies liegt an der hohen Impedanz des bipolaren Transistors bei der Änderung des Eingangssignals von negativer Spannung in den unbestimmten Zustand.

Der Erfindung liegt die Aufgabe zugrunde, eine Dreipegel-Eingangs-Logikschaltung zu schaffen, mit μ der drei logische Ausgangssignale geliefert werden können, die den drei übe einen einzigen Eingang zugeführten Eingangspegeln entsprechen. Die Schaltung soll auch auf den unbestimmten Zustand des Eingangssignals schnell ansprechen.

Diese Aufgabe wird bei der gattungsgemäßen Logikschaltung erfindungsgemäß durch die im kennzeichnenden Teil des Patentanspruchs 1 beschriebenen Maßnahmen gelöst

Bevorzugte Weiterbildungen und Ausgestaltungen der erfindungsgemäßen Logikschaltung sind Gegenstand der Patentansprüche 2 bis 8.

Anhand der in der Zeichnung dargestellten Ausführungsbeispiele wird die Erfindung näher erläutert. ES zeigt

F i g. 1 ein Ausführungsbeispiel der erfindungsgemäßen Logikschaltung,

F i g. 2 ein Zeitablaufdiagramm zur Erläuterung der Funktionsweise der Logikschaltung der F i g. 1,

Fig.3 ein Beispiel einer logischen Kombinationsschaltung,

Fig.4 ein Zeitablaufdiagramm zur Erläuterung der Funktionsweise der Schaltung der Fig.? -ind

F i g. 5 ein Beispiel eines Zwischenspeicher

F i g. 1 zeigt ein Ausführungsbeispiel einer erfindungsgemäßen Logikschaltung. Diese enthält eine als strichpunktierten rechteckigen Kasten dargestellte Einrichtung 1 zur Erzeugung eines externen Eingangssignals V/n mit drei Pegeln, in der ein mechanischer Schalter SW zwischen einer Speisespannung Vdd und Masse GND vorgesehen ist so daß in den Schaltstellungen des beweglichen Kontaktes an den festen Kontakten Si, S3 und S₂ der Pegel Vdd, der Massepegel GND bzw. der neutrale Pegel »OFFEN« erzeugt wird. Zwischen der Speisespannung Vdd und Masse GND sind ein Feldeffekttransistor mit isoliertem Gate (im folgenden kurz als FET bezeichnet) Af 1, der beim Einlaufen eines ersten Taktimpulssignals Φι, und ein FET Af₂ in Reihe geschaltet dessen Kanal den gleichen Leitfähigkeitstyp hat wie der des FET Afi und beim Einlaufen eines zweiten Taktimpulssignals Φ₂ eingeschaltet wird. Die beiden Taktimpulssignale Φ\ und Φ₂ sind gegeneinander phasenverschoben (F i g. 2). Das extern^ Eingangssignal V_m wird dem Verbindungspunkt £der FETs Λίι und Ai₂ zugeführt An den Verbindungspunkt E sind zwei Zwischenspeicher 2 und 3 angeschlossen, die synchron zu den Taktimpulssignalen Φι und Φι speichern. Der Zwischenspeicher 2 (3) besieht aus drei Umkehrstufen L\, Li und Zj (L\, L'2 und L'3), einem FET A/3 (Af₃), der beim Einlaufen des Taktimpulses Φι (Φ₂) leitend wird, und einem FET M₄ (M\), der beim Einlaufen eines Taktimpulses Φι (Φ₂) leitend wird, dessen Phase entgegengesetzt ist der des Taktimpulses Φ<(Φ2).

Der Zwischenspeicher arbeitet folgendermaßen:

Beim Einlaufen des Taktimpulses Φ\ (Φ₂) wird das Ausgangssignal der Umkehrstufe L₃ (L₃) unterbrochen, so daß das Eingangssignal direkt als Eingangssignal durch die Umkehrstufen L\ (L'\) und L₂ (L ₂) entnommen wird. Beim Einlaufen des Taktimpulses ¥\ (Φ2) wird das Ausgangssignal der als Eingangsgatter dienenden Umkehrstufe L\ (L']) unterbrochen, so daß der Inhalt des Speichers gehalten wird.

Die Zwischenspeicher 2 und 3 sind so ausgebildet daß sie ein Ausgangssignal Q\ bzw. Q₁ mit je zv-ei Pegeln liefern. Aus der folgenden Beschreibung wird deutlich, wie das Ziel der Erfindung erreicht wird.

Fig. 2 zeigt ein Zeitadaufdiagramm zur Erläuterung der Schaltung der Fig. 1. Die Arbeitsweise der Logikschaltung wird anhand der F i g. 1 und 2 erläutert. Im folgenden sei angenommen, daß der Pegel Vm> der

Spannungsquelle »1« und der Massepegel GND »0« ist (in der gesamten Beschreibung wird auf die positive Logik Bezug genommen). Es sei weiter angenommen, daß die Pegel GND, V₀₀ und OFFEN des Eingangssignals Vi_n zugeführt werden, indem der Schalter SW in der oben erwähnten und aus dem Zeitablaufdiagramm der F i g. 1 ersichtlichen Reihenfolge umgeschaltet ist, daß die Taktimpulse Φ\ und Φ₂ derart zugeführt werden, daß die Impulse des Signals Φ\ niemals gleichzeitig mit denen des Signals Φ₂ auftreten, und daß die Impedanzen der FETs M\ und M₂ so hoch sind, daß sie den Pegel des zugeführten Eingangssignals V/„ nicht beeinflussen.

(1) Wenn V_1n auf dem Pegel GND liegt, erscheint am Punkt Eder Pegel »0«, und zwar unabhängig davon, ob der Taktimpuls Φ\ oder Φ₂ anliegt oder nicht, weil die Impedanzen der FETs /V/| und M₂ sehr hoch sind. Demzufolge sind die Ausgangssignale Q\ und Q₂ der 7iyicrhpncn£Jnh£r O ιιηΗ 3 beide »0«.

(2) Wenn das Eingangssignal V/„ auf dem Spannungsquellenpotential Vod liegt, hat das Einlaufen des Taktimpulses Φ\ oder Φ₂ ebenfalls keinen Einfluß auf den Pegel des Eingangssignals V_1n. Demzufolge erscheint am Punkt E der Pegel »1«, so daß an den Ausgängen Q₁ und Q₂ der Zwischenspeicher 2 und 3 auch der Pegel »1« abgegeben wird.

(3) Wenn das Eingangssignal V_in auf dem Pegel OFFEN liegt, zeigt die erfindungsgemäße Logikschaltung eine besonders beachtenswerte Eigenschaft. In diesem Fall wird nämlich die Arbeitsweise des FET M\ oder Mi für die Ausgangssignale der Logikschaltung bestimmend. Das heißt, am Punkt £ tritt der Pegel »1« auf, wenn der Taktimpuls Φι dem Gatter des FET Mi zugeführt wird. Dagegen erscheint am Punkt E der Pegel »0«, wenn dem Gatter des FET Mi der Taktimpuls Φι zugeführt wird. Infolge der Wirkung der Zwischenspeicher 2 und 3 erscheint der Pegel »t« am Ausgang Q₁ des Zwischenspeichers 2, wenn der Taktimpuls Φ, zugeführt wird, während am Ausgang Q₂ des Zwischenspeichers 3 beim Anlegen des Taktimpulses Φι der Pegel »0« auftritt.

Danach können mit Hilfe der erfindungsgemäßen Schaltung drei unterschiedliche Kombinationen von Ausgangssignalen Q, und Q₂ erzeugt werden, die den drei Pegeln des Eingangssignals entsprechen.

F i g. 3 zeigt ein Ausführungsbeispiel einer Schaltung zur Erzeugung dreier Ausgangssignale durch logische Kombination der drei Kombinationen. Die logische Kombinationsschaltung der Fig.3 besteht aus einem exklusiven ODER-Gatter L₄, dessen beiden Eingängen die Ausgangssignale Q\ und Q₂ der Zwischenspeicher zugeführt werden, einem UND-Gatter Ls, dessen beiden Eingängen die Ausgangssignale Qi und Q₂ zugeführt werden, und einem NOR-Gatter L₆, dessen beiden Eingängen die Ausgangssignale des exklusiven ODER-Gatters L₄ und des UND-Gatters L₅ zugeführt werden. Die Ausgangssignale der Logikschaltungen L₄, L₆ und L₅ werden als die drei Ausgangssignale A, B und C verwendet

F i g. 4 zeigt ein Zeitablaufdiagramm zur Erläuterung der Arbeiteweise der Schaltung der F i g. 3. Danach ist, wenn das externe Eingangssignal V_m auf dem Massepegel GND liegt, nur der Ausgang B des NOR-Gatters L, auf dem Pegel »1«, während die Ausgänge A und C der Gatter L₄ und L₅ auf »0« liegen. Wenn das externe Eingangssignal V,„aufdem Pegel V₀₀ liegt, liegt nur der Ausgang C des UND-Gatters L₅ auf »1«, während die anderen Ausgänge A und Bauf »0« liegen.
Wenn das externe Eingangssignal V,„ auf dem Pegel

ί OFFEN liegt, hat das Ausgangssignal A des exklusiven ODER-Gatters U den Wert »I«, während die anderen Ausgänge ßund Cauf »0« liegen.

Mit Hilfe der erfindungsgemäßen Logikschaltung können also drei unterschiedliche digitale Signale

in erzeugt werden, und zwar mittels eines einzigen Einganges, so daß drei Zustände durch den einzigen Eingang gesteuert werden können. Das bedeutet, daß mit η Eingangsanschlüssen 3" unterschiedliche Ausgangssignale erzeugt und somit, bei Anwendung der

Ii Erfindung bei einer integrierten Schaltung, die Integrationsdichte erhöht werden kann, da im Vergleich mit herkömmlichen Schaltungsanordnungen, bei denen η Ρίησϋησ«» On untarcnhioHlinhf» AiicoannGcinnalp or7ounl

werden, die Anzahl der äußeren Anschlüsse oder

Anschlußleiter vermindert wird.

Die Erfindung ist keineswegs auf die vorstehend beschriebenen Ausführungsbeispiele beschränkt, sondern erlaubt eine große Anzahl von Variationen.

Beispielsweise sind die Zwischenspeicher 2 und 3

r> nicht auf die in Fig. 1 gezeigten Anordnungen beschrärtkt, sondern können durch eine beliebige Schaltung ersetzt werden, die die gleiche Funktion ausführt. Als derartiger Zwischenspeicher kann eine Sperr- oder Verriegelungsschaltung verwendet werden,

ω bei der der Inverter L₁ eine komplementäre Taktumkehrstufe ist, die gemäß Fig.5 au? p-Kanal-FETs M_p] und Mpi und n-Kanal-FETs M„\ und M„₂ besteht, die zwischen Spannungsquelle und Masse in Reihe geschaltet sind, wobei den FETs M_p\ und M_n2 gemeinsam das

ü Eingangssignal E und den FETs M_pi und M_n\ die Taktimpulse Φ~\ bzw. Φ, zugeführt werden und der Verbindungspunkt der FETs M_p2 und M_n ι als Ausgang dient. Die Umkehrstufe Li ist eine komplementäre Taktumkehrstufe mit dem gleichen Aufbau (M_pi, M_pA,

■»ο M_n 3 und M„t). Die Taktimpulse ΦΊ und Φ\ werden dem FET M„3 bzw. M_pt, zugeführt Diese Sperr- oder Verriegelungsschaltung hat, über die der Schaltung 2 oder 3 der Fig. 1 hinaus, den Vorteil, daß ihr Leistungsverbrauch geringer ist.

•»5 Bei den vorstehenden Ausführungsbeispielen wurde als Einrichtung zur Erzeugung des externen Eingangssignals mit drei Pegeln ein mechanischer Schalter verwendet, der jedoch durch eine beliebige Einrichtung mit gleicher Funktion ersetzt werden kann.

so Weiter ist die logische Kombinationsschaltung ur

Erzeugung dreier Ausgangssignale gemäß Fig.3 nur

ein Ausführungsbeispiel und kann durch eine beliebige äquivalente Schaltung ersetzt werden.

Bei den beschriebenen Ausführungsbeispielen wer-

den als Schalteinrichtungen FETs verwendet; ebenso können aber auch bipolare Transistoren als Schalteinrichtungen verwendet werden. Außerdem kann die Leitfähigkeit des Elemente mit der Polarität der Spannungsquelle (z. B. für eine negative Versorgungsspannung) geändert werden.

Die erfindungsgemäße Schaltung kann somit in weitem Maße als Eingangs-Logikschaltung zur Verarbeitung von drei Pegeln verwendet werden.

Hierzu 3 Blatt Zeichnungen

Claims

Patentansprüche;

1. Logikschaltung zur Verarbeitung eines die drei Zustände null, eins und unbestimmt aufweisenden s Eingangssignais, wobei an den Ausgängen der Logikschaltung drei unterschiedliche Kombinationen von zwei Ausgangssignalen erzeugt werden, die den drei Zuständen des am Eingang der Logikschaltung anstehenden Eingangssignals entsprechen, dadurch gekennzeichnet, daß eine erste (M\) und eine zweite steuerbare Schalteinrichtung (M₂) miteinander zwischen den Potentialen eins und null in Reihe geschaltet sind, daß an den Verbindungspunkt (E) der beiden Schalteinrichtungen der Eingang (VuJ angeschlossen ist, daß ein erster (2) und ein zweiter steuerbarer Speicher (3) zwischen den Verbindungspunkt und den beiden Ausgängen liegen, und daß eine Signalquelle zur Erzeugung zweier phasenverschobener Taktsignale (Φι, Φ2) zur Steuerung der ersten bzw. zweiten Schalteinrichtung und des ersten bzw. zweiten steuerbaren Speichers vorgesehen ist, wobei der am Verbindungspunkt anstehende Pegel im ersten steuerbaren Speicher während eines vorbestimmten Pegels des ersten Taktsignals und im zweiten steuerbaren Speicher während eines vorbestimmten Pegels des zweiten Taktsignals gespeichert wird.

2. Logikschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die steuerbaren Schalteinrich- χ tungen aus Isolierschicht-Feldeffekttransistoren (M\, Mi) bestehen, au deren Steuerelektroden eines der Taktsignale (Φ\, Φι) angesihlosse? ist

3. Logikschaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die £ 'eicher (2, 3) je js eine Reihenschaltung aus einer ersten Umkehrstufe (L]), einer dritten steuerbaren Schalteinrichtung (Mj) und einer zweiten Umkehrstufe (Lj) enthalten und daß die zweite Umkehrstufe durch eine dritte Umkehrstufe (Lj) und eine mit dieser in Reihe geschaltete vierte steuerbare Schalteinrichtung (Mj₁) auf ihren Eingang rückgekoppelt ist.

4. Logikschaltung nach Anspruch 3, dadurch gekennzeichnet, daß die dritte und vierte steuerbare Schalteinrichtung aus Isolierschicht-Feldeffekttransistoren (M₃, M) bestehen, daß das erst? Taktsignal (Φι) und das invertierte Taktsignal (Φ\) des ersten Taktsignals an die Steuerelektroden der dritten bzw. vierten steuerbaren Schalteinrichtung im ersten steuerbaren Speicher angeschlossen sind, und daß v> das zweite Taktsignal (Φ7) und das invertierte Signal (Φ~₂) des zweiten Taktsignals an die Steuerelektroden der dritten bzw. vierten steuerbaren Schalteinrichtung im zweiten steuerbaren Speicher angeschlossen sind.

5. Logikschaltung nach Anspruch 1 oder 3, dadurch gekennzeichnet, daß der erste Speicher (2) eine siebte (F i g. 5 — L₁), eine achte (5 — L₂) und eine neunte Umkehrstufe (5 — Lj) und der zweite Speicher (J) eine zehnte, eine elfte und eine zwölfte Umkehrstufe enthält, daß die siebte und achte Umkehrstufe miteinander in Reihe geschaltet und der Ausgang der achten Umkehrstufe als Ausgang des ersten Speichers abgegriffen und über die neunte Umkehrstufe zum Eingang der achten Umkehrstufe f>5 rückgekoppelt ist, und daß die zehnte und elfte Umkehrstufe miteinander in Reihe geschaltet sind und der Ausgang der elften Umkehrstufe als Ausgang des zweiten Speichers abgegriffen und über die zwölfte Umkehrstufe zum Eingang der elften Umkehrstufe rückgekoppelt ist

6, Logikschaltung nach Anspruch 5, dadurch gekennzeichnet, daß die siebte Umkehrstufe (5 — Li) eine Reihenschaltung aus einem ersten (Mp i) und einem zweiten FET (M_pi) mit p-Kanal und einem ersten (M_n 0und einem zweiten FET(M_n 2) mit η-Kanal besteht, die zwischen dem ersten (Vdu) und dem zweiten Pegel (GND) in Reihe geschaltet sind, daß der Verbindungspunkt der Gates des ersten p-Kanal- und des zweiten n-Kanal-FET mit dem Verbindungspunkt (E) der ersten (Mi) und der zweiten Schalteinrichtung (M₂) verbunden sind, daß der Ausgang der siebten Umkehrstufe am Verbindungspunkt der Drains des zweiten p-Kanal- und des ersten n-Kanal-FET abgegriffen ist, daß ein Taktimpulssignal (Φ\) mit einer der der Phase des ersten Taktimpulssignals entgegengesetzten Phase an das Gate des zweiten p-Kanal-FET und das erste Taktimpulssignal (Φι) dem Gate des ersten n-Kanal-FET zugeführt ist, daß die neunte Umkehrstufe (5 — L3) eine Reihenschaltung aus einem dritten (Mpj) und einem vierten p-Kanal-FET (Μ_ρ<) und einem dritten (M_a3) und einem vierten n-Kanal-FET (N„t) enthält, die zwischen erstem und zweiten Pegel in Reihe geschaltetjand, daß das Ausgangssignal der achten Umkehrstufe (5 — L₂) dem Verbindungspunkt der Gates des dritten p-Kanal- und des vierten n-Kanal-FET zugeführt ist daß das Ausgangssignal der neunten Umkehrstufe am Verbindungspunkt der Drains des vierten p-Kanal- und des dritten n-Kanal-FET abgegriffen ist daß das erste Taktimpulssignal dem Gate des vierten p-Kanal-FET und ein Taktimpulssignal mit der des ersten Taktimpulssignals entgegengesetzter Phase dem Gate des dritten n-Kanal-FET zugeführt ist, daß die zehnte Umkehrstufe eine Reihenschaltung aus einem fünften und einem sechsten p-Kana)-FET und einem fünften und einem sechsten n-Kar.al FtT enthält, die zwischen erstem und zweitem Pegel miteinander in Reihe geschaltet sind, daß der Verbindungspunkt der Gates des fünften p-Kanal- und des sechsten n-Kanal-FET mit dem Verbindungspunkt der ersten und zweiten Schalteinrichtung verbunden sind, daß das Ausgangssignal der zehnten Umkehrstufe am Verbindungspunkt der Drains des sechsten p-Kanal- und des fünften n-Kanal-FET abgegriffen ist, daß das zweite Taktimpulsiignal dem Gate des sechsten p-Kanal-FET und ein Taktsignal mit der des zweiten Taktimpulssignals entgegengesetzter Phase dem Gate des fünften n-Kanal-FET zugeführt ist, und daß die zwölfte Umkehrstufe eine Reihenschaltung aus einem siebten und einem achten p-Kanal-FET und einem siebten und achten n-Kanal-FET enthält, die zwischen erstem und zweitem Pegel miteinander in Reihe geschaltet sind, wobei das Ausgangssignal der elften Umkehrstufe dem Verbindungspunkt der Gates des siebten p-Kanal- und des achten n-Kanal-FET zugeführt ist, daß der Ausgang der zwölften Umkehrstufe am Verbindungspunkt der Drains des achten p-Kanal- und des siebten n-Kanal-FET abgegriffen ist, und daß der zweite Taktimpuls den Gates des achten p-Kanal-FET und ein Taktimpulssignal mit der des zweiten Taktimpulssignals entgegengesetzter Phase dem Gate des siebten n-Kanal-FET zugeführt ist.

7. Logikschaltung nach einem der vorstehenden

Ansprüche, dadurch gekennzeichnet, daß die Signalquelle aus einem mechanischen Schalter (Sw) besteht

8. Logikschaltung nach einem der Ansprüche 1, dadurch gekennzeichnet, daß die Ausgangssignale (Q\,Q2) des ersten und zweiten steuerbaren Speichers (2, 3) einer Kombinationsschaltung (L 4, L5, LS) zugeführt sind und in ihr drei Ausgangssignale (A, B, C) erzeugt werden, die die Potentiale null und eins annehmen, wobei jeweils das Potential eins an einem bestimmten Ausgang einem der drei Zustände des Eingangssignal zugeordnet ist.