DE69421491T2

DE69421491T2 - Mit Bipolar- und Feldeffekt-Transistoren implementierte integrierte Halbleiterschaltung mit einem stabilen Abfühlverstärker

Info

Publication number: DE69421491T2
Application number: DE69421491T
Authority: DE
Inventors: Hiroyuki Takahashi
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1993-09-29
Filing date: 1994-09-27
Publication date: 2000-03-23
Anticipated expiration: 2014-09-28
Also published as: JPH0798985A; KR0137711B1; US5577002A; EP0646929A2; EP0646929A3; US5550778A; EP0646929B1; KR950010063A; DE69421491D1

Description

Gebiet der Erfindung

Die vorliegende Erfindung betrifft eine integrierte Halbleiterschaltungsvorrichtung und insbesondere eine bi-MOS- Realisierung einer integrierten Halbleiterschaltungsvorrichtung, die einen stabilen Tastverstärker hat.

Beschreibung des Stands der Technik

Feldeffekttransistoren von integrierten Halbleiterschaltungsvorrichtungen sind miniaturisiert worden. Die miniaturisierten Feldeffekttransistoren können leicht durch eine zu große elektrische Feldstärke beschädigt werden. Eine integrierte Halbleiterschaltungsvorrichtung ist mit einem internen, spannungsabsenkenden Spannungsversorgungssystem ausgestattet, das verhindert, daß die miniaturisierten Transistoren beschädigt werden.
Ein typisches Beispiel für eine integrierte Halbleiterschaltungsvorrichtung, wie sie z. B. aus IEEE INTERNATIONAL SOLID-STATE CIRCUITS CONFERENCE, Vol. 35, 1992, New York, US, Seiten 212-286, bekannt ist, ist eine statische RAM- Halbleitervorrichtung (RAM = Random Access Memory = Speicher mit wahlfreiem Zugriff) und Teile der statischen RAM- Halbleitervorrichtung sind durch bipolar Schaltungen zum Beschleunigen der Zugriffsgeschwindigkeit ersetzt.
Fig. 1 erläutert einen wesentlichen Teil der statischen RAM-Halbleitervorrichtung des Stands der Technik und eine Tastverstärkereinheit 1 ist mit einer Niveauschiebeschaltung 2 verbunden. Obwohl statische Speicherzellen und Reihen- und Spaltenadressdecoder (nicht gezeigt) durch minia turisierte Feldeffekttransistoren, implementiert sind, werden Bipolartransistoren QB1, QB2, QB3 und QB4 als wesentliche Schaltungskomponenten der Tastverstärkereinheit 1 bzw. der Leseverstärkereinheit verwendet, da die Bipolartransistoren QB1 bis QB4 eine extrem kleine Potentialdifferenz erhöhen können, die durch die miniaturisierten Feldeffekttransistoren bei hoher Geschwindigkeit erzeugt werden.
Die Tastverstärkereinheit 1 ist unterteilt in eine Differenzverstärkerschaltung 1a, die elektrisch mit einem Bit- Leitungspaar verbunden ist, und einen kaskadierten Verstärker 1b, der mit einer Eingangsschaltung und einer Ausgangsschaltung (nicht gezeigt) gekoppelt ist. Lesedaten- Busleitungen RB und RBB verbinden die Differenzverstärkerschaltung 1a und die kaskadierte Verstärkerschaltung 1b. Die Bipolartransistoren QB1 und QB2 und ein n-Kanal- Schalttransistor Qn1 vom Anreicherungstyp bilden die Differenzverstärkerschaltung 1a. Die Kollektorknoten der Bipolartransistoren QB1 und QB2 sind jeweils mit den Lesedaten- Busleitungen RBB und RB gekoppelt und die Bit-Leitungen führen eine extrem kleine Potentialdifferenz den Basisknoten der Bipolartransistoren QB1 und QB2 zu. Der n-Kanal- Schalttransistor Qn1 vom Anreicherungstyp hat einen Drainzu-Source-Weg von dem gemeinsamen Emitterknoten der Bipolartransistoren QB1 und QB2 und einer internen Leitung VEM für negative Versorgungsspannung.
Die kaskadierte Verstärkerschaltung 1b hat zwei Serienkombinationen aus Widerständen R1/R2 und den Bipolartransistoren QB3/QB4, die zwischen einer Erde- bzw. Massespannungsleitung GND und den Lesedaten-Busleitungen RBB und RB ge koppelt sind, und eine Diode D1, die zwischen der Erdespannungsleitung GND und den Basisknoten der Bipolartransistoren QB3 und QB4 gekoppelt ist. Die Kollektorknoten der Bipolartransistoren QB3 und QB4 sind durch Ausgangsdatenleitungen SO bzw. SOB mit einer Eingangsschaltung bzw. einer Ausgangsschaltung (nicht gezeigt) gekoppelt.
Der Adressdecoder (nicht gezeigt) aktiviert die Tastverstärkereinheit 1 mit einem Auswahlsignal YA. Wie vorstehend beschrieben wurde, ist der Adressdecoder durch die Feldeffekttransistoren realisiert und bringt das Auswahlsignal YA in einen Spannungsbereich, der nachfolgend als "Decoderlogik-Bereich" bezeichnet wird. Andererseits ist der n-Kanal- Schalttransistor Qn1 vom Anreicherungstyp mit den Bipolartransistoren QB1 und QB2 verbunden und die Bipolartransistoren QB1 bis QB4 bringen die Ausgangsdatenleitungen SO und SOB in einen unterschiedlichen Spannungsbereich zu dem Decoderlogikbereich. Aus diesem Grund ändert die Niveauschiebeschaltung 2 das Auswahlsignal YA von dem Decoderlogikbereich in einen geeigneten Spannungsbereich für den n- Kanal-Schalttransistor QN1 vom Anreicherungstyp. Der Spannungsbereich für den n-Kanal-Schalttransistor Qn1 vom Anreicherungstyp wird nachfolgend als "Tastverstärker-Auswahlbereich" bezeichnet und das Auswahlsignal in dem Tastverstärker-Auswahlbereich wird mit YS bezeichnet.
Die Niveauschiebeschaltung 2 umfaßt einen komplementären Inverter, d. h. eine Serienschaltung aus einem p-Kanal- Schalttransistor Qp2 vom Anreicherungstyp und einem n- Kanal-Schalttransistor Qn3 vom Anreicherungstyp, die zwischen der Erdespannungsleitung GND und der internen Leitung VEM für negative Versorgungsspannung gekoppelt sind, und einen Inverter, d. h. eine Serienschaltung aus einem n- Kanal-Schalttransistor Qn4 und einem n-Kanal-Schalttransistor Qn5 vom Anreicherungstyp, die zwischen der internen Leitung VB für negative Spannungsversorgung und der internen Leitung VEEM für negative Spannungsversorgung gekoppelt sind.
Das Erdespannungsniveau GND und eine externe negative Versorgungsspannung VEE von -4,5 Volt werden von außerhalb der statischen RAM-Speichervorrichtung des Stands der Technik zugeführt und Versorgungsspannungsgeneratoren 3 und 4 erzeugen das interne, negative Versorgungsspannungsniveau VEEM und das interne, negative Versorgungsspannungsniveau VB aus der externen, negativen Versorgungsspannung VEE, wie in Fig. 2 gezeigt ist. In dem vorliegenden Beispiel wird das interne, negative Versorgungsspannungsniveau VEEM auf - 3,5 Volt geregelt bzw. eingestellt.
Nachfolgend wird eine Beschreibung des Schaltungsverhaltens der Niveauschiebeschaltung 2 und der Tastverstärkereinheit 1 gegeben. Unter der Annahme, daß der Adressdecoder das Auswahlsignal YA von dem hohen Niveau auf das niedrige Niveau ändert, schaltet der p-Kanal-Schalttransistor Qp2 vom Anreicherungstyp ein und der n-Kanal-Schalttransistor Qn3 vom Anreicherungstyp schaltet ab. Das Erdespannungsniveau wird dann der Gateelektrode des n-Kanal-Schalttransistors Qn4 vom Anreicherungstyp zugeführt und das niedrige Spannungsniveau VEEM wird direkt der Gateelektrode des n-Kanal- Schalttransistors Qn5 vom Anreicherungstyp zugeführt. Im Ergebnis schaltet der n-Kanal-Schalttransistor Qn4 vom Anreicherungstyp ein und der andere n-Kanal-Schalttransistor Qn5 vom Anreicherungstyp schaltet aus. Die interne, negati ve Versorgungsspannung VB wird dann der Gateelektrode des n-Kanal-Schalttransistors Qn1 vom Anreicherungstyp zugeführt.
Der n-Kanal-Schalttransistor Qn1 vom Anreicherungstyp schaltet ein und die Differenzverstärkerschaltung 1a wird aktiviert, damit sie eine Potentialdifferenz an dem Bit- Leitungspaar erhöhen kann. Der n-Kanal-Schalttransistor Qn1 vom Anreicherungstyp koppelt nämlich den gemeinsamen Emitterknoten der Bipolartransistoren QB1 und QB2 mit dem internen, negativen Versorgungsspannungsniveau VEEM und die Bipolartransistoren QB1 und QB2 erzeugen eine größere Potentialdifferenz an den Lesedaten-Busleitungen RB und RBB. Die Potentialdifferenz an den Lesedaten-Busleitungen RB und RBB macht die Emitter-Basis-Differenzspannung des bipolaren Transistors QB3 unterschiedlich zu der Emitter-Basis- Differenzspannung des Bipolartransistors QB4 und demzufolge ist eine Differenz zwischen dem Kollektorstrom des Bipolartransistors QB3 und dem Kollektorstrom des Bipolartransistors QB4 gegeben. Im Ergebnis wird eine große Potentialdifferenz zwischen den Ausgangsdatenleitungen SO und SOB erzeugt und die kleine Potentialdifferenz an dem Bit- Leitungspaar wird durch die Verstärkung zu den Ausgangsdatenleitungen SO und SOB übertragen.
Wenn das Auswahlsignal von dem niedrigen Niveau auf das hohe Niveau zurückkehrt, schaltet der p-Kanal-Schalttransistor Qp2 vom Anreicherungstyp aus und der n-Kanal- Schalttransistor Qn3 vom Anreicherungstyp schaltet ein. Die interne kommunikative Versorgungsspannung VEEM wird dann durch den n-Kanal-Schalttransistor Qn3 vom Anreicherungstyp der Gateelektrode des n-Kanal-Schalttransistors Qn4 vom Anreicherungstyp zugeführt und der n-Kanal-Schalttransistor Qn4 vorn Anreicherungstyp schaltet ab. Andererseits ermöglicht das Auswahlsignal YA mit hohem Niveau, daß der n- Kanal-Schalttransistor Qn5 vom Anreicherungstyp eingeschaltet wird, und die interne kommunikative Versorgungsspannung VEEM wird durch den n-Kanal-Schalttransistor Qn5 vom Anreicherungstyp der Gateelektrode des n-Kanal-Schalttransistors Qn1 vom Anreicherungstyp zugeführt. Im Ergebnis schaltet der n-Kanal-Schalttransistor Qn1 vom Anreicherungstyp ab und die Tastverstärkereinheit 1 beendet die Differenzverstärkung. Der Adressdecoder wählt eine andere Tastverstärkereinheit (nicht gezeigt) zum Ausgeben eines anderen Datenbits aus.
Ein Problem ist durch die Stabilität der Tastverstärkung gegeben und die Potentialdifferenz zwischen den Ausgangsdatenleitungen SO und SOB schwankt.

Überblick über die Erfindung

Es ist deshalb eine wichtige Aufgabe der vorliegenden Erfindung, eine integrierte Halbleiterschaltungsvorrichtung bereitzustellen, die eine stabile Tastverstärkereinheit hat.
Der vorliegende Erfinder überlegte sich das Problem des Stands der Technik und erkannte, daß der n-Kanal-Schalttransistor Qn1 vom Anreicherungstyp in der Nähe einer Grenze zwischen dem Sättigungsbereich und dem linearen Bereich eines Feldeffekttransistors arbeitete. Genauer gesehen waren, während die Tastverstärkereinheit 1 aktiviert wurde, der gemeinsame Emitterknoten und dementsprechend der Drainknoten des n-Kanal-Schalttransistor Qn1 vom Anreicherungstyp um das Dreifache der Schwellenspannung in Durchlaßrichtung entlang des pn-Übergangs, d. h., um ungefähr - 2,4 Volt, niedriger als die Massespannung. Die Sourcespannung betrug -3,5 Volt und die Drainspannung betrug -2,4 Volt. Nur 1 Volt war dann zwischen dem Sourceknoten und dem Drainknoten des n-Kanal-Schalttransistors vom Anreicherungstyp übrig.
Um diese Aufgabe zu lösen, schlägt die vorliegende Erfindung vor, die Spannungsdifferenz zwischen dem Sourceknoten und dem Drainknoten eines aktivierten Feldeffekttransistors anzuheben.
In Übereinstimmung mit der vorliegenden Erfindung wird eine integrierte Halbleiterschaltungsvorrichtung bereitgestellt, die aufweist:
a) eine erste Schaltung zum Erzeugen einer ersten Potentialdifferenz;
b) eine zweite Schaltung, die durch Feldeffekttransistoren implementiert ist und die auf ein erstes Signal reagiert, zum Ändern eines zweiten Signals zwischen einem ersten Spannungsniveau, das den minimalen Absolutwert hat, und einem zweiten Spannungsniveau;
c) eine Differenzverstärkerschaltung mit einem ersten Bipolartransistor und einem zweiten Bipolartransistor, die auf die erste Potentialdifferenz reagieren, zum Erzeugen einer zweiten Potentialdifferenz zwischen ihren Kollektorknoten; und
einen Feldeffekttransistor, der zwischen einem gemeinsamen Emitterknoten des ersten Bipolartransistors und des zweiten Bipolartransistors und einer ersten Versorgungsspannungsquelle gekoppelt ist, die ein drittes Spannungsniveau erzeugt, und der auf ein drittes Signal reagiert, zum Aktivieren des ersten Bipolartransistors und des zweiten Bipolartransistors; und
d) eine Niveauschiebeschaltung, die einen Inverter hat, der zwischen einer zweiten Versorgungsspannungsquelle, die ein viertes Spannungsniveau erzeugt, und der ersten Versorgungsspannungsquelle gekoppelt ist, und die auf das zweite Signal reagiert, zum Ändern des Spannungsniveaus des dritten Signals, wobei das erste Spannungsniveau und das dritte Spannungsniveau den minimalen Absolutwert und den maximalen Absolutwert derart haben, daß das zweite Spannungsniveau einen Absolutwert hat, der näher an dem dritten Spannungsniveau als das vierte Spannungsniveau ist.
Die erste Schaltung und die zweite Schaltung können ein Speicherzellenfeld und eine Adressdecodereinheit sein.

Kurzbeschreibung der Zeichnungen

Die Merkmale und Vorteile der integrierten Halbleiterschaltungsvorrichtung gemäß der vorliegenden Erfindung werden aus der nachfolgenden Beschreibung in Verbindung mit den beiliegenden Zeichnungen klarer verständlich, in denen:
Fig. 1 ein Schaltungsdiagramm ist, das die Tastverstärkereinheit zeigt, die mit der Niveauschiebeschaltung versehen ist, die in der statischen RAM-Halbleitervorrichtung realisiert ist;
Fig. 2 ein Blockdiagramm ist, das das Spannungsversorgungs system zeigt, das in der statischen RAM-Halbleitervorrichtung des Stands der Technik realisiert ist;
Fig. 3 ein Schaltungsdiagramm ist, das wesentliche Teile einer statischen RAM-Halbleitervorrichtung gemäß der vorliegenden Erfindung zeigt;
Fig. 4 ein Blockdiagramm ist, das ein Spannungsversorgungssystem zeigt, das in der statischen RAM-Halbleitervorrichtung realisiert ist;
Fig. 5 ein Graph ist, der Wellenverläufe an wesentlichen Knoten zeigt, die in der statischen RAM-Halbleitervorrichtung realisiert sind, im Vergleich mit den entsprechenden Wellenformen der statischen RAM- Vorrichtung des Stands der Technik;
Fig. 6 ein Schaltungsdiagramm ist, das eine Niveauschiebeschaltung zeigt, die in einer weiteren statischen RAM-Halbleitervorrichtung gemäß der vorliegenden Erfindung realisiert ist;
Fig. 7 ein Schaltungsdiagramm ist, das eine Niveauschiebeschaltung zeigt, die in noch einer weiteren statischen RAM-Halbleiterschaltungsvorrichtung gemäß der vorliegenden Erfindung realisiert ist;
Fig. 8 ein Blockdiagramm ist, das den Stromverbrauch der Komponenteneinheiten zeigt, die in einer statischen RAM-Vorrichtung realisiert sind.

Beschreibung der bevorzugten Ausführungsformen

Erste Ausführungsform

Gemäß Fig. 3 der Zeichnungen wird eine statische RAM- Speichervorrichtung, die die vorliegende Erfindung verkörpert, auf einem Halbleiterchip 31 hergestellt und sie umfaßt ein Speicherzellenfeld 32, das durch eine Vielzahl von statischen Speicherzellen implementiert ist, die in Reihen und Spalten angeordnet sind. Jede der Speicherzellen kann eine Flip-Flop-Schaltung mit einem Paar von Speicherknoten sein und ein Datenbit wird in der Form einer Potentialdifferenz zwischen den Speicherknoten gespeichert. Die statischen Speicherzellen sind durch kleine Kreise wiedergegeben.
Die vielzähligen Wortleitungen WL0 bis WLm sind jeweils mit den Reihen der statischen Speicherzellen verbunden und die Spalten der statischen Speicherzellen sind mit einer Vielzahl von Bit-Leitungspaaren DL0 bis DLn entsprechend verbunden. Wenn eine der Wortleitungen WL0 bis WLm erregt wird, werden die Bit-Leitungspaare DL0 bis DLn elektrisch mit den Paaren der Speicherknoten der zugeordneten Reihe der statischen Speicherzellen verbunden.
Eine Stromquelle 33 ist mit den Bit-Leitungspaaren DL0 bis DLn verbunden und lädt die Bit-Leitungspaare DL0 bis DLn auf und gleicht sie vor der Auswahl mit den Wortleitungen WL0 bis WLm aus. Die Stromquelle 33 bildet einen Teil der statischen RAM-Halbleitervorrichtung.
Die statische RAM-Halbleitervorrichtung umfaßt weiterhin ein Adressiersystem 34. Das Adressiersystem 34 hat eine Reihen- und Spaltenadressdecodereinheit 34a und eine Spal tenauswählereinheit 34b. Die Reihen- und Spaltenadressdecodereinheit 34a reagiert auf externe Adressbits, die eine Reihenadresse und eine Spaltenadresse angeben. Die Reihen- und Spaltenadressdecodereinheit 34a erregt die Wortleitungen WL0 bis WLm selektiv, die der Reihenadresse zugeordnet sind, und koppelt die digitalen Leitungspaare DL0 bis DLn mit der Tastverstärkereinheit 35 selektiv.
In dieser Hinsicht bilden die miniaturisierten Feldeffekttransistoren die statischen Speicherzellen, die Stromquelle 33 und das Adressiersystem 34.
Die Tastverstärkereinheit 35 bildet einen Teil der statischen RAM-Halbleitervorrichtung und umfaßt eine Vielzahl von Differenzverstärkerschaltungen 35a, die mit der Spaltenauswählereinheit 34b verbunden sind, Lesedaten-Busleitungen RB und RBB, die auf die Vielzahl von Differenzverstärkerschaltungen 35a aufgeteilt sind, und eine kaskadierte Verstärkerschaltung 35b, die zwischen den Lesedaten- Busleitungen RB und RBB und einer Ausleseschaltung 36 gekoppelt sind. Die Ausleseschaltung 36 ist in der statischen RAM-Halbleitervorrichtung realisiert und ist durch Schaltungen in Emitter gekoppelter Logik implementiert.
Die vielzähligen Tastverstärkerschaltungen 35a sind in der Schaltungskonfiguration ähnlich zueinander und jede Tastverstärkerschaltung 35a umfaßt Bipolartransistoren QB10 und QB11, die jeweilige Kollektorknoten haben, die mit den Datenbusleitungen KB und RBB gekoppelt sind, und einen n- Kanal-Schalttransistor Qn10 vom Anreicherungstyp der zwischen den gemeinsamen Emitterknoten der Bipolar-Transistoren QB10 und QB11 und einer Leitung VEE für negative Spannungsversorgung gekoppelt sind. Eine der Potentialdifferenzen an den Bit-Leitungspaaren DL0 bis DLn wird durch die Spaltenauswählereinheit 34b zu den Gateelektroden der Bipolar-Transistoren Q810 und QB11 übertragen, die in einer der Differenzverstärkerschaltungen 35a realisiert sind.
Die kaskadierte Verstärkerschaltung 35b hat zwei Serienkombinationen aus Widerständen R10 bzw. R11 und Bipolartransistoren QB12 bzw. QB13, die zwischen einer Erdespannungsleitung GND und den Auslesedatenbusleitungen RB und RBB gekoppelt sind, und eine Diode D10, die zwischen der Erdespannungsleitung GND und den Basisknoten der Bipolartransistoren QB12 und QB13 gekoppelt ist. Die Kollektorknoten SO und SOB der Bipolartransistoren QB12 und QB13 sind mit der Ausleseschaltung 36 verbunden und die Ausleseschaltung erzeugt ein Ausgangsdatensignal aus der Potentialdifferenz zwischen den Kollektorknoten SO und SOB der Bipolartransistoren QB12 und QB13. Das Ausgangsdatensignal wird von einem Datenanschluß 37 zu einem Bestimmungsort bzw. Ziel (nicht gezeigt) ausgegeben.
Die statische RAM-Halbleitervorrichtung umfaßt weiterhin eine Schreibschaltung 38, die zwischen dem Datenanschluß 37 und der Spaltenauswählereinheit 34b gekoppelt ist, und die Schreibschaltung 38 führt eine Potentialdifferenz, die ein Schreibdatenbit angibt, durch die Spaltenauswählereinheit 34b einem der Bit-Leitungspaare DL0 bis DLn zu.
Die statische RAM-Halbleitervorrichtung umfaßt weiterhin einen Versorgungspannungsgenerator 39, der einen Teil des Spannungsversorgungssystems bildet, das in Fig. 4 gezeigt ist. Die Erdespannung und eine externe Versorgungsspannung von -4,5 Volt werden von den Spannungsversorgungsstiften GND und VEE dem Versorgungsspannungsgenerator 39 zugeführt und der Versorgungsspannungsgenerator 39 erzeugt interne, negative Vesorgungsspannungen VEEM und VB aus diesen externen Versorgungsspannungen. Die Erdespannung bzw. die externe Versorgungsspannung VEE werden weiterhin der Erdespannungsleitung GND bzw. der Leitung VEE für negative Versorgungsspannung zugeführt und die negative Versorgungsspannung bei -4,5 Volt und die Erdespannung sind auch mit "VEE" bzw. "GND" bezeichnet. Z. B. ist die negative Versorgungsspannung VEEM gleich -3,5 Volt und die andere negative Versorgungsspannung VB ist auf ein bestimmtes Niveau geregelt bzw. eingestellt, das zum Steuern der Differenzverstärkerschaltung 35a geeignet ist.
Gemäß Fig. 4 weist die statische RAM-Halbleitervorrichtung weiterhin eine Vielzahl von Niveauschiebeschaltungen 40 auf, die ähnlich im Schaltungsaufbau zueinander sind. Jede der Niveauschiebeschaltungen 40 umfaßt einen komplementären Inverter 40a, der zwischen der Erdespannungsleitung GND und einer Leitung VEM mit negativer Versorgungsspannung gekoppelt ist, und einen Inverter 40b, der zwischen einer weiteren Leitung VB mit negativer Versorgungsspannung und der Leitung VEE mit negativer Versorgungsspannung gekoppelt ist.
Der komplementäre Inverter 40a ist durch eine Serienschaltung eines p-Kanal-Schalttransistors Qpll vom Anreicherungstyp und eines n-Kanal-Schalttransistors Qn12 vom Anreicherungstyp realisiert und ein Auswahlsignal YA wird ausgehend von der Reihen- und Spaltenadressdecodereinheit 34a der Gateelektrode des p-Kanal-Schalttransistors Qp11 vom Anreicherungstyp und der Gateelektrode des n-Kanal- Schalttransistors Qn12 vom Anreicherungstyp zugeführt. Der Inverter 40b umfaßt eine Reihenschaltung aus einem n- Kanal-Schalttransistor Qn13 vom Anreicherungstyp und einem Bipolartransistor QB14, die zwischen noch einer weiteren Leitung VB mit negativer Versorgungsspannung und der Leitung VEE mit negativer Versorgungsspannung gekoppelt ist, und einen n-Kanal-Schalttransistor Qn14 vom Anreicherungstyp, der zwischen dem Kollektorknoten und der Gateelektrode des Bipolartransistors QB14 gekoppelt ist. Der n-Kanal-Schalttransistor Qn14 vom Anreicherungstyp wird direkt durch das Auswahlsignal YA am Gate angesteuert und erzeugt ein Gatesteuersignal für den Bipolartransistor QB14. Der n-Kanal-Schalttransistor Qn13 vom Anreicherungstyp und der Bipolartransistor QB14 schalten komplementär ein und aus und erzeugen ein Auswahlsignal YS' für die verbundene Differenzverstärkerschaltung 35a. Die Reihen- und Spaltenadressdecodereinheit 34a ändert das Auswahlsignal YS zwischen dem Erdespannungsniveau und dem negativen Versorgungsspannungsniveau VEEM ähnlich wie im Stand der Technik. Die Niveauschiebeschaltung 40 ändert jedoch das Auswahlsignal YS' zwischen dem negativen Versorgungsspannungsniveau VB und dem negativen Versorgungsspannungsniveau VEE und die Amplitude des Auswahlsignals YS' ist ungefähr 1 Volt größer als die des Auswahlsignals YS.
Der Bipolartransistor QB14 erweitert die Amplitude des Auswahlsignals YS' und das Auswahlsignal YS' mit großer Amplitude ermöglicht der Tastverstärkereinheit 35, daß sie zwischen dem Erdespannungsniveau GND und dem negativen Versorgungsspannungsniveau arbeiten kann.
Im Detail wird nun davon ausgegangen, daß der Inverter Qn4/Qn5 der Niveauschiebeschaltung 2 des Stands der Technik zwischen der Leitung VB mit negativer Versorgungsspannung und der Leitung VEE mit negativer Versorgungsspannung gekoppelt ist, daß das Auswahlsignal YA auf hohem Niveau ist, d. h., daß das Erdespannungsniveau die n-Kanal-Schalttransistoren Qn3 und Qn5 vom Anreicherungstyp dazu zwingt, daß sie einschalten, und daß die Leitung VEEM mit negativer Versorgungsspannung und die Leitung VEE mit negativer Versorgungsspannung mit dem gemeinsamen Drainknoten des p- Kanal-Schalttransistors Qp2 vom Anreicherungstyp und des n- Kanal-Schalttransistors Qn3 vom Anreicherungstyp bzw. mit dem gemeinsamen Drainknoten der n-Kanal-Schalttransistoren Qn4 und Qn5 vom Anreicherungstyp verbunden sind. Der gemeinsame Drainknoten zwischen dem p-Kanal-Schalttransistor Qp2 vom Anreicherungstyp und dem n-Kanal-Schalttransistor Qn3 vom Anreicherungstyp ist näher an dem Erdespannungsniveau als die gemeinsamen Drainknoten der n-Kanal-Schalttransistoren Qn4 und Qn5 vom Anreicherungstyp aufgrund der Differenz zwischen den negativen Versorgungsspannungsniveaus VEE und VEEM. Im Ergebnis neigt der n-Kanal-Schalttransistor Qn4 vom Anreicherungstyp dazu, einzuschalten, und Durchgangsstrom fließt von der Leitung VB mit negativer Versorgungsspannung zu der Leitung VEE mit negativer Versorgungsspannung.
Wenn der Bipolartransistor QB14 jedoch zwischen dem Sourceknoten und dem Drainknoten des n-Kanal-Schalttransistors Qn14 vom Anreicherungstyp, wie in Fig. 3 gezeigt ist, gekoppelt ist, wird ein Spannungsniveau Von für das gleich zeitige Einschalten der n-Kanal-Schalttransistoren Qn13 und Qn14 vom Anreicherungstyp wie folgt erhöht:
Von = VEE + Vf + Vth = VEE + 1,8 (Volt),
wobei Vf die Durchlaßspannung zwischen dem Emitter und der Basis ist und Vth die Schwellenspannung der n-Kanal-Schalttransistoren Qn13 und Qn14 vom Anreicherungstyp ist. Wie zuvor beschrieben wurde, wird das Auswahlsignal YA zwischen dem Erdespannungsniveau und dem negativen Spannungsversorgungsniveau VEEM, das nur um 1 Volt höher als das negative Spannungsversorgungsniveau VEE ist, geändert und deshalb fließt kein Durchgangsstrom zwischen der Leitung VB mit negativer Versorgungsspannung und der Leitung VEE mit negativer Versorgungsspannung. Anders ausgedrückt ändert der Inverter 40b das Auswahlsignal YS' genau zwischen dem negativen Versorgungsspannungsniveau VB und dem negativen Versorgungsspannungsniveau VEE.
Des weiteren beschleunigt ein Bipolartransistor QB14, der bezüglich der Stromtreiberkapazität größer als ein n-Kanal- Schalttransistor vom Anreicherungstyp ist, und die Niveauschiebeschaltung 40 die Differenzverstärkung der Verstärkerschaltung 35a.
Nachfolgend wird kurz eine Beschreibung bezüglich einer Auslesesequenz mit Bezug auf Fig. 5 der Zeichnungen gegeben. Obwohl die statische RAM-Halbleitervorrichtung neue Datenbits in dem Speicherzellenfeld 32 durch eine Schreibsequenz speichert, bezieht sich der Schreibbetrieb nicht direkt auf die vorliegende Erfindung und deshalb wird die Schreibsequenz hier nicht beschrieben.
Wenn die externen Adressbits der Reihen- und Spaltenadressdecodereinheit 34a zugeführt werden, wird eine der Wortleitungen WL0 bis WLm erregt und die zugeordneten statischen Speicherzellen erzeugen Potentialdifferenzen auf den Bit- Leitungspaaren DL0 bis DLn. Die Spaltenauswählereinheit 34b verbindet ausgewählte Bit-Leitungspaare mit den Differenzverstärkerschaltungen 35a und der Reihen- und Spaltenadressdecodereinheit 34a aktiviert die Differenzverstärkerschaltungen 35a sequentiell.
Es wird davon ausgegangen, daß die Reihen- und Spaltenadressdecodereinheit 34a zuerst das Auswahlsignal YA von dem Erdespannungsniveau GND auf das negative Versorgungsspannungsniveau VEEM ändert. Der p-Kanal-Schalttransistor vom Anreicherungstyp Qpll schaltet ein und die n-Kanal- Schalttransistoren Qn12 und Qn14 vom Anreicherungstyp schalten aus. Dann wird die Erdespannung GND durch den p- Kanal-Schalttransistor Qp11 vom Anreicherungstyp der Gateelektrode des n-Kanal-Schalttransistors Qn13 vom Anreicherungstyp zugeführt und die Niveauschiebeschaltung 40 ändert das Auswahlsignal YS' auf das negative, hohe Spannungsniveau VB.
Dann schaltet der n-Kanal-Schalttransistor Qn10 vom Anreicherungstyp ein und die Differenzverstärkerschaltung 35a wird für den Tastverstärker aktiviert. Die Potentialdifferenz, die das Auslesedatenbit angibt, verursacht unterschiedliche Kollektorströme der Bipolartransistoren QB10 und QB11 und die Bipolartransistoren QB10 und QB11 erzeugen eine Potentialdifferenz zwischen den Auslesebusleitungen RB und RBB.
Während die Bipolartransistoren QB10 und QB11 eine Potentialdifferenz zwischen den Auslesebusleitungen RB und RBB erzeugen, ist der n-Kanal-Schalttransistor Qn10 vom Anreicherungstyp stabil, da der n-Kanal-Schalttransistor Qn10 vom Anreicherungstyp im gesättigten Bereich aufgrund der großen Source-zu-Drainspannung, wie in Fig. 5 gezeigt ist, arbeitet.
Die Potentialdifferenz zwischen den Auslesebusleitungen RB und RBB verursacht, daß die Bipolartransistoren QB12 und QB13 unterschiedliche Basis-Emitter-Durchlaßspannungen haben und demzufolge unterschiedliche Kollektorströme. Aus diesem Grund erzeugen die Widerstände R10 und R11 eine große Potentialdifferenz zwischen den Kollektorknoten SO und SOB und die Ausleseschaltung 36 wandelt die Potentialdifferenz zwischen den Kollektorknoten SO und SOB in das Ausgangsdatensignal um.
Nachfolgend ändert die Reihen- und Spaltenadressdecodereinheit 34a das Auswahlsignal YA auf das Erdespannungsniveau GND ab und der P-Kanal-Schalttransistor QB11 vom Anreicherungstyp schaltet ab. Die n-Kanal-Schalttransistoren Qn12 und Qn14 vom Anreicherungstyp schalten ein und das negative Versorgungsspannungsniveau VEEM wird durch den n-Kanal- Schalttransistor Qn12 vom Anreicherungstyp der Gateelektrode des n-Kanal-Schalttransistors Qn13 vom Anreicherungstyp zugeführt. Im Ergebnis fällt das Auswahlsignal YS' auf das negative Spannungsversorgungsniveau VEE ab und das Auswahlsignal YS' zwingt den n-Kanal-Schalttransistor Qn10 vom Anreicherungstyp dazu, daß er ausschaltet.
Die Reihen- und Spaltenadressdecodereinheit 34a ändert ein anderes Auswahlsignal für eine weitere Differenzverstärkerschaltung 35a.
In dieser Hinsicht dienen das Speicherzellenfeld 32 und die Reihen- und Spaltenadressdecodereinheit 34a als eine erste Schaltung bzw. eine zweite Schaltung und das Erdespannungsniveau GND, das negative Versorgungsspannungsniveau VEEM, das negative Versorgungsspannungsniveau VEE und das negative Versorgungsspannungsniveau VB entsprechen einem ersten Spannungsniveau, einem zweiten Spannungsniveau, einem dritten Spannungsniveau bzw. einem vierten Spannungsniveau. Die externen Adressbits dienen als ein erstes Signal und die Auswahlsignale YA und YS' dienen als ein zweites Signal bzw. ein drittes Signal.
Wie aus der vorstehenden Beschreibung ersichtlich ist, wird das Auswahlsignal YS' weit geändert und es macht die Source-zu-Drainspannung des n-Kanal-Schalttransistors Qn10 vom Anreicherungstyp groß. Im Ergebnis arbeitet der n-Kanal- Schalttransistor Qn10 vom Anreicherungstyp im gesättigten Bereich und die Differenzverstärkerschaltung 35a erzeugt eine stabile Potentialdifferenz zwischen den Auslesebusleitungen RB und RBB.

Zweite Ausführungsform

Gemäß Fig. 6 der Zeichnungen weist eine Niveauschiebeschaltung, die in einer anderen statischen RAM-Halbleitervorrichtung realisiert ist, die die vorliegende Erfindung verkörpert, ein NOR-Gatter NR1, das auf ein Aktivierungssignal YA/YB mit zwei Bit reagiert, eine Serienschaltung aus einem n-Kanal-Schalttransistor Qn21 vom Anreicherungstyp und einem Bipolartransistor QB21, der zwischen den Leitungen VB und VEE mit negativer Versorgungsspannung gekoppelt ist, und eine Parallelschaltung aus den n-Kanal- Schalttransistor Qn22, Qn23 vom Anreicherungstyp auf, die zwischen dem Kollektorknoten und dem Basisknoten des Bipolartransistors QB21 gekoppelt sind. Der weitere Aufbau der statischen RAM-Halbleitervorrichtung ist ähnlich zu jenem der ersten Ausführungsform und eine detaillierte Beschreibung wird aus Gründen der Vereinfachung hier deshalb weggelassen.
Die Niveauschiebeschaltung 50 führt eine NOR-Verknüpfung bezüglich der beiden Bits YA und YB aus und ändert das Auswahlsignal YS' ähnlich zu der ersten Ausführungsform.
Die Niveauschiebeschaltung 50 führt die NOR-Verknüpfung somit aus und die Reihen- und Spaltenadressdecodereinheit der zweiten Ausführungsform ist deshalb einfacher als die der ersten Ausführungsform.
Der NOR-Aufbau kann in einen NAND-Aufbau umgeändert werden.

Dritte Ausführungsform

Gemäß Fig. 7 der Zeichnungen umfaßt eine Niveauschiebeschaltung, die in einer noch weiteren statischen RAM- Halbleitervorrichtung realisiert ist, nur einen komplementären Inverter. Der komplementäre Inverter hat einen p- Kanal-Schalttransistor Qp31 vom Anreicherungstyp, einen Bipolartransistor QB31 und einen n-Kanal-Schalttransistor Qn32 vom Anreicherungstyp. Vergleicht man den komplementä ren Inverter mit dem Inverter 40b ist der n-Kanal-Schalttransistor Qn13 vom Anreicherungstyp durch den p-Kanal- Schalttransistor Qp31 vom Anreicherungstyp ersetzt und der p-Kanal-Schalttransistor Qp31 vom Anreicherungstyp wird direkt durch das Auswahlsignal YA am Gate angesteuert. Die Differenz zwischen dem unteren Niveau des Auswahlsignals YA und dem negativen Versorgungsspannungsniveau VB ist für gewöhnlich größer als der Schwellenwert des p-Kanal-Schalttransistors Qp31 vom Anreicherungstyp und die Niveauschiebeschaltung 60 ist einfacher als in den ersten und zweiten Ausführungsformen. Dies ergibt eine Reduzierung der Halbleiterchipgröße.
Fig. 8 zeigt ein Spannungsversorgungssystem und ein Stromverbrauchsverhältnis zwischen den Komponenten. Gemäß der vorliegenden Erfindung verbraucht die Tastverstärkereinheit 35 das negative Versorgungsspannungsniveau VEEM nicht und senkt die Belastung des Versorgungsspannungsgenerators 39 um ungefähr 20 Prozent ab. Dies bedeutet, daß der Stromwert für den Versorgungsspannungsgenerator 39 um 30 Prozent oder mehr abgesenkt werden kann und daß ein Kondensator 70 zum Stabilisieren des negativen Versorgungsspannungsniveaus VEEM in der Größe reduziert werden kann.
Obwohl bestimmte Ausführungsformen der vorliegenden Erfindung gezeigt und beschrieben wurden, ist es für Fachleute ersichtlich, daß verschiedene Änderungen und Modifikationen durchgeführt werden können, ohne daß vom Schutzbereich der vorliegenden Erfindung abgewichen wird. Z. B. kann die vorliegende Erfindung auf irgendeine in bi-MOS integrierte Schaltungsvorrichtung angewendet werden, die mit der Tastverstärkereinheit ausgestattet ist, und die statische RAM-Halbleitervorrichtung kann einen Teil einer sehr großen Integration (ultra large scale integration) zusammen mit anderen Funktionsblöcken sein.
Des weiteren stellen die externen/internen Spannungsversorgungsniveaus der Ausführungsformen keine Beschränkung der vorliegenden Erfindung dar. Das Auswahlsignal YA kann durch ein Aktivierungssignal ersetzt werden, das durch einen Zeitgabegenerator erzeugt wird.

Claims

1. Integrierte Halbleiterschaltungsvorrichtung, die aufweist:

a) eine erste Schaltung (32) zum Erzeugen einer ersten Potentialdifferenz;

b) eine zweite Schaltung (34a), die durch Feldeffekttransistoren implementiert ist und die auf ein erstes Signal (externe Adressbits) reagiert, zum Ändern eines zweiten Signals (YA) zwischen einem ersten Spannungsniveau (GND), das den minimalen Absolutwert hat, und einem zweiten Spannungsniveau (VEEM);

c) eine Differenzverstärkerschaltung mit einem ersten Bipolartransistor und einem zweiten Bipolartransistor (QB10/ QB11), die auf die erste Potentialdifferenz reagieren, zum Erzeugen einer zweiten Potentialdifferenz zwischen ihren Kollektorknoten (RB/RBB), und

einen Feldeffekttransistor (Qn10), der zwischen einem gemeinsamen Emitterknoten des ersten Bipolartransistors und des zweiten Bipolartransistors und einer ersten Versorgungsspannungsquelle gekoppelt ist, die ein drittes Spannungsniveau (VEE) erzeugt, und der auf ein drittes Signal (YS') reagiert, zum Aktivieren des ersten Bipolartransistors und des zweiten Bipolartransistors; und

d) eine Niveauschiebeschaltung (40; 50; 60), die einen Inverter (40b) hat, der zwischen einer zweiten Versorgungsspannungsquelle, die ein viertes Spannungsniveau (VB) erzeugt, und der ersten Versorgungsspannungsquelle gekoppelt ist, und die auf das zweite Signal (YA) reagiert, zum Ändern des Spannungsniveaus des dritten Signals (YS'),

wobei das erste Spannungsniveau (GND) den minimalen Absolutwert derart hat, daß das zweite Spannungsniveau (VEEM) einen Absolutwert hat, der näher an dem dritten Spannungsniveau (VEE) als das vierte Spannungsniveau (VB) ist,

dadurch gekennzeichnet, daß das dritte Spannungsniveau (VEE) den maximalen Absolutwert hat.

2. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 1, in der der Inverter der Niveauschiebeschaltung (40; 50; 60) einen zweiten Feldeffekttransistor (Qn13; Qn21; Qp31), der zwischen der Quelle des vierten Spannungsniveaus (VB) und einem Ausgangsknoten der Niveauschiebeschaltung gekoppelt ist, einen dritten Bipolartransistor (QB14; QB21; QB31), der zwischen dem Ausgangsknoten und der Quelle des dritten Spannungsniveaus (VEE) gekoppelt ist, und einen dritten Feldeffekttransistor (Qn14; Qn22; Qn32) hat, der zwischen dem Ausgangsknoten und dem Basisknoten des dritten Bipolartransistors (QB24; QB21; QB32) gekoppelt ist, wobei der zweite Feldeffekttransistor und der dritte Feldeffekttransistor in Abhängigkeit von dem Spannungsniveau des zweiten Signals (YA) komplementär einschalten und ausschalten, um das dritte Signal (YS') an dem Ausgangsknoten zu erzeugen.

3. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 2, in der die Niveauschiebeschaltung (40) weiterhin einen komple mentären Inverter (40a), der zwischen einer Quelle des ersten Spannungsniveaus (GND) und einer Quelle des zweiten Spannungsniveaus (VEEM) gekoppelt ist und auf das zweite Signal (YA) reagiert, zum selektiven Koppeln der Quelle des ersten Spannungsniveaus (GND) und der Quelle des zweiten Spannungsniveaus (VEEM) mit der Gateelektrode des zweiten Feldeffekttransistor (Qn13) hat, wobei das zweite Signal (YA) direkt der Gateelektrode des dritten Feldeffekttransistors (Qn14) zugeführt wird.

4. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 2, in der die Niveauschiebeschaltung (50) weiterhin aufweist ein Logikgatter (NR1), das zwischen einer Quelle des ersten Spannungsniveaus (GND) und einer Quelle des zweiten Spannungsniveaus (VEEM) gekoppelt ist und das auf eine Vielzahl von Bits des zweiten Signals (YA/YB) reagiert, zum selektiven Koppeln der Quelle des ersten Spannungsniveaus (GND) und der Quelle des zweiten Spannungsniveaus (VEEM) mit der Gateelektrode des zweiten Feldeffekttransistors (Qn21), und mindestens einen vierten Feldeffekttransistor (Qn32), der zwischen dem Ausgangsknoten und dem Basisknoten des dritten Bipolartransistors (QB21) gekoppelt ist, wobei der dritte Feldeffekttransistor (Qn22) und der mindestens eine vierte Feldeffekttransistor (Qn23) von der Vielzahl von Bits des zweiten Signals zum Ändern des Spannungsniveaus des dritten Signals am Gate angesteuert werden.

5. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 2, in der der zweite Feldeffekttransistor (Qp31) und der dritte Feldeffekttransistor (Qn32) entgegengesetzt im Kanalleitungstyp zueinander sind, wobei das zweite Signal direkt der Gateelektrode des zweiten Feldeffekttransistors und der Gateelektrode des dritten Feldeffekttransistors zugeführt wird.