DE2556831A1 - Matrixspeicher und verfahren zu seinem betrieb - Google Patents

Matrixspeicher und verfahren zu seinem betrieb

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    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
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Description

Böblingen, den 16. Dezember 1975 mö/bs
Anmelderin: International Business Machines
Corporation, Armonk, N.Y. 10504
Amtliches Aktenzeichen: Neuanmeldung Aktenzeichen der Anmelderin: FI 974 006
Matrixspeicher und Verfahren zu seinem Betrieb
Die Erfindung betrifft einen Matrixspeicher mit in einem Halbleitersubstrat ausgebildeten Speicherzellen, die jeweils aus vier Transistoren, vorzugsweise Feldeffekttransistoren, bestehen, von denen nach Art eines Flipflops zwei sog. Speichertransistoren miteinander über Kreuz gekoppelt sind und die beiden übrigen Transitoren je im Lastzweig eines der Speichertransistoren liegen, wobei je eine derartige Speicherzelle am Kreuzungspunkt einer von mehreren zeilenweise parallel zueinander vorgesehenen Wortleitungen mit einem von mehreren spaltenweise parallel zueinander vorgesehenen Bitleitungspaaren angeordnet ist und Schaltungsmittel vorgesehen sind, mittels derer bei zu treffender Auswahl von mit einer bestimmten Wortleitung verbundenen Speicherzellen einer Zeile an die betreffenden Speicherzellen ein erstes und zweites festes Potential und an die übrigen nicht ausgewählten Speicherzellen nur das zweite Potential anlegbar ist.
Es sind bereits Speicherzellen und daraus aufgebaute komplexere Speicheranordnungen bekannt, bei denen pro Speicherzelle nur vier Transistoren benötigt werden, vgl. DT-PS 1 816 356. Derar-
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tige Vier-Transistor-Speicherzellen erfordern jedoch ein periodisches oder jedenfalls in bestimmten Zeitabständen durchzuführendes Auffrischen der jeweiligen Speicherinformationen, um deren Verlust aufgrund von Leckströmen oder dergleichen zu verhindern. Dementsprechend sind auch eine große Anzahl von Auffrischverfahren für solche nicht gleichstromstabile bzw. nicht-statische Speicher entwickelt worden. Naturgemäß bedeutet das Erfordernis von Auffrischungsvorgängen jedoch stets einen gegenüber statischen Speichern erhöhten Aufwand, den man möglichst vermeiden möchte.
Es ist Aufgabe der Erfindung, bei Speichern der genannten Art Maßnahmen anzugeben, die solche Auffrischvorgänge entbehrlich machen. Zur Lösung dieser Aufgabe sieht die Erfindung die in den Patentansprüchen 1 (für den Matrixspeicher) sowie 6 (für das zugehörige Betriebsverfahren) gekennzeichneten Maßnahmen vor. Vorteilhafte Ausgestaltungen der Erfindung sind in den jeweiligen Unteransprüchen gekennzeichnet,
Die Erfindung wird im folgenden anhand eines bevorzugten Ausführungsbeispiels unter Zuhilfenahme der Zeichnungen näher erläutert.
Es zeigen;
Fig. 1 das (teilweise schematische) Schaltbild eines
Ausführungsbeispiels der Erfindung und
Fig. 2 verschiedene Spannungsverläufe, die zur Erklärung der Arbeitsweise der Schaltung von Fig. herangezogen werden sollen.
In Fig. 1 ist für die Erläuterung der Erfindung eine Matrixanordnung aus vier Speicherzellen dargestellt. Eine typische Speicherzelle umfaßt dabei vier Feldeffekttransistoren, z.B. Q1, 02, Q3 und Q4. Jeder dieser Feldeffekttransistoren weist zwei ge-
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steuerte Elektroden (im allgemeinen Source und Drain genannt) und eine steuernde Elektrode (Gate) auf. Die Transistoren Q3 und Q4 seien als Speichertransistoren bezeichnet; nach Art bekannter Flipflops sind Q3 und Q4 bezüglich ihrer Gate- und Drain-Elektroden über Kreuz miteinander gekoppelt. Die jeweils verbleibende gesteuerte Elektrode (Source) liegt auf einem festen Potential, z.B. auf Massepotential. Die weiteren Feldeffekttransistoren Q1 und Q2 stellen die Lastelemente dieser Speichertransistoren dar; sie sind in Reihe zwischen den internen Zellknoten A bzw. B und die zugehörige Bitleitung BO bzw. B1 eingeschaltet. Eine weitere ähnliche Speicherzelle ist in Fig. 1 mit den Transistoren Q1A, Q2A, Q3A und Q4A dargestellt. Die übrigen Speicherzellen sind lediglich als Schaltungsblöcke angedeutet, um die Matrixanordnung aus vier Speicherzellen zu vervollständigen. Es ist klar, daß in einer praktischen Speicheranordnung eine sehr viel größere Anzahl solcher Speicherzellen zu einem Speicherfeld gehören; die Darstellung in Fig. 1 ist zum Zwecke einer einfachen Erläuterung entsprechend beschränkt.
Die Nachladeschaltung zur Herstellung eines Ladungsausgleichs bzw. zur Voraufladung (restore) der Bitleitungen besteht aus den Transistoren Q5, Q6 und Q7. Die Gate-Elektroden dieser Transistoren sind miteinander verbunden und an eine Anschlußklemme für einen Steuerimpuls 0D angeschlossen. Der Transistor Q7 ist mit seiner gesteuerten Strecke zwischen die Bitleitungen BO und B1 eingeschaltet und soll einen Ladungs- bzw. Potentialausgleich ermöglichen. Die Transistoren Q5 und Q6 sind zueinander in Reihe geschaltet und liegen so zwischen den beiden Bitleitungen. Am gemeinsamen Verbindungspunkt C kann ein Potential zugeführt werden, das über die beiden Transistoren Q5 und Q6 gleichermaßen auf beide Bitleitungen verteilt werden kann. Das Potential an diesem Verbindungspunkt C wird entweder ein volles "1"- oder "0"-Potential sein oder aber im Ruhezustand ein drittes dazwischenliegendes Potential. Die entsprechenden Potentiale werden aus der Schaltung mit den Transistoren Q8 bis Q13 abgeleitet.
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Die letztgenannte Schaltung wird im folgenden näher beschrieben. Der Transistor Q10 liegt in Reihe zwischen einem ersten festen Potential in Form der Spannungsquelle +V1 und dem Schaltungsknoten C. Nimmt man für das beschriebene Ausführungsbeispiel an, daß N-Kanal MOS-Transistoren verwendet sind, wird +V1 typisch etwa +8,5V betragen, was dem vollen oberen logischen Spannungspegel entspricht. Die Transistoren Q8, Q9 und Q11 sind in Reihe zueinander geschaltet und liegen zwischen einem zweiten festen Potential (Massepotential entsprechend dem vollen logischen unteren Spannungspegel) und einem dritten festen Potential in Form der Spannungsquelle +V2 (entsprechend einem Zwischenpotential von etwa +2 bis +3V). Der Verbindungspunkt zwischen den Transistoren Q8 und Q9 ist darüberhinaüs mit dem Schaltungsknoten C verbunden, wie aus Fig. 1 ersichtlich ist. Der Verbindungspunkt zwischen 09 und QH ist mit einer Reihe von Wortleitungs-Isolationstransistoren, z.B. Q12 und Q12A gekoppelt. Zwischen den letzteren Verbindungspunkt und einen Anschluß für das dritte feste Potential +V2 ist ferner noch der Transistor Q13 eingeschaltet. Jede Wortleitung ist darüberhinaüs mit einer in Figur 1 als Decoder/Worttreiber bezeichneten Schaltung verbunden, über die jede Wortleitung einzeln ausgewählt werden kann. Jede Bitleitung ist mit einer gesteuerten Elektrode eines weiteren Feldeffekttransistors, z.B. Q14, Q15, QI6 oder Q17, verbunden. Die steuernden Elektroden dieser Transistoren sind mit dem Ausgang eines Bit-Decoders gekoppelt, wobei die entsprechenden Anschlüsse in Fig. 1 mit BIT1, BIT2 usw. bezeichnet sind. Die verbleibende gesteuerte Elektrode jedes der genannten Transistoren ist mit einer Dateneingangsschaltung oder einem Leseverstärker verbindbar, je nachdem ein Schreib- oder Lesevorgang durchgeführt werden soll. Schließlich ist zwischen ein Bitleitungspaar noch ein Vorverstärker eingeschaltet, der im Rahmen eines Lesevorgangs das zwischen einem Bitleitungspaar (BO, B1) auftretende Differenzpotential vor der Weitergabe an den Leseverstärker verstärkt.
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Legt man an die Steuerelektroden der Transistoren in der in Fig. 1 und 2 erläuterten Weise die jeweiligen Steuersignale an, wird die Speicheranordnung in statischer Betriebsweise, d.h. in Form einer gleichstromstabilen Schaltung betrieben. Im nichtselektierten Zustand, d.h. im Ruhezustand ("standby") befinden sich der 0A-, der 0B- und 0E-Impuls jeweils auf dem unteren Spannungspegel und der j3Ä-, sowie der 0D- und der 0C-Impuls auf dem oberen Spannungspegel. Dadurch ergibt sich ein leitender Pfad von der Spannungsquelle +V2 mit dem dritten festen Potential über Q8, Q9 und Q12, Q12A usw., so daß sich die Wortleitungen auf dem Zwischenpotential von 2 bis 3 Volt befinden. In diesem Zusammenhang ist darauf hinzuweisen, daß Q8 in seinen Abmessungen vorteilhaft so ausgebildet ist, daß sein W/L-Verhältnis nur etwa 1/8 des Wertes der übrigen Feldeffekttransistoren aufweist, wodurch der Stromfluß durch diesen Transistor entsprechend begrenzt wird. Durch die Angabe des W/L-Verhältnisses, welches ein Maß für das Breiten-/ Längenverhältnis des Kanalbereichs eines Feldeffekttransistors ist, läßt sich eine Aussage über den Leitwert des betreffenden Feldeffekttransistors im leitenden Zustand machen. Der W/L-Wert stellt dabei eine geometrische Größe der betreffenden Transistorstruktur dar. Weiterhin ist darauf hinzuweisen, daß auch der Knoten C über Q8 mit der Spannung +V2 verbunden ist. Weil die Transistoren Q5 und Q6 ebenfalls eingeschaltet sind, wird der Laststrom der Speicherzellen über die Bitleitungen zugeführt. Dieser Strom ist ausreichend groß, um den entsprechenden Zellknoten (A oder B) auf dem oberen Spannungspegel zu halten, während der jeweils andere Zellknoten auf dem unteren Spannungspegel liegt. Im Rahmen der Erfindung ist ein besonderes Merkmal darin zu sehen, daß die Ruheverlustleistung der Speicheranordnung durch den Rückkopplungspfad über Q9, der den Schaltungsknoten C (über Q5 und Q6 mit den Bitleitungen verbunden) mit der Wortleitung (über einen der Transistoren Q12, Q12A usw.) verbindet, begrenzt wird. Wenn das Potential einer Wortleitung ansteigt, werden die Lastelemente, z.B. Q1 und Q2, stärker leitend, wodurch sie einen höheren Strom aus der Bitleitung und damit über
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Q8 sowie Q5 und Q6 aus der Spannungsquelle +V2 ziehen. Fließt jedoch ein größerer Strom durch Q8, sinkt das Pontential am Schaltungsknoten C etwas ab, wodurch aufgrund der Rückkopplung die Spannung an der VJortleitung auf dem niedrigen Potential festgehalten wird. Aufgrund dieser Zusammenhänge kann die Speicherinformation in den Speicherzellen mit minimalem Leistungsverbrauch zeitlich unbegrenzt aufrechterhalten werden.
Die auf die oben beschriebene Weise über den Rückkopplungspfad geregelte bzw. festgehaltene Ruhespannung auf den Bitleitungen ist zu gering, um in der Speicheranordnung einen Lese- oder SchreibVorgang auszuführen. Der Transistor 10 ist daher vorgesehen, um die Bitleitungsspannung vor einem Lese- oder Schreibvorgang anheben zu können. Wenn eine bestimmte Wortleitung ausgewählt wird, wird QlO durch das 0B-Steuersignal eingeschaltet. Anfänglich wird auch der 0D-Impuls auf seinem oberen Spannungspegel gehalten, damit auch der durch Q8 fließende Strom zur Aufladung der Bitleitungen beitragen kann. Das W/L-Verhältnis von QlO ist jedoch etwa achtmal größer als das entsprechende Verhältnis von Q8, so daß der überwiegende Stromanteil zur Anhebung des Bitleitungspotentials von QlO geliefert wird.
Sobald die Auswahl des jeweiligen Halbleiterplättchens, auf dem die betreffende Speicheranordnung ausgebildet ist, abgeschlossen ist, werden alle Wortleitungen nach Massepotential entladen. Dies geschieht dadurch, daß QIl über den oberen Spannungspegel des 0A-Impulses eingeschaltet wird, so daß über den entsprechend invertierten JJJÄ-Impulse Q9 ausgeschaltet wird. Da auch der 0OImpuls die zugehörigen Transistoren Q12, Q12A usw. leitend steuert, ist für die Wortleitungen ein direkter Strompfad zum Masseanschluß vorhanden. Die Transistoren der Bitleitungs-Nachladeschaltung
i Q5, Q6 und Q7 läßt man noch für einige Zeit eingeschaltet, damit i sich die auf den Bitleitungen durch den Laststrom der Speicher- : zellen vorhandene Potentialdifferenz ausgleichen kann. Nach dem AusgleichsVorgang der Bitleitungen werden Q5, Q6 und Q7, d.h. !
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die jeweiligen Nachladeschaltungen, ausgeschaltet, indem der 0D-Impuls auf den unteren Spannungspegel übergeht. Die Spannung der Wortleitung geht dann auf +Vl Potential herauf. Nimmt man einmal an, daß die mit der aus den Transistoren Ql, Q2, Q3 und Q4 bestehenden Speicherzelle verbundene VJortleitung die ausgewählte Wortleitung sein soll, wird über den Decoder/Worttreiber , diese Wortleitung auf den genannten oberen Spannungswert ge-ί bracht. Dadurch werden die Transistoren Ql und Q2 voll eingeschal- ; tet, so daß sich auf den Bitleitungen BO und Bl dieselbe Diffej renzspannung wie an den internen Speicherzellenknoten A und B
! ergibt. Der zwischen den Bitleitungen liegende Verstärker ver-
j stärkt diese Potentialdifferenz so, daß die jeweils vereinbarte dem entsprechenden logischen Zustand zugeordnete volle Spannung erhalten wird. Zu diesem Zeitpunkt wird ein Steuersi- [ gnal an einen der mit BITl oder BIT2 bezeichneten Anschlüsse gelegt, so daß die Speicherinformation über die Bitleitungsschalter nach außen, z.B. an den eigentlichen Leseverstäker, weitergeleitet werden kann. Im Fall der ausgewählten Speicherzelle mit den Transistoren Ql, Q2, Q3 und Q4 werden über ein entsprechendes Signal am Anschluß BITl die Transistoren Q14 und : Ql5 zur Weiterleitung der Speicherinformtion leitend gesteuert. j Ist umgekehrt ein Einschreibvorgang zur Änderung des Speicher- ! Zelleninhalts durchzuführen, wird das Dateneingangssignal in Form einer Differenzspannung über die dann leitend gesteuerten Transistoren Q14 und Q15 an die Bitleitungen angelegt, und dadurch die kreuzgekoppelten Transistoren Q3 und Q4 in den einen ! der beiden möglichen Binärzustände gebracht. Dabei ist festzuhalten, daß alle übrigen Wortleitungen, z.B. die an die aus den Transistoren QlA, Q2A, Q3A und Q4A .bestehenden Speicherzelle aufgrund eines entsprechenden vom Decoder/Worttreiber gelieferten Signals mit dem unteren Spannungspegel nicht selektiert sind. Der 0C-Impuls wird dann auch auf seinen unteren Pegelwert umgeschaltet, wodurch die Transistoren Q12, Q12A usw. ausgeschaltet und damit die entsprechenden Wortleitungen voneinander isoliert werden. Da während der Auswahlzeit Q9 über den J3Ä-Impuls ausge-
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schaltet ist, sind darüber auch die Wortleitungen von den Bitleitungen getrennt.
Ein weiteres Merkmal der Erfindung ist in der Vorsehung des
(Booster-) Transistors Q13 zu sehen, der zwischen die Spannungsquelle +V2 und (über die Transistoren Q12, Q12A usw.) die Wortleitungen eingeschaltet ist. Im Anschluß an jeden Auswahlzyklus wird über einen 0E-Impuls der Transistor 13 eingeschaltet, während gleichzeitig der 0C-Impuls den entsprechenden Transistor Q12 einschaltet. Dadurch kann ein zusätzlicher Strom in die jeweilige Wortleitung fließen, so daß die damit verbundenen Lastelemente, i z.B. Ql und Q2, stärker leitend werden können als das über den
Strompfad durch Q8 allein möglich wäre. Im wesentlichen zur selbeni Zeit schaltet der 0D-Impuls die Transistoren Q5 bis Q8 ein. Dadurch wird ein Stromfluß zur Auffrischung des Potentials der
zugeordneten internen Speicherzellenknoten (A oder B) ermöglicht, welches Potential sich in der Zeit, in der die Lastelemente der unselektierten Speicherzellen völlig ausgeschaltet waren, durch Leckströme geändert haben könnte.
Einzelheiten der oben beschriebenen zeitlichen Aufeinanderfolge der Steuerimpulse zum Betrieb der beschriebenen Speicheranordnung sind aus Fig. 2 zu ersehen. Diese verschiedenen zeitlichen Steuersignale werden vorzugsweise durch auf demselben Halblei- j terplättchen und zusammen mit den Speicherzellen-Bauelementen
hergestellte FET-Schaltkreise erzeugt. Die schaltungstechnischen Einzelheiten solcher Schaltkreise zur Ableitung von Steuersignalen sind konventionell, so daß ihre Beschreibung im Rahmen dieser Erfindung vorausgesetzt werden kann. !
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Claims (7)

  1. PATENTANSPRÜCHE
    Matrixspeicher mit in einem Halbleitersubstrat ausgebildeten Speicherzellen, die jeweils aus vier Transistoren, vorzugsweise Feldeffekttransistoren, bestehen, von denen nach Art eines Flipflops zwei sog. Speichertransistoren miteinander über Kreuz gekoppelt sind und die beiden übrigen Transistoren je im Lastzweig eines der Speichertransistoren liegen, wobei je eine derartige Speicherzelle am Kreuzungspunkt einer von mehreren zeilenweise parallel zueinander vorgesehenen Wortleitungen mit einem von mehreren spaltenweise parallel zu einander vorgesehenen Bitleitungspaaren angeordnet ist, und Schaltungsraittel vorgesehen sind, mittels derer bei zu treffender Auswahl von mit einer bestimmten Wortleitung verbundenen Speicherzellen einer Zeile an die betreffenden Speicherzellen ein erstes und zweites festes Potential und an die übrigen nicht ausgewählten Speicherzellen nur das zweite Potential anlegbar ist, gekennzeichnet durch eine Vorspannungsschaltung, die im Ruhezustand, d.h. wenn keine der Speicherzellen ausgewählt ist, alle Speicherzellen der Speicheranordnung über die zugehörigen Wort- und Bitleitungen mit zwischen dem ersten und zweiten Potential (Vl, Masse) liegenden und von einem dritten Potential (V2) abgeleiteten Potentialen beaufschlagt derart, daß die Lastelemente (Ql, Q2) der Speichertransistoren (Q3, Q4) dadurch im partiellen Leitzustand vorgespannt sind, und daß die Wort- und Bitleitungen über ein in der Vorspannungschaltung enthaltenes Rückkoppelelement (Q9) miteinander derart gekoppelt sind, daß die Differenz der Wort- und Bitleitungspotentiale so stabilisiert ist, daß sie gerade zur staticchen Aufrechterhaltung der Speicherinformation bei minimaler Leistungsaufnahme ausreicht.
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  2. 2. Matrixspeicher nach Anspruch l, dadurch gekennzeichnet, daß das RückkoppeIelement ein zwischen den Spannungszuführungspunkten (C) für die Bitleitungen (BO, Bl) und den entsprechenden Wortleitungsschaltern (Q12, Q12A...) in eine Spannungsteilerschaltung für das dritte (Zwischen-)Potential (V2) eingeschalteter Transistor 1(Q9) ist.
  3. 3. Matrixspeicher nach Anspruch 2, dadurch gekennzeichnet, daß die Spannungsteilerschaltung eine zwischen den Spannungsquellen für das dritte und zweite Potential (V2, Masse) angeordnete Reihenschaltung von drei Transistoren (Q8, Q9, QIl) umfaßt, daß der Verbindungspunkt zwischen dem ersten und zweiten Transistor (Q8, Q9) mit den Spannungs Zuführungspunkten (C) für das Bitleitungspotential und der Verbindungspunkt zwischen dem zweiten und dritten Transistor (Q9, QIl) mit den Wortleitungsschaltern (Q12, Q12A...) verbunden ist, und daß der erste Transistor (Q8) relativ zu den anderen mit einem größeren Widerstandswert im Leitzustand bzw. einem kleineren W/L-Verhältnis ausgebildet ist.
  4. 4. Matrixspeicher nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Wortleitungen mit der Wortleitungs-Auswahleinrichtung direkt und mit der im Ruhezustand wirksamen Vorspannungsschaltung über steuerbare Wortleitungsschalter (Q12, Q12A...) verbunden sind.
  5. 5. Matrixspeicher nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß mit den der Vorspannungsschaltung zugewandten Anschlüssen der Wortleitungsschalter (Q12, Q12A...) ein zeitlich steuerbarer (0E-Impuls) Stromweg (über Q13) parallel zur Vorspannungsschaltung zur demgegenüber niederohmigeren und/oder zusätzlichen Wortleitungsaufladung, vorzugsweise nach jedem Auswahlvorgang, vorgesehen ist.
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  6. 6. Verfahren zum Betrieb einer Spexcherraatrix nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß im Ruhezustand, d.h. wenn keine der Speicherzellen ausgewählt ist, den Wort- und Bitleitungen bzw. Bitleitungspaaren für alle Speicherzellen von einem gemeinsamen Potential (V2) abgeleitete Potentiale zugeführt werden, die zwischen einem ersten (Vl) und einem zweiten : Potentialwert (Masse) für die spannungsmäßigen Repräsentierungen der binären Speicherzustände liegen und die j Transistoren (Ql, Q2j QlA, Q2A) im Lastzweig der Speichertransistoren im partiellen Leitzustand vorspannen.
    !
  7. 7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß ! die den Bitleitungspaaren einerseits sowie den Wortleitungen zugeführten und von einem gemeinsamen Potential (V2) abgeleiteten Potentiale relativ zueinander konstant gehalten werden.
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    60982Ö/U940
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