JPS61239493A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS61239493A JPS61239493A JP60071036A JP7103685A JPS61239493A JP S61239493 A JPS61239493 A JP S61239493A JP 60071036 A JP60071036 A JP 60071036A JP 7103685 A JP7103685 A JP 7103685A JP S61239493 A JPS61239493 A JP S61239493A
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- bit lines
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
以下の順序で本発明を説明する。
Ａ 〔概要〕
Ｂ 〔産業上の利用分野〕
Ｃ〔従来の技術〕
Ｄ 〔発明が解決しようとする問題点〕Ｅ 〔問題点を
解決するための手段〕 Ｆ 〔作用〕 Ｇ 〔実施例〕 Ｈ〔発明の効果〕 〔概要〕 本発明は、１トランジスタ／１キヤパシタのダイナミッ
ク・ランダム・アクセス・メモリの如き半導体記憶装置
に於いて、電源レベルを下回る第１のレベルにビット・
ラインを充電するビット・ライン・チャージ・アップ用
回路と、ビット・ライン中に介挿され且つビット・ライ
ンが前記第１のレベルに充電されてからメモリ・セル・
アレイ側のビット・ラインとアクティブ・リストア回路
側のビット・ラインとに切り離すスイッチと、該スイッ
チで切り離されたアクティブ・リストア回路側ビット・
ラインを前記第１のレベルより高い第２のレベルに充電
するアクティブ・リストア回路とを備えることに依り、
ビット・ラインを高速で充電することができるようにし
たものである。
解決するための手段〕 Ｆ 〔作用〕 Ｇ 〔実施例〕 Ｈ〔発明の効果〕 〔概要〕 本発明は、１トランジスタ／１キヤパシタのダイナミッ
ク・ランダム・アクセス・メモリの如き半導体記憶装置
に於いて、電源レベルを下回る第１のレベルにビット・
ラインを充電するビット・ライン・チャージ・アップ用
回路と、ビット・ライン中に介挿され且つビット・ライ
ンが前記第１のレベルに充電されてからメモリ・セル・
アレイ側のビット・ラインとアクティブ・リストア回路
側のビット・ラインとに切り離すスイッチと、該スイッ
チで切り離されたアクティブ・リストア回路側ビット・
ラインを前記第１のレベルより高い第２のレベルに充電
するアクティブ・リストア回路とを備えることに依り、
ビット・ラインを高速で充電することができるようにし
たものである。
本発明は、ｌトランジスタ／１キヤパシタのダイナミッ
ク・ランダム・アクセス・メモリ （ｄｙｎａｍｉｃ
ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏ ｒｙ
： ＤＲＡＭ）の如き半導体記憶装置に於ける消費電力
を低減させる為の改良に関する。
ク・ランダム・アクセス・メモリ （ｄｙｎａｍｉｃ
ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏ ｒｙ
： ＤＲＡＭ）の如き半導体記憶装置に於ける消費電力
を低減させる為の改良に関する。
第４図は従来技術に依る半導体記憶装置の要部回路説明
図である。
図である。
図に於いて、ＢＬ及び「Ｉはビット・ライン、ＷＬはワ
ード・ライン、ＭＡはメモリ・セル・アレイ、ＢＣはビ
ット・ライン・チャージ・アンプ用信号ライン、ＳＡＧ
はセンス増幅器を構成するトランジスタＱ３及びＯ４を
活性化する為の共通ソース制御ライン、Ｖ ｃｃは正側
電源レベル、Ｒ３及びＲ３はアクティブ・リストア回路
作動用信号ライン、ＤＢはデータ・バス・ライン、ＮＯ
Ｉ及びＮＯ２はアクティブ・リストア回路内のノード、
Ｑｌ及びＯ２はビット・ライン・チャージ・アップ用回
路を構成するトランジスタ、Ｏ３及びＯ４はセンス増幅
器を構成するトランジスタ、Ｏ５゜Ｏ６，Ｏ７，ＱＢ、
Ｑ９．Ｑｌ Ｏ，Ｑｌ １．Ｏ１２はアクティブ・リス
トア回路を構成するトランジスタ、Ｏ１３及びＯ１４は
カラム選択回路を構成するトランジスタをそれぞれ示し
ている。
ード・ライン、ＭＡはメモリ・セル・アレイ、ＢＣはビ
ット・ライン・チャージ・アンプ用信号ライン、ＳＡＧ
はセンス増幅器を構成するトランジスタＱ３及びＯ４を
活性化する為の共通ソース制御ライン、Ｖ ｃｃは正側
電源レベル、Ｒ３及びＲ３はアクティブ・リストア回路
作動用信号ライン、ＤＢはデータ・バス・ライン、ＮＯ
Ｉ及びＮＯ２はアクティブ・リストア回路内のノード、
Ｑｌ及びＯ２はビット・ライン・チャージ・アップ用回
路を構成するトランジスタ、Ｏ３及びＯ４はセンス増幅
器を構成するトランジスタ、Ｏ５゜Ｏ６，Ｏ７，ＱＢ、
Ｑ９．Ｑｌ Ｏ，Ｑｌ １．Ｏ１２はアクティブ・リス
トア回路を構成するトランジスタ、Ｏ１３及びＯ１４は
カラム選択回路を構成するトランジスタをそれぞれ示し
ている。
この従来例では、ビット・ラインＢＬ及び「τはフォー
ルプツト方式を採っている。
ルプツト方式を採っている。
これは、メモリ・セルに於けるメモリ・キャパシタの容
量が小さく、蓄積されている電荷が少ないので、それを
感度良く読み出す為である。
量が小さく、蓄積されている電荷が少ないので、それを
感度良く読み出す為である。
トランジスタＱ３及びＯ４で構成されるセンス増幅器で
データの読み出しを行うと必ずレベル・ダウンを生ずる
ので、それを補償する為の増幅を行うのがアクティブ・
リストア回路である。
データの読み出しを行うと必ずレベル・ダウンを生ずる
ので、それを補償する為の増幅を行うのがアクティブ・
リストア回路である。
アクティブ・リストア回路で増幅されたデータ信号は、
カラム選択回路に依り、一対のビット・ラインに関する
もののみが選択されてデータ・バス・ラインＤＢを介し
て外部に送出され、外部では、このデータ信号を更に増
幅してデータ・ツブイルに入力される。
カラム選択回路に依り、一対のビット・ラインに関する
もののみが選択されてデータ・バス・ラインＤＢを介し
て外部に送出され、外部では、このデータ信号を更に増
幅してデータ・ツブイルに入力される。
Ｃ発明が解決しようとする問題点〕
さて、第４図に見られる半導体記憶装置では、ビット・
ラインＢＬ及び「工はｖｃｃのレベルまでチャージ・ア
ップされ、その状態でメモリ・セルから読み出された電
圧を同じくビット・ラインＢＬ及びＢＬにのせ、その僅
かな差電圧を増幅して信号にしているものであるが、ビ
ット・ラインＢＬ及びＢＬに於けるチャージ・アップ電
流或いはディスチャージ電流は 時間 なる式で表され、その値はかなり大きなものとなる。
ラインＢＬ及び「工はｖｃｃのレベルまでチャージ・ア
ップされ、その状態でメモリ・セルから読み出された電
圧を同じくビット・ラインＢＬ及びＢＬにのせ、その僅
かな差電圧を増幅して信号にしているものであるが、ビ
ット・ラインＢＬ及びＢＬに於けるチャージ・アップ電
流或いはディスチャージ電流は 時間 なる式で表され、その値はかなり大きなものとなる。
そこで、近年の半導体記憶装置では、この種の消費電力
を低減する為、ビット・ラインＢＬ及びＢＬに対するチ
ャージ・アップ・レベルを’ＡＶｃｃ以下にするものが
再び現れ始めている。尚、そのようにすると、電流もＡ
になることは云うまでもない。
を低減する為、ビット・ラインＢＬ及びＢＬに対するチ
ャージ・アップ・レベルを’ＡＶｃｃ以下にするものが
再び現れ始めている。尚、そのようにすると、電流もＡ
になることは云うまでもない。
ところで、そのようにビット・ラインＢＬ及びＢＬのチ
ャージ・アップ・レベルを’Ａ Ｖ ｃ ｃ以下にする
場合、アクティブ・リストア回路の構成をそのまま用い
ることには問題がある。
ャージ・アップ・レベルを’Ａ Ｖ ｃ ｃ以下にする
場合、アクティブ・リストア回路の構成をそのまま用い
ることには問題がある。
第５図は第４図に見られる回路の要所に於けるレベルの
時間に対する推移を表す線図であり、第４図に於いて用
いた記号と同記号は同部分に関連を持つものとする。
時間に対する推移を表す線図であり、第４図に於いて用
いた記号と同記号は同部分に関連を持つものとする。
図に於いて、ｖ、ｓは接地側電源レベルを示している。
第４図及び第５図を参照しつつ前記の問題を更に詳細に
説明する。
説明する。
読み出しを行う前に、ビット・ライン・チャージ・アッ
プ用信号ラインＢＣ及びアクティブ・リストア回路作動
用信号ライン口をＶ ｃｃまで上昇させる。
プ用信号ラインＢＣ及びアクティブ・リストア回路作動
用信号ライン口をＶ ｃｃまで上昇させる。
ビット・ライン・チャージ・アップ用回路に於けるトラ
ンジスタＱ１及びＯ２が作動するからビット・ラインＢ
Ｌ及びＢＬは’Ａ Ｖ ｃ ｃにリセットされ、同時に
、アクティブ・リストア回路に於けるトランジスタＱ７
及びＯ８も作動するからノードＮＯＩ及びＮＯ２も同じ
＜’ＡＶｃｃにリセットされる。
ンジスタＱ１及びＯ２が作動するからビット・ラインＢ
Ｌ及びＢＬは’Ａ Ｖ ｃ ｃにリセットされ、同時に
、アクティブ・リストア回路に於けるトランジスタＱ７
及びＯ８も作動するからノードＮＯＩ及びＮＯ２も同じ
＜’ＡＶｃｃにリセットされる。
その状態で、読み出し動作（アクティブ状態）に入ると
、先ず、ビット・ラインチャージ・アップ用信号ライン
ＢＣ及びアクティブ・リストア回路作動用信号ラインＲ
が接地側電源レベルＶ。
、先ず、ビット・ラインチャージ・アップ用信号ライン
ＢＣ及びアクティブ・リストア回路作動用信号ラインＲ
が接地側電源レベルＶ。
に向かって降下し、ビット・ラインＢＬ及び「工はフロ
ーティング状態になる。
ーティング状態になる。
ここで、ワード・ラインＷＬに於けるレベルが上昇する
と、メモリ・セルからのデータ（１”或いは０”）に依
ってビット・ラインＢＬ及びＢＬの間には僅かな差電圧
を生ずる。
と、メモリ・セルからのデータ（１”或いは０”）に依
ってビット・ラインＢＬ及びＢＬの間には僅かな差電圧
を生ずる。
その後、センス増幅器を構成するトランジスタＱ１及び
Ｏ２に共通のソース点に於けるレベルを降下させること
に依って信号を増幅する。
Ｏ２に共通のソース点に於けるレベルを降下させること
に依って信号を増幅する。
この時点では、ロー側となるビット・ラインだけが’Ａ
Ｖ ｃ ｃからｖ、、に降下し、同時に、ノードＮ０
１及びＮＯ２の何れか一方がｖｌｌ、に降下する。
Ｖ ｃ ｃからｖ、、に降下し、同時に、ノードＮ０
１及びＮＯ２の何れか一方がｖｌｌ、に降下する。
この場合、ビット・ラインＢＬがローに降下しているか
ら、アクティブ・リストア回路に於けるトランジスタＱ
１２がオンとなって、ノードＮ０２の方がＶ□に降下し
ているが、ノードＮＯＩは相変わらず’Ａ Ｖ ｃ ｃ
を維持している。
ら、アクティブ・リストア回路に於けるトランジスタＱ
１２がオンとなって、ノードＮ０２の方がＶ□に降下し
ているが、ノードＮＯＩは相変わらず’Ａ Ｖ ｃ ｃ
を維持している。
このような状態で、アクティブ・リストア回路作動用信
号ラインＲ３のレベルを上昇させてトランジスタＱ９及
びＱＩＯの作用でノードＮＯＩのレベルを’Ａ Ｖｃｃ
から押し上げる。尚、トランジスタＱ９及びＱＩＯはト
ランジスタの形ではあるが実際にはＭＯＳダイオードで
ある。
号ラインＲ３のレベルを上昇させてトランジスタＱ９及
びＱＩＯの作用でノードＮＯＩのレベルを’Ａ Ｖｃｃ
から押し上げる。尚、トランジスタＱ９及びＱＩＯはト
ランジスタの形ではあるが実際にはＭＯＳダイオードで
ある。
ところで、通常、ビット・ラインに於いては、データが
０”であれば０ （Ｖ） 、“１″であればＶ ｅｅの
レベルになる必要があるから、前記のビット・ラインＢ
Ｌは”Ａ Ｖ ｃ ｃからｖｃｃまで、更にチャージ・
アップされなければならない。
０”であれば０ （Ｖ） 、“１″であればＶ ｅｅの
レベルになる必要があるから、前記のビット・ラインＢ
Ｌは”Ａ Ｖ ｃ ｃからｖｃｃまで、更にチャージ・
アップされなければならない。
それには、ノードＮｏｔに於けるレベルを上昇させ、ト
ランジスタＱ７を動作させてビット・ラインＢＬをチャ
ージ・・アップしなければならないが、しからば、その
場合、ノードＮＯＩをどの程度にレベルを上昇させる必
要があるかが問題となるが、そのレベルとしては （ＶＣＣ＋）ランジスタＱ７のＶｔ） が必要である。尚、■７はトランジスタの閾値電圧を示
すものとする。
ランジスタＱ７を動作させてビット・ラインＢＬをチャ
ージ・・アップしなければならないが、しからば、その
場合、ノードＮＯＩをどの程度にレベルを上昇させる必
要があるかが問題となるが、そのレベルとしては （ＶＣＣ＋）ランジスタＱ７のＶｔ） が必要である。尚、■７はトランジスタの閾値電圧を示
すものとする。
アクティブ・リストア回路作動用信号ラインＲ８に於け
るレベルはＶ ｓｓからＶ ｃｃまで上昇するが、これ
に対し、ノードＮＯＩは元のレベルが！４Ｖｃｃである
から、これを（Ｖ ｃ ｃ ” Ｖ ｒ ）とするのは
容易ではない。
るレベルはＶ ｓｓからＶ ｃｃまで上昇するが、これ
に対し、ノードＮＯＩは元のレベルが！４Ｖｃｃである
から、これを（Ｖ ｃ ｃ ” Ｖ ｒ ）とするのは
容易ではない。
通常、実質的なＭＯＳダイオードであるトランジスタＱ
９の容量に対し、ノードＮｏｔに付加される容量は小さ
くしなければならない。
９の容量に対し、ノードＮｏｔに付加される容量は小さ
くしなければならない。
若し、ＭＯＳダイオードであるトランジスタＱ９の容量
に対してノードＮＯＩの容量が大きいとすると、トラン
ジスタＱ９に依すノードＮＯＩを押し上げても、ノード
ＮＯＩは充分に高い電圧レベルとはならない。必要な電
圧を得る為には、ＭＯＳダイオード、即ち、トランジス
タＱ９を充分に大きくする必要がある。
に対してノードＮＯＩの容量が大きいとすると、トラン
ジスタＱ９に依すノードＮＯＩを押し上げても、ノード
ＮＯＩは充分に高い電圧レベルとはならない。必要な電
圧を得る為には、ＭＯＳダイオード、即ち、トランジス
タＱ９を充分に大きくする必要がある。
然しなから、アクティブ・リストア回路はビット・ライ
ンのピンチと同じそれをもって多数形成されているから
、大きなキャパシタを付加して前記の比を小さくするこ
とはできないし、また、余り大きな容量を付加すると負
荷が重東なって大きな電力を必要とすることになる。
ンのピンチと同じそれをもって多数形成されているから
、大きなキャパシタを付加して前記の比を小さくするこ
とはできないし、また、余り大きな容量を付加すると負
荷が重東なって大きな電力を必要とすることになる。
前記したような理由から、ノードＮ０Ｉ（或いはＮｏ２
）に於けるレベルを（Ｖｃｅ”Ｖｔ）以上にして、ビッ
ト・ラインＢＬ（或いは■工）を正側電源レベルＶ ｃ
ｃまでチャージ・アップすることは極めて困難である。
）に於けるレベルを（Ｖｃｅ”Ｖｔ）以上にして、ビッ
ト・ラインＢＬ（或いは■工）を正側電源レベルＶ ｃ
ｃまでチャージ・アップすることは極めて困難である。
本発明は、当初、全体を約’Ａ Ｖ ｃ ｃ以下にチャ
ージ・アップした状態にしておいても、後に、アクティ
ブ・リストア回路、従って、ビット・ラインのみを’Ａ
Ｖ ｃ ｃを逢かに越えるレベル、例えばＶ ｃｃに
チャージ・アップできるようにし、動作には全く影響を
与えることなく消費電力の低減を可能にした半導体記憶
装置を提供する。
ージ・アップした状態にしておいても、後に、アクティ
ブ・リストア回路、従って、ビット・ラインのみを’Ａ
Ｖ ｃ ｃを逢かに越えるレベル、例えばＶ ｃｃに
チャージ・アップできるようにし、動作には全く影響を
与えることなく消費電力の低減を可能にした半導体記憶
装置を提供する。
本発明を解説する為の第１図及び第２図ｆ：４すて説明
する。
する。
本発明に依る半導体記憶装置では、電源レベルＶＣＣを
下回る例えば’Ａ Ｖ ｅ ｃである第１のレベルにビ
ット・ラインＢＬ、ＢＬ１及びτＴ、、ＢＬ１を充電す
る例えばトランジスタＱ１及びＯ２からなるビット・ラ
イン・チャージ・アップ用回路と、ビット・ラインＢＬ
及び孔中に介挿され且つビット・ラインＢＬ及びＢＬが
前記第１のレベルに充電されてからメモリ・セル・アレ
イＭＡ側のビット・ラインＢＬ及びＢＬとアクティブ・
リストア回路側のビット・ラインＢＬＩ及びＢＬＩとに
切り離すトランスファ・ゲート・トランジスタＱ１５及
びＯ１６であるスイッチと、該スイッチで切り離された
アクティブ・リストア回路側ビット・ラインＢＬＩ及び
ＢＬＩを前記第１のレベルより高い第２のレベルに充電
する例えばトランジスタＱ５． Ｏ６，Ｏ７，Ｏ８，Ｑ
９． ＱＩＯ，Ｑｌｌ、Ｏ１２からなるアクティブ・リ
ストア回路とを備えてなる構成を採っている。
下回る例えば’Ａ Ｖ ｅ ｃである第１のレベルにビ
ット・ラインＢＬ、ＢＬ１及びτＴ、、ＢＬ１を充電す
る例えばトランジスタＱ１及びＯ２からなるビット・ラ
イン・チャージ・アップ用回路と、ビット・ラインＢＬ
及び孔中に介挿され且つビット・ラインＢＬ及びＢＬが
前記第１のレベルに充電されてからメモリ・セル・アレ
イＭＡ側のビット・ラインＢＬ及びＢＬとアクティブ・
リストア回路側のビット・ラインＢＬＩ及びＢＬＩとに
切り離すトランスファ・ゲート・トランジスタＱ１５及
びＯ１６であるスイッチと、該スイッチで切り離された
アクティブ・リストア回路側ビット・ラインＢＬＩ及び
ＢＬＩを前記第１のレベルより高い第２のレベルに充電
する例えばトランジスタＱ５． Ｏ６，Ｏ７，Ｏ８，Ｑ
９． ＱＩＯ，Ｑｌｌ、Ｏ１２からなるアクティブ・リ
ストア回路とを備えてなる構成を採っている。
このような手段に依るとビット・ラインを電源レベルま
で急速にチャージ・アップすることが可能であり、また
、勿論、半導体記憶装置の消費電力を低減することがで
きる。
で急速にチャージ・アップすることが可能であり、また
、勿論、半導体記憶装置の消費電力を低減することがで
きる。
第１図は本発明一実施例の要部回路説明図であり、第４
図に於いて用いた記号と同記号は同部分を表すか或いは
同じ意味を持つものとする。
図に於いて用いた記号と同記号は同部分を表すか或いは
同じ意味を持つものとする。
本実施例が第４図に見られる従来例と相違する点は、ビ
ット・ライン中にトランスファ・ゲート・トランジスタ
Ｑ１５及びＯ１６を設け、ビット・ラインをメモリ・セ
ル・アレイ側ビット・ラインＢＬ及び「Ｉとアクティブ
・リストア回路側ビット・ラインＢＬＩ及びＢＬＩとに
分離できるようにしたこと、ビット・ラインＢＬＩ及び
ＢＬＩをＶｃｃ ｖｙまでチャージ・アップする為の
ビット・ライン・チャージ・アップ用回路を構成するト
ランジスタＱ１７及びＯ１８を設けたことである。尚、
ＢＴはトランスファ・ゲート・トランジスタ作動用信号
ラインを示している。
ット・ライン中にトランスファ・ゲート・トランジスタ
Ｑ１５及びＯ１６を設け、ビット・ラインをメモリ・セ
ル・アレイ側ビット・ラインＢＬ及び「Ｉとアクティブ
・リストア回路側ビット・ラインＢＬＩ及びＢＬＩとに
分離できるようにしたこと、ビット・ラインＢＬＩ及び
ＢＬＩをＶｃｃ ｖｙまでチャージ・アップする為の
ビット・ライン・チャージ・アップ用回路を構成するト
ランジスタＱ１７及びＯ１８を設けたことである。尚、
ＢＴはトランスファ・ゲート・トランジスタ作動用信号
ラインを示している。
第２図は第１図に見られる回路の要所に於けるレベルの
時間に対する推移を表す線図であり、第１図に於いて用
いた記号と同記号は同部分に関連を持つもの生する。尚
、（Ａ）はメモリ・セル・アレイ側、（Ｂ）はアクティ
ブ・リストア回路側にそれぞれ関連している。
時間に対する推移を表す線図であり、第１図に於いて用
いた記号と同記号は同部分に関連を持つもの生する。尚
、（Ａ）はメモリ・セル・アレイ側、（Ｂ）はアクティ
ブ・リストア回路側にそれぞれ関連している。
第１図に見られる本発明一実施例の動作を第２図を参照
しつつ説明する。
しつつ説明する。
スタンバイ （リセット）状態でビット・ライン・チャ
ージ・アップ用信号ラインＢＣのレベルをＶ ｃｃとし
、ビット・ラインＢＬ及びＷτは’ＡＶｃｃに、ビット
・ラインＢＬ１及びＢＬＩはｖｃｃ−■？にそれぞれチ
ャージ・アップされ、また、同時にアクティブ・リスト
ア回路作動用信号ライン口のレベルは高くなっているか
らノードＮＯＩ及びＮＯ２もＶｃｃ ｖ、ｒまでチャ
ージ・アップされている。このノードＮＯＩ及びＮＯ２
のレベルが高いことが前記従来例に比較して大変有利な
点である。尚、トランスファ・ゲート・トランジスタＱ
１５及びＯ１６は、最初、ビット・ラインＢＬとＢＬ、
ビットラインＢＬＩとＷτゴが’Ａ Ｖ ｃ ｃにチャ
ージ・アップされた後はオフになっている。
ージ・アップ用信号ラインＢＣのレベルをＶ ｃｃとし
、ビット・ラインＢＬ及びＷτは’ＡＶｃｃに、ビット
・ラインＢＬ１及びＢＬＩはｖｃｃ−■？にそれぞれチ
ャージ・アップされ、また、同時にアクティブ・リスト
ア回路作動用信号ライン口のレベルは高くなっているか
らノードＮＯＩ及びＮＯ２もＶｃｃ ｖ、ｒまでチャ
ージ・アップされている。このノードＮＯＩ及びＮＯ２
のレベルが高いことが前記従来例に比較して大変有利な
点である。尚、トランスファ・ゲート・トランジスタＱ
１５及びＯ１６は、最初、ビット・ラインＢＬとＢＬ、
ビットラインＢＬＩとＷτゴが’Ａ Ｖ ｃ ｃにチャ
ージ・アップされた後はオフになっている。
ビット・ライン・チャージ・アップ用信号ラインＢＣの
レベルを降下させると各ビット・ラインはＢＬ及び丁子
、ＢＬＩ及びＢＬＩはフローティング状態になる。
レベルを降下させると各ビット・ラインはＢＬ及び丁子
、ＢＬＩ及びＢＬＩはフローティング状態になる。
ワード・ラインＷＬのレベルを上昇させると、メモリ・
セルからのデータがビット・ラインＢＬ及び１１に現れ
る。
セルからのデータがビット・ラインＢＬ及び１１に現れ
る。
センス増幅器を構成するトランジスタＱ３及びＯ４を作
動させると、ロー側のビット・ラインだけＶ□に降下す
る。
動させると、ロー側のビット・ラインだけＶ□に降下す
る。
アクティブ・リストア回路作動用信号ラインに丁のレベ
ルを降下させて、トランスファ・ゲート・トランジスタ
作動用信号ラインＢＴのレベルを上昇させると、ビット
・ラインＢＬとＢＬＩ、ビット・ライン「ＩとＢＬＩが
それぞれ導通する。
ルを降下させて、トランスファ・ゲート・トランジスタ
作動用信号ラインＢＴのレベルを上昇させると、ビット
・ラインＢＬとＢＬＩ、ビット・ライン「ＩとＢＬＩが
それぞれ導通する。
ところで、前記したようにセンス増幅器が動作してから
トランスファ・ゲート・トランジスタ作動用信号ライン
ＢＴのレベルを上昇させると、本実施例の場合、ビット
・ラインＢＬがｖｌ、に降下するのでノードＮＯ２のレ
ベルもｖ３．である。
トランスファ・ゲート・トランジスタ作動用信号ライン
ＢＴのレベルを上昇させると、本実施例の場合、ビット
・ラインＢＬがｖｌ、に降下するのでノードＮＯ２のレ
ベルもｖ３．である。
然しながら、ノードＮＯＩは■ｃｃ−ｖＴに維持されて
いるので、ここでアクティブ・リストア回路作動用信号
ラインＲ３のレベルをＶ ｓｓからＶ ｃｃに上昇させ
るとノードＮＯＩのレベルはｖｃｃ十ｖア以上になり、
そこで、トランジスタＱ７を介してビット・ラインＢＬ
及びＢＬＩを■。にチャージ・アップすることができる
。
いるので、ここでアクティブ・リストア回路作動用信号
ラインＲ３のレベルをＶ ｓｓからＶ ｃｃに上昇させ
るとノードＮＯＩのレベルはｖｃｃ十ｖア以上になり、
そこで、トランジスタＱ７を介してビット・ラインＢＬ
及びＢＬＩを■。にチャージ・アップすることができる
。
この場合、ノードＮＯＩがｖｃｃ−ｖＴの状態にあり、
第４図の従来例に於ける％■。、と比較すると著しく高
くなっているので、その高くなっている分だけ、アクテ
ィブ・リストア回路作動用信号ラインＲ３のレベルをロ
ーからハイにした際、ハイ側のビット・ラインを急速に
チャージ・アンプすることができる。
第４図の従来例に於ける％■。、と比較すると著しく高
くなっているので、その高くなっている分だけ、アクテ
ィブ・リストア回路作動用信号ラインＲ３のレベルをロ
ーからハイにした際、ハイ側のビット・ラインを急速に
チャージ・アンプすることができる。
第１図に見られる実施例では、メモリ・セル・アレイ側
のビット・ラインＢＬ及びＢＬをチャージ・アップする
トランジスタＱ１及びＯ２と、アクティブ・リストア回
路側のビット・ラインＢＬ１及びＢＬＩをチャージ・ア
ップするトランジスタＱ１７及びＯ１８とは同じビット
・ライン・チャージ・アップ用信号ラインＢＣのレベル
如何に ゛依存して作動しているが、トランジス
タＱ１７及びＯ１８を別個のビット・ライン・チャージ
・アップ用信号ライン、例えばＢＣＩに接続し、そのタ
イミングをビット・ライン・チャージ・アンプ用信号ラ
インＢＣに於けるそれとは異なったものとして作動させ
る実施例について説明する。
のビット・ラインＢＬ及びＢＬをチャージ・アップする
トランジスタＱ１及びＯ２と、アクティブ・リストア回
路側のビット・ラインＢＬ１及びＢＬＩをチャージ・ア
ップするトランジスタＱ１７及びＯ１８とは同じビット
・ライン・チャージ・アップ用信号ラインＢＣのレベル
如何に ゛依存して作動しているが、トランジス
タＱ１７及びＯ１８を別個のビット・ライン・チャージ
・アップ用信号ライン、例えばＢＣＩに接続し、そのタ
イミングをビット・ライン・チャージ・アンプ用信号ラ
インＢＣに於けるそれとは異なったものとして作動させ
る実施例について説明する。
第３図は前記のような構成を有する実施例の要所に於け
るレベルの時間に対する推移を表す線図であり、第１図
及び第２図に於いて用いた記号と同記号は同部分を表す
か或いは同じ意味を持つものとする。尚、（Ａ）はメモ
リ・セル・アレイ側に、また、（Ｂ）、はアクティブ・
リストア回路側にそれぞれ関連していることは第２図と
同様である。
るレベルの時間に対する推移を表す線図であり、第１図
及び第２図に於いて用いた記号と同記号は同部分を表す
か或いは同じ意味を持つものとする。尚、（Ａ）はメモ
リ・セル・アレイ側に、また、（Ｂ）、はアクティブ・
リストア回路側にそれぞれ関連していることは第２図と
同様である。
第３図から判るように、メモリ・セル・アレイ側に関す
る動作は変わりないが、アクティブ・リストア回路側で
は、スタンバイ状態にトランスファ・ゲート・トランジ
スタ作動用信号ラインＢＴのレベルは■。に、また、ア
クティブ・リストア回路作動用信号ライン１丁のレベル
もＶ ｃｃになっている。
る動作は変わりないが、アクティブ・リストア回路側で
は、スタンバイ状態にトランスファ・ゲート・トランジ
スタ作動用信号ラインＢＴのレベルは■。に、また、ア
クティブ・リストア回路作動用信号ライン１丁のレベル
もＶ ｃｃになっている。
従って、ビット・ラインＢＬと肛、ビット・ラインＢＬ
ＩとＢＬＩ、ノードＮＯＩとＮＯ２はそれぞれＡＶ−に
チャージ・アップされ、完全なリセット状態になってい
る。
ＩとＢＬＩ、ノードＮＯＩとＮＯ２はそれぞれＡＶ−に
チャージ・アップされ、完全なリセット状態になってい
る。
読み出し状態、即ち、アクティブになると、ビット・ラ
イン・チャージ・アンプ用ラインＢＣのレベルは降下し
、ワード・ラインＷＬのレベルは上昇してビット・ライ
ンにはデータが出力され、それをセンス増幅器で増幅す
る点に於いては何等変わりない。
イン・チャージ・アンプ用ラインＢＣのレベルは降下し
、ワード・ラインＷＬのレベルは上昇してビット・ライ
ンにはデータが出力され、それをセンス増幅器で増幅す
る点に於いては何等変わりない。
然しなから、それと同時にビット・ライン・チャージ・
アップ用ラインＢＣとトランスファ・ゲート・トランジ
スタ作動用信号ラインＢＴのレベルを降下させ、センス
増幅器でデータを増幅している間にビット・ライン・チ
ャージ・アップ用信号ラインＢＣＩのレベルを上昇させ
、ビット・ラインＢＬＩ及びＢＬＩ、ノードＮＯＩ及び
ＮＯ２のレベルを％ＶＣＣから■ｃｃ−■？に上昇させ
ることが大きな相違である。
アップ用ラインＢＣとトランスファ・ゲート・トランジ
スタ作動用信号ラインＢＴのレベルを降下させ、センス
増幅器でデータを増幅している間にビット・ライン・チ
ャージ・アップ用信号ラインＢＣＩのレベルを上昇させ
、ビット・ラインＢＬＩ及びＢＬＩ、ノードＮＯＩ及び
ＮＯ２のレベルを％ＶＣＣから■ｃｃ−■？に上昇させ
ることが大きな相違である。
この後は第１図に関して説明した実施例と殆ど変わりな
く、ア“クチイブ・リストア回路作動用信号ライン１１
及びビット・ライン・チャージ・アップ用信号ラインＢ
ＣＩのレベルを降下させ、トランスファ・ゲート・トラ
ンジスタ作動用信号ラインＢＴのレベルを上昇させると
ノードＮＯ２のレベルがｖ。に、ノードＮＯＩのレベル
はＶｃｃ−ｖＴになり、そして、アクティブ・リストア
回路作動用信号ラインＲ３のレベルをローからハイにす
るとノードＮＯＩのレベルはｖｃｃ＋■７以上になって
、ビット・ラインＢＬ及びＢＬＩはＶ ｃｃにチャージ
・アップされるものである。
く、ア“クチイブ・リストア回路作動用信号ライン１１
及びビット・ライン・チャージ・アップ用信号ラインＢ
ＣＩのレベルを降下させ、トランスファ・ゲート・トラ
ンジスタ作動用信号ラインＢＴのレベルを上昇させると
ノードＮＯ２のレベルがｖ。に、ノードＮＯＩのレベル
はＶｃｃ−ｖＴになり、そして、アクティブ・リストア
回路作動用信号ラインＲ３のレベルをローからハイにす
るとノードＮＯＩのレベルはｖｃｃ＋■７以上になって
、ビット・ラインＢＬ及びＢＬＩはＶ ｃｃにチャージ
・アップされるものである。
本実施例は第１図に見られる実施例と比較して電源で発
生する電圧変動の影響を受けることが少ない。
生する電圧変動の影響を受けることが少ない。
即ち、第１図について説明した実施例では、電源に電圧
変動があると、ビット・ライン・チャージ・アップ用信
号ラインＢＣも変動することになる。
変動があると、ビット・ライン・チャージ・アップ用信
号ラインＢＣも変動することになる。
通常、半導体記憶装置の場合、電源の電圧変動としては
、５〔ｖ〕±１０（％〕が許されている範囲である。
、５〔ｖ〕±１０（％〕が許されている範囲である。
今、電源電圧が５．５ （Ｖ）から４．５ （Ｖ）に変
化したとすると、ビット・ライン・チャージ・アップ用
信号ラインＢＣに於けるレベルも同様に変化するが、ノ
ードＮＯＩ及びＮＯ２、ビット・ラインＢＬＩ及びＢＬ
Ｉは充電された際の電圧である５、５ （ｖ） −ｖ、
をそのまま維持しているので、電圧変動した後、４゜５
〔Ｖ〕で動作するにはチャージ量が余分であり、従っ
て、これが誤動作の原因になる。
化したとすると、ビット・ライン・チャージ・アップ用
信号ラインＢＣに於けるレベルも同様に変化するが、ノ
ードＮＯＩ及びＮＯ２、ビット・ラインＢＬＩ及びＢＬ
Ｉは充電された際の電圧である５、５ （ｖ） −ｖ、
をそのまま維持しているので、電圧変動した後、４゜５
〔Ｖ〕で動作するにはチャージ量が余分であり、従っ
て、これが誤動作の原因になる。
然しなから、第３図に見られる実施例に於いては、チャ
ージ・アップの時間が大変短いので、その短い時間内に
電源の電圧が変動する確率は極めて低く、従って、結果
的に電圧変動に対する耐性が高いことになる。
ージ・アップの時間が大変短いので、その短い時間内に
電源の電圧が変動する確率は極めて低く、従って、結果
的に電圧変動に対する耐性が高いことになる。
本発明に依る半導体記憶装置では、電源レベルを下回る
第１のレベルにビット・ラインを充電するビット・ライ
ン・チャージ・アップ用回路と、ビット・ライン中に介
挿され且つビット・ラインが前記第１のレベルに充電さ
れてからメモリ・セル・アレイ側のビット・ラインとア
クティブ・リストア回路側のビット・ラインとに切り離
すスイッチと、該スイッチで切り離されたアクティブ・
リストア回路側のビット・ラインを前記第１のレベルよ
り高い第２のレベルに充電するアクティブ・リストア回
路とを備えた構成になっている。
第１のレベルにビット・ラインを充電するビット・ライ
ン・チャージ・アップ用回路と、ビット・ライン中に介
挿され且つビット・ラインが前記第１のレベルに充電さ
れてからメモリ・セル・アレイ側のビット・ラインとア
クティブ・リストア回路側のビット・ラインとに切り離
すスイッチと、該スイッチで切り離されたアクティブ・
リストア回路側のビット・ラインを前記第１のレベルよ
り高い第２のレベルに充電するアクティブ・リストア回
路とを備えた構成になっている。
この構成に依ると、当初、全体をチャージ・アップする
電圧は低くしであるので、必要とされる電流も対応して
小さな値となり、消費電力は低減される。
電圧は低くしであるので、必要とされる電流も対応して
小さな値となり、消費電力は低減される。
しかも、その全体のチャージ・アップが済んでからは、
ビット・ラインのみを電源レベルにチャージ・アップし
て半導体記憶装置を正常に動作させることが可能であり
、また、そのチャージ・アップは高速で行うことができ
る。
ビット・ラインのみを電源レベルにチャージ・アップし
て半導体記憶装置を正常に動作させることが可能であり
、また、そのチャージ・アップは高速で行うことができ
る。
第１図は本発明一実施例の要部回路説明図、第２図は第
１図に見られる回路の要所に於けるレベルの時間に対す
る推移を示す線図、第３図は第１図の実施例と異なる実
施例の要所に於けるレベルの時間に対する推移を示す線
図、第一４図は従来例の要部回路説明図、第５図は第４
図に見られる回路の要所に於けるレベルの時間に対する
推移を示す線図をそれぞれ表している。 図に於いて、ＢＬ及び「工はビット・ライン、ＷＬはワ
ード・ライン、ＭＡはメモリ・セル・アレイ、ＢＣはビ
ット・ライン・チャージ・アップ用信号ライン、ＳＡＧ
は共通ソース制御ライン、Ｖ ｃｃは正側電源レベル、
Ｒ３及びπ】はアクティブ・リストア回路作動用信号ラ
イン、ＤＢはデータ・バス・ライン、ＮＯＩ及びＮＯ２
はアクティブ・リストア回路内のノード、ＢＴはトラン
スファ・ゲート・トランジスタ作動用信号ライン、Ｑ工
及びＯ２はビット・ライン・チャージ・アップ用回路を
構成するトランジスタ、Ｏ３及びＯ４はセンス増幅器を
構成するトランジスタ、Ｏ５，Ｏ６、Ｏ７，Ｏ８，Ｑ９
．ＱＩＯ，Ｑｌｌ、Ｏ１２はアクティブ・リストア回路
を構成するトランジスタ、Ｏ１３及びＯ１４はカラム選
択回路を構成するトランジスタ、Ｏ１５及びＯ１６はト
ランスファ・ゲート・トランジスタ、Ｏ１７及びＱｌＢ
はビット・ライン・チャージ・アップ用回路を構成する
トランジスタをそれぞれ示している。
１図に見られる回路の要所に於けるレベルの時間に対す
る推移を示す線図、第３図は第１図の実施例と異なる実
施例の要所に於けるレベルの時間に対する推移を示す線
図、第一４図は従来例の要部回路説明図、第５図は第４
図に見られる回路の要所に於けるレベルの時間に対する
推移を示す線図をそれぞれ表している。 図に於いて、ＢＬ及び「工はビット・ライン、ＷＬはワ
ード・ライン、ＭＡはメモリ・セル・アレイ、ＢＣはビ
ット・ライン・チャージ・アップ用信号ライン、ＳＡＧ
は共通ソース制御ライン、Ｖ ｃｃは正側電源レベル、
Ｒ３及びπ】はアクティブ・リストア回路作動用信号ラ
イン、ＤＢはデータ・バス・ライン、ＮＯＩ及びＮＯ２
はアクティブ・リストア回路内のノード、ＢＴはトラン
スファ・ゲート・トランジスタ作動用信号ライン、Ｑ工
及びＯ２はビット・ライン・チャージ・アップ用回路を
構成するトランジスタ、Ｏ３及びＯ４はセンス増幅器を
構成するトランジスタ、Ｏ５，Ｏ６、Ｏ７，Ｏ８，Ｑ９
．ＱＩＯ，Ｑｌｌ、Ｏ１２はアクティブ・リストア回路
を構成するトランジスタ、Ｏ１３及びＯ１４はカラム選
択回路を構成するトランジスタ、Ｏ１５及びＯ１６はト
ランスファ・ゲート・トランジスタ、Ｏ１７及びＱｌＢ
はビット・ライン・チャージ・アップ用回路を構成する
トランジスタをそれぞれ示している。
Claims (1)
- 【特許請求の範囲】 電源レベルを下回る第１のレベルにビット・ラインを
充電するビット・ライン・チャージ・アップ用回路と、 ビット・ライン中に介挿され且つビット・ラインが前記
第１のレベルに充電されてからメモリ・セル・アレイ側
のビット・ラインとアクティブ・リストア回路側のビッ
ト・ラインとに切り離すスイッチと、 該スイッチで切り離されたアクティブ・リストア回路側
ビット・ラインを前記第１のレベルより高い第２のレベ
ルに充電するアクティブ・リストア回路と を備えてなることを特徴とする半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60071036A JPS61239493A (ja) | 1985-04-05 | 1985-04-05 | 半導体記憶装置 |
| US06/843,356 US4740926A (en) | 1985-04-05 | 1986-03-24 | Semiconductor memory device |
| KR1019860002305A KR910009441B1 (ko) | 1985-04-05 | 1986-03-27 | 저소비 전력형 반도체 기억장치 |
| EP86104534A EP0197505B1 (en) | 1985-04-05 | 1986-04-03 | Semiconductor memory device |
| DE8686104534T DE3680562D1 (de) | 1985-04-05 | 1986-04-03 | Halbleiterspeicheranordnung. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60071036A JPS61239493A (ja) | 1985-04-05 | 1985-04-05 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61239493A true JPS61239493A (ja) | 1986-10-24 |
| JPH0518198B2 JPH0518198B2 (ja) | 1993-03-11 |
Family
ID=13448893
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60071036A Granted JPS61239493A (ja) | 1985-04-05 | 1985-04-05 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4740926A (ja) |
| EP (1) | EP0197505B1 (ja) |
| JP (1) | JPS61239493A (ja) |
| KR (1) | KR910009441B1 (ja) |
| DE (1) | DE3680562D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS629590A (ja) * | 1985-07-08 | 1987-01-17 | Nec Corp | 増幅回路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5197033A (en) * | 1986-07-18 | 1993-03-23 | Hitachi, Ltd. | Semiconductor device incorporating internal power supply for compensating for deviation in operating condition and fabrication process conditions |
| JPS63146293A (ja) * | 1986-12-09 | 1988-06-18 | Toshiba Corp | 半導体記憶装置 |
| JPH07107797B2 (ja) * | 1987-02-10 | 1995-11-15 | 三菱電機株式会社 | ダイナミツクランダムアクセスメモリ |
| JPH01119984A (ja) * | 1987-10-31 | 1989-05-12 | Toshiba Corp | ダイナミック型半導体メモリ |
| US5007022A (en) * | 1987-12-21 | 1991-04-09 | Texas Instruments Incorporated | Two-port two-transistor DRAM |
| US4845675A (en) * | 1988-01-22 | 1989-07-04 | Texas Instruments Incorporated | High-speed data latch with zero data hold time |
| US4926383A (en) * | 1988-02-02 | 1990-05-15 | National Semiconductor Corporation | BiCMOS write-recovery circuit |
| US4975879A (en) * | 1989-07-17 | 1990-12-04 | Advanced Micro Devices, Inc. | Biasing scheme for FIFO memories |
| JP2825291B2 (ja) * | 1989-11-13 | 1998-11-18 | 株式会社東芝 | 半導体記憶装置 |
| US5751643A (en) * | 1990-04-06 | 1998-05-12 | Mosaid Technologies Incorporated | Dynamic memory word line driver |
| US5214602A (en) * | 1990-04-06 | 1993-05-25 | Mosaid Inc. | Dynamic memory word line driver scheme |
| GB9007790D0 (en) | 1990-04-06 | 1990-06-06 | Lines Valerie L | Dynamic memory wordline driver scheme |
| GB9007791D0 (en) | 1990-04-06 | 1990-06-06 | Foss Richard C | High voltage boosted wordline supply charge pump and regulator for dram |
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| KR920022301A (ko) * | 1991-05-28 | 1992-12-19 | 김광호 | 반도체 기억장치 |
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| JPH06162776A (ja) * | 1992-11-18 | 1994-06-10 | Nec Corp | 半導体メモリ回路 |
| KR100869341B1 (ko) * | 2007-04-02 | 2008-11-19 | 주식회사 하이닉스반도체 | 반도체 메모리 소자와 그의 구동 방법 |
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Citations (2)
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| DE2712735B1 (de) * | 1977-03-23 | 1978-09-14 | Ibm Deutschland | Lese-/Schreibzugriffschaltung zu Speicherzellen eines Speichers und Verfahren zu ihrem Betrieb |
| US4162416A (en) * | 1978-01-16 | 1979-07-24 | Bell Telephone Laboratories, Incorporated | Dynamic sense-refresh detector amplifier |
| US4247917A (en) * | 1979-08-27 | 1981-01-27 | Intel Corporation | MOS Random-access memory |
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-
1985
- 1985-04-05 JP JP60071036A patent/JPS61239493A/ja active Granted
-
1986
- 1986-03-24 US US06/843,356 patent/US4740926A/en not_active Expired - Lifetime
- 1986-03-27 KR KR1019860002305A patent/KR910009441B1/ko not_active IP Right Cessation
- 1986-04-03 EP EP86104534A patent/EP0197505B1/en not_active Expired - Lifetime
- 1986-04-03 DE DE8686104534T patent/DE3680562D1/de not_active Expired - Fee Related
Patent Citations (2)
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| EP0197505B1 (en) | 1991-07-31 |
| US4740926A (en) | 1988-04-26 |
| DE3680562D1 (de) | 1991-09-05 |
| EP0197505A3 (en) | 1988-07-27 |
| JPH0518198B2 (ja) | 1993-03-11 |
| KR860008559A (ko) | 1986-11-17 |
| KR910009441B1 (ko) | 1991-11-16 |
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