KR910009441B1 - 저소비 전력형 반도체 기억장치 - Google Patents

저소비 전력형 반도체 기억장치 Download PDF

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KR910009441B1
KR910009441B1 KR1019860002305A KR860002305A KR910009441B1 KR 910009441 B1 KR910009441 B1 KR 910009441B1 KR 1019860002305 A KR1019860002305 A KR 1019860002305A KR 860002305 A KR860002305 A KR 860002305A KR 910009441 B1 KR910009441 B1 KR 910009441B1
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후지쓰 가부시끼가이샤
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Abstract

내용 없음.

Description

저소비 전력형 반도체 기억장치
제1도는 종래 반도체 기억장치의 예의 요부를 나타내는 회로도.
제2도는 제1도에 도시된 반도체 기억장치의 각 부분에서 시간에 관한 전위의 변화를 나타내는 도표.
제3도는 본 발명에 따른 반도체 기억장치의 실시예의 요부를 나타내는 회로도.
제4a도와 제4b도는 본 발명의 첫번째 실시예의 동작을 설명하기 위하여 제3도에 도시된 반도체 기억장치의 각 부분에서 시간에 관한 전위의 변화를 나타내는 도표.
제5a도와 제5b도는 본 발명의 두번째 실시예의 동작을 설명하기 위하여 제3도에 도시된 반도체 기억장치의 각 부분에서 시간에 대한 전위의 변화를 나타내는 도표.
본 발명은 일반적으로 반도체 기억장치, 특히 1트랜지스터 1캐퍼시터형 메모리셀을 포함하는 다이나믹 랜덤 액세스 메모리(DRAM)와 같은 반도체 기억장치에 관한 것이며, 그것은 종래 반도체 기억장치와 비교하여 전력손실을 줄이는 것이 가능하다.
일반적으로 종래 반도체 장치의 예는 한쌍의 비트라인에 관하여 칼럼(column)선택회로, 액티브 리스토어(active restore)회로, 센스(sense)증폭기회로, 비트라인 차지업(bit line charge-up)회로, 및 메모리셀 어레이를 포함한다. 메모리셀 어레이로부터 한상의 비트라인이 각각의 비트라인 차지업회로, 센스증폭기회로, 액티브 리스토어회로, 칼럼 선택회로에 연결된다. 비트라인 차지업회로는 초기에 전원전압으로 비트라인을 충전시키도록 사용된다. 데이터(전압)가 비트라인을 통하여 읽혀진 전압을 감지하고 증폭하는 센스증폭기회로의 사용에 의하여 메모리셀 어레이내의 메모리셀로부터 읽혀진다. 그러므로 비트라인에서 전위의 적은 차가 증폭되고, 액티브 리스토어회로에 공급된다. 그러나 전압이 센스증폭기회로의 사용에 의하여 메모리셀로부터 읽혀질 때 전위는 반드시 감소하고, 액티브 리스토어가 증폭에 의한 전위의 감소를 보상해주기 위하여 사용된다. 다수의 액티브 리스토어회로로부터의 그러한 다수의 증폭된 신호중에서 칼럼 선택회로가 한쌍의 비트라인으로부터 얻어진 신호를 선택적으로 통과시키고, 예를들면 데이터 버스를 통하여 외부 데이터 파일(file)에 이 신호를 공급한다.
그러나 비트라인 쌍에서 차지업 전류 또는 디스차지(discharge)전류는 다음식으로 설명될 수 있고, 상당히 크다.
Figure kpo00001
따라서 전력손실을 줄이기 위하여 최근에 반도체 기억장치는 초기 차지업전압이 전원의 절반과 같거나 그 이하가 되도록 제안되었다. 초기 차지업 전압이 전원 전압의 절반일 때, 차지업 전류는 앞에서 언급된 종래 반도체 기억장치의 전류의 절반이 된다.
그러나 도면과 관련하여 명세서에서 뒤에 언급되겠지만, 초기 차지업 전압이 전원 전압의 절반과 같거나 그 이하로 감소되고, 종래 반도체 기억장치의 액티브 리스토어회로가 그와 같이 사용될 때, 비트라인에서의 전위를 이같이 감소된 차지업 전압으로부터 전원전압으로 증가시키는 것은 매우 어렵다. 결과적으로 반도체 기억장치의 전력 손실을 상당히 감소시키는데도 반도체 기억장치의 동작상에 바람직하지 못한 효과를 초래하게 된다는 문제가 있다.
따라서 본 발명의 일반적인 목적은 지금까지 언급된 문제가 제거된 참신하고 유용한 반도체 기억장치를 제공하는 것이다.
본 발명의 또다른 목적 그리고 특징적인 목적은 전원전압보다 더 낮은 첫번째 전압으로 비트라인이 초기에 차지업되고, 그후 첫번째 전압보다 더 높은 두번째 전압으로 비트라인이 차지업되는 반도체 기억장치를 제공하는 것이다. 본 발명의 반도체 기억장치에 따르면 초기에 비트라인이 첫번째 전압으로만 차지업되기 때문에 전력손실이 감소된다. 더우기 비록 초기에 비트라인이 첫번째 전압으로만 차지업된다 하더라도 반도체 기억장치의 정상동작이 보장되도록 판독된 데이터에 의존하는 비트라인을 정확하게 두번째 전압으로 차지업하는 것이 가능하다.
본 발명의 남은 또다른 목적은 메모리셀을 포함하는 메모리셀 어레이, 메모리셀 어레이의 메모리셀에 연결된 다수쌍의 비트라인, 메모리셀 어레이로부터 반도체 기억장치를 구동하기 위하여 사용된 전원전압보다 더 낮은 첫번째 전압으로 한쌍의 비트라인을 초기에 차지업하기 위한 비트라인의 다수쌍중 하나에 연결된 비트라인 차지업회로, 한상의 비트라인이 초기에 첫번째 전압으로 차지업된후, 메모리셀 어레이측의 첫번째 쌍의 비트라인 섹션과 액티브 리스토어회로측의 두번째쌍의 비트라인으로 한쌍의 비트라인을 분리하기 위한 한쌍의 비트라인에 연결된 스위칭 회로를 포함하는 반도체 기억장치를 제공하는 것이며, 여기에서 액티브 리스토어회로는 메모리셀 어레이로부터 판독된 데이터에 따라 첫번째 전압보다 더 높은 두번째 전압으로 액티브 리스토어회로측의 비트라인 섹션의 쌍중 하나를 차지업한다. 본 발명의 반도체 기억장치에 따르면, 반도체 기억장치의 전력 손실이 감소되고, 반도체 기억장치의 정상 동작이 보장된다.
본 발명의 남은 또다른 목적은 두번째 전압보다 더 적고 첫번째 전압보다 더 큰 세번째 전압으로 액티브 리스토어회로측의 비트라인 섹션의 쌍을 차지업하기 위하여 액티브 리스토어회로측의 다른 비트라인 차지업 회로를 가지는 반도체 기억장치를 제공하는 것이며, 여기에서 두 개의 비트라인 차지업 회로가 두 개의 다른 신호에 의하여 각각 제어된다. 본 발명의 반도체 기억장치에 따르면 메모리셀 어레이로부터 판독된 데이터에 따라 세번째 전압으로부터 두번째 전압으로 비트라인의 차지업은 반도체 기억장치가 전원전압의 전압변동에 의하여 영향을 받지 않도록 고속으로 시행될 수 있다.
본 발명의 다른 목적과 앞으로의 특징은 첨부된 도면에 의거하여, 상세히 설명하므로써 확실하여질 것이다.
먼저, 제1도와 제2도를 참고하여 종래 반도체 기억장치의 예의 동작에 관하여 설명하겠다. 제1도에 나타난 바와 같이 종래의 반도체 기억장치는 일반적으로 메모리셀 어레이 MA, 트랜지스터 Q1과 Q2를 포함하는 비트라인 차지업 회로, 트랜지스터 Q3와 Q4를 포함하는 센스증폭기회로, 트랜지스터 Q5, Q6, Q7, Q8, Q9, Q10, Q11과 Q12를 포함하는 액티브 리스토어회로, 트랜지스터 Q13과 Q14를 포함하는 칼럼 선택회로를 포함한다. 메모리셀 어레이 MA로부터 한쌍의 비트라인 BL과
Figure kpo00002
가 비트라인 차지업회로, 센스증폭기회로, 액티브 리스토어회로와 칼럼 선택회로에 각각 연결된다. 워드라인 WL은 메모리셀 어레이 MA에 연결된다. 신호라인 BC는 비트라인 차지업회로에 연결되고, 신호라인 SAG는 센스증폭기회로에 연결된다. 신호회로 RS와
Figure kpo00003
는 액티브 리스토어회로에 연결된다. 제1도에 있어서, VCC는 정측 전원전압을 나타내며, NO1과 NO2는 각각 액티브 리스토어회로내의 노드(node)를 나타내고, DB는 데이터 버스라인을 나타낸다.
제1도에 도시된 종래의 반도체 기억장치는 적은 용량을 가지며, 메모리셀 어레이 MA내에 있는 메모리 캐퍼시터에 저장된 적은 용량을 만족할만한 감도로 읽어내도록 폴디드(Folded) 비트라인 BL과
Figure kpo00004
를 사용한다.
센스증폭기회로의 사용으로 메모리셀 어레이 MA로부터 데이터가 읽혀질 때, 전위는 반드시 감소한다. 액티브 리스토어회로는 증폭에 의한 이러한 전위의 감소를 보상하도록 제공된다. 액티브 리스토어 회로에서 증폭된 데이터는 한쌍의 비트라인에 관한 데이터를 선택적으로 통과시키는 칼럼 선택회로에 공급된다. 칼럼 선택회로에 의하여 선택적으로 통과된 데이터는 데이터 버스라인 DB를 통하여 전송되고, 증폭되며, 데이터 파일(도시되지 않음)에 공급된다.
제1도에 도시된 종래의 반도체 기억장치에 있어서, 점 P에서의 전위는 VCC이고, 비트라인 BL과
Figure kpo00005
는 비트라인 차지업 회로에 의하여 초기에 전압 VCC로 차지업된다. 메모리셀 어레이 MA로부터 판독된 데이터 또는 전압은 차지업된 이들 비트라인 BL과
Figure kpo00006
를 통하여 얻어지고, 비트라인 BL과
Figure kpo00007
에서 적은 전위차가 증폭되며 신호로 변환된다. 그러나 비트라인 BL과
Figure kpo00008
의 차지업 전류 또는 디스차지 전류가 다음식으로부터 볼 수 있게 된느 바와 같이 상당히 커진다.
Figure kpo00009
따라서 반도체 기억장치의 전력손실을 감소하기 위하여 최근에 반도체 기억장치는 차지업 전압이 전압 VCC의 절반과 같거나 더 적어지도록 제안되었다. 점 P에서 전위가 VCC/2이고 차지업 전압이 VCC/2일 때, 차지업 전류는 전에 언급된 종래 반도체 기억장치의 전류의 절반이 된다.
그러나 문제는 차지업 전류가 VCC/2와 같거나 그 이하이고, 제1도에 도시된 액티브 리스토어회로가 이와 같이 사용될 때 발생된다. 그러한 문제를 제2도와 관련하여 설명하겠다. 제2도는 제1도에서 보여준 반도체 기억장치의 각 부분에서 시간에 관한 전위의 변화를 나타낸다. 제2도에 있어서, 제1도에서 사용된 명칭은 반도체 기억장치의 각 부분에서 전위를 나타내도록 사용되고, VSS는 접지 전압을 나타낸다.
점 P에서의 전위는 VCC/2이다. 읽어내기가 메모리셀 어레이 MA로부터 이루어지기 전에 신호라인 BC와
Figure kpo00010
에서의 전위는 각각 VCC로 상승한다. 그러므로 비트라인 차지업회로의 트랜지스터 Q1과 Q2 초기에 ON으로 되고, 비트라인 BL과
Figure kpo00011
에서 전위가 각각 VCC/2로 리세트된다. 동시에 액티브 리스토어회로의 트랜지스터 Q7과 Q8도 ON으로 되고, 노드 NO1과 NO2에서 전위가 각각 VCC/2로 리세트된다.
모드가 스탠-바이(stand-by)(혹은 리세트)모드로부터 읽어내기가 이루어지는 액티브 모드로 변할 때, 신호라인 BC와
Figure kpo00012
에서 전위가 각각 접지전압 VSS쪽으로 감소되고, 비트라인 BL과
Figure kpo00013
플로우팅(floating)상태를 취한다. 워드라인 WL에서의 전위가 증가될 때 메모리셀 어레이 MASO의 메모리셀로부터 읽어내어진 데이터(0 또는 1)에 의하여 비트라인 BL과
Figure kpo00014
에서 전위들 사이에 적은 차가 발생한다. 판독된 데이터에 상응하는 신호가 센스 증폭기회로를 구성하는 트랜지스터 Q1과 Q2의 공통 소오스점에서의 전위를 감소시킴으로써 증폭된다. 낮아지는 비트라인에서만의 전위는 VCC/2로부터 VSS로 감소되고, 동시에 노드 NO1과 NO2중 하나에서의 전위는 VSS로 감소된다. 제2도에서 나타난 경우에 있어서, 비트라인
Figure kpo00015
에서의 전위가 감소된다. 그러므로 액티브 리스토어회로내의 트랜지스터 Q12과 ON되고 노드 NO2에서의 전위가 VSS로 감소된다. 그러나 노드 NO1에서의 전위는 VSS/2로 유지된다.
이 상태에 있어서, 신호라인 RS에서의 전위는 트랜지스터 Q9와 Q10의 동작에 의하여 VSS/2로부터 노드 NO1에서의 전위를 증가시키기 위하여 증가된다. 실제로, 금속 산화 반도체(MOS) 다이오드가 트랜지스터 Q9와 Q10에 대치하여 사용된다.
정상적으로 비트라인에서의 전위는 데이터가 “0”일 때 0이고, 데이터가 “1”일 때 VCC가 되어야 한다. 그러므로 데이터 “1”일 때 비트라인 BL은 VCC/2로부터 VCC로 차지업 되어야 한다. VCC/2로부터 VCC로 비트라인 BL을 차지업시키기 위하여 노드 NO1에서의 전위를 증가시키고 트랜지스터 Q7을 ON시킬 필요가 있다. 이 경우에 있어서, 노드 NO1에서의 전위는 VCC+Vr로 증가시키는 것이 필요하며, 여기에서 Vr은 트랜지스터 Q7의 드레쉬 홀드 전압을 나타낸다. 라인 RS에서의 전위가 VSS로부터 VCC로 증가하지만 노드 NO1에서의 본래 전위는 VCC/2이다. 따라서, 노드 NO1에서의 전위는 쉽게 VCC+Vr로 증가될 수 없다.
일반적으로 노드 NO1에 더해진 용량은 실제로 MOS 다이오드인 트랜지스터의 용량과 비교하여 적어야 한다. 만약 노드 NO1에 더해진 용량이 트랜지스터 Q9의 용량과 비교하여 크다면 노드 NO1에서 전위가 트랜지스터 Q9의 동작에 의하여 증가될지라도 충분히 큰 값을 갖지 못할 것이다. 그러므로 노드에서의 전위를 충분히 큰 값으로 증가시키기 위하여 트랜지스터 Q9(즉 MOS 다이오드)의 크기와 용량이 증가되어야 한다. 그러나 다수의 액티브 리스토어회로는 다수쌍의 비트라인이 제공되는 간격에 따라 제공되며, 대용량을 더함으로써 트랜지스터 Q9의 용량과 비교하며 노드 NO1에서 더해진 용량을 상대적으로 감소시키는 것이 불가능하다. 더우이 대용량이 가해졌을 때, 부하는 지나치게 커질 것이고, NO1에서의 전위를 증가시키기 위하여 대전압이 요구될 것이다.
이러한 이유들 때문에 노드 NO1(또는 NO2)에서의 전위를 VCC+Vr이상으로 증가시키고 비트라인 BL(또는
Figure kpo00016
)를 VCC로 차지업하는 것이 매우 어렵다.
따라서 본 발명의 반도체 기억장치는 비트라인 VCC보다 더 낮은 첫번째 전압으로 초기에 차지업되지만 그후에 판독된 데이터에 의존하는 첫번째 전압보다 더 높은 두번째 전압으로 비트라인을 차지업하는 것이 가능하도록 설계되었고, 그것에 의하여 반도체 기억장치의 동작중 바람직하지 못한 영향을 초래하지 않고 반도체 기억장치의 전력손실을 감소하는 것이 가능하게 된다.
제3도는 본 발명에 따른 반도체 기억장치의 실시예의 요부를 나타내는 회로도이다. 제3도에 있어서, 제1도의 상응하는 부분과 같은 부분은 같은 참조숫자로 표시하였으며 그 설명은 생략한다. 제3도에 도시된 반도체 기억장치는 트랜스퍼(transfer) 게이트 트랜지스터 Q15와 Q16을 포함하는 스위칭 회로와 트랜지스터 Q17과 Q18을 포함하는 비트라인 차지업회로(이하 두번째 비트라인 차지업회로라함)가 추가로 제공된다는 점에 있어서, 제1도에 도시된 반도체 기억장치와 다르다. 스위칭 회로는 트랜지스터 Q3와 Q4를 가지는 센스증폭기회로와 트랜지스터 Q5 내지 Q12를 가지는 액티브 리스토어회로 사이에 제공된다. 스위칭 회로는 한쌍의 비트라인을 메모리셀 어레이 MA측의 비트라인 섹션 BL과
Figure kpo00017
및 액티브 리스토어회로측의 비트라인 섹션 BL1과
Figure kpo00018
로 분리된다. 두번째 비트라인 차지업회로는 비트라인 섹션 BL1과
Figure kpo00019
를 VCC-Vr로 차지업하도록 사용된다. 신호라인 BC1은 트랜지스터 Q1과 Q2를 포함하는 비트라인 차지업회로(이하 첫번째 비트라인 차지업회로라함)에 연결되고, 신호라인 BC2는 두번째 비트라인 차지업회로에 연결된다. 신호라인 BT는 스위칭회로에 연결된다.
제3도, 제4a도와 제4b도를 참고하여 본 발명의 첫번째 실시예에 관하여 설명하겠다. 제4a도와 제4b도는 본 발명의 첫번째 실시예의 동작을 설명하기 위하여 제3도에 도시된 반도체 기억장치의 각 부분에서의 시간에 관한 전위의 변화를 나타낸다. 제4a도와 제4b도에 있어서 제3도에서 사용된 명칭은 반도체 기억장치의 각 부분에서 이 전위를 나타내며 VSS는 접지전압을 나타낸다. 제4a도는 메모리셀 어레이 MA측의 회로부분에서 전위의 변화를 나타내며, 제4b도는 액티브 리스토어회로측의 회로 부분에서 전위의 변화를 나타내고 있다.
첫번째 실시예의 스탠-바이 모드에 있어서, 라인 BC1와 BC2에서의 전위는 각각 VCC로 증가되고 비트라인 섹션 BL과
Figure kpo00020
는 각각 VCC/2로 차지업되며 비트라인 섹션 BL1과
Figure kpo00021
는 각각 VCC-Vr로 차지업된다. 동시에 노드 NO1과 NO2는 라인 RS에서 전위가 VCC이기 때문에 VCC-Vr로 차지업된다. 노드 NO1과 NO2에서의 전위가 VCC-Vr이고, 전위가 높다는 사실은 뒤에 언급될 장점으로 나타난다. 트랜스퍼 게이트, 트랜지스터 Q15와 Q16은 한쌍의 비트라인, 즉 비트라인 섹션 BL,
Figure kpo00022
, BL1 및
Figure kpo00023
가 초기에 VCC/2로 차지업된 후 OFF 된다. 비트라인 섹션 BL,
Figure kpo00024
, BL1 및
Figure kpo00025
는 신호라인 BC1에서의 전위가 VCC로부터 감소될 때 플로우팅 상태를 취한다.
워드라인 WL에서의 전위가 증가될 때, 메모리셀 어레이 MA내의 메모리셀로부터 판독된 데이터는 비트라인 섹션 BL과
Figure kpo00026
에서 얻어진다. 낮아지는 비트라인에서의 전위는 센스 증폭기 회로를 구성하는 트랜지스터 Q3와 Q4가 ON될 때 VSS로 감소된다. 신호라인 RS에서 전위가 감소되고 신호라인 BT에서의 전위가 증가될 때 비트라인 섹션 BL과 BL1이 연결되고 비트라인 섹션
Figure kpo00027
와
Figure kpo00028
가 연결된다.
첫번째 실시예에서는 센스증폭기회로가 동작되어져 레벨측 비트선 BL의 전위가 VSS까지 저하된 다음, 신호선 BT의 전위가 상승된다. 그 결과 트랜지스터 Q15, Q16은 ON되고, 비트선
Figure kpo00029
에 접속된 비트선 섹션
Figure kpo00030
의 전위도 급속하게 VSS로 저하한다. 이때 트랜지스터 Q12는 그 게이트에 비트선 섹션 BL1의 고전위 VCC-Vr을 받고 있기 때문에 ON되고, 노드 NO2를 비트선 섹션
Figure kpo00031
에 접속하여 노드 NO2의 전위를 VSS로 저하시킨다. 이렇게 하여 노드 NO1과 NO2간에 메모리셀로부터의 독출정보에 대응한 전위차가 주어졌을 때, 신호 RS가 상승된다. 신호 RS의 상승은 커패시터 Q9, Q10을 통하여 용량 결합 동작에 의해 노드 NO1, NO2에 대하여 전하를 주는데, 노드 NO2는 트랜지스터 Q12를 통하여 VSS레벨의 비트선 섹션
Figure kpo00032
에 접속되어 있기 때문에, 전위 변화를 가져오지 않는다. 한편, 노드 NO1은 트랜지스터 Q11, Q5가 컷 오프 상태이기 때문에 플로우팅 상태로서, 용량 결합 동작으로 전하가 주어지면 전위 상승을 일으켜 전원전압 VCC보다도 훨씬 높은 레벨까지 승압된다. NO1의 높은 레벨에 의해서 트랜지스터 Q7은 완전히 ON되고 비트선 섹션 BL1과 비트선 BL에 대하여 완전히 VCC레벨까지의 전압을 공급한다. 그리하여 메모리셀에 대하여 완전히 VCC레벨까지의 전압이 되돌려져 리스토어 동작이 완수되어진다.
노드 NO1에서 얻어질 수 있는 전위 VCC-Vr은 제1도에 나타난 종래 반도체 기억장치에서 얻어질 수 있는 전위 VCC/2와 비교하여 상당히 높아진다. 노드 NO1에서의 이 고전위에 기인하여, 신호라인 RS에서의 전위가 VSS로부터 VCC로 증가할 때, 고속으로 높아지는 비트라인을 차지업하는 것이 가능하다.
첫번째 실시예에 따르면, 반도체 기억장치는 전원전압보다 더 낮은 첫번째 전압으로 초기에 차지업 된다. 그러므로 요구된 차지업 전류가 적어지고 전력 소비가 효과적으로 감소될 수 있다. 더우기 반도체 기억장치는 초기에 차지업되고, 반도체 기억장치가 정상적으로 동작되도록 첫번째 전압보다 더 높은 두번째 전압으로 비트라인만이 차지업된다. 첫번째 전압보다 더 크며, 두번째 전압보다 더 적은 세번째 전압으로부터 두번째 전압으로 비트라인이 차지업되므로 비트라인을 두번째 전압으로 확실히 차지업하는 것이 가능하다. 예를들면 첫번째 전압이 VCC/2와 같거나 더 적으며, 두번째 전압이 VCC와 같고, 세번째 전압이 VCC-Vr과 같다.
지금까지 언급된 첫번째 실시예에 있어서, 같은 신호가 첫번째와 두번째 비트라인 차지업회로를 각각 제어하는 신호라인 BC1과 BC2에 공급된다. 그러나 첫번째와 두번째 비트라인 차지업회로를 각각 제어하도록 신호라인 BC1과 BC2에 따른 신호들이 공급될 수 있다.
다음에, 제3도, 제5a도와 제5b도를 참고하여 신호라인 BC1과 BC2에 다른 신호가 공급되는 본 발명의 두번째 실시예에 관하여 설명하겠다. 제5a도와 5b도는 본 발명의 두번째 실시예의 동작을 설명하기 위하여 제3도에 나타난 반도체 기억장치의 각 부분에서 시간에 관한 전위의 변화를 나타낸다. 제5a도와 5b도에 있어서, 제4a도와 4b도에서 사용된 명칭은 반도체 기억장치의 각 부분에서의 전위를 나타내도록 사용되었다. 제5a도는 메모리셀 어레이 MA측의 회로부분에서 전위의 변화를 나타내고, 제5b도는 액티브 리스토어회로측의 회로 부분에서 전위의 변화를 나타낸다.
두번째 실시예에 있어서, 메모리셀 어레이 MA측의 동작은 본래 제4a도와 제5a도를 비교함으로써 볼 수 있는 바와 같이 첫번째 실시예의 것과 같은 것이다. 그러나 두번째 실시예의 액티브 리스토어회로측의 신호라인 BT와 RS에서의 전위는 각각 스탠바이모드에서 VCC로 증가된다. 따라서 비트라인 섹션 BL,
Figure kpo00033
, BL1,
Figure kpo00034
및 노드 NO1과 NO2는 각각 VCC/2로 차지업되며, 반도체 기억장치는 완전히 스텐바이 모드 상태가 된다.
반도체 기억장치의 모드가 액티브 모드로 변할 때, 비트라인을 통하여 데이터를 얻도록 신호라인 BC1에서의 전위는 감소되고 워드라인 WL에서의 전위가 증가된다. 읽어낸(판독된)데이타가 앞에서 언급된 첫번째 실시예에서와 같은 센스 증폭기 회로에서 감지되고 증폭된다. 그러나 동시에 읽혀진 데이터가 센스 증폭기 회로에서 증폭될 동안 신호라인 BT에서의 전위가 두번째 실시예에서 감소되고 신호라인 BC2에서의 전위는 증가된다. 그러므로 두번째 실시예는 비트라인 섹션 BL1과
Figure kpo00035
및 NO1과 NO2에서의 전위가, 읽혀진 데이터가 센스 증폭기 회로에서 증폭될 동안 신호라인 BT에서의 전위를 감소시킴으로써 각각 VCC/2로부터 VCC-Vr로 증가되며, 신호라인 BC2에서의 전위를 증가시킨다는 점에서 첫번째 실시예와 다르다.
두번째 실시예의 나머지 동작은 첫번째 실시예의 것과 기본적으로 같은 것이다. 즉 신호라인
Figure kpo00036
와 신호라인 BC1에서의 전위가 각각 감소하고 신호라인 BT에서의 전위가 증가된다. 결과적으로 노드 NO2에서의 전위는 VSS가 되고, 노드 NO1에서의 전위는 VCC-Vr이 된다. 신호라인 RS에서의 전위가 VSS로부터 VCC로 증가할 때, 노드 NO1에서의 전위는 VCC-Vr이상으로 되며 비트라인 섹션 BL과 BL1은 각각 VCC로 차지업 된다.
두번째 실시예에 따라 첫번째 실시예에서 얻어질 수 있는 것과 같은 효과를 얻는 것이 가능하다. 그러므로 읽혀진 데이터에 의존하는 전원전압으로 비트라인의 차지업은 두번째 실시예에 따라서 고속으로 시행될 수 있다.
두번째 실시예는 반도체 기억장치가 첫번째 실시예와 비교하여 전원전압의 전압 변동에 의한 영향이 없다는 점에서 유익하다. 다시말해서, 앞에서 언급된 첫번째 실시예에 있어서, 신호라인 BC1과 BC2에서의 전위는 전원전압의 전압 변동이 있을 때 변동된다.
일반적으로 전원전압에 있어서 전압변동의 허용치는 반도체 기억장치의 경우에 있어서, 5(V)±10(%)의 범위내에 있다. 전원전압이 5.5(V)에서 4.5(V)로 변한다고 가정할 때, 유사한 변화가 신호라인 BC1과 BC2에서의 전위에서 발생한다. 반대로 노드 NO1과 NO2 및 비트라인 섹션 BL1과
Figure kpo00037
에서의 전위는 각각 5.5(V)-Vr의 차지업 전위로 유지된다. 이 이유 때문에 전원전압의 변동이 발생한 후, 차지업 전위는 반도체 기억장치가 4.5(V)에서 동작하는 초과상태이며, 이 초과 전하는 첫번째 실시예의 반도체 기억장치의 오동작을 야기시킬 수 있다.
그러나, 두번째 실시예에 있어서, 신호라인 BC2에서의 전위를 전원전압으로 증가시킴으로써 전위 VCC-Vr로 노드 NO1과 NO2 및 비트라인 섹션 BL1과
Figure kpo00038
를 차지업하도록 요구된 차지업 시간은 제5b도로부터 볼 수 있는 바와 같이 극히 짧아진다. 이 극히 짧은 차지업 시간내에 전원전압이 변동될 가능성은 극히 적어진다. 그러므로 비록 전원전압의 변동이 발생될지라도 두번째 실시예의 동작은 확실해진다.
더우기 본 발명은 이 실시예들로 제한되지 않고, 여러 가지의 변화와 수정이 본 발명의 범위를 벗어나지 않고 행해질 수 있다.

Claims (11)

  1. 첫번째와 두번째 섹션을 포함하는 한쌍의 비트라인(BL,
    Figure kpo00039
    ; BL1,
    Figure kpo00040
    ), 상기 쌍 비트라인의 상기 첫번째와 두번째 섹션 사이에 결합된 스위칭 수단(Q15, Q16), 상기 쌍 비트라인의 상기 첫번째 섹션(BL,
    Figure kpo00041
    )에 결합된 메모리셀 어레이(MA), 첫번째 전압으로 상기 첫번째 섹션을 차지업하기 위하여 상기 쌍 비트라인의 상기 첫번째 섹션(BL,
    Figure kpo00042
    )에 결합된 첫번째 비트라인 차지업회로(Q1, Q2), 상기 메모리 어레이(MA)의 선택된 하나로부터 독출된 데이터에 따라 상기 첫번째 전압보다 더 높은 두번째 전압으로 상기 쌍 비트라인의 선택된 하나를 차지업하기 위하여 상기 쌍 비트라인의 상기 두번째 섹션(BL1,
    Figure kpo00043
    )에 결합된 액티브 리스토어회로(Q5, Q6, Q7, Q8, Q9, Q10, Q11, Q12) 및 상기 쌍 비트라인의 상기 두번째 섹션(BL1,
    Figure kpo00044
    )이 상기 스위칭 수단(Q15, Q16)에 의하여 상기 쌍 비트라인의 상기 첫번째 섹션(BL,
    Figure kpo00045
    )으로부터 단절되는 동안, 상기 첫번째 전압보다 더 높은 세번째 전압으로 상기 두번째 섹션을 차지업하기 위하여 상기 쌍 비트라인의 상기 두번째 섹션(BL1,
    Figure kpo00046
    )에 결합된 두번째 비트라인 차지업회로(Q17, Q18)로 이루어지는 저소비 전력형 반도체 기억장치.
  2. 제1항에 있어서, 상기 첫번째 전압이 VCC/2와 같거나 더 적은 반도체 기억장치.
  3. 제2항에 있어서, 상기 두번째 전압이 VCC와 같은 반도체 기억장치.
  4. 제1항에 있어서, 상기 두번째 비트라인 차지업회로(Q17, Q18)가 상기 첫번째 전압보다 더 크고 상기 두번째 전압보다 더 적은 세번째 전압으로 상기 액티브 리스토어회로 한쌍의 비트라인 섹션(BL,
    Figure kpo00047
    )을 차지업하는 반도체 기억장치.
  5. 제4항에 있어서, 상기 액티브 리스토어회로(Q5, Q6, Q7, Q8, Q9, Q10, Q11, Q12)가 상기 세번째 전압에서 상기 메모리셀 어레이로부터 읽혀진 데이터에 의존하는 상기 두번째 전압으로 상기 액티브 리스토어회로측의 상기 한쌍의 비트라인 섹션(BL1,
    Figure kpo00048
    )을 차지업하는 반도체 기억장치.
  6. 제4항에 있어서, 상기 액티브 리스토어회로(Q5, Q6, Q7, Q8, Q9, Q10, Q11, Q12)가 다수의 트랜지스터를 가지며, 상기 세번째 전압이 VCC-Vr로 선택되고, 여기에서 Vr은 상기 액티브 리스토어회로를 구성하는 트랜지스터중 하나의 드레쉬 홀드전압을 나타내는 반도체 기억장치.
  7. 제6항에 있어서, 상기 첫번째 전압이 VCC/2와 같거나 더 적으며, 상기 두번째 전압이 VCC/와 같은 반도체 기억장치.
  8. 제4항에 있어서, 두 개의 비트라인 차지업회로(Q1, Q2 ; Q17, Q18)가 같은 신호에 의하여 제어되는 반도체 기억장치.
  9. 제4항에 있어서, 두 개의 비트라인 차지업회로(Q1, Q2 ; Q17, Q18)가 두 개의 다른 신호에 의하여 각각 제어되는 반도체 기억장치.
  10. 제1항에 있어서, 상기 메모리 셀 어레이측의 상기 쌍의 비트라인 섹션(BL,
    Figure kpo00049
    )가 상기 액티브 리스토어 회로측의 상기 쌍의 비트라인 섹션(BL1,
    Figure kpo00050
    )이 상기 반도체 기억장치의 스탠바이 모드에서 상기 첫번째 전압으로 각각 차지업되는 반도체 기억장치.
  11. 제1항에 있어서, 상기 메모리 셀 어레이측의 상기 쌍의 비트라인 섹션(BL,
    Figure kpo00051
    )이 상기 첫번째 전압으로 차지업되고 상기 액티브 리스토어 회로측의 상기 쌍의 비트라인 섹션(BL1,
    Figure kpo00052
    )이 상기 반도체 기억장치의 스탠바이 모드에서 세번째 전압으로 차지업되며, 상기 세번째 전압이 상기 첫번째 전압보다 더 크고 상기 두번째 전압보다 더 적은 반도체 기억장치.
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