KR100279877B1 - 반도체 메모리 소자, 반도체 메모리의 데이터 읽기방법 및데이터 저장 장치 - Google Patents

반도체 메모리 소자, 반도체 메모리의 데이터 읽기방법 및데이터 저장 장치 Download PDF

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노부요시 나카야
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아끼구사 나오유끼
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Abstract

본 발명에 따른 반도체 메모리 소자는 셀 데이터를 저장하는 복수의 메모리 셀을 구비한다. 이 메모리 셀에는 복수의 워드선이 연결되며, 각 메모리 셀에 연결된 1차 비트선과 2차 비트선을 갖는 제1 비트선, 1차 비트선과 2차 비트선 사이에 연결되는 제1 스위치 회로, 2차 비트선에 연결되는 감지 증폭기, 감지 증폭기에 연결되는 제2 비트선, 제2 비트선과 1차 비트선, 2차 비트선 중 하나 사이에 연결되는 제2 스위치 회로를 구비하고 있다.

Description

반도체 메모리 소자, 반도체 메모리의 데이터 읽기 방법 및 데이터 저장 장치
본 발명은 반도체 메모리용 데이터 읽기 회로에 관한 것으로서, 보다 구체적으로는 프리차지 레벨에서 변하는 신호에 따라 데이터를 읽는 데이터 읽기 회로에 관한 것이다.
도1을 참조하면, DRAM(100; Dynamic Random Access Memory)에 사용되는 종래의 데이터 읽기 회로는 셀 어레이를 구성하는 복수의 메모리 셀 C, 복수의 워드선 WL, 복수의 비트선 BL, 감지 증폭기(2)를 구비하고 있다. 각각의 메모리 셀 C는 하나의 워드선 WL과 한 쌍의 비트선 BL, /BL에 연결되어 있다.
각각의 비트선 BL, /BL은 전달 게이트(1)를 통해 비트선 BLSA 또는 /BLSA에 연결되어 있다. 비트선 BLSA, /BLSA는 감지 증폭기(2)에 연결되어 있다. 전달 게이트(1)는 게이트가 비트선 선택 신호 øBT를 받는 N 채널 MOS 트랜지스터를 포함하고 있다. 비트선 선택 신호 øBT가 고레벨(H)일 때, 전달 게이트는 턴온(turn on)된다.
감지 증폭기(2)는 비트선 BLSA와 /BLSA 사이에 연결되어 있으며, 비트선 BLSA와 /BLSA 사이의 전위차는 감지 증폭기가 동작 상태일 때 증폭된다. 감지 증폭기(2)는 P 채널 MOS 트랜지스터 Tr1과 N 채널 MOS 트랜지스터 Tr2로 구성된 인버터 회로와 P 채널 MOS 트랜지스터 Tr3과 N 채널 MOS 트랜지스터 Tr4로 구성된 인버터를 포함하고 있다. 이 인버터 회로들은 비트선 BLSA, /BLSA에 대하여 서로 반대로 연결되어 있다. 트랜지스터 Tr1, Tr3은 활성 전원 공급 신호 VSAH를 받는 공통 소스를 가지며, 트랜지스터 Tr2, Tr4는 활성 전원 공급 신호 VSAL를 받는 공통 소스를 가진다. 활성 전원 공급 신호 VSAH가 고전위 VCC이고 활성 전원 공급 신호 VSAL이 저전위 VSS일 때, 감지 증폭기(2)가 활성화된다. 활성 전원 공급 신호 VSAH와 VSAL이 같은 전위를 가지면, 감지 증폭기(2)는 비동작 상태로 된다.
데이터 버스 DB, /DB는 전달 게이트(3)를 통해 비트선 BLSA, /BLSA에 각각 연결되어 있다. 전달 게이트(3)는 게이트가 열 선택 신호 YSEL을 받는 N 채널 MOS 트랜지스터를 포함한다. 열 선택 신호 YSEL이 고레벨일 때, 전달 게이트(3)는 턴온된다.
각각의 비트선 BLSA, /BLSA는 프리차지 회로(4)에 연결되어 있다. 프리차지 회로(4)는 비트선 BLSA 또는 /BLSA와 프리차지 전원 공급 VCC/2 사이에 각각 연결되어 있고, 게이트가 프리차지 신호 øBR을 받는 N 채널 MOS 트랜지스터를 포함하고 있다. 신호 øBR이 고레벨일 때, 프리차지 회로(4)는 동작 상태로 되고, VCC/2 레벨의 프리차지 전원이 비트선 BLSA, /BLSA에 공급되며 2개의 비트선 BL과 /BL이 VCC/2 레벨로 프리차지된다.
이 데이터 읽기 회로(100)의 동작을 도2를 참조로 설명한다. 도2에서 보는 것과 같이, 비트선 선택 신호 øBT가 고레벨로 유지되고 있을 때, 이전의 사이클에서 워드선 WL1이 선택된다고 가정한다. 그러면, 이 워드선 WL1에 대응되는 메모리 셀 C에서 읽은 셀 데이터는 감지 증폭기(2)에서 증폭되고 비트선 BLSA, /BLSA로 출력된다.
셀 데이터의 읽기 효율과 쓰기 효율을 높이기 위해, 전원 공급 VCC레벨을 워드선 WL1에 공급하기 전에 승압(boosting)한다. 전달 게이트(1)의 전달 효율을 높이기 위해, 전원 공급 VCC레벨을 승압한 다음 비트선 선택 신호 øBT로 사용한다.
워드선 WL1이 승압 레벨에서 저레벨로 떨어지고 그 다음에 활성 전원 VSAH와 VSAL이 VCC/2 레벨로 바뀌면, 감지 증폭기(2)는 비동작 상태로 된다. 한편, 프리차지 신호 øBR은 고레벨로 올라가고, 비트선 BLSA, /BLSA는 VCC/2 레벨로 프리차지된다.
현재 사이클에서 프리차지 신호 øBR을 저레벨로 만들어서 프리차지 회로(4)가 비동작 상태로 되고 난 다음, 예컨대 워드선 WL2가 선택된다(즉, 워드선 WL2가 고레벨로 올라간다). 이 경우, 셀 데이터는 선택된 메모리 셀 C로부터 비트선 /BLSA로 읽혀지고, 셀 데이터에 따라서 약간의 전위차(α)가 비트선 BLSA와 /BLSA 사이에 나타난다.
VCC레벨의 활성 전원 공급 신호 VSAH와 VSS레벨의 활성 전원 공급 신호 VSAL이 감지 증폭기(2)에 공급되면, 감지 증폭기(2)는 동작 상태로 된다.
이 시점에서, 비트선 BLSA와 /BLSA 사이의 전위차(α)는 감지 증폭기(2)의 동작에 의해 증가한다. 이 때, 셀 데이터는 메모리 셀 C에 다시 기록된다.
이어서, 열 선택 신호 YSEL가 고레벨로 되면, 2개의 전달 게이트(3)가 턴온되고, 감지 증폭기(2)에 의해 증폭된 셀 데이터가 데이터 버스 DB 및 /DB로 출력된다. 워드선 WL2가 선택된 다음에 감지 증폭기(2)가 비동작 상태로 되고, 프리차지 회로(4)가 동작 상태로 되어, 비트선 BL, /BL, BLSA, /BLSA가 VCC/2 레벨로 프리차지된다.
한 사이클의 읽기 동작은 한 사이클 제어 신호 /RAS (도시 아니함)에 동기되어 이루어진다.
비트선 BLSA, /BLSA는 감지 증폭기(2)가 동작 상태일 때 VCC/2 레벨로 프리차지 되기 때문에, 비트선 BLSA, /BLSA 중 하나의 레벨이 VCC/2 레벨보다 약간 높거나 약간 낮은 경우, 셀 데이터의 읽기가 발생한다.
이 시점에서, 비록 전압 VCC가 활성 전원 공급 신호 VSAH에 의해 감지 증폭기(2)에 공급되고 VSS가 활성 전원 공급 신호 VSAL에 의해 감지 증폭기(2)에 공급되지만, 감지 증폭기(2)를 구성하는 각각의 트랜지스터 Tr1~Tr4의 게이트 전위와 드레인 전위는 VCC/2 레벨 근처로 정해진다. 따라서, 각 트랜지스터 Tr1~Tr4의 소스와 드레인 사이의 전압은 VCC/2±α(여기서, α는 셀 데이터의 읽기에 의해 발생한 비트선의 전위 변동 성분을 나타냄) 또는 VCC/2로 된다. 각 트랜지스터 Tr1~Tr4의 게이트와 소스 사이의 전압도 역시 VCC/2±α 또는 VCC/2로 된다.
그 결과, 각 트랜지스터 Tr1~Tr4의 게이트와 소스 사이의 전압과 드레인과 소스 사이의 전압이 전원 전압 VCC, VSS에 대해 완벽하게 보호되지 않기 때문에, 각 트랜지스터 Tr1~Tr4의 전류 구동 성능을 완전히 이용할 수 없게 된다. 이러한 문제점은 VCC전원 공급 전압이 감소하여 동작 속도가 더 낮아진 경우에 더 분명해진다.
또한, 각각의 비트선 BL, /BL, BLSA, /BLSA를 VCC레벨로 프리차지하는 동작과 비트선 BL, /BL, BLSA, /BLSA의 전위차를 감지 증폭기(2)의 동작에 기초하여 증폭시키는 동작은 각각의 읽기 사이클에 대해 수행된다.
따라서, 상기 프리차지 동작과 증폭 동작에 의해 충전 전류와 방전 전류가 비트선 BL, /BL, BLSA, /BLSA, 프리차지 회로(4) 및 감지 증폭기(2) 사이에 인가된다. 이러한 충전 전류와 방전 전류에 의해 소비되는 전류는 전체 DRAM(100)이 소비하는 전류의 상당 부분을 차지한다. 따라서, 프리차지 동작과 증폭 동작에 기초한 전류 소비를 줄인다면, DRAM(100)의 전력 소비를 효과적으로 줄일 수 있다.
한편, 메모리 소자의 저장 용량이 증가하면서 각 비트선에 연결된 메모리 셀의 수가 증가하고 비트선의 길이 또한 증가하기 때문에, 프리차지 회로에 대한 용량성 부하와 저항성 부하가 증가한다. 그래서, 프리차지 회로와 비트선 전위의 증폭 동작에 필요한 시간이 길어지고, 고속 데이터 읽기를 실현하기 어렵게 된다.
따라서, 본 발명의 목적은 읽기 속도가 향상되고 전력 소비가 줄어든 반도체 메모리용 데이터 읽기 회로를 제공하는 것이다.
도1은 종래 데이터 읽기 회로의 회로도.
도2는 도1의 데이터 읽기 회로의 동작을 설명하기 위한 타이밍도.
도3은 본 발명의 개략 블록도.
도4는 본 발명의 제1 실시예에 다른 데이터 읽기 회로의 회로도.
도5 내지 도8은 도4의 데이터 읽기 회로의 동작을 설명하기 위한 타이밍도.
도9는 본 발명의 제2 실시예에 따른 데이터 읽기 회로의 회로도.
도10은 본 발명의 제3 실시예에 따른 데이터 읽기 회로의 회로도.
도11은 본 발명의 제4 실시예에 따른 데이터 읽기 회로의 회로도.
도12는 본 발명의 제5 실시예에 따른 데이터 읽기 회로의 회로도.
도13은 본 발명에 따른 전원 제어 회로의 회로도.
도14는 도13의 회로의 동작을 설명하기 위한 타이밍도.
도15는 본 발명에 따른 전원 제어 회로의 또 다른 실시예의 회로도.
도16은 도15의 회로의 동작을 설명하기 위한 타이밍도.
도17은 본 발명의 제8 실시예에 따른 데이터 읽기 회로의 회로도.
도18은 본 발명의 제8 실시예에 따른 데이터 읽기 회로의 부분도.
도19는 본 발명의 제8 실시예에 따른 데이터 읽기 회로의 동작을 설명하기 위한 제1 타이밍도.
도20은 본 발명의 제8 실시예에 따른 데이터 읽기 회로의 동작을 설명하기 위한 제2 타이밍도.
도21은 본 발명의 제9 실시예에 따른 데이터 읽기 회로의 회로도.
도22는 도21의 회로의 동작을 설명하기 위한 타이밍도.
도23은 본 발명의 제10 실시예에 따른 데이터 읽기 회로의 블록도.
도24는 본 발명의 제11 실시예에 따른 데이터 일기 회로의 회로도.
도25a 및 도25b는 본 발명의 제11 실시예에 따른 데이터 읽기 회로의 동작을 설명하기 위한 타이밍도.
도26은 본 발명의 제12 실시예에 따른 데이터 읽기 회로의 회로도.
도27은 본 발명의 제13 실시예에 따른 데이터 읽기 회로의 회로도.
도28은 도27의 회로의 동작을 설명하기 위한 타이밍도.
도29와 도30은 본 발명의 제14 실시예에 따른 데이터 읽기 회로의 동작을 설명하기 위한 타이밍도.
도31은 본 발명의 각 실시예에 따른 데이터 읽기 회로가 종래 타이밍에 의해 동작할 때 여러 신호들의 변화를 설명하기 위한 타이밍도.
도32는 본 발명의 제15 실시예에 따른 데이터 읽기 회로의 블록도.
* 도면의 주요 부분에 대한 부호의 설명 *
11 : 제1 스위치 회로
12 : 제2 스위치 회로
13 : 감지 증폭기
14 : 전원 제어 회로
15, 17 : 인버터
16 : 칼럼 게이트
21 : 시작 회로
22 : 리프레시 신호 발생 회로
23 : 셀프 리프레시 회로
24 : 자체 기록 회로
25 : 행번지 카운터
26 : 감지 증폭기 활성 회로
27 : 행 디코더
28 : 감지 증폭기 그룹
29 : 기록 증폭기
30 : 열 디코더
31 : 셀 어레이
300 : 데이터 읽기 회로
372 : 강화 회로
이러한 목적을 달성하기 위해 본 발명은 데이터를 저장하는 복수의 메모리 셀, 상기 메모리 셀에 연결된 워드선, 상기 메모리 셀에 연결된 1차 비트선과 2차 비트선을 포함하는 제1 비트선, 1차 비트선과 2차 비트선 사이에 연결되어 있는 제1 스위치 회로, 상기 2차 비트선에 연결된 감지 증폭기, 이 감지 증폭기에 연결된 제2 비트선, 1차 비트선과 2차 비트선 중 하나와 제2 비트선 사이에 연결되는 제2 스위치 회로를 구비하는 반도체 메모리 소자를 제공한다.
본 발명은 또한 복수의 1차 비트선, 1차 비트선 각각에 연결된 제1 스위치 회로, 제1 스위치 회로에 연결된 2차 비트선, 하나의 1차 비트선과 2차 비트선으로 이루어진 제1 비트선, 2차 비트선에 연결되며 제1 전원 공급과 제2 전원 공급으로부터 제1 소정의 전위를 받는 감지 증폭기, 감지 증폭기에 연결된 제2 비트선, 제2 비트선과 2차 비트선 사이에 연결된 제2 스위치 회로, 각각의 1차 비트선에 연결되며 제1 전원 공급 전위와 제2 전원 공급 전위 사이에 있는 관련 1차 비트선의 전위를 클램핑하는 플램프 회로를 구비하는 반도체 메모리 소자를 제공한다.
본 발명은 복수의 메모리 셀에 저장된 데이터를 읽는 반도체 메모리 소자로서, 상기 메모리 셀에 연결된 워드선과, 상기 메모리 셀 중 하나를 통해 상기 워드선 중 하나에 연결되며 1차 비트선과 2차 비트선을 각각 갖는 제1 비트선과 제2 비트선과, 하나는 상기 제1 비트선의 1차 비트선과 2차 비트선 사이에 연결되고 나머지 하나는 상기 제2 비트선의 1차 비트선과 2차 비트선 사이에 연결된 한쌍의 제1 스위치 회로와, 상기 2차 비트선 사이에 연결된 감지 증폭기와, 상기 2차 비트선 사이에 연결된 제2 스위치 회로를 구비하는 반도체 메모리 소자를 제공한다.
또한, 본 발명은 데이터를 저장하는 복수의 메모리 셀과, 상기 복수의 메모리 셀에 각각 연결된 복수의 워드선과, 복수의 1차 비트선과 2차 비트선을 포함하는 제1 비트선과(상기 1차 비트선 각각은 해당 메모리 셀에 연결됨), 상기 1차 비트선과 2차 비트선 사이에 각각 연결된 복수의 제1 스위치 회로와, 상기 2차 비트선에 연결된 감지 증폭기와, 상기 감지 증폭기에 연결된 제2 비트선과, 상기 제2 비트선과 2차 비트선 사이에 연결된 제2 스위치 회로를 갖는 반도체 메모리 소자를 제공한다.
본 발명에서 제공하는 데이터 저장 장치는, 복수의 메모리 셀과, 이 복수의 메모리 셀에 저장된 데이터를 읽는 읽기 장치와, 동일한 데이터를 최소한 2개의 메모리 셀에 기록함으로써 메모리 셀에 있는 데이터를 리셋하는 리셋 회로를 구비하는데, 상기 읽기 장치는, 상기 메모리 셀에 연결된 워드선과, 메모리 셀에 연결된 1차 비트선과 2차 비트선을 갖는 제1 비트선과, 상기 1차 비트선과 2차 비트선 사이에 연결된 제1 스위치 회로와, 상기 2차 비트선에 연결된 감지 증폭기와, 상기 감지 증폭기에 연결된 제2 비트선과, 상기 제2 비트선과 1차 비트선, 2차 비트선 중 하나 사이에 연결된 제2 스위치 회로를 구비하고 있다.
본 발명은 또한 반도체 메모리 소자에서 데이터를 읽는 방법을 제공하는데, 이 방법은 A) 데이터를 저장하는 복수의 메모리 셀, 이 메모리 셀에 연결된 워드선, 메모리 셀에 연결된 1차 비트선과 2차 비트선을 갖는 제1 비트선, 1차 비트선과 2차 비트선 사이에 연결된 제1 스위치 회로, 2차 비트선에 연결된 감지 증폭기, 감지 증폭기에 연결된 제2 비트선, 제2 비트선과 1차 비트선, 2차 비트선 중 하나 사이에 연결된 제2 스위치 회로를 갖는 반도체 메모리 소자를 제공하는 단계와, B) 상기 감지 증폭기를 비동작 상태로 만들어서 감지 증폭기의 출력 단자를 고임피던스 상태로 설정하는 단계와, C) 상기 제1 비트선과 제2 비트선을 서로 연결하여 저장되어 있던 전하를 분배함으로써 제1 비트선과 제2 비트선을 프리차지하는 단계와(여기서 제1 비트선은 1차 비트선과 2차 비트선을 포함하며 제2 비트선보다 더 큰 용량을 가짐), D) 2차 비트선으로 데이터를 읽어내는 단계와, E) 1차 비트선과 2차 비트선의 연결을 차단하는 단계와, F) 2차 비트선과 제2 비트선 사이의 전위차를 상기 감지 증폭기를 사용하여 증폭시켜 읽기 데이터를 발생시키는 단계를 포함한다.
본 발명은 반도체 메모리 소자에 저장되어 있는 데이터를 읽는 방법을 제공하는데, 상기 방법은 A) 데이터를 저장하는 복수의 메모리 셀, 메모리 셀에 각각 연결된 복수의 워드선, 해당 메모리 셀에 각각 연결된 복수의 1차 비트선과 2차 비트선을 갖는 제1 비트선, 1차 비트선과 2차 비트선 사이에 연결된 복수의 제1 스위치 회로, 2차 비트선에 연결된 감지 증폭기, 감지 증폭기에 연결된 2차 비트선, 제2 비트선과 2차 비트선 사이에 연결된 제2 스위치 회로를 구비하는 반도체 메모리 소자를 제공하는 단계와, B) 감지 증폭기를 비동작 상태로 만들어서 감지 증폭기의 출력 단자를 고임피던스 상태로 설정하는 단계와, C) 1차 비트선과 2차 비트선은 제2 비트선보다 더 큰 용량을 가질 때, 상기 제1 비트선과 제2 비트선을 서로 연결하여 저장된 전하를 분배시킴으로써 상기 제1 비트선과 제2 비트선을 프리차지하는 단계와, D) 상기 1차 비트선과 관련된 메모리 셀에 연결되어 있는 워드선을, E) 상기 1차 비트선이 2차 비트선에 차례대로 연결되도록 선택하는 단계와, F) 상기 관련 메모리 셀로부터 1차 비트선을 통해 2차 비트선에 데이터를 읽어내는 단계와, G) 1차 비트선과 2차 비트선을 연결을 차단하는 단계와, H) 2차 비트선과 제2 비트선 사이의 전위차를 감지 증폭기를 사용하여 증폭시킴으로써 읽기 데이터를 발생시키는 단계를 포함한다.
본 발명에 따르면, 반도체 메모리 장치에 있는 데이터를 읽는 방법이 제공되는데, 상기 방법은 복수의 1차 비트선, 1차 비트선 각각에 연결되어 있는 제1 스위치 회로, 상기 제1 스위치 회로에 연결된 2차 비트선, 상기 1차 비트선과 2차 비트선에 의해 형성되는 제1 비트선, 제1 전원 공급으로부터 제1 소정의 전위를 받고 제2 전원 공급으로부터 제2 소정의 전위를 받으며 2차 비트선에 연결된 감지 증폭기와, 이 감지 증폭기에 연결된 제2 비트선, 제2 비트선과 2차 비트선 사이에 연결된 제2 스위치 회로, 1차 비트선에 연결되어, 해당 1차 비트선의 전위를 상기 제1 전원 공급 전위와 제2 전원 공급 전위 사이로 클램핑하는 클램프 회로를 구비하는 반도체 메모리 소자를 제공하는 단계와, 감지 증폭기를 비동작 상태로 만들어 감지 증폭기의 출력 단자를 고임피던스 상태로 설정하는 단계와, 상기 복수의 1차 비트선과 2차 비트선의 용량이 제2 비트선의 용량보다 더 클 때 상기 비트선들을 서로 연결시켜 저장된 전하를 분배함으로써 제1 비트선과 제2 비트선을 프리차지하는 단계와, 1차 비트선과 2차 비트선이 순서대로 연결되도록, 상기 1차 비트선과 관련된 클램프 회로에 연결된 워드선을 선택하는 단계와, 상기 관련 클램프 회로로부터 1차 비트선을 통해 2차 비트선에 데이터를 읽어내는 단계와, 2차 비트선과 1차 비트선의 연결을 차단하는 단계와, 2차 비트선과 제2 비트선 사이의 전위를 상기 감지 증폭기를 사용하여 증폭시킴으로써 읽기 데이터를 발생시키는 단계를 포함한다.
본 발명의 다른 면과 기타 장점은 첨부한 도면을 참조로 한 이하의 본 발명 실시예에 대한 설명으로부터 더 명확하게 이해할 수 있을 것이다.
실시예
우선 본 발명의 전반적인 것은 도3을 참조로 설명한다. 도3에서 보는 것처럼, 데이터 읽기 회로(200)는 메모리 셀 C, 제1 스위치 회로(11), 제2 스위치 회로(12) 및 감지 증폭기(13)를 구비하고 있다. 메모리 셀 C는 제1 비트선과 워드선 WL에 연결되어 있다. 제1 비트선은 제1 스위치 회로(11)와 메모리 셀 C에 연결된 1차 비트선 BL과 제1 스위치 회로(11), 제2 스위치 회로(12) 및 감지 증폭기(13)에 연결되어 있는 2차 비트선 BLSA를 포함한다. 제1 스위치 회로는 감지 증폭기(13)가 활성화된 후 소정의 시간 동안 턴오프된다. 감지 증폭기(13)는 2차 비트선 BLSA와 제2 비트선 /BLSA 사이에 연결되고, 프리차지 신호 øBR에 응답하여 턴온되거나 턴오프된다.
제2 스위치 회로(12)가 프리차지 신호 øBR에 응답하여 턴온되면, 2차 비트선 BLSA와 제2 비트선 /BLSA는 동일한 전위를 갖게 된다. 워드선 WL이 선택된 다음, 감지 증폭기(13)는 한쌍의 감지 증폭기 활성 전원 공급 VSAH및 VSAL에 의해 동작 상태로 된다. 감지 증폭기(13)는 메모리 셀 C에서 읽혀져서 2차 비트선 BLSA로 출력되는 셀 데이터를 증폭시킨다. 셀 데이터의 증폭 동작 동안에는, 1차 비트선 BL과 2차 비트선 BLSA는 제1 스위치 회로(11)의 턴오프에 의해 연결이 분리된다.
프리차지 동작 동안에는 1차 비트선 BL, 2차 비트선 BLSA 및 제2 비트선 /BLSA에 걸려있던 전기 전하가 재분배된다. 이때, 충전 전류와 방전 전류가 1차 비트선 BL과 제2 비트선 /BLSA에 반드시 공급되어야 하는 것은 아니다. 따라서, 전류의 소비가 줄어든다.
길이의 차이 때문에, 비트선 BL, BLSA는 비트선 /BLSA보다 충전 용량이 더 크다. 따라서, 프리차지 전압은 고전위 전원 공급 레벨보다 약간 낮은 레벨 또는 저전위 전원 공급 레벨보다 약간 높은 레벨로 설정될 수 있게 된다. 그 결과, 감지 증폭기(13)가 동작 상태에 있는 동안에 감지 증폭기(13)의 전류 구동 능력을 최대로 활용할 수 있고 감지 증폭기(13)의 동작 속도가 향상된다.
제1 실시예
본 발명의 제1 실시예에 따른 DRAM 데이터 읽기 회로는 도4를 참조로 아래에 설명한다. 도4에 나타낸 것처럼, 데이터 읽기 회로(300)는 복수의 비트선 BL(이 비트선은 하나 밖에 없음), 복수의 워드선 WL, 상기 비트선 BL과 워드선 WL에 연결된 복수의 메모리 셀 C, 감지 증폭기(13) 및 전원 제어 회로(14)를 포함한다.
비트선 BL은 제1 스위치 회로 또는 전달 게이트(11; 이것은 하나의 N-채널 MOS 트랜지스터인 것이 바람직함)를 통해 감지 증폭기의 비트선 BLSA에 연결되어 있다. 전달 게이트(11)는 비트선 선택 신호 øBT를 받으며, 비트선 선택 신호 øBT가 고레벨일 때 턴온된다.
비트선 BLSA는 제2 스위치 회로를 통해 비트선 /BLSA에 연결되는데, 상기 제2 스위치 회로는 N 채널 MOS 트랜지스터로 구성된 단락(short-circuiting) 트랜지스터(12)를 구비하는 것이 바람직하다. 본 발명에 따르면, 비트선 /BLSA는 종래 구조의 비트선 /BLSA 보다 훨씬 더 짧다. 단락 트랜지스터 (12), 즉 제2 스위치 회로는 프리차지 신호 øBR을 받는 게이트를 가지며, 이 프리차지 신호 øBR이 고레벨일 때 턴온된다. 그래서, 비트선 BLSA과 /BLSA는 단락된다. 한편, 단락 트랜지스터(12)는 저레벨의 프리차지 신호에 의한 턴오프된다.
감지 증폭기(13)는 비트선 BLSA와 /BLSA 사이에 연결된다. 감지 증폭기(13)는 P 채널 MOS 트랜지스터 Tr11, Tr13 및 N 채널 MOS 트랜지스터 Tr12, Tr14를 포함한다.
전원 제어 회로(14)는 인버터 회로(15a, 15b)를 포함하며, 활성 전원 공급 신호 VSAH와 VSAL을 감지 증폭기(13)에 공급한다. 인버터 회로(15a)는 감지 증폭기 활성 신호 øSA를 받고 활성 전원 공급 신호 VSAL을 감지 증폭기(13)와 인버터(15b)에 공급한다. 인버터 회로(15b)는 활성 전원 공급 신호 VSAH를 감지 증폭기(13)에 공급한다. 인버터 회로(15a, 15b)는 전원 공급 VCC, VSS(도시 아니함)으로부터 전원을 공급받으며, 감지 증폭기 활성 신호 øSA가 고레벨인 것에 응답하여 활성 전원 공급 신호 VSAH(전원 공급 VCC)와 VSAL(전원 공급 VSS)를 감지 증폭기(13)에 공급한다. 인버터 회로(15a, 15b)는 감지 증폭기 활성 신호 øSA가 저레벨일 때 활성 전원 공급 신호 VSAH(전원 공급 VSS)와 VSAL(전원 공급 VCC)를 감지 증폭기(13)에 공급한다.
비트선 BLSA, /BLSA는 전달 게이트 또는 칼럼 게이트(16; 이것은 하나의 N 채널 MOS 트랜지스터를 구비함)를 통해 데이터 버스 DB, /DB에 연결된다. 칼럼 게이트(16)는 열 선택 신호 YSEL의 레벨이 고레벨인 것에 응답하여 턴온된다.
내부 신호 발생 회로(설명 생략)는 외부 제어 회로의 제어 신호에 따라서 비트선 선택 신호 øBT, 프리차지 신호 øBR, 감지 증폭기 활성 신호 øSA를 생성한다.
데이터 읽기 회로(300)의 동작에 대하여 도5~도8을 참고로 설명한다. 도5에 나타낸 것처럼, 이전 사이클에서 워드선 WL1이 선택되었고 감지 증폭기(13)에 의해 셀 데이터가 비트선 BLSA, /BLSA로 출력되었다고 가정한다. 읽기 사이클이 끝나면, 워드선 WL1은 저레벨로 떨어진다. 감지 증폭기 활성 신호 øSA가 저레벨로 되면, 현재 사이클의 읽기 명령에 따라서 활성 전원 공급 신호 VSAH가 VSS레벨로 되고, 활성 전원 공급 신호 VSAL이 전원 공급 VCC레벨로 되는데, 이것에 의해 감지 증폭기(13)는 비동작 상태로 된다.
그 다음, 프리차지 신호 øBR이 고레벨로 올라가고 단락 트랜지스터(12)가 턴온되면, 비트선 BLSA와 /BLSA가 단락되고 비트선 BL, BLSA와 비트선 /BLSA 사이의 전위가 같아지며, 프리차지 동작이 수행된다. 이러한 프리차지 동작에서, 비트선 BL, BLSA, /BLSA의 전체 용량은 종래 비트선에 비해 거의 절반으로 줄어들고, 따라서 고속 동작이 가능해진다.
이 때, 앞 사이클에서 비트선 BLSA로 읽혀진 셀 데이터는 고레벨에 있고, 비트선 /BLSA로 읽혀진 셀 데이터는 저레벨에 있다. 또한, 두 비트선 BL, BLSA의 용량은 비트선 /BLSA의 용량보다 더 크다. 따라서, 비트선 BL, BLSA, /BLSA의 전위는 읽혀진 셀 데이터의 고레벨(전원 공급 VCC레벨)보다 약간 낮은 레벨로 같아진다.
프리차지 신호 øBR이 저레벨로 떨어지고 프리차지 동작이 끝난 다음에, 현재 사이클의 읽기 동작이 개시된다. 여기서, 예를 들어, 워드선 WL2가 선택되면 이 워드선 WL2가 고레벨로 올라간다.
고레벨의 셀 데이터는 메모리 셀 C에서 비트선 BL을 통해 비트선 BLSA로 출력된다. 그러면 비트선 BLSA의 전위가 약간 상승하고 비트선 BLSA와 /BLSA 사이에는 전위차 β가 생긴다.
그 다음, 비트선 선택 신호 øBT가 저레벨로 떨어지고 전달 게이트(11)가 턴오프된다. 감지 증폭기 활성 신호 øSA가 고레벨로 되면, 활성 전원 공급 신호 VSAH가 VCC레벨로 바뀌고 활성 전원 공급 신호 VSAL이 VSS레벨로 바뀐다. 그러면, 감지 증폭기(13)가 동작 상태로 되고, 비트선 BLSA와 /BLSA 사이의 전위차가 증폭되어 비트선 BLSA는 VCC레벨로 되고, 비트선 /BLSA는 VSS레벨로 된다.
이때, 감지 증폭기(13)에서 트랜지스터 Tr12와 Tr14의 게이트와 소스 사이의 전압은 VCC와 VSS간의 전압과 거의 같은 값이 되기 때문에, 트랜지스터 Tr12와 Tr14의 전류 구동 능력을 최대로 활용할 수 있게 된다. 비트선 BLSA와 /BLSA 사이의 전위차β에 따라, 트랜지스터 Tr14의 드레인 전류는 트랜지스터 Tr12의 드레인 전류 이상으로 증가한다. 비트선 BLSA와 /BLSA 사이의 전위차는 이러한 전류의 차이에 따라 증가하여, 트랜지스터 Tr11의 드레인 전류는 트랜지스터 Tr13의 드레인 전류 이상으로 증가하고, 비트선 BLSA는 VCC레벨에 가까워지고, 비트선 /BLSA는 VSS레벨에 가까워진다.
그 다음, 비트선 선택 신호 øBT가 고레벨로 올라가고 전달 게이트(11)가 턴온되면, 비트선 BLSA에 출력된 셀 데이터는 비트선 BL에 의해 현재 선택되어 있는 메모리 셀 C에 다시 기록된다. 열 선택 신호 YSEL이 고레벨로 바뀌고 비트선 BLSA와 /BLSA에 출력된 셀 데이터(즉, 읽혀진 데이터)가 데이터 버스 DB와 /DB로 출력되면, 읽기 사이클이 끝난다.
도6은 이전 사이클에서 고레벨의 셀 데이터가 비트선 BLSA에 출력되고 저레벨의 셀 데이터가 현재 사이클에서 비트선 BLSA에 출력되었을 때 여러 신호들의 변화를 보여준다.
이 경우에, 비트선 BL, BLSA, /BLSA는 프리차지 신호 øBR의 상승 모서리에 응답하여(즉, 신호 øBR이 상승함에 따라) 전원 공급 VCC레벨보다 약간 낮은 레벨로 프리차지된다. 프리차지 동작이 끝난 다음, 현재 사이클에서 워드선 WL2가 선택되고 저레벨의 셀 데이터가 비트선 BL과 BLSA에 출력되면, 비트선 BLSA의 전위는 프리차지 레벨보다 낮은 레벨로 줄어들고, 약간의 전위차 γ가 비트선 BLSA와 /BLSA 사이에 발생한다.
이어서, 비트선 선택 신호 øBT가 저레벨로 떨어진 다음 감지 증폭기(13)가 동작 상태로 되면, 비트선 BLSA와 /BLSA 사이의 전위차가 증폭되고 비트선 BLSA 는 전원 공급 VSS레벨로 바뀌고 비트선 /BLSA는 전원 공급 VCC레벨로 바뀐다. 이 때, 감지 증폭기(13)에서 트랜지스터 Tr12와 Tr14의 게이트와 소스 사이의 전압과 트랜지스터 Tr12와 Tr14의 드레인과 소스 사이의 전압은 전원 공급 VCC와 VSS간의 전압과 거의 같은 값으로 되며, 따라서 트랜지스터 Tr12와 Tr14의 전류 구동 능력을 최대로 활용할 수 있게 된다. 비트선 BLSA와 /BLSA의 전위차 γ에 기초하여, 트랜지스터 Tr12의 드레인 전류는 트랜지스터 Tr14의 드레인 전류 이상으로 증가하고, 비트선 BLSA와 /BLSA 사이의 전위차는 이러한 전류 차이에 따라 증가한다. 트랜지스터 Tr13의 드레인 전류는 트랜지스터 Tr11의 드레인 전류 이상으로 증가하고, 비트선 BLSA는 전원 공급 VSS레벨로 가까워지고 비트선 /BLSA는 전원 공급 VCC레벨에 가까워진다.
그 다음, 비트선 선택 신호 øBT가 고레벨로 상승하고 전달 게이트(11)가 턴온되면, 비트선 BLSA에 출력된 셀 데이터는 비트선 BL을 통해 상기 선택된 메모리 셀 C에 다시 기록된다.
도7은 이전 사이클에서 저레벨의 셀 데이터가 비트선 BLSA에 출력되고 고레벨의 셀 데이터가 현재 사이클에서 비트선 BLSA에 읽혀진 경우 여러 신호들의 변화를 보여준다. 비트선 BL과 BLSA 사이의 용량은 비트선 /BLSA의 용량보다 더 크기 때문에, 비트선 BL, BLSA, /BLSA은 상기 읽혀진 데이터의 저레벨(전원 공급 VSS레벨)보다 약간 더 높은 레벨로 프리차지된다. 이러한 프리차지 동작이 끝난 다음 워드선 WL2가 현재 사이클에서 선택되고 고레벨의 셀 데이터가 비트선 BL과 BLSA에 출력되면, 비트선 BLSA의 전위는 프리차지 레벨보다 더 높은 레벨로 되고 비트선 BLSA와 /BLSA에는 약간의 전위차 γ가 생긴다.
이어서, 비트선 선택 신호 øBT가 저레벨로 떨어진 다음, 감지 증폭기(13)가 동작 상태로 되면, 비트선 BLSA와 /BLSA 사이의 전위차가 증폭되고 비트선 BLSA는 전원 공급 VSS레벨로 바뀌고 비트선 /BLSA은 전원 공급 VCC레벨로 바뀐다. 이 때, 감지 증폭기(13)에서 트랜지스터 Tr11과 Tr13의 게이트와 소스 사이의 전압과 트랜지스터 Tr11 과 Tr13의 드레인과 소스 사이의 전압은 전원 공급 VCC과 VSS간의 전압과 거의 같은 값으로 되어, 트랜지스터 Tr11과 Tr13의 전류 구동 능력을 최대한 활용할 수 있게 된다. 비트선 BLSA와 /BLSA 사이의 전위차 γ에 기초하여, 트랜지스터 Tr11의 드레인 전류는 트랜지스터 Tr13의 드레인 전류 이상으로 증가하고, 비트선 BLSA와 /BLSA 사이의 전위차는 이러한 전류 차이에 따라 증가한다. 트랜지스터 Tr14의 드레인 전류는 트랜지스터 Tr12의 드레인 전류 이상으로 증가하고 비트선 BLSA는 전원 공급 VCC레벨에 가까워지고 비트선 /BLSA는 전원 공급 VSS레벨에 가까워진다.
그 다음, 비트선 선택 신호 øBT가 고레벨로 높아지고 전달 게이트(11)가 턴온된다, 비트선 BLSA에 출력된 셀 데이터는 비트선 BL을 통해 상기 선택된 메모리 셀 C에 다시 기록된다.
그 다음, 열 선택 신호 YSEL이 고레벨로 되고, 비트선 BLSA와 /BLSA에 출력된 데이터가 데이터 버스 DB와 /DB로 출력되어 읽기 사이클이 끝난다.
도8은 이전 사이클에서 저레벨의 셀 데이터가 비트선 BLSA에 출력되고, 현재 사이클에서 저레벨의 셀 데이터가 비트선 BLSA에 읽혀진 경우 여러 신호들의 변화를 보여준다. 이 경우, 비트선 BL, BLSA, /BLSA는 전원 공급 VSS레벨보다 약간 더 높은 레벨로 프리차지된다.
이 프리차지 동작이 끝난 다음 워드선 WL2가 현재 사이클에서 선택되고 저레벨의 셀 데이터가 비트선 BL과 BLSA에 읽혀지면, 비트선 BLSA의 전위는 떨어지고, 비트선 BLSA와 /BLSA 사이에 약간의 전위차 β가 나타난다.
그 다음, 비트선 선택 신호 øBT가 저레벨로 떨어진 다음 감지 증폭기(13)가 동작 상태로 되면, 비트선 BLSA와 /BLSA 사이의 전위차가 증폭되고 비트선 BLSA는 전원 공급 VSS레벨로 바뀌고 비트선 /BLSA는 전원 공급 VCC레벨로 바뀐다. 이 때, 감지 증폭기에서 트랜지스터 Tr11과 Tr13의 게이트와 소스 사이의 전압과 트랜지스터 Tr11과 Tr13의 드레인과 소스 사이의 전압은 전원 공급 VCC와 VSS간의 전압과 거의 같은 값으로 되기 때문에 트랜지스터 Tr11과 Tr13의 전류 구동 능력을 최대로 활용할 수 있다. 비트선 BLSA와 /BLSA 사이의 전위차 β에 기초하여, 트랜지스터 Tr11의 드레인 전류는 트랜지스터 Tr13의 드레인 전류 이상으로 증가하고, 비트선 BLSA와 /BLSA 사이의 전위차는 이 전류차에 따라 증가한다. 트랜지스터 Tr14의 드레인 전류는 트랜지스터 Tr12의 드레인 전류 이상으로 증가하고, 비트선 BLSA는 전원 공급 VSS레벨에 가까워지며 비트선 /BLSA는 전원 공급 VCC레벨에 가까워진다.
그 다음, 비트선 선택 신호 øBT가 고레벨로 올라가고 전달 게이트(11)가 턴온된다, 비트선 BLSA에 출력된 셀 데이터는 비트선 BL을 통해 상기 선택된 메모리 셀 C에 다시 기록된다.
이어서, 열 선택 신호 YSEL이 고레벨로 되고 비트선 BLSA와 /BLSA에 출력된 데이터가 데이터 버스 DB와 /DB에 출력되면, 읽기 사이클이 끝난다.
위에서 설명한 것처럼, 데이터 읽기 회로(300)는 다음과 같은 효과를 나타낸다.
(1) 비트선 BLSA와 /BLSA는 프리차지 신호 øBR에 의해 턴온되는 단락 트랜지스터(12)를 사용하여 비트선 BL, BLSA, /BLSA 간의 전위를 같게 함으로써 프리차지된다. 이렇게 하면, DRAM의 회로 면적을 줄일 수 있는데, 왜냐하면 별도의 프리차지 회로를 만들지 않아도 되기 때문이다.
(2) 상기 프리차지는 이전 사이클에서 출력된 셀 데이터에 기초하여 비트선 BL, BLSA, /BLSA에 걸리는 부하를 균일하게 분배함으로써 수행된다. 따라서, 프리차지 동작이 진행될 때 비트선 BL, BLSA, /BLSA에 충전 전류와 방전 전류가 공급될 필요가 없기 때문에, 프리차지 동작의 전류 소비가 줄어든다.
(3) 비트선 BL과 BLSA 사이의 충전 용량이 비트선 /BLSA의 충전 용량보다 더 크기 때문에, 프리차지 전압은 전원 공급 VCC레벨보다 약간 낮은 레벨 또는 전원 공급 VSS레벨보다 약간 높은 레벨로 된다. 따라서, 감지 증폭기(13)의 P 채널 MOS 트랜지스터 또는 N 채널 MOS 트랜지스터의 전류 구동 능력을 최대로 활용할 수 있고, 따라서 감지 증폭기(13)의 동작 속도가 빨라진다.
(4) 감지 증폭기(13)를 사용한 증폭 동작이 시작될 때, 전달 게이트(11)는 턴오프되어 있고 비트선 BL과 BLSA 사이의 전기적 연결은 끊어져 있다. 따라서, 감지 증폭기(13)의 출력단에 연결된 비트선 BLSA와 /BLSA의 부하 용량이 정합되고 감소하여, 감지 증폭기(13)의 안정된 고속 동작이 가능해진다.
(5) 이전 사이클에서 비트선 BLSA에 출력된 셀 데이터와 현재 사이클에서 출력된 셀 데이터가 일치하면, 현재 사이클의 셀 데이터의 전압 레벨과 프리차지 전압 사이의 차이가 작아지고, 감지 증폭기의 증폭 동작에 의한 충전 전류 또는 방전 전류가 작아진다. 따라서, 셀 데이터가 출력되는 동안의 전류 소비가 크게 줄어든다.
(6) 이전 사이클에서 비트선 BLSA로 출력된 셀 데이터가 현재 사이클에서 출력된 셀 데이터와 틀린 경우에는, 비트선 BL과 BLSA의 충전 동작과 방전 동작이 주로 현재 사이클의 감지 증폭기(13)에 의한 증폭 동작 동안에 이루어진다. 그러면, 비트선 BL과 BLSA 사이의 전압을 크게 바꾸는 충전 동작 또는 방전 동작이 2회 사이클 당 한번 수행된다. 그 결과, 충전 동작과 방전 동작이 각 사이클의 프리차지 동작과 셀 데이터의 출력 동안에 필요한 종래 회로와 비교했을 때 전력 소비가 감소한다.
(7) 본 발명에 따르면, 비트선 /BLSA는 종래 읽기 회로(100)의 비트선 /BLSA보다 훨씬 더 짧다. 따라서, 비트선 /BLSA의 용량은 줄어들고, 고속 프리차지 동작이 가능하게 된다.
제2 실시예
도9는 본 발명의 제2 실시예에 따른 데이터 읽기 회로(310)를 나타낸다. 이 데이터 읽기 회로(310)는 비트선 /BLSA가 단락 트랜지스터(12)를 통해 비트선 BL에 연결되어 있다는 점에서 비트선 /BLSA가 비트선 BLSA에 연결되어 있는 제1 실시예의 데이터 읽기 회로(300)와 다르다. 데이터 읽기 회로(310) 역시 제1 실시예와 마찬가지의 효과를 나타낸다.
제3 실시예
도10은 본 발명의 제3 실시예에 따른 데이터 읽기 회로(320)를 나타낸다. 이 데이터 읽기 회로(320)는 데이터 버스 /DB와 비트선 /BLSA 사이에 연결되어 있던 제1 실시예의 칼럼 게이트(16)와 데이터 버스 /DB를 사용하지 않는다는 점에서 제1 실시예의 데이터 읽기 회로(300)와 차이가 있다. 데이터 버스 /DB와 칼럼 게이트(16)를 사용하지 않으면, 비트선 /BLSA이 감지 증폭기(13)의 출력 단자와 단락 트랜지스터(12) 사이에만 존재하여 비트선 /BLSA의 길이가 줄어든다.
데이터 읽기 회로(320)는 하나의 데이터 버스 DB만을 사용하여 셀 데이터를 출력한다. 비트선 /BLSA의 길이가 줄었기 때문에 부하 용량을 상당히 줄일 수 있다.
제4 실시예
도11에서 보는 바와 같이, 본 발명의 제4 실시예에 따른 데이터 읽기 회로(330)는 제2 실시예의 데이터 읽기 회로(310)와는 달리 데이터 버스 /DB, 이 데이터 버스 /DB와 비트선 /BLSA에 연결되는 칼럼 게이트(16)를 사용하지 않는다. 이렇게 하면, 비트선 /BLSA의 길이가 줄어들고, 따라서, 비트선 /BLSA는 감지 증폭기(13)의 출력 단자와 단락 트랜지스터(12) 사이에만 존재한다.
데이터 읽기 회로(330)는 하나의 데이터 버스 DB만을 사용하여 셀 데이터를 출력하기 때문에 부하 용량이 훨씬 더 줄어든다.
제5 실시예
도12에 나타낸 바와 같이, 본 발명의 제5 실시예에 따른 데이터 읽기 회로(340)는 비트선 /BLSA가 전달 게이트(11b)를 통해 비트선 BL2에 연결되어 있다는 점에서 제1 실시예에 따른 데이터 읽기 회로(300)와 차이가 있다.
이 데이터 읽기 회로(340)는 읽기 사이클에서 비트선 BL1이 비트선 BLSA에 연결되어 있을 때 전달 게이트(11b)를 끊어진 상태로 유지한다. 또한, 데이터 읽기 회로(340)는 읽기 사이클에서 비트선 BL2가 비트선 BLSA에 연결되어 있을 때 전달 게이트(11a)를 끊어진 상태로 유지한다. 따라서, 이 데이터 읽기 회로(340)는 제1 실시예의 데이터 읽기 회로(300)와 구조적으로는 차이가 나지만 동일한 동작을 한다. 데이터 읽기 회로(340)는 2개의 비트선 당 하나의 감지 증폭기(13)를 사용한다. 따라서, 감지 증폭기의 수가 줄어들고 회로 면적이 감소한다.
제6 실시예
활성 전원 공급 신호 VSAH와 VSAL을 감지 증폭기(13)에 공급하는 전원 제어 회로(14a)에 대하여 도13을 참조로 설명한다. 전원 제어 회로(14a)는 인버터 회로(17b)에 연결되어 있는 3단 인버터 회로(17a)를 갖는다. 이 인버터 회로(17a)는 감지 증폭기 활성 신호 øSA를 받고, 인버터(17a)에 반전 신호를 제공한다. 인버터(17b)의 P 채널 MOS 트랜지스터의 소스는 P 채널 MOS 트랜지스터 Tr15를 통해 전원 공급 VCC에 연결된다. 인버터(17b)는 인버터(17a)로부터 반전 신호를 받고, 활성 전원 공급 신호 VSAH를 출력한다.
인버터 회로(17a)의 반전 신호는 인버터 회로(17f)에도 공급되고 이를 통해 인버터 회로(17d)에 입력된다. 인버터 회로(17d)의 N 채널 MOS 트랜지스터의 소스는 N 채널 NOS 트랜지스터 Tr16을 통해 전원 공급 VSS에 연결된다. 인버터 회로(17d)는 인버터 회로(17f)로부터 신호를 입력받고, 전원 공급 신호 VSAL을 출력한다.
NOR 회로(18)아 3단 인버터 회로(17c)는 감지 증폭기 활성 신호 øSA를 받는다. NOR 회로(18)는 리셋 신호 øSAR을 발생한다. 도14에서 보는 것처럼, 활성 신호 øSA가 아래로 떨어지면, 리셋 신호 øSAR은 올라하고 인버터(17c)의 동작 지연 시간에 해당하는 기간 동안 고레벨을 유지한다.
리셋 신호 øSAR은 인버터 회로(17e)를 통해 트랜지스터 Tr16의 게이트에 입력되고 트랜지스터 Tr15의 게이트에 입력된다. 따라서, 리셋 신호 øSAR이 고레벨인 때에는 트랜지스터 Tr15와 Tr16이 턴오프 상태에 있고 인버터 회로(17b, 17d)는 비동작 상태가 된다. 이와 반대로, 리셋 신호 øSAR이 저레벨이면, 트랜지스터 Tr15와 Tr16이 턴온 상태에 있고 인버터 회로(17b, 17d)는 동작 상태가 된다.
N 채널 MOS 트랜지스터 Tr17은 인버터 회로(17b)의 출력 단자와 인버터 회로(17d)의 출력 단자 사이에 연결되어 있다. 트랜지스터 Tr17의 게이트는 리셋 신호 øSAR을 받는다. 따라서, 리셋 신호 øSAR이 고레벨이면, 트랜지스터 Tr17은 턴온되고 인버터 회로(17b, 17d)의 출력 단자는 단락 상태가 된다.
감지 증폭기 활성 신호 øSA가 셀 데이터의 읽기 동작 동안 고레벨을 유지하면, 리셋 신호 øSAR은 저레벨로 리셋되고 트랜지스터 Tr15와 Tr16은 턴온되며, 인버터 회로(17b, 17d)가 동작 상태로 된다. 따라서, 전원 공급 VCC레벨의 활성 전원 공급 신호 VSAH가 인버터 회로(17b)에서 출력되고, 전원 공급 VSS레벨의 활성 전원 공급 신호 VSAL이 인버터 회로(17d)에서 출력되어, 감지 증폭기(13)가 동작 상태로 된다.
한번의 읽기 동작 사이클이 끝나면, 리셋 신호 øSAR은 감지 증폭기(13)를 비동작 상태로 만들기 위하여 감지 증폭기 활성 신호 øSA의 하강 모서리에 응답하여 소정의 시간 동안 고레벨을 유지한다. 트랜지스터 Tr15와 Tr16은 고레벨의 리셋 신호 øSAR에 의해 턴오프되고, 인버터 회로(17b, 17d)가 비동작 상태로 된다. 또한, 트랜지스터 Tr17이 턴온되고, 인버터 회로(17b)의 출력과 인버터 회로(17d)의 출력 단자 사이가 단락된다.
그러면, 인버터 회로(17b, 17d)의 출력 단자와 감지 증폭기(13) 사이의 도선에 저장되어 있는 전기적 전하가 균일하게 분배되고 활성 전원 공급 신호 VSAH와 VSAL은 VCC/2 레벨로 된다(도14 참조). 따라서, 감지 증폭기(13)는 비동작 상태로 되고, 감지 증폭기(13)의 출력 단자는 고임피던스 상태로 된다. 그 결과, 비트선 BL, BLSA, /BLSA는 감지 증폭기(13)의 출력 신호에 영향을 받지 않는다.
리셋 신호 øSAR이 저레벨로 떨어지면, 트랜지스터 Tr17은 턴오프된다. 이와 거의 동시에, 인버터(17b)의 입력 신호는 고레벨로 되고 인버터 회로(17d)의 입력 신호는 저레벨로 된다. 그 다음, 활성 전원 공급 신호 VSAH가 전원 공급 VSS레벨로 되고, 활성 전원 공급 신호 VSAL은 전원 공급 VCC레벨로 되며, 감지 증폭기(13)의 출력 단자는 고임피던스 상태로 유지된다.
위에서 설명한 것처럼, 감지 증폭기(13)가 비동작 상태이면, 전원 제어 회로(14a)는 전원 공급 VCC레벨과 전원 공급 VSS레벨의 전압을 유지하고 있는 각각의 도선에 저장된 전기적 전하를 이용하여 각각의 도선을 VCC/2 레벨로 만든다. 감지 증폭기(13)를 완전히 비동작 상태로 만들기 위하여, 전원 공급 도선을 VCC/2 레벨에서 VCC레벨로 올리는 충전 동작과 전원 공급 도선을 VCC/2 레벨에서 VSS레벨로 낮추는 방전 동작이 수행된다. 따라서, 충전되는 전기적 부하와 방전되는 전기적 부하의 양이 줄어들고, 결국 전류 소비가 감소한다.
제7 실시예
도15는 전원 제어 회로의 또 다른 실시예로서 활성 전원 공급 신호 VSAH와 VSAL을 감지 증폭기(13)에 공급하는 회로를 나타낸다. 도15에서 보는 바와 같이. 전원 제어 회로(14b)는 P 채널 MOS 트랜지스터 Tr18과 N 채널 MOS 트랜지스터 Tr19를 포함한다. 트랜지스터 Tr18은 전원 공급 VCC레벨의 활성 전원 공급 신호 VSAH를 항상 입력받고 있는 소스와, 감지 증폭기의 P 채널 MOS 트랜지스터의 소스에 연결되는 드레인, 활성 신호 øSA의 반전 신호 /øSA를 받는 게이트를 갖는다. 트랜지스터 Tr 19는 전원 공급 VSS레벨의 활성 전원 공급 신호 VSAL를 항상 입력받고 있는 소스와, 감지 증폭기의 N 채널 MOS 트랜지스터의 소스에 연결되는 드레인, 활성 신호 øSA를 받는 게이트를 갖는다.
도16에 도시한 것처럼, 감지 증폭기 활성 신호 øSA가 고레벨로 되면, 트랜지스터 Tr18과 Tr19가 턴온되고, 활성 전원 공급 신호 VSAH와 VSAL이 감지 증폭기(13)에 공급되며 감지 증폭기(13)가 동작 상태로 된다.
한편, 감지 증폭기 활성 신호 øSA가 저레벨이면, 트랜지스터 Tr18과 Tr19가 턴오프되고, 활성 전원 공급 신호 VSAH와 VSAL의 공급이 중지되어 감지 증폭기(13)가 비동작 상태로 된다.
이렇게 함으로써, 트랜지스터 Tr18과 Tr19의 턴온과 턴오프에 의해 감지 증폭기(13)는 선택적으로 동작 상태로 되거나 비동작 상태로 되어 전류의 충전과 전류의 방전을 위한 요건이 크게 경감된다. 따라서 전원 제어 회로(14b)의 전력 소비가 줄어든다.
제8 실시예
도17은 본 발명의 제8 실시예에 따른 데이터 읽기 회로(370)를 보여준다. 데이터 읽기 회로(370)는 비트선 BLSA로 읽혀진 셀 데이터를 강화시키고 읽기 속도를 향상시키는 강화 회로(372; enhancing circuit)를 더 포함하고 있다.
강화 회로(372)는 N 채널 MOS 트랜지스터로 이루어진 커패시터(19a), P 채널 MOS 트랜지스터로 이루어진 커패시터(19b), 커패시터(19a, 19b)를 각각 제어하는 인버터 회로(20a, 20b)를 포함하고 있다.
인버터 회로(20a)는 제어 신호 øPCL를 받고 반전 신호 /VPCL을 커패시터(19b)의 소스로 보낸다. 인버터 회로(20b)는 인버터 회로(20a)로부터 반전 신호 /VPCL을 받고 신호 VPCL(제어 신호 øPCL)을 커패시터(19a)의 드레인으로 보낸다. 커패시터(19a, 19b)의 두 게이트는 비트선 BLSA에 연결된다. 여기서, 제어 신호 øPCL은 감지 활성 신호 øSA의 상승 모서리에 동기되어 고레벨로 올라가며, 내부 신호 발생기(도시 아니함)에 의해 발생된다.
도18에서 보는 바와 같이, 커패시터(19a; N 채널 MOS 트랜지스터)의 소스와 커패시터(19b; P 채널 MOS 트랜지스터)의 드레인은 다른 배선이나 회로에 연결되지 않고 개방된 상태이다.
강화 회로(372)의 동작에 대하여 도19와 도20을 참조로 설명한다. 도19에서는, 고레벨의 데이터가 이전 사이클에서 비트선 BLSA에 읽혀지고 고레벨의 셀 데이터가 현재 사이클에서 비트선 BLSA에 읽혀진 경우의 동작에 대하여 나타낸다. 이 경우, 비트선 BLSA는 전원 공급 VCC보다 약간 낮은 레벨로 프리차지되고 고레벨의 셀 데이터가 프리차지 레벨로 출력된다.
이때, 메모리 셀 C에 저장되어 있는 셀 데이터와 비트선 BLSA의 프리차지 레벨의 전위차가 작기 때문에, 비트선 BLSA와 비트선 /BLSA 사이의 전위차 β는 얼마 되지 않는다.
이 상태에서, 제어 신호 øPCL의 상승 모서리에 응답하여, 인버터 회로(20a)의 출력 신호 /VPCL은 저레벨로 떨어지고 인버터 회로(20a)의 출력 신호 VPCL은 고레벨로 올라간다. 그러면, 커패시터(19b)는 턴오프되고 커패시터(19a)는 턴온되어, 커패시터(19a)의 게이트 전위(비트선 BLSA의 전위)는 드레인과 게이트 사이의 용량성 결합 때문에 상승한다. 그 결과, 비트선 BLSA와 /BLSA 사이의 전위차 β는 증가한다. 그 다음, 감지 증폭기(13)의 동작에 따라, 비트선 BLSA와 /BLSA 사이의 전위차는 갑자기 증가하며 고레벨의 셀 데이터가 출력된다.
또한, 도6에서 보는 것처럼, 고레벨의 셀 데이터가 이전 사이클에서 비트선 BLSA로 출력되고 저레벨의 셀 데이터가 현재 사이클에서 비트선 BLSA에 출력되는 경우라 하더라도, 비트선 BLSA의 전위는 제어 신호 øPCL에 응답하여 상승한다. 그러나, 이 경우에, 메모리 셀 C에 저장되어 있는 셀 데이터와 비트선 BLSA의 프리차지 레벨 사이의 전위차가 비교적 크기 때문에, 비트선 BLSA와 /BLSA 사이의 전위차 γ는 위에서 설명한 전위차 β보다 더 크다. 따라서, 비록 비트선 /BLSA의 전위가 이 상태에서 조금 올라가더라도, 비트선 BLSA와 /BLSA 사이의 전위차는 유지되고 감지 증폭기(13)는 고속으로 동작한다.
도20에서는, 저레벨의 데이터가 이전 사이클에서 비트선 BLSA로 출력되고 저레벨의 셀 데이터가 현재 사이클에서 비트선 BLSA로 출력되는 경우의 동작을 나타낸다. 이 경우, 비트선 BLSA는 전원 공급 VSS보다 약간 더 높은 레벨로 프리차지되고, 저레벨의 셀 데이터가 프리차지 레벨로 출력된다.
이때, 메모리 셀 C에 저장되어 있는 셀 데이터와 비트선 BLSA의 프리차지 레벨 사이의 전위차는 작기 때문에, 비트선 BLSA와 /BLSA 사이의 전위차 β도 작다.
이 상태에서, 제어 신호 øPCL의 상승 모서리에 응답하여, 인버터 회로(20a)의 출력 신호 /VPCL은 저레벨로 떨어지고 인버터 회로(20a)의 출력 신호 VPCL은 고레벨로 올라간다. 그 다음, 커패시터(19b)가 턴오프되고 커패시터(19a)는 턴온되며, 커패시터(19a)의 게이트 전위(비트선 BLSA의 전위)는 드레인과 게이트 사이의 용량성 결합 때문에 낮아진다. 그 결과 비트선 BLSA와 /BLSA 사이의 전위차 β가 증가한다. 이어서, 감지 증폭기(13)의 동작에 따라, 비트선 BLSA와 /BLSA 사이의 전위차는 갑자기 증가하고 고레벨의 셀 데이터가 출력된다.
또한, 도7에서 보는 것처럼, 저레벨의 셀 데이터가 이전 사이클에서 비트선 BLSA로 출력되고 고레벨의 셀 데이터가 현재 사이클에서 비트선 BLSA로 출력된다 하더라도 비트선 BLSA의 전위는 제어 신호 øPCL에 기초하여 낮아진다. 그러나, 이 경우에는, 메모리 셀 C에 저장되어 있는 셀 데이터와 비트선 BLSA의 프리차지 레벨 사이의 전위차가 비교적 크기 때문에, 비트선 BLSA와 /BLSA 사이의 전위차는 위에서 설명한 전위차 β보다 더 크다. 따라서, 비트선 BLSA의 전위가 이 상태에서 조금 더 낮아져도, 비트선 BLSA와 /BLSA 사이의 전위차는 유지되고 감지 증폭기(13)는 고속으로 동작한다.
위에서 설명한 것처럼, 읽기 회로(370)에서는, 비트선 BLSA의 프리차지 레벨과 메모리 셀 C에 저장되어 있는 셀 데이터 사이의 전위차가 작은 경우(즉, 셀 데이터가 읽혀지는 비트선 BLSA와 /BLSA 사이의 전위차가 작은 경우)에는, 비트선 BLSA와 /BLSA 사이의 전위차는 강화 회로(372)의 동작에 의해 증가한다. 따라서, 감지 증폭기의 고속 동작과 셀 데이터의 고속 읽기가 가능하다.
제9 실시예
지금까지 설명한 각 실시예의 데이터 읽기 회로를 갖는 DRAM에서, 연속적인 읽기 사이클에서 셀 데이터가 비트선 BLSA로 읽혀지는 경우, 감지 증폭기에서 비트선 BLSA로 출력된 데이터의 레벨과 비트선 BLSA의 프리차지 레벨 사이의 전위차가 작기 때문에 전력 소비가 줄어든다.
도21을 참조하면, 본 발명의 제9 실시예에 따른 DRAM(380)는 셀 어레이의 사용되지 않는 영역에 있는 메모리 셀의 셀프 리프레시(self-refresh) 동작을 사용하여 전력 소비를 줄이는 자동 기록 회로를 구비하는데, 이것은 DRAM(380)의 전원 스위치가 켜져 있을 때 셀 어레이의 각 메모리 셀에 셀 데이터를 자동으로 기록한다. 이러한 자동 기록 회로는 시작 회로(21), 리프레시 신호 발생 회로(22), 셀프 리프레시 회로(23), 자체 기록 회로(24), 행번지 카운터(25), 감지 증폭기 활성 회로(26), 행 디코더(27), 감지 증폭기 그룹(28), 기록 증폭기(29), 열 디코더(30)를 구비하고 있다.
시작 회로(21)는 전원 공급 VCC가 인가될 때 시작 신호 øST를 리프레시 신호 발생 회로(22)로 보낸다. 시작 신호 øST는 도22에 나타낸 것처럼, 전원 공급 VCC가 소정의 레벨에 도달했을 때 저레벨로 떨어진다.
리프레시 신호 발생 회로(22)는 시작 신호 øST에 응답하여 셀프 리프레시 신호 øSTREF를 셀프 리프레시 회로(23)와 자체 기록 회로(24)에 보낸다. 셀프 리프레시 회로(23)는 셀프 리프레시 신호 øSTREF에 응답하여 동작 상태로 되며 카운트 신호 øSTRA를 행번지 카운터(25)에 보내고 활성 신호 øSTSA를 감지 증폭기 활성 회로(26)에 보낸다. 카운트 신호 øSTRA와 활성 신호 øSTSA는 도22에 나타낸 것처럼 일정한 사이클을 갖는 펄스 신호이다.
행번지 카운터(25)는 카운트 신호 øSTRA를 카운트하고 행번지 신호 RADD를 카운트한 값에 따라 행 디코더(27)에 보낸다. 감지 증폭기 활성 회로(26)는 활성 신호 øSTSA에 응답하여 감지 증폭기 그룹(28)에 활성 전원 공급 신호를 공급한다.
자체 기록 회로(24)는 셀프 리프레시 신호 øSTREF에 응답하여 동작 상태로 되며 기록 증폭 활성 신호 øSTW와 기록 데이터 øSTD를 기록 증폭기(29)에 보낸다.
기록 증폭 활성 신호 øSTW는 활성 신호 øSTSA와 동기되는 펄스 신호이고, 기록 데이터 øSTD는 고레벨이나 저레벨로 고정된다.
자체 기록 회로(24)는 기록 증폭 활성 신호 øSTW와 동기되는 열선택 신호 øSTY를 열 디코더(30)로 보낸다. 행 디코더(27)와 열 디코더(30)는 셀 어레이(31)에 있는 메모리 셀을 선택하는 데에 사용된다.
셀프 리프레시 회로(23)는 셀프 리프레시 신호 øSTREF를 받은 뒤 일정한 시간이 지난 다음에 종료 신호 øREFF를 리프레시 신호 발생 회로(22)에 보낸다. 리프레시 신호 발생 회로(22)는 도22에 나타낸 것처럼 종료 신호 øREFF에 응답하여 셀프 리프레시 신호 øSTREF를 저레벨로 낮추고 자동 기록 동작을 종료한다.
DRAM(380)은 전원 공급이 턴온되면 행번지 카운터(25)에서 나온 행번지 신호 RADD를 순차적으로 출력하고, 행번지 신호 RADD에 응답하여 셀 어레이(31)내의 워드선을 순차적으로 선택한다. 워드선의 선택에 동기되어 칼럼 게이트가 선택되고 감지 증폭기 그룹(28) 및 기록 증폭기(29)가 동작 상태로 된다. 데이터는 선택된 워드선에 연결되어 있는 각각의 메모리 셀에 순차적으로 기록된다.
이러한 동작에 의하여 셀 데이터는 전원 스위치가 턴온되었을 때 셀 어레이(31)내의 메모리 셀에 기록된다. 기록이 끝난 후의 셀프 리프레시 동작 동안에, 셀 데이터는 그 다음 읽기 사이클에서 셀 어레이의 미사용 영역에 있는 각각의 비트선 BLSA에 출력된다. 따라서 감지 증폭기에서 비트선 BLSA로 읽혀진 데이터의 레벨과 프리차지 라인 BLSA 사이의 전위차는 줄어들고, 전력 소비가 크게 감소한다.
또한, 셀 어레이에서 동일한 셀 데이터가 기록되는 영역을 미리 설정하는 것도 가능하다. 이 경우, DRAM(380)의 기록 동작과 읽기 동작을 제어하는 외부 제어기에서 나온 제어 신호 출력에 따라서 동일한 데이터가 기록된다. 또한 셀프 리프레시 동작에만 국한되지 않고, 동일 비트선에 연결된 연속적인 리프레시 동작이 이루어지는 메모리 셀에 외부 번지 입력 신호에 의한 보통의 리프레시 동작 이전에 동일한 셀 데이터를 기록할 수도 있다.
위에서 설명한 각각의 실시예에서 비트선의 프리차지 동작은 워드선이 선택된 바로 다음 프리차지 신호가 고레벨로 됨에 따라 수행된다. 그러나, 프리차지 동작은 다음 사이클의 기록 동작이 시작됨에 따라 프리차지 신호를 고레벨로 만드는 것에 의해 수행될 수도 있다. 이 경우, 현재 사이클에서 다음 사이클까지의 시간이 긴 경우에 필요한 만큼 프리차지 동작이 수행되기 때문에 불필요한 프리차지 동작이 방지되고 전력 소비가 줄어든다.
감지 증폭기 그룹(28)이 위에서 설명한 것처럼 동시에 활성화되어 자동 기록 동작이 수행되면, 전원 잡음이 생기고 오동작이 일어날 수 있다. 이 경우, 셀 어레이를 여러 블록으로 나누고 각 블록의 감지 증폭기 그룹을 소정의 시간차를 두고 순차적으로 활성화시키거나 감지 증폭기 활성 신호 øSTSA의 상승 모서리에서 활성 전력의 전류 공급을 억제시켜서 전원 잡음을 줄여야 할 필요가 있다.
제10 실시예
일반적인 DRAM에서, 비록 이전 사이클에서 입력된 번지에 기초하여 읽은 셀 데이터가 감지 증폭기에 유지된다 하더라도, 현재 사이클에서 동일한 번지가 입력되면 이전 사이클과 동일한 방식으로 읽기 동작이 수행된다. 따라서, 이전 사이클과 동일한 셀 데이터가 출력되는 경우에도, 번지 신호가 입력되고 번지 신호가 들어온 다음 감지된 데이터를 읽는 데에는 많은 시간이 걸린다.
본 발명의 위 실시예에 따른 읽기 회로는 이러한 데이터 읽기 속도를 향상시키는 회로를 포함하고 있다. 즉, 본 발명에 따른 데이터 읽기 회로는 이전 사이클에서 입력된 번지를 레지스터에 저장하고, 현재 사이클에서 동일한 번지가 입력된 경우 감지 증폭기에 의해 유지되고 있는 이전 사이클의 셀 데이터를 현재 사이클의 셀 데이터로서 읽는다.
도23은 본 발명의 제10 실시예에 따른 회로(390)를 보여준다. 도23에 나타낸 것처럼, 번지 래치 회로(40)는 외부 회로로부터 번지 신호 AD를 받고 이 번지 신호 AD를 디코더(41), 레지스터(45), 배타적 OR 회로(46)에 보낸다.
디코더(41)는 번지 신호 AD에 응답하여 워드선 선택 신호를 워드선 활성 회로(42)에 보낸다. 워드선 활성 회로(42)는 워드선 선택 신호에 응답하여 셀 어레이에 있는 소정의 워드선 WL을 선택한다. 감지 증폭 활성 회로(43)는 번지 신호 AD의 입력에 응답하여 이전 사이클의 셀 데이터를 유지하고 있던 감지 증폭기를 리셋시키고, 워드선 WL이 선택된 후 일정한 시간이 지난 다음에 감지 증폭기를 활성화시킨다.
감지 증폭기가 활성화되면, 감지 증폭기는 현재 사이클에서 번지 신호 AD에 따라 셀 데이터를 유지한다. 감지 증폭기가 활성화되고 소정의 시간이 지난 다음, 열제어 회로(44)는 열선택 신호를 출력하고 소정의 비트선을 선택하며 감지 증폭기에 유지되고 있는 셀 데이터를 데이터 버스로 출력한다.
레지스터(45)는 번지 래치 호로(40)에서 출력된 번지 신호 AD를 다음 사이클까지 저장한다. 레지스터(45)는 이전 사이클에서 저장된 번지 신호 AD를 현재 사이클에서 번지 신호 AD의 입력에 응답하여 배타적 OR 회로(46)에 보낸다.
배타적 OR 회로(46)는 번지 래치 회로(40)에서 출력된 현재 사이클의 번지 신호 AD가 레지스터(45)에서 출력된 이전 사이클의 번지 신호 AD와 일치하는지를 검출한다. 번지가 일치하면, 배타적 OR 회로(46)는 일치 검출 신호 øA를 워드선 활성 회로(42), 감지 증폭기 활성 회로(43), 열 제어 회로(44), 외부 회로(도시 아니함)에 보낸다.
현재 사이클의 번지 신호 AD와 이전 사이클의 번지 신호 AD가 일치하고, 일치 검출 신호 øA가 회로(42, 43, 44)에 입력되면, 워드선 활성 회로(42)는 비동작 상태로 된다. 감지 증폭기 활성 회로(43)는 이전 사이클의 셀 데이터를 유지하고 있는 감지 증폭기를 리셋시킨다. 열제어 회로(44)는 열 선택 신호의 출력 타이밍을 가속시키고 감지 증폭기에 유지되고 있는 이전 사이클의 셀 데이터를 현재 사이클의 셀 데이터로 하여 데이터 버스로 출력한다. 따라서, 이전 사이클과 현재 사이클의 번지 신호 AD가 일치하면, 셀 데이터를 읽는 시간이 짧아진다.
제11 실시예
도24에 나타낸 것처럼, 본 발명의 제11 실시예의 읽기 회로(400)에서는 2개의 비트선 BL1과 BL2가 각각 전달 게이트(11a, 11b)를 통해 감지 증폭기(13)에 연결되어 있다. 복수의 메모리 셀C는 비트선 BL1, BL2 및 4개의 워드선 WL1~WL4에 연결되어 있다.
도25a에 나타낸 것처럼, 각각의 워드선 WL1~WL4는 도23과 동일한 방식으로 워드선 활성 회로(42)에 연결되어 있다. 워드선 활성 회로(42)는 번지 래치 회로(42)의 번지 신호 AD에 기초하여 디코더(41)에서 발생되는 워드선 선택 신호에 응답하여 워드선 WL1~WL4 중 하나를 선택한다.
디코더(41)는 리프레시 카운터(47)에서 나오는 번지 신호 ADD를 받는다. 리프레시 동작(재기록 동작) 동안에, 디코더(41)는 리프레시 카운터(47)의 번지 신호 ADD에 따라 워드선 선택 신호를 만들어 낸다. 소정의 메모리 셀 C가 연결되어 있는 비트선 BL1, BL2 중 하나는 비트선 선택 신호 øBT1과 øBT2에 따라 감지 증폭기(13)에 연결되고, 감지 증폭기(13)는 선택된 메모리 셀을 리프레시(재기록)한다.
비트선 BL1과 BL2 중 하나가 선택되면, 다른 비트선 BL1 또는 BL2는 플로팅(floating) 상태에 있다. 이 플로팅 상태가 오랫동안 지속되면 메모리 셀 C에 있던 데이터는 누설되고 데이터의 값이 변할 수 있다. 따라서, DRAM은 리프레시 동작 동안 비트선 BL1과 BL2를 교대로 선택하여 각 비트선의 플로팅 시간을 줄인다. 이러한 교대 선택은 리프레시 카운터(47)가 번지 신호 ADD를 생성하도록 하여 워드선이 예컨대, WL1, WL2, WL3, WL4의 순서대로 선택되도록 함으로써 달성된다.
도25b에 도시한 것처럼, 리프레시 카운터(47)와 디코더(41) 사이에 스크램블 회로(48; scrambling circuit)를 연결하는 것도 가능하다. 이 스크램블 회로(48)는 번지 신호 ADD의 순서를 바꾸어서 워드선이 위에서 설명한 것처럼 예컨대 WL1, WL2, WL3, WL4의 순서대로 선택되도록 하고 이 번지 신호를 반대 순서로 디코더(41)에 보낸다.
본 발명의 제11 실시예에서는 각각의 비트선 BL1, BL2가 교대로 선택되므로 비트선 BL1과 BL2의 플로팅 시간이 줄어든다. 따라서, 메모리 셀 C에 저장되어 있는 데이터의 누설이 감소하고 데이터의 보존성이 향상된다.
제12 실시예
도26에서 보는 것처럼, 본 발명의 제12 실시예에 따른 데이터 읽기 회로(420)는 제11 실시예의 데이터 읽기 회로(410)의 메모리 셀 C 대신에 클램프 회로(49a, 49b)를 사용한다.
각각의 클램프 회로(49a, 49b)는 비트선 BL1과 BL2에 연결되어 있으며, 각 비트선 BL1, BL2의 레벨을 플로팅 상태에서 감지 증폭기(13)로 공급되는 전원 공급 신호 VCC와 VSS사이로 클램프한다. 좀 더 구체적으로 설명하면, 각각의 클램프 회로(49a, 49b)는 2개의 다이오드 D1과 D2를 포함한다. 다이오드 D1은 비트선 BL1 (BL2)에 연결되는 양극과 전원 공급 VPN에 연결되는 양극을 갖는다. 전원 공급 VPN레벨은 전원 공급 VSS보다 다이오드 D1의 문턱 전압 Vth만큼 더 낮다. 다이오드 D2는 비트선 BL1 (BL2)에 연결되는 음극과 전원 공급 VNP에 연결되는 양극을 갖는다. 전원 공급 VNP레벨은 전원 공급 VCC보다 다이오드 D2의 문턱 전압 Vth만큼 더 높다.
따라서, 각각의 비트선 BL1과 BL2가 플로팅 상태에 있으면, 전원 공급 VPN과 VNP가 각각 비트선 BL1과 BL2에 공급되기 때문에, 비트선 BL1과 BL2의 레벨은 전원 공급 VCC와 VSS사이로 클램프된다. 그 결과, 데이터의 누설이 방지된다.
제13 실시예
도27은 감지 증폭기 활성 신호 øSA의 전이 구간에서 관통 전류가 생기는 것을 방지하는 전원 제어 회로(14c)를 보여준다. 전원 제어 회로(14c)는 P 채널 MOS 트랜지스터 Tr21과 N 채널 MOS 트랜지스터 Tr22로 이루어진 인버터(15a)와 P 채널 MOS 트랜지스터 Tr23과 N 채널 MOS 트랜지스터 Tr24로 이루어진 인버터(15b)를 포함한다. 트랜지스터 Tr21과 Tr22의 게이트는 감지 증폭 활성 신호 øSA1과 øSA2를 각각 받는다. 트랜지스터 Tr23과 Tr24는 각각 감지 증폭 활성 신호 øSA3과 øSA4를 받는다.
감지 증폭 활성 신호 øSA1~øSA4는 도28에 나타낸 것처럼 시프트되어 있다. 앞의 실시예에서는 감지 증폭기(13)를 비동작 상태로 만들기 위하여, 우선 감지 증폭기 활성 신호 øSA1이 올라가고 감지 증폭기 활성 신호 øSA4가 떨어진다. 그 다음, 트랜지스터 Tr21과 Tr24가 턴오프되면, 거의 동시에 감지 증폭기 활성 신호 øSA2가 떨어지고 감지 증폭기 활성 신호 øSA3의 레벨이 떨어진다. 이어서, 트랜지스터 Tr22와 Tr23이 턴온된다. 이러한 일련의 과정에 의해 활성 전원 공급 신호 VSAH는 저레벨로 되고 활성 전원 공급 신호 VSAL은 고레벨로 된다.
한편, 감지 증폭기(13)를 동작 상태로 하기 위해서는, 우선 감지 증폭기 활성 신호 øSA2가 떨어지고 감지 증폭기 활성 신호 øSA3이 상승한다. 그 다음, 트랜지스터 Tr22와 Tr23이 턴오프된다. 그 다음, 트랜지스터 Tr22와 Tr23이 턴오프되는 것과 거의 동시에 감지 증폭기 활성 신호 øSA1이 떨어지고 감지 증폭기 활성 신호 øSA4가 상승한다. 이어서, 트랜지스터 Tr21과 Tr24가 턴온된다. 이러한 과정을 통해 활성 전원 공급 신호 VSAH가 고레벨로 되고 활성 전원 공급 신호 VSAL이 저레벨로 된다.
그 결과, 전원 제어 회로(14c)에 따르면, 인버터(15a)의 하나의 트랜지스터 Tr21 (Tr22)이 턴온되면 다른 트랜지스터 Tr22 (Tr21)는 턴오프된다. 이와 마찬가지로, 인버터(15b)의 한 트랜지스터 Tr23 (Tr24)이 턴온되면 나머지 트랜지스터 Tr24 (Tr23)는 턴오프된다. 따라서, 비록 감지 증폭기 활성 신호 øSA1~øSA4가 감지 증폭기(13)를 동작 상태로 만들거나 비동작 상태로 만들도록 시프트되어도, 인버터 회로(15a, 15b)에는 관통 전류가 생기지 않는다. 그 결과, 전원 제어 회로(14c)의 전력 소비가 줄어든다.
제14 실시예
도31은 위에서 설명한 각 실시예에 따른 데이터 읽기 회로가 종래 타이밍에 따라 동작할 때의 신호 변화를 보여준다. 아래의 설명은 도4의 제1 실시예에 따른 데이터 읽기 회로(300)를 참조로 한다.
이전 사이클의 읽기 명령 ACT1에 따라서, 예컨대 워드선 WL1이 선택되고 고레벨의 셀 데이터가 비트선 BLSA에 출력된다. 이 경우, 감지 증폭기(13)의 활성 전원 공급 신호 VSAH는 전원 공급 VCC이고, 활성 전원 공급 신호 VSAL은 전원 공급 VSS이며, 감지 증폭기(13)는 동작 상태로 된다. 비트선 BLSA에 출력되어 있는 셀 데이터는 비트선 BL을 통해 상기 선택된 메모리 셀에 다시 기록되고, 이어서 비트선 BLSA와 /BLSA에 출력되어 있는 셀 데이터는 데이터 버스 DB와 /DB로 전달된다.
그 다음, 프리차지 명령 PRE에 응답하여, 워드선 WL1이 저레벨로 떨어진다. 감지 증폭기(13)의 활성 전원 공급 신호 VSAH가 전원 공급 VSS레벨로 바뀌고 활성 전원 공급 신호 VSAL이 전원 공급 VCC레벨로 바뀌면, 감지 증폭기(13)는 비동작 상태로 된다. 또한, 프리차지 신호 øBR에 응답하여 단락 트랜지스터(12)가 턴온되고 비트선 BLSA와 /BLSA은 단락된다. 이어서, 비트선 BL 또는 BLSA와 비트선 /BLSA 사이의 전위가 같아진다.
그 다음, 현재 사이클에서 읽기 명령 ACT2에 응답하여, 예컨대 워드선 WL2가 선택되고 이 워드선 WL2는 고레벨로 상승한다. 이어서, 셀 데이터(이 경우에는 고레벨의 셀 데이터)가 워드선 WL2에 의해 선택된 메모리 셀 C로부터 비트선 BL을 거쳐 비트선 BLSA로 출력된다.
그 다음, 전달 게이트(11)가 턴오프되고 감지 증폭기(13)의 활성 전원 공급 신호 VSAH가 전원 공급 VCC레벨로 되며 활성 전원 공급 신호 VSAL이 전원 공급 VSS레벨로 된다. 이어서, 감지 증폭기(13)가 동작 상태로 되고, 비트선 BLSA와 /BLSA 사이의 전위차가 증폭된다. 비트선 BLSA는 전원 공급 VCC레벨로 되며, 비트선 /BLSA는 전원 공급 VSS레벨로 된다. 비트선 BLSA에 출력되어 있는 셀 데이터는 비트선 BL을 통해 상기 선택된 메모리 셀 C에 다시 기록된다. 이어서, 비트선 BLSA와 /BLSA에 출력되어 있는 셀 데이터는 데이터 버스 DB와 /DB로 출력되어 읽기 사이클이 끝난다.
데이터 읽기 회로가 이처럼 종래 타이밍으로 동작하면, 비트선 BA 또는 BLSA와 /BLSA 간의 전체 정전용량은 종래 비트선의 절반이기 때문에, 비트선 BL 또는 BLSA와 /BLSA 사이의 전위차는 짧은 시간 안에 등화된다. 그러나, 이 등화에 걸리는 시간은 필요한 시간보다는 길다. 왜냐하면, 비트선 BL 또는 BLSA와 /BLSA 사이의 전위의 등화는 프리차지 명령 PRE에 응답하여 시작되기 때문이다.
도29는 프리차지 신호 PRE가 생략되었을 때 신호의 변화를 나타낸다. 프리차지 명령 PRE가 생략되고, 현재 사이클의 읽기 명령 ACT2에 응답하여 이전 사이클에서 워드선 WL1의 레벨이 떨어지고 감지 증폭기(13)는 비동작 상태로 되며 비트선 BL 또는 BLSA와 비트선 /BLSA 사이의 전위는 각각 등화된다.
이렇게 함으로써, 비트선 BL 또는 BLSA와 비트선 /BLSA 사이의 전위는 완전히 등화되는 반면에, 전위를 등화하는 데에는 시간이 필요하다. 등화를 위한 시간을 줄일 필요가 있을 때에만 워드선 WL1의 상승 모서리와 감지 증폭기(13)의 불활성을 지연시킴으로써, 이전 사이클에서 메모리 셀 C에 정확하게 데이터가 재기록된다. 등화 시간을 줄일 필요가 있을 때에만 현재 사이클에서 읽기 동작을 가속시킴으로써 데이터 읽기 속도를 증가시킬 수도 있다.
이와는 달리, 도30에서 보는 것처럼, 이전 사이클의 읽기 명령 ACT1에 따라 선택된 워드선 WL1은 읽기 명령 ACT1로부터 소정의 시간, 즉 데이터가 완전히 메모리 셀 C에 재기록되는 시간이 지난 다음에는 명령 ACT2와는 상관없이 레벨이 떨어진다.
제15 실시예
도32에 도시한 것처럼, 데이터 저장 장치(50)는 지금까지 설명한 본 발명의 실시예 중 하나에 따른 읽기 회로를 DRAM(51)과 이 DRAM(51)의 셀 데이터를 리셋시키는 셀프 리프레시 회로(52)를 포함한다. 셀 데이터 리셋 회로(52)는 프로그램이 끝날 때 프로그램이 사용했던 영역의 각 메모리 셀에 동일한 데이터를 자동으로 기록하고 셀 어레이내의 데이터를 리셋한다. 셀 데이터 리셋 회로(52)는 전원이 턴온될 때 셀 어레이의 각 메모리 셀에 동일한 데이터를 자동으로 기록하고 셀 어레이 내의 데이터를 리셋한다.
셀 데이터 리셋 회로(52)는 상기 DRAM(51)을 사용하는 프로그램이 종료되거나 DRAM(51)이 전원 스위치를 턴온시킬 때, 셀 어레이의 메모리 셀에 동일한 셀 데이터를 기록한다. 따라서, 그 다음의 리프레시 동작 동안에, DRAM(51)은 동일한 셀 데이터를 다음 읽기 사이클에서 각각의 비트선으로 읽어 낸다. 감지 증폭기에서 비트선으로 출력된 데이터와 프리차지 레벨 사이의 전위차는 감소한다. 따라서, 전력 소비가 크기 줄어든다.
이상 설명한 바와 같이, 본 발명에 따르면 반도체 메모리 소자의 데이터 읽기 속도가 향상되고 전력 소비가 크게 줄어든다.

Claims (52)

  1. 데이터를 저장하는 복수의 메모리 셀과,
    상기 메모리 셀에 연결된 워드선과,
    상기 메모리 셀에 연결된 1차 비트선과, 2차 비트선을 포함하는 제1 비트선과,
    상기 1차 비트선과 2차 비트선 사이에 연결된 제1 스위치 회로와,
    상기 2차 비트선에 연결된 감지 증폭기와,
    상기 감지 증폭기에 연결된 제2 비트선과,
    상기 1차 비트선과 2차 비트선 중 하나와 상기 제2 비트선 사이에 연결된 제2 스위치 회로를 포함하는 반도체 메모리 장치.
  2. 제1항에서, 상기 제2 스위치 회로는 프리차지 신호에 응답하여 턴온되는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에서,
    상기 2차 비트선과 제2 비트선 중 최소한 하나에 연결된 칼럼 게이트와,
    상기 칼럼 게이트에 연결되어 데이터를 제공하는 데이터 버스를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에서, 현재 사이클에 대한 읽기 명령에 응답하여 프리차지 동작이 개시되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제1항에서, 상기 제1 비트선과 제2 비트선의 프리차지 레벨은 고전위 전원 공급 레벨과 저전위 전원 공급 레벨 중 하나에 가까운 레벨로 정해지는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에서, 상기 제1 비트선은 상기 제2 비트선보다 더 큰 정전용량을 갖는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제1항에서, 현재 사이클에서 상기 제1 비트선과 제2 비트선의 프리차지 레벨은, 소정의 레벨을 갖는 데이터가 상기 제1 스위치 회로의 턴온에 의해 이전 사이클에서 상기 1차 비트선을 통해 2차 비트선에 읽혀진 다음, 상기 제2 스위치 회로의 턴온에 의해 정해지는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제7항에서, 이전 사이클에서 고전위의 데이터가 읽혀진 경우, 현재 사이클에서의 프리차지 레벨을 고전위 전원 공급 레벨에 가까운 레벨로 설정하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제7항에서, 이전 사이클에서 저전위의 데이터가 읽혀진 경우, 현재 사이클에서의 프리차지 레벨을 저전위 전원 공급 레벨에 가까운 레벨로 설정하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제1항에서, 상기 감지 증폭기에 연결되어 있으며 제1 전원 공급과 제2 전원 공급을 제공하는 전원 공급 제어 회로를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제10항에서, 상기 전원 공급 제어 회로는 상기 제1 전원 공급과 제2 전원 공급을 만들어내는 최소한 하나의 인버터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제10항에서, 상기 전원 공급 제어 회로는 제1 전원 공급 레벨과 제2 전원 공급 레벨을 반전시켜 프리차지 동작 동안 상기 감지 증폭기의 출력 단자를 고임피던스 상태로 설정하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제12항에서, 상기 전원 공급 제어 회로는
    고전위 전원 공급과 저전위 전원 공급 사이에 연결되며 감지 증폭기 활성 신호에 응답하여 제1 전원 공급 신호를 발생하는 제1 풀다운(pull-down) 트랜지스터와 제1 풀업(pull-up) 트랜지스터와,
    고전위 전원 공급과 저전위 전원 공급 사이에 연결되며 감지 증폭기 활성 신호에 응답하여 제2 전원 공급 신호를 발생하는 제2 풀다운 트랜지스터와 제2 풀업 트랜지스터를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제10항에서, 상기 전원 공급 제어 회로는 실질적으로 전위가 동일한 상기 제1 전원 공급 신호와 제2 전원 공급 신호를 발생하여 프리차지 동작 동안 상기 감지 증폭기의 출력 단자를 고임피던스 상태로 설정하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제14항에서, 상기 전원 공급 제어 회로는 상기 제1 전원 공급 출력과 제2 전원 공급 출력 사이에 연결된 스위치 회로를 구비하여 실질적으로 동일한 전위의 제1 전원 공급 신호와 제2 전원 공급 신호를 발생하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제10항에서, 상기 전원 공급 제어 회로는
    고전위 전원 공급을 받는 소스 단자, 감지 증폭기에 연결된 드레인 단자, 제1 활성 신호를 받는 게이트 단자를 갖는 제1 유형의 MOS 트랜지스터와,
    저전위 전원 공급을 받는 소스 단자와, 감지 증폭기에 연결된 드레인 단자, 상기 제1 활성 신호와 상보적인 신호인 제2 활성 신호를 받는 게이트 단자를 갖는 제2 유형의 MOS 트랜지스터를 구비하고 있는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제10항에서, 상기 전원 공급 제어 회로는 상기 제1 전원 공급 신호를 발생하는 제1 한쌍의 MOS 트랜지스터와 상기 제2 전원 공급 신호를 발생하는 제2 한쌍의 MOS 트랜지스터를 구비하며, 상기 MOS 트랜지스터들은 고전위 전원 공급과 저전위 전원 공급 사이에 직렬로 연결되어 있고, 상기 한쌍의 MOS 트랜지스터 중 하나가 턴온일 때 다른 쌍의 MOS 트랜지스터는 턴오프가 되도록 한쌍의 상보 신호에 응답하여 상기 MOS 트랜지스터가 동작하는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제1항에서, 상기 2차 비트선에 연결되어 있으며, 감지 증폭기의 증폭 동작 이전에 용량성 결합을 이용하여 상기 메모리 셀로부터 2차 비트선에 읽혀진 데이터에 해당하는 전위를 강화시키는 강화 회로를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  19. 제18항에서, 상기 강화 회로는
    드레인 단자가 제1 제어 신호를 받고 게이트 단자가 2차 비트선에 연결된 NMOS 커패시터와,
    소스 단자가 제2 제어 신호를 받고 게이트 단자가 2차 비트선 및 상기 NMOS 커패시터의 게이트에 연결된 PMOS 커패시터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  20. 제1항에서, 상기 1차 비트선에 연결되어 있으며, 소정의 동작이 순차적으로 일어나는 최소한 2개의 메모리 셀에 동일한 데이터를 기록하는 기록 회로를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  21. 제20항에서, 상기 기록 회로는 반도체 메모리 소자의 전원이 턴온되어 있을 때 셀프 리프레시 동작이 순차적으로 일어나는 최소한 2개의 메모리 셀에 동일한 데이터를 기록하는 것을 특징으로 하는 반도체 메모리 장치.
  22. 제20항에서, 상기 기록 회로는 반도체 메모리 소자의 전원이 턴온되어 있을 때 리프레시 동작이 순차적으로 일어나는 최소한 2개의 메모리 셀에 동일한 데이터를 기록하는 것을 특징으로 하는 반도체 메모리 장치.
  23. 제20항에서, 상기 기록 회로는 반도체 메모리 소자의 전원이 턴온되어 있을 때 외부 제어 신호에 의해 셀프 리프레시 동작이 순차적으로 일어나는 최소한 2개의 메모리 셀에 동일한 데이터를 기록하는 것을 특징으로 하는 반도체 메모리 장치.
  24. 제1항에서, 상기 감지 증폭기는 이전 사이클에서 읽은 데이터를 현재 사이클에서 감지 증폭기가 비동작 상태로 될 때까지 유지하며, 상기 반도체 메모리 장치는, 이전 사이클에서 읽은 데이터에 해당하는 번지 신호를 저장하는 레지스터와, 상기 레지스터에 저장된 이전 사이클의 번지 신호와 현재 사이클에서 읽고자 하는 데이터에 해당하는 번지 신호가 일치하는지를 검출하는 일치 검출 회로를 구비하며,
    상기 일치 검출 회로는 상기 번지 신호가 일치하면 일치 신호를 발생하고 상기 감지 증폭기는 현재 사이클의 번지 신호에 응답하여 워드선을 선택하지 않고 상기 일치 신호에 응답하여 이전 데이터를 현재 사이클의 데이터로서 제공하는 것을 특징으로 하는 반도체 메모리 장치.
  25. 복수의 1차 비트선과,
    상기 1차 비트선 각각에 연결된 제1 스위치 회로와,
    상기 1차 비트선 중 하나와 함께 제1 비트선을 형성하며 상기 제1 스위치 회로에 연결된 2차 비트선과,
    제1 전원 공급과 제2 전원 공급으로부터 제1 소정의 전위를 받으며 상기 2차 비트선에 연결된 감지 증폭기와,
    상기 감지 증폭기에 연결된 제2 비트선과,
    상기 제2 비트선과 2차 비트선 사이에 연결된 제2 스위치 회로와,
    각각의 1차 비트선 사이에 연결되며, 해당 1차 비트선의 전위를 상기 제1 전원 공급 전위와 제2 전원 공급 전위 사이로 클램프하는 클램프 회로를 구비하는 반도체 메모리 장치.
  26. 제25항에서, 상기 제1 전원 공급은 고전위 전원 공급이고 상기 제2 전원 공급은 저전위 전원 공급이며, 상기 클램프 회로는
    상기 1차 비트선에 연결된 양극과 상기 고전위 전원 공급보다 자신의 임계 전압만큼 더 낮은 전원 공급에 연결된 음극을 갖는 제1 다이오드와,
    상기 1차 비트선에 연결된 음극과 상기 저전위 전원 공급보다 자신의 임계 전압만큼 더 높은 전원 공급에 연결된 양극을 갖는 제2 다이오드를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  27. 복수의 메모리 셀에 저장되어 있는 데이터를 읽는 반도체 메모리 장치에 있어서,
    상기 메모리 셀에 연결된 워드선과,
    상기 메모리 셀 각각을 통해 상기 워드선 중 하나에 연결되며, 1차 비트선과 2차 비트선을 갖는 제1 비트선과 제2 비트선과,
    하나는 상기 제1 비트선의 1차 비트선과 2차 비트선 사이에 연결되고 나머지 하는 상기 제2 비트선의 1차 비트선과 2차 비트선 사이에 연결되는 한쌍의 제1 스위치 회로와,
    상기 2차 비트선 사이에 연결된 감지 증폭기와,
    상기 2차 비트선 사이에 연결되는 제2 스위치 회로를 구비하는 반도체 메모리 장치.
  28. 제27항에서, 상기 스위치 회로 중 하나가 턴온되면 다른 스위치 회로는 턴오프되는 것을 특징으로 하는 반도체 메모리 장치.
  29. 데이터를 저장하는 복수의 메모리 셀과,
    상기 복수의 메모리 셀에 각각 연결된 복수의 워드선과,
    해당 메모리 셀에 각각 연결되는 복수의 1차 비트선과 2차 비트선을 갖는 제1 비트선과,
    상기 1차 비트선 중 하나와 2차 비트선 사이에 각각 연결된 복수의 1차 스위치 회로와,
    2차 비트선에 연결된 감지 증폭기와,
    상기 감지 증폭기에 연결된 제2 비트선과,
    상기 제2 비트선과 2차 비트선 사이에 연결된 제2 스위치 회로를 구비하는 반도체 메모리 장치.
  30. 제29항에서, 상기 제1 스위치 회로 중 하나가 턴온되면 나머지 제1 스위치 회로는 턴오프되는 것을 특징으로 하는 반도체 메모리 장치.
  31. 제29항에서, 리프레시 동작이 수행될 때 워드선 중 하나를 선택하는 번지 신호로서 각각의 비트선이 소정의 순서에 따라 선택되도록 상기 워드선에 대응되는 번지 신호를 발생하는 리프레시 카운터를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  32. 제29항에서,
    리프레시 동작이 수행될 때 상기 워드선 중 하나를 선택하는 번지 신호를 발생하는 리프레시 카운터와,
    상기 리프레시 카운터에 의해 발생한 번지 신호를 받으며 상기 비트선이 소정의 순서에 따라 선택되도록 상기 번지 신호를 변환시키는 스크램블 회로를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  33. 복수의 메모리 셀과,
    상기 복수의 메모리 셀에 저장된 데이터를 읽는 읽기 회로와,
    동일한 데이터를 최소한 2개의 메모리 셀에 기록하여 메모리 셀의 데이터를 리셋하는 리셋 회로로서, 1) 상기 메모리 셀에 연결된 워드선과, 2) 상기 메모리 셀 각각에 연결되며 1차 비트선과 2차 비트선을 갖는 제1 비트선과, 3) 상기 1차 비트선과 2차 비트선 사이에 연결된 제1 스위치 회로와, 상기 2차 비트선에 연결된 감지 증폭기와, 상기 감지 증폭기에 연결된 제2 비트선과, 상기 제2 비트선과 1차 비트선, 2차 비트선 중 하나 사이에 연결된 제2 스위치 회로를 갖는 리셋 회로를
    구비하는 데이터 저장 장치.
  34. 제33항에서, 상기 읽기 장치를 사용하는 프로그램이 종료되었을 때, 상기 리셋 회로는 상기 프로그램이 사용했던 메모리 셀의 영역에 있는 최소한 2개의 메모리 셀에 동일한 데이터를 기록함으로써 상기 데이터를 리셋하는 것을 특징으로 하는 데이터 저장 장치.
  35. 제33항에서, 상기 리셋 회로는 상기 데이터 저장 장치의 전원이 턴온되었을 때 상기 메모리 셀에 있는 데이터를 리셋하는 것을 특징으로 하는 데이터 저장 장치.
  36. 반도체 메모리 장치에서 데이터를 읽는 방법으로서,
    데이터를 저장하는 복수의 메모리 셀, 상기 메모리 셀에 연결된 워드선, 상기 메모리 셀에 연결된 1차 비트선과 2차 비트선을 갖는 제1 비트선, 상기 1차 비트선과 2차 비트선 사이에 연결된 제1 스위치 회로, 상기 2차 비트선에 연결된 감지 증폭기, 상기 감지 증폭기에 연결된 제2 비트선, 상기 제2 비트선과 1차 비트선, 2차 비트선 중 하나 사이에 연결된 제2 스위치 회로를 구비하는 반도체 메모리 소자를 제공하는 단계와,
    상기 감지 증폭기를 비동작 상태로 함으로써 감지 증폭기의 출력 단자를 고임피던스 상태로 설정하는 단계와,
    상기 제1 비트선은 1차 비트선과 2차 비트선을 포함하며 제2 비트선보다 더 큰 용량을 가질 때, 상기 제1 비트선과 제2 비트선을 서로 연결하여 이 비트선에 저장된 전하를 분배함으로써 상기 제1 비트선과 제2 비트선을 프리차지하는 단계와,
    상기 2차 비트선에 데이터를 읽어내는 단계와,
    상기 1차 비트선과 2차 비트선의 연결을 차단하는 단계와,
    상기 2차 비트선과 제2 비트선 사이의 전위차를 상기 감지 증폭기를 이용하여 증폭시킴으로써 읽기 데이터를 발생시키는 단계를
    포함하는 데이터 읽기 방법.
  37. 제36항에서, 상기 데이터를 읽어내는 단계는, 상기 감지 증폭기가 동작 상태로 된 다음 소정의 시간 동안 상기 1차 비트선을 2차 비트선과 분리시키는 단계를 포함하는 것을 특징으로 하는 데이터 읽기 방법.
  38. 제36항에서, 상기 프리차지 단계는, 이전 사이클에서 읽은 데이터 레벨에 따라 현재 사이클의 프리차지 레벨을 정하는 단계인 것을 특징으로 하는 데이터 읽기 방법.
  39. 제38항에서, 상기 현재 사이클의 프리차지 레벨은 이전 사이클에서 읽은 데이터가 고전위 전원 공급 레벨일 때, 상기 고전위 전원 공급 레벨에 가까운 레벨로 정해지는 것을 특징으로 하는 데이터 읽기 방법.
  40. 제38항에서, 상기 현재 사이클의 프리차지 레벨은 이전 사이클에서 읽은 데이터가 저전위 전원 공급 레벨일 때, 상기 저전위 전원공급 레벨에 가까운 레벨로 정해지는 것을 특징으로 하는 데이터 읽기 방법.
  41. 제36항에서, 상기 고임피던스 설정 단계는 실질적으로 동일한 레벨의 제1 전원 공급과 제2 전원 공급을 상기 감지 증폭기에 제공하는 단계를 포함하는 것을 특징으로 하는 데이터 읽기 방법.
  42. 제36항에서, 소정의 동작이 순차적으로 이루어지는 최소한 2개의 메모리 셀에 동일한 데이터를 기록하는 단계를 더 포함하는 것을 특징으로 하는 데이터 읽기 방법.
  43. 제42항에서, 상기 기록 단계는 상기 반도체 메모리 소자의 전원 스위치가 턴온되었을 때 셀프 리프레시 동작이 순차적으로 적용되는 최소한 2개의 메모리 셀에 동일한 데이터를 기록하는 단계를 포함하는 것을 특징으로 하는 데이터 읽기 방법.
  44. 제42항에서, 상기 기록 단계는 상기 반도체 메모리 소자의 전원 스위치가 턴온되었을 때 리프레시 동작이 순차적으로 적용되는 최소한 2개의 메모리 셀에 동일한 데이터를 기록하는 단계를 포함하는 것을 특징으로 하는 데이터 읽기 방법.
  45. 제42항에서, 외부 제어 신호 입력에 따라 리프레시 동작이 순차적으로 적용되는 최소한 2개의 메모리 셀에 동일한 데이터를 기록하는 단계를 포함하는 것을 특징으로 하는 데이터 읽기 방법.
  46. 제36항에서, 상기 반도체 소자의 전원 스위치가 턴온되었을 때 상기 메모리 셀에 동일한 데이터를 기록하는 단계를 더 포함하는 것을 특징으로 하는 데이터 읽기 방법.
  47. 제36항에서, 상기 반도체 메모리 소자를 사용하는 프로그램이 종료했을 때 상기 메모리 셀에 동일한 데이터를 기록하는 단계를 더 포함하는 것을 특징으로 하는 데이터 읽기 방법.
  48. 제36항에서,
    감지 증폭기가 동작 상태로 될 때까지 이전 사이클에서 읽은 데이터를 유지하는 단계와,
    이전 단계에서 읽은 데이터에 대응되는 번지 신호와 현재 사이클에서 읽고자 하는 데이터에 대응되는 번지 신호가 일치하는지 검출하는 단계와,
    상기 검출 단계에서 번지 신호가 일치하는 경우에, 이전 사이클에서 읽은 데이터를 현재 사이클에 대한 데이터로 제공하는 단계를 더 포함하는 것을 특징으로 하는 데이터 읽기 방법.
  49. 제36항에서, 상기 감지 증폭기를 비동작 상태로 만드는 것은 읽기 명령에 응답하여 개시되는 것을 특징으로 하는 데이터 읽기 방법.
  50. 제36항에서, 상기 감지 증폭기를 비동작 상태로 만드는 것은 데이터 읽기 명령을 받은 뒤 소정의 시간이 지난 다음에 개시되는 것을 특징으로 하는 데이터 읽기 방법.
  51. 반도체 메모리 소자에 저장된 데이터를 읽는 방법으로서,
    데이터를 저장하는 복수의 메모리 셀, 이 메모리 셀에 각각 연결된 복수의 워드선, 해당 메모리 셀에 연결된 1차 비트선과 2차 비트선을 포함하는 제1 비트선, 상기 1차 비트선과 2차 비트선 사이에 각각 연결된 복수의 제1 스위치 회로, 2차 비트선에 연결된 감지 증폭기, 상기 감지 증폭기에 연결된 제2 비트선, 상기 제2 비트선과 2차 비트선 사이에 연결된 제2 스위치 회로를 구비하는 반도체 메모리 소자를 제공하는 단계와,
    상기 감지 증폭기를 비동작 상태로 만들어 감지 증폭기의 출력 단자를 고임피던스 상태로 설정하는 단계와,
    상기 1차 비트선과 2차 비트선이 상기 제2 비트선보다 더 큰 용량을 가지고 있을 때, 상기 제1 비트선과 제2 비트선을 서로 연결하여 이 비트선에 저장되어 있던 전하를 분배함으로써 제1 비트선과 제2 비트선을 프리차지하는 단계와,
    1차 비트선과 2차 비트선이 순서대로 연결되도록, 상기 1차 비트선에 관련된 메모리 셀에 연결된 워드선을 선택하는 단계와,
    상기 관련 메모리 셀로부터 상기 1차 비트선을 통해 상기 2차 비트선에 데이터를 읽어내는 단계와,
    상기 1차 비트선과 2차 비트선의 연결을 차단하는 단계와,
    2차 비트선과 제2 비트선 사이의 전위를 상기 감지 증폭기를 이용하여 증폭시킴으로써 읽기 데이터를 생성하는 단계를
    포함하는 데이터 읽기 방법.
  52. 반도체 메모리 소자에 있는 데이터를 읽는 방법으로서,
    복수의 1차 비트선, 1차 비트선 각각에 연결된 제1 스위치 회로, 상기 1차 비트선과 함께 제1 비트선을 형성하며 상기 제1 스위치 회로에 연결된 2차 비트선, 제1 전원 공급으로부터 제1 소정의 전위를 받고 제2 전원 공급으로부터 제2 소정의 전위를 받으며 2차 비트선에 연결된 감지 증폭기, 상기 감지 증폭기에 연결된 제2 비트선, 상기 제2 비트선과 2차 비트선 사이에 연결된 제2 스위치 회로, 상기 1차 비트선 각각에 연결되며 관련 1차 비트선의 전위를 상기 제1 전원 공급 전위와 제2 전원 공급 전위 사이로 클램프하는 클램프 회로를 구비하는 반도체 메모리 소자를 제공하는 단계와,
    상기 감지 증폭기를 비동작 상태로 만들어 감지 증폭기의 출력 단자를 고임피던스 상태로 설정하는 단계와,
    상기 복수의 1차 비트선과 2차 비트선이 제2 비트선보다 더 큰 용량을 가질 때, 제1 비트선과 제2 비트선을 서로 연결하여 이 비트선에 저장된 전하를 분배함으로써 제1 비트선과 제2 비트선을 프리차지하는 단계와,
    1차 비트선이 2차 비트선에 순서대로 연결되도록, 상기 1차 비트선에 관련된 클램프 회로에 연결된 워드선을 선택하는 단계와,
    상기 관련 클램프 회로로부터 상기 1차 비트선을 통해 2차비트선으로 데이터를 읽어내는 단계와,
    2차 비트선과 1차 비트선의 연결을 차단하는 단계와,
    2차 비트선과 제2 비트선 사이의 전위차를 상기 감지 증폭기를 이용하여 증폭시킴으로써 읽기 데이터를 발생시키는 단계를
    포함하는 데이터 읽기 방법.
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