JP2007536684A - メモリデバイスにおける動的リフレッシュを改善する装置及び方法 - Google Patents

Abstract

【解決手段】メモリデバイスのアクティブなワードラインをクローズする制御パルスを生成する装置及び方法がもたらされる。時間遅延部及びリセット部を有するタイムアウトジェネレータ回路が使用されて、クローズ信号が生成される。時間遅延部は、所定の時間遅延間隔を定める。タイムアウトジェネレータは、メモリデバイスのリフレッシュコントローラ内のアドレス遷移ディテクタと組み合わされて使用されてよい。本発明の方法では、アクティブモード信号に応じて制御パルスが生成され、所定の時間間隔を測定するタイマーが、制御パルスに応じて駆動し、所定の時間遅延間隔の終了に応じてクロース信号が生成され、アクティブなワードラインは、クローズ信号に応じてクローズされる。
【選択図】図５

Description

本発明は、概して、集積回路で消費される電力量を低減することに関しており、より詳細には、ダイナミックランダムアクセスメモリ(ＤＲＡＭ)で消費される待機電力を低減することに関している。

一般的なＤＲＡＭメモリは、複数のメモリセルで構成されており、各メモリセルは、トランジスタとキャパシタで構成されている。各メモリセルは、１ビットのデータを電圧の形態で格納する。高電圧レベル(例えば、３Ｖ)はロジック「１」を示し、低電圧レベル(例えば、０Ｖ)はロジック「０」を示す。メモリセルはアレイ状に配列され、各メモリセルは、ワードラインとディジットラインに繋がれる。ＤＲＡＭはまた、ドライバ、センスアンプ、入出力デバイス及び電源等の周辺デバイスを含んでおり、特に、それらは、メモリセルを特定し、メモリセルにアクセスし、メモリセルに情報を格納し、メモリセルから情報を読み出すのに使用される。

ＤＲＡＭの特徴の一つは、個々のセルのキャパシタに格納された電圧が、長期に渡ると漏れ電流の結果として散逸する傾向があることである。故に、ＤＲＡＭのセルは、周期的にリフレッシュされて、格納されたデータの完全性を確実にしなければならない。リフレッシュ動作は、一般的に、メモリセルの幾つかに保持されたデータを検知する工程と、その後センスアンプから戻したデータを、完全なＣＭＯＳロジックレベルでメモリセルに再度格納する工程とを含んでいる。リフレッシュ動作が完了されるべき前までに(即ち、メモリセルがそれらの蓄積電荷を失う前に)経過し得る最大時間は、リフレッシュレートと称される。構成上の理由から、ＤＲＡＭは、それらの動作モードに応じた複数のリフレッシュレートを有してよい。例えば、待機モードで動作しているＤＲＡＭは(例えば、ディジットラインが均一にされて、Ｖｃｃ/２にプリチャージされ、ワードラインがオフである場合)、「静的リフレッシュレート」と称される１つのリフレッシュレートを有する一方で、アクティブモードで動作している同じＤＲＡＭは(例えば、センスアンプはアクティブであり、ディジットラインは、ＣＭＯＳロジックレベル(Ｖｃｃ及びＧＮＤ)にされる場合)、「動的リフレッシュレート」と称されるもう１つのリフレッシュレートを有する。

ＤＲＡＭで用いられる待機電力又は「セルフリフレッシュ」電流の量は、リフレッシュレートに依存している。待機電力及びセルフリフレッシュ電流は、可能である最も遅いリフレッシュレートでＤＲＡＭをリフレッシュすることで低減できる。例えば、疑似静的ランダムアクセスメモリ(ＰＳＲＡＭ)は、約１０００ｍＳの静的リフレッシュレート(即ち、セルは１０００ｍＳ毎のリフレッシュを必要とする)と、約１００ｍＳの動的リフレッシュレート(即ち、セルは１００ｍＳ毎のリフレッシュを必要とする)とを有する。リフレッシュ動作が頻繁に実行されなくなるので、ＰＳＲＡＭを１０００ｍＳ毎に(即ち、静的リフレッシュレートで)リフレッシュすることは、ＰＳＲＡＭを１００ｍＳ毎に(即ち、動的リフレッシュレートで)リフレッシュすることと比較して、待機電力及びセルフリフレッシュ電流を少なくするであろう。しかしながら、ＤＲＡＭメモリアレイは、待機及びアクティブモードの両方で動作する必要があるので、より速い動的リフレッシュレートがデバイスの全体的なリフレッシュレートを定める。つまり、リフレッシュレートは、格納されたデータの完全性を保証するために、最悪の場合の状況で定められる(ここでは、１００ｍＳのリフレッシュレート)。

故に、より長いリフレッシュレートを用いる利点を生かして、それによって待機モードの間のメモリデバイスの電流を低減し、従来技術に存在するその他の制限を克服する装置及び方法が必要とされている。

本発明のある形態は、時間遅延部とリセット部を有するタイムアウトジェネレータ回路に関している。時間遅延部は、所定の時間遅延間隔を定める。タイムアウトジェネレータ回路は、メモリデバイスのアクティブなワードラインを閉じる「クローズ」信号を生成する働きをする。タイムアウトジェネレータ回路は、メモリデバイスの制御ロジックにおいて、アドレス遷移ディテクタと組み合わされて使用されてよい。

本発明の別の形態は、メモリデバイスのアクティブなワードラインを閉じる方法に関する。その方法は、アクティブモード信号に応じて制御パルスを生成する工程と、制御パルスに応じて所定の時間遅延間隔を測定するタイマーを駆動する工程と、所定の時間遅延間隔の終了に応じてクローズ信号を生成する工程と、クローズ信号に応じてアクティブなワードラインを閉じる工程とを含んでいる。

図１は、システム(10)のブロック図であって、システム(10)は、疑似静的ランダムアクセスメモリ(ＰＳＲＡＭ)(14)と通信するマイクロプロセッサ、マイクロコントローラ、ＡＳＩＣ等(12)を具えている。当該技術分野の通常の知識を有する者には、その他の種類のダイナミックランダムアクセスメモリ(ＤＲＡＭ)が使用されても、本発明の技術的範囲が維持されることは明らかである。プロセッサ(12)とＰＳＲＡＭ(14)の間では、種々の信号が共有される。例えば、ＡＤＤＲＥＳＳ、ＤＡＴＡ、/ＣＥ、/ＷＥ及び/ＯＥ信号(これらは当該技術分野で知られている)が図１に示されている。当該技術分野の通常の知識を有する者には、図示された信号が例示を目的としており、本発明を限定することを意図したものでないことは明らかである。

図２を参照すると、ＰＳＲＡＭ(14)のブロック図が示されている。ＰＳＲＡＭは(14)はメインメモリアレイ(30)とその他のサポート回路とで構成されている。メインメモリアレイ(30)は、多数のサブアレイ(即ち、30-1、 30-2、 30-3、 ... 30-n)に分割されてもよい。当該技術分野における通常の知識を有する者であれば、サポート回路は、メインメモリアレイ(30)に情報を読み書きするための要素の中でも特に、制御ロジック(16)、アドレスデコーダ(18)、列デコーダ(22)、行デコーダ(24)を含んでもよいことが分かるだろう。更に、当該技術分野における通常の知識を有する者であれば、本発明の特徴を形成しないものとして、詳細を示していないその他のサポート回路が含まれていてもよいことが分かるだろう。

図３は、図２のメモリアレイ(30)の概略図である。図示されたメモリアレイ(30)は、オープンディジットラインアレイと称されるものであるが、当該技術分野における通常の知識を有する者には、その他のＤＲＡＭアーキテクチャ(例えば、フォールデッド(folded)ディジットラインＤＲＡＭメモリアレイ)が、本発明の技術的範囲を維持しつつ使用されてもよいことは明らかである。

アレイ(30)は、複数のメモリセル即ちメモリビット(ｍｂｉｔ)(31)から構成されており、各メモリビットは、ｍｂｉｔトランジスタ(32)及び蓄積キャパシタ(33)を含んでいる。これらｍｂｉｔ(31)は、キャパシタ(33)に蓄積された電荷としてバイナリー情報を保持する。ｍｂｉｔトランジスタ(32)は、ｍｂｉｔキャパシタ(33)とそれらに関係するディジットライン(例えば、Ｄ１、Ｄ１^*、Ｄ２、Ｄ２^*)の間に挿入されたスイッチとして働く。ｍｂｉｔトランジスタ(32)は、ワードラインドライバ(35)を介して関係するワードライン(例えば、ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３)に供給される信号を用いて駆動される(即ち、アクティブ又は非アクティブにされる)。

ｍｂｉｔ(31)にアクセスすることで、アクセスされたｍｂｉｔキャパシタ(33)と対応するディジットライン(例えば、Ｄ１、Ｄ１^*、Ｄ２、Ｄ２^*)との間で電荷が共有される。アクセスされたｍｂｉｔキャパシタ(33)が、格納されたロジック１(例えば、Ｖｃｃ)を含む場合、キャパシタとディジットラインの間の電荷は、そのディジットライン(例えば、Ｄ１、Ｄ１^*、Ｄ２、Ｄ２^*)の電圧を増加させる。アクセスされたｍｂｉｔキャパシタ(33)が、格納されたロジック０(例えば、０Ｖ)を含む場合、電荷の共有は、そのディジットライン(例えば、Ｄ１、Ｄ１^*、Ｄ２、Ｄ２^*)の電圧を減少させる。ディジットラインは、アレイアクセス動作の前にＶｃｃ/２にプリチャージされるので、これは確かである。ディジットライン(例えば、Ｄ１、Ｄ１^*、Ｄ２、Ｄ２^*)は、周辺デバイス(36)に繋がれている。周辺デバイス(36)は、例えば、アクセスされたｍｂｉｔ(31)に蓄積された電荷が、ロジック１であるか、ロジック０であるかを判断するのに使用される。当該技術分野の通常の知識を有する者には、図１に図示されたアレイ(30)のサイズ(例えば、８個のｍｂｉｔ(31)、４本のワードラインＷＬ０、ＷＬ１、ＷＬ２及びＷＬ３、並びに２つのディジットラインペアＤ１−Ｄ１^*、Ｄ２−Ｄ２^*)は説明目的のものであって、サイズとレイアウトが異なるアレイが、本発明の技術的範囲内で用いられてよいことは明らかである。

図３にて、ｍｂｉｔ(31a)(即ち、ディジットラインＤ１とワードラインＷＬ０の交差点に配置されたｍｂｉｔ)は、リード動作にてアクセスされていると仮定する。最初に、ディジットラインＤ１、Ｄ１^*は、(例えば、ディジットラインＤ１、Ｄ１^*を電源Ｖｃｃ/２に接続する等価デバイス(equalization device)(図示せず)を用いて)ディジットラインＤ１、Ｄ１^*を電源に接続することで、所定の電圧レベル(例えば、Ｖｃｃ/２)にプリチャージされる。ディジットラインＤ１、Ｄ１^*は、その後、(例えば、絶縁デバイス(図示せず)を用いて)電源から絶縁される。しかしながら、固有キャパシタンスのために、ディジットラインＤ１、Ｄ１^*は、Ｖｃｃ/２の電圧レベルに浮遊する。関係するワードラインドライバ(35)は、その後、ワードラインＷＬ０を、Ｖｃｃを超える少なくとも１つのトランジスタしきい電圧(Ｖｔｈ)である電圧に駆動する。この電圧レベルは、Ｖｃｃｐ又はＶｐｐと称される。この電圧は、ｍｂｉｔトランジスタ(32a)をアクティブにし、ｍｂｉｔキャパシタ(33a)とディジットラインＤ１の間に電荷を共有させる。

ｍｂｉｔキャパシタ(33a)が、格納されたロジック１(例えば、Ｖｃｃ)を含む場合、電荷の共有によってディジットラインＤ１の電圧は増加する。ｍｂｉｔキャパシタ(33a)が、格納されたロジック０(例えば、０Ｖ)を含む場合、電荷の共有によってディジットラインＤ１の電圧は低下する。ディジットラインＤ１^*は、ほぼプリチャージレベルＶｃｃ/２のままであることに留意すべきである(ディジットラインＤ１^*の電圧は、例えばＤ１及びＷＬ０が寄生的に結合することによって若干変化し得る)。ディジットラインＤ１、Ｄ１^*間の差動電圧は、周辺デバイス(36)(例えば、センスアンプ(図示せず))によって読み出される。センシングは、通常、１対のディジットライン(例えば、Ｄ１−Ｄ１^*、Ｄ２−Ｄ２^*)間の作動電圧(即ち、ディジットライン信号)の振幅を参照する。

アクティブなワードライン(ここではＷＬ０)は、アクティブなワードライン上にあるその他のｍｂｉｔ(31)が読み出されるまで、アクティブ状態のままであり得る。例えば、「バースト読出し」が実行されて、ＷＬ０でゲート制御される(gated)ｍｂｉｔトランジスタ(32)を有する各ｍｂｉｔ(31)(例えば、ｍｂｉｔ(31a)、ｍｂｉｔ(31b)など)は、各ｍｂｉｔに関係するディジットライン(例えば、ｍｂｉｔ(31a)についてはＤ１−Ｄ１^*、ｍｂｉｔ(31b)についてはＤ２−Ｄ２^*)に配置された周辺デバイス(36)によって同時に読み出される。通常、ワードラインは、別のワードライン(例えば、ＷＬ１、ＷＬ２、ＷＬ３など)をアクティブにするための信号が受信されるまで、又は、アレイ(30)が待機モードになるまで、アクティブのままである。

相補的なディジットライン対Ｄ１−Ｄ１^*などがＣＭＯＳレベルにある場合(例えば、センスアンプ(36)がアクティブにされている場合)、ｍｂｉｔトランジスタ(32a)は、同じディジットラインに付いており、ｍｂｉｔセル(31)内にあるその他の全てのｍｂｉｔトランジスタ(32)と同じように、端子間に亘って完全なドレイン−ソース間電圧Ｖｄｓ(即ち、Ｖｄｓ＝Ｖｃｃ−０Ｖ)を有している。ドレイン−ソース間の漏れ電流がＶｄｓに比例することから、アクセスされていないこれらのｍｂｉｔセル(31)は、これらのバイアス状態下にて蓄積されている電荷を急速に失う傾向がある。故に、メモリアレイ(30)のリフレッシュレートは、その最悪の場合のリフレッシュレートのままにすべきである。上述したＰＳＲＡＭは、例えば、１００ｍＳの動的リフレッシュレートでリフレッシュされなければならない。

図４は、典型的なワードラインドライバの回路図である。図４に示された回路は、ＣＭＯＳドライバと称される。当該技術分野における通常の知識を有する者には、その他の種類のワードラインドライバが、本発明の技術的範囲内において使用され得ることは明らかである。ワードラインドライバを制御するために、とりわけ、プリチャージ(ＰＣ)信号及びアドレス信号(ＲＡ及びＲＢｏｕｔ)が使用される。通常、ワードラインドライバがアクティブモードにある場合、Ｍ６は導通し、Ｍ７は非導通であり、ワードラインＷＬは、Ｖｃｃｐで駆動される。反対に、ワードラインドライバが待機モードにある場合、Ｍ７は導通し、Ｍ６は非導通であり、負のワードライン電圧ジェネレータ(38)によって、ワードラインＷＬは、ＮＥＧＷＬ(又は０Ｖのようなその他の電位)で駆動される。上述したように、別のワードライン(例えば、ＷＬ１、ＷＬ２、ＷＬ３など)をアクティブにする信号が受信されるまで、又は、アレイ(30)が待機モードに入るまで、アクティブなワードラインは、通常アクティブなままである。

図５は、本発明のある実施例に基づいた制御ロジック(16)を組み込んだＰＳＲＡＭ(14)の一部を図示したブロック図である。制御ロジック(16)は、とりわけ、アドレス遷移ディテクタ回路(51)及びタイムアウトジェネレータ回路(46)を含んでいる。アドレス遷移ディテクタ回路(51)は、メモリアレイ(30)でアクティブモード信号が受信(又は生成)される毎に、アドレス遷移検出パルス(ＡＴＤ)を生成する。アクティブモード信号は、メモリアレイ(30)をアクティブモードにするために発せられる信号、及び/又はメモリアレイ(30)がアクティブモードにある間に発せされる信号である。アクティブモード信号は、例えば、アドレス信号及び/又は制御信号を含んでおり、それらは、メモリデバイスのピンに供給され、読出動作及び/又は書込動作が要求されていることを示す。ＡＴＤパルスはタイムアウトジェネレータ回路(46)に入力されて、該タイムアウトジェネレータ回路(46)は、クローズワードライン(ＣｌｏｓｅＷＬ)制御信号を生成する。ＣｌｏｓｅＷＬ制御信号は、１又は２以上のワードラインドライバ(35)に出力される。それらドライバは、図３と共に説明したようにアレイ(30)のワードライン(ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３)を駆動する。

ある実施例では、制御ロジックは、以下の機能を通常有している。ＡＴＤパルスが生成されると(例えば、ワードライン「アクティブ」コマンドが、読出又は書込動作要求について受信される場合)、タイムアウトジェネレータ回路(46)がタイマーを発行する(begins a timer)。タイマーで設定された所定の時間間隔(例えば、１０μＳ)内に、新たな読出又は書込コマンドが受信されない場合には、ＣｌｏｓｅＷＬ制御信号がアサートされ、アクティブワードラインが自動的にクローズされる。この実施例における制御ロジック(16)の機能は、以下に示す「非同期式ＳＲＡＭ的な」ＰＳＲＡＭインターフェイスと一致している。

ａ）アドレス遷移ディテクタ(51)で検出されたコマンドが読出コマンドであると、読出コマンドは出力バッファでラッチされて、その後、アクティブなワードラインが任意の時間にクローズされる。

ｂ）アドレス遷移ディテクタ(51)で検出されたコマンドが非同期書込コマンドであると、ライトイネーブル(/ｗｅ)ロー信号及び書込データ信号が、その後、非同期にアサートされる。データシート書込周期の時間を、内部遅延時間(例えば、＜１０μＳ)に等しくすることで、データシートは、書込動作が内部遅延時間(例えば１０μＳ)の長さを超えないことを保証する。この方式では、データシートは、書込コマンドがＣｌｏｓｅＷＬ制御信号によって決して妨害されないことを保証する。大抵のシステムにおいて、一般的な書込コマンドは最小周期時間６０ｎＳ−７０ｎＳで完了されるので、１０μＳの最大書込周期時間を課すことは、重荷ではない。

図６及び図７は、本発明のある実施例に基づいた図５のタイムアウトジェネレータ回路(46)の概略図とタイミング図である。タイムアウトジェネレータ回路(46)は、時間遅延部とリセット部とを含んでいる。

図６に図示された実施例では、時間遅延部は、ｐＭＯＳトランジスタＭ１０と、抵抗(49)と、キャパシタ(50)と、インバータ(47)(48)とを含んでいる。トランジスタＭ１０のドレインは、電源(例えばＶｃｃ)と接続されており、トランジスタＭ１０のソースは、ノードＡにて、抵抗(49)の一端と接続されている。トランジスタＭ１０は、アドレス遷移ディテクタ回路(51)の出力によって(即ち、ＡＴＤパルスによって)、ゲート制御される。抵抗(49)の他端は、ノードＢにおいて、キャパシタ(50)とインバータ(47)の入力とに並列に接続されている。キャパシタ(50)の他端は、グランド(ＧＮＤ)に接続されている。インバータ(47)(48)は、インバータ(47)の出力がインバータ(48)に入力されるように、カスケード接続されている。インバータ(48)の出力は、ワードラインドライバ(35)に接続されて、制御信号ＣｌｏｓｅＷＬを運ぶ。

また、リセット部は、ｎＭＯＳトランジスタＭ１１及びＭ１２を含んでいる。トランジスタＭ１１のソースとドレインは、(ノードＡで)ｐＭＯＳトランジスタＭ１０のソースと、グランドに夫々接続されている。トランジスタＭ１２のソースとドレインは、ノードＢとグランドに夫々接続されている。トランジスタＭ１１及びＭ１２は共に、アドレス遷移ディテクタ回路(51)の出力で(即ち、ＡＴＤパルスによって)、ゲート制御される。当該技術分野における通常の知識を有する者には、本発明の技術的範囲内において、その他の要素、回路及び/又は構成を使用できることは明らかである。

動作中、タイムアウトジェネレータ回路(46)は、アクティブモード信号がアサートされる毎に、アドレス遷移ディテクタ(51)で生成された(例えば、書込動作又は読出動作を示す)ＡＴＤパルスを受信する。ＡＴＤがローになると、ｐＭＯＳトランジスタＭ１０はアクティブに、ｎＭＯＳトランジスタＭ１１及びＭ１２は非アクティブにされる。ノードＡが即座にＶｃｃに引き上げられる一方で、抵抗(49)及びキャパシタ(50)によって構成されるＲＣネットワークで定まる時間遅延を伴って、ノードＢはノードＡに追随する。インバータ(47)(48)のしきい電圧を十分に超える電圧レベルにノードＢが達した後、ＣｌｏｓｅＷＬ信号はハイになる。

ＡＴＤがハイになると、ｐＭＯＳトランジスタＭ１０は非アクティブになり、ｎＭＯＳトランジスタＭ１１及びＭ１２はアクティブになり、ノードＡ及びＢは、即座にグランドに引き落とされ、ＣｌｏｓｅＷＬ信号は、直ちにローにされる。トランジスタＭ１１及びＭ１２は、要するに「クイックリセット」機構を与えて、所定の時間間隔が終わる前に新しいＡＴＤパルスがアサートされたらＲＣ遅延をリセットする。

図７を参照すると、アドレス遷移ディテクタ(51)の出力は、通常ローであるが、アクティブモード信号が検出される毎に、数ナノ秒の間、ハイにされる。ｔ１では(即ち、ＡＴＤパルスの立ち上がりエッジ)、ノードＡ及びＢ、ＣｌｏｓｅＷＬの各々はローになる。ｔ２では(即ち、ＡＴＤパルスの立ち下がりエッジ)、ノードＡが素早くＶｃｃに引き上げられる一方で、ノードＢは、抵抗(49)及びキャパシタ(50)によって構成されるＲＣネットワークで定まる時間遅延を伴ってノードＡに続く。ｔ３では、遅延Ｄｔ(例えば、１０μＳ)の後、ノードＢは、インバータ(47)(48)のしきい電圧を十分に超える電圧に達して、ＣｌｏｓｅＷＬはハイになる(そして、関係するワードラインを非アクティブにする)。当該技術分野における通常の知識を有する者には、遅延量Ｄｔは、抵抗(49)及びキャパシタ(50)で与えられるＲＣ時定数を変えることで、容易に調整できることは明らかである。さらに、当該技術分野における通常の知識を有する者には、所望の遅延量を与えるのにその他の要素が用いられてよいことは明らかである。

引き続きｔ４では、別のアクティブモード信号が検出されて、ＡＴＤパルスが生成される。ノードＡ、ノードＢ及びＣｌｏｓｅＷＬの各々はローになる。ｔ５では、ノードＡが即座にＶｃｃに引き上げられる一方で、ノードＢは、抵抗(49)及びキャパシタ(50)によって構成されるＲＣネットワークで定まる時間遅延を伴ってノードＡに続く。しかしながら、遅延Ｄｔが経過して、ＣｌｏｓｅＷＬ信号がハイにされる前に、別のアクティブモード信号が検出されて、別のＡＴＤパルスがｔ６で生成される。ノードＡ及びＢがローになる一方で、ＣｌｏｓｅＷＬはローのままである。ｔ７では、再度、ノードＡが即座にＶｃｃに引き上げられる一方で、ノードＢは、抵抗(49)及びキャパシタ(50)によって構成されるＲＣネットワークで定まる時間遅延を伴ってノードＡに続く。ｔ８では、ノードＢは、インバータ(47)(48)のしきい電圧を十分に超える電圧に達して、ＣｌｏｓｅＷＬはハイになる(そして、関係するワードラインを非アクティブにする)。結局、ＲＣ遅延はｔ６でリセットされて、ＣｌｏｓｅＷＬは、ｔ８まで(即ち、Ｄｔの後ｔ７まで)ハイにされない。

図８は、ある実施例に基づいた図５のワードラインドライバ(35)の回路図である。一般的に、ワードラインドライバがアクティブモードにある場合、Ｍ６は導通しており、Ｍ７は非導通であり、ワードラインＷＬはＶｃｃｐで駆動される。反対に、ワードラインドライバが待機モードにある場合、Ｍ７は導通しており、Ｍ６は非導通であり、負のワードライン電圧ジェネレータ(38)によって、ワードラインＷＬは、ＮＥＧＷＬ(又は０Ｖのようなその他の電位)で駆動される。

上述したように、別のワードライン(例えば、ＷＬ１、ＷＬ２、ＷＬ３など)をアクティブにする信号が受信されるまで、又は、アレイ(30)が待機モードに入るまで、従来のデバイスにおけるアクティブ化されたワードラインは通常アクティブなままである。これとは反対に、この実施例のワードラインドライバ(35)は、(プリチャージ(ＰＣ)信号及びアドレス信号(ＲＡ及びＲＢｏｕｔ)に加えて)ＣｌｏｓｅＷＬ制御信号に応答する。

図８に示すように、ＣｌｏｓｅＷＬ制御信号はインバータ(39)に入力される。インバータ(39)の出力は、レベルトランスレータ回路(40)と、ＮＡＮＤゲート(42)の入力と、ＮＡＮＤゲート(43)の入力とに供給される。レベルトランスレータ回路(40)は、該レベルトランスレータ回路(40)の入力におけるインバータＣｌｏｓｅＷＬ制御信号の低電圧スイングレベル(即ち、０Ｖ→Ｖｃｃ)を、該レベルトランスレータ回路(40)の出力での高電圧スイングレベル(即ち、０Ｖ→Ｖｃｃｐ)に「レベル変換する」。レベルトランスレータ回路(40)の出力は、プリチャージ(ＰＣ)信号ラインに加えられる。ＮＡＮＤゲート(42)の第２入力は信号ＲＡを受信し、ＮＡＮＤゲート(43)の第２入力は信号ＲＢｏｕｔを受信する。ＮＡＮＤゲート(42)の出力は、インバータ(44)で反転されてトランジスタＭ２のゲートに加えられる。ＮＡＮＤゲート(43)の出力は、反転されてトランジスタＭ２のソースに加えられる。その結果、ＣｌｏｓｅＷＬ制御信号が加えられると、ワードラインＷＬが負のワードライン電圧(ＮＥＧＷＬ)で駆動されることで、ワードラインドライバ(35)が非アクティブにされる。

図９は、ある実施例に基づく、図５のアドレス遷移ディテクタ回路(51)の図である。インバータ(52)は、アドレス入力信号を受信し、インバータ(53)の入力とＮＡＮＤゲート(61)に与えられる信号「ａ^*」を生成する。インバータ(53)は、信号「ａ」(即ちａ^*の補数(complement))を生成し、それは、ＮＡＮＤゲート(60)の入力に供給される。ＮＡＮＤゲート(60)及びＮＡＮＤゲート(61)は、信号ａ１^*及びａ１を夫々生成する。ＮＡＮＤゲート(60)の出力(即ち、ａ１^*)は、ＮＡＮＤゲート(61)の入力と、ＮＯＲゲート(62)の入力とに与えられる。ＮＡＮＤゲート(61)の出力(即ち、ａ１)は、ＮＡＮＤゲート(60)の入力と、ＮＯＲゲート(63)の入力とに与えられる。イネーブルＡＴＤ信号はインバータ(54)で反転されて、ＮＡＮＤゲート(61)及びＮＯＲゲート(62)の入力に与えられ、それらは相補的な信号ａ２及びａ２^*を生成する。

信号ａ２は、インバータ(55)で反転され、遅延回路(64)に与えられ、インバータ(56)で反転されて、信号ａ２ＤＬＹが生成される。トランジスタＰ０及びＮ２は信号ａ２ＤＬＹでゲート制御され、トランジスタＰ１及びＮ１は、信号ａ２でゲート制御される。同様にして、信号ａ２^*は、インバータ(57)で反転され、遅延回路(65)に与えられ、インバータ(58)で反転されて、信号ａ２^*ＤＬＹが生成される。トランジスタＮ０及びＰ２は信号ａ２^*ＤＬＹでゲート制御され、トランジスタＰ３及びＮ３は信号ａ２^*でゲート制御される。

図１０は、ある実施例に基づく、図９のアドレス遷移ディテクタ回路(51)の波形である。当該技術分野における通常の知識を有する者には、信号ａ２、ａ２^*、ａ２ＤＬＹ及びａ２^*ＤＬＹが、アドレス入力信号に応じて生成されていることは明らかである。さらに、当該技術分野における通常の知識を有する者には、ｎチャンネルのスタックであるＮ０−Ｎ１又はＮ２−Ｎ３は、図１０に波形が示されたａ２、ａ２^*、ａ２ＤＬＹ及びａ２^*ＤＬＹに応じて導通することは明らかである。特に、アドレス入力信号の立ち上がりエッジ又は立ち下がりエッジの何れかに応じて、短いＡＴＤパルスが生成される。さらに、当該技術分野における通常の知識を有する者には、アドレス遷移ディテクタ回路(51)で出力されたＡＴＤパルスの幅が遅延回路(64)(65)で生じる遅延に依存することは明らかである。この実施例では、遅延回路(64)(65)で生じる遅延は、約１〜３ｎｓである。故に、アドレス遷移ディテクタ回路(51)で出力されたＡＴＤパルスの幅は、約１〜３ｎｓである。

本明細書で説明された本発明の実施例は、例示のみを目的としていることが認められるべきである。添付した特許請求の範囲の技術的範囲を逸脱することなく、代わりとなる様々な実施例が当業者によって考え出され得る。

本発明を容易に理解し、簡単に実施することを可能にするために、本発明は、以下の図面と共に、限定ではなく例示を目的として説明される。
図１は、本発明の一実施例に基づいた疑似静的ランダムアクセスメモリ(ＰＳＲＡＭ)を用いたシステムのブロック図である。 図２は、本発明の一実施例に基づいた図１のＰＳＲＡＭのブロック図である。 図３は、図２のＰＳＲＡＭアレイの一部の概略図である。 図４は、従来技術に基づいたワードラインドライバの概要図である。 図５は、本発明の一実施例に基づいた図２のＰＳＲＡＭ(14)の一部を示すブロック図である。 図６は、本発明の一実施例に基づいた図５のタイムアウトジェネレータ回路の概要図である。 図７は、本発明の一実施例に基づいた図６のタイムアウトジェネレータ回路のタイミング図である。 図８は、本発明の一実施例に基づいた図５のワードラインドライバの回路図である。 図９は、本発明の一実施例に基づいた図５のアドレス遷移ディテクタ回路の概要図である。 図１０は、本発明の一実施例に基づいた図９のアドレス遷移ディテクタ回路のタイミング図である。

Claims (23)

1. 所定の時間遅延間隔を定める時間遅延部(Ｍ１０, 47, 48, 49, 50)と、リセット部(Ｍ１１, Ｍ１２)とを具えており、
   前記時間遅延部は、メモリデバイスにあるアクティブなワードラインをクローズするクローズ信号を生成するタイムアウトジェネレータ回路(46)。
2. 前記時間遅延部は、抵抗要素(49)と容量要素(50)とを含んでおり、上記所定の時間遅延間隔はＲＣ時定数で定められる、請求項１に記載のタイムアウトジェネレータ回路(46)。
3. 前記時間遅延部は、制御パルスを受信した後、上記所定の時間遅延間隔にて上記クローズ信号を生成するように動作する、請求項１に記載のタイムアウトジェネレータ回路(46)。
4. 前記リセット部は、制御パルスが前記タイムアウトジェネレータ回路で受信される毎に、上記所定の時間遅延間隔をリスタートするように動作する、請求項１に記載のタイムアウトジェネレータ回路(46)。
5. メモリデバイスの制御ロジック(16)であって、
   制御パルスを生成するアドレス遷移ディテクタ(51)と、
   前記制御パルスに応答するタイムアウトジェネレータ回路(46)とを具えており、前記タイムアウトジェネレータ回路は、
   所定の時間遅延間隔を定める時間遅延部(Ｍ１０, 47, 48, 49, 50)と、リセット部(Ｍ１１, Ｍ１２)とを具えており、
   前記時間遅延部(Ｍ１０, 47, 48, 49, 50)は、前記メモリデバイスにあるアクティブなワードラインをクローズするクローズ信号を生成する制御ロジック(16)。
6. 前記アドレス遷移ディテクタは、前記メモリデバイスについてアクティブモード信号がアサートされる毎に、前記制御パルスを生じるように動作する、請求項５に記載の制御ロジック(16)。
7. 前記時間遅延部は、抵抗要素(49)と容量要素(50)とを含んでおり、上記所定の時間遅延間隔はＲＣ時定数で定められる、請求項５に記載の制御ロジック(16)。
8. 前記時間遅延部は、前記制御パルスを受信した後、上記所定の時間遅延間隔にて上記クローズ信号を生成するように動作する、請求項５に記載の制御ロジック(16)。
9. 前記リセット部は、前記制御パルスを受信した後、上記所定の時間遅延間隔をリスタートするように動作する、請求項５に記載の制御ロジック(16)。
10. 複数のメモリセル(31)、複数のワードライン(ＷＬ０、ＷＬ１)及び複数のディジットライン(Ｄ１，Ｄ１^*)を有しており、前記複数のメモリセルは、前記複数のワードライン及び前記複数のディジットラインを用いてアクセスされるメモリアレイ(30)と、
    クローズ信号に応じて少なくとも１本のワードラインをアクティブにするワードラインドライバ(35)と、
    制御ロジック(16)とを具えており、
    前記制御ロジック(16)は、制御パルスを生成するアドレス遷移ディテクタ(51)と、前記制御パルスに応答するタイムアウトジェネレータ回路(46)とを具えており、
    前記タイムアウトジェネレータ回路は、所定の時間遅延間隔を定める時間遅延部(Ｍ１０, 47, 48, 49, 50)と、リセット部(Ｍ１１, Ｍ１２)とを具えており、
    前記時間遅延部は、前記クローズ信号を生成して、前記ワードラインドライバでアクティブにされた前記少なくとも１本のワードラインをクローズするメモリデバイス。
11. 前記ワードラインドライバ(35)は、前記クローズ信号に応じて前記少なくとも１本のワードラインを自動的に非アクティブにする、請求項１０に記載のメモリデバイス。
12. 前記アドレス遷移ディテクタ(51)は、前記メモリデバイスについてアクティブモード信号がアサートされる毎に、前記制御パルスを生じるように動作する、請求項１０に記載のメモリデバイス。
13. 前記時間遅延部(Ｍ１０, 47, 48, 49, 50)は、抵抗要素(49)と容量要素(50)とを含んでおり、上記所定の時間遅延間隔はＲＣ時定数で定められる、請求項１０に記載のメモリデバイス。
14. 前記時間遅延部(Ｍ１０, 47, 48, 49, 50)は、前記制御パルスを受信した後、上記所定の時間遅延間隔にて上記クローズ信号を生成するように動作する、請求項１０に記載のメモリデバイス。
15. 前記リセット部(Ｍ１１，Ｍ１２)は、制御パルスを受信した後、上記所定の時間遅延間隔をリスタートするように動作する、請求項１０に記載のメモリデバイス。
16. メモリアレイにあるアクティブなワードラインをクローズする方法において、
    アクティブモード信号に応じて制御パルス(ＡＴＤ)を発生する工程と、
    前記制御パルスに応じて所定の時間遅延間隔を測定するタイマーを駆動する工程と、
    前記所定の時間遅延間隔の終了に応じて、クローズ信号(ＣｌｏｓｅＷＬ)を生成する工程と、
    前記クローズ信号に応じて前記アクティブなワードラインをクローズする工程とを具える方法。
17. 制御パルスを発生する工程は、前記アクティブモード信号の立ち上がりエッジを検出する工程と、前記アクティブモード信号の立ち下がりエッジを検出する工程の少なくとも一つを含む、請求項１６に記載の方法。
18. クローズ信号を生成する工程は、前記所定の時間遅延間隔を設定することで、書込コマンド及び読出コマンドの少なくとも一方がイネーブルされている間に、前記クローズ信号がアサートされることを防止する工程を更に含む、請求項１６に記載の方法。
19. メモリデバイスのリフレッシュレートを制御する方法において、
    前記メモリデバイスのワードラインをアクティブにする工程と、
    所定の時間遅延間隔が終了した後に前記ワードラインをクローズする工程とを含む方法。
20. 前記ワードラインがクローズした後に、前記メモリデバイスをリフレッシュする工程を更に含む、請求項２０に記載の方法。
21. アクティブモード信号を検出する工程と、
    前記アクティブモード信号に応じて制御パルス(ＡＴＤ)を発生する工程とを更に含んでおり、
    前記所定の時間遅延間隔は、前記制御パルスの発生に対して測定される、請求項２０に記載の方法。
22. 別のアクティブモード信号が検出されると、前記所定の時間遅延間隔をリスタートする工程を更に含む、請求項２１に記載の方法。
23. アクティブモード信号を検出する工程は、前記メモリデバイスについて発せられた読出コマンドを検出する工程と、前記メモリデバイスについて発せられた書込コマンドを検出する工程の少なくとも一つを含む、請求項２１に記載の方法。

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