JPH06243700A - 半導体メモリ及びその選別方法 - Google Patents
半導体メモリ及びその選別方法Info
- Publication number
- JPH06243700A JPH06243700A JP5328288A JP32828893A JPH06243700A JP H06243700 A JPH06243700 A JP H06243700A JP 5328288 A JP5328288 A JP 5328288A JP 32828893 A JP32828893 A JP 32828893A JP H06243700 A JPH06243700 A JP H06243700A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor memory
- timer
- period
- output
- sense amplifier
- Prior art date
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- Pending
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Static Random-Access Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】 選別時に内部信号のタイミング余裕を厳しく
することが可能な半導体メモリ及びその選別方法を提供
する。 【構成】 選別時にｐチャンネルトランジスタＱ1のゲ
ートを“Ｌ”レベルとすることにより、ＡＴＤパルス
（リセットパルス）がＱ2に入ることにより容量Ｃに定
電流源Ｄ1，Ｄ2から電荷が短い時間に蓄積される。この
タイマを用いてワード線駆動パルスを短くして、厳しい
条件での読み出し特性を検知することが可能となる。
することが可能な半導体メモリ及びその選別方法を提供
する。 【構成】 選別時にｐチャンネルトランジスタＱ1のゲ
ートを“Ｌ”レベルとすることにより、ＡＴＤパルス
（リセットパルス）がＱ2に入ることにより容量Ｃに定
電流源Ｄ1，Ｄ2から電荷が短い時間に蓄積される。この
タイマを用いてワード線駆動パルスを短くして、厳しい
条件での読み出し特性を検知することが可能となる。
Description
【０００１】
【産業上の利用分野】この発明は、半導体メモリ及びそ
の選別方法に関し、特に、特性が不良なデバイスをスク
リーニングできる半導体メモリ及びその選別方法に係わ
る。
の選別方法に関し、特に、特性が不良なデバイスをスク
リーニングできる半導体メモリ及びその選別方法に係わ
る。
【０００２】
【従来の技術及び発明が解決しようとする課題】従来、
ＳＲＡＭ（Static Random Access Memory）、ＤＲＡＭ
（Dynamic Random Access Memory）等の半導体メモリの
選別は、半導体メモリの部分によって各種の方法が行わ
れている。
ＳＲＡＭ（Static Random Access Memory）、ＤＲＡＭ
（Dynamic Random Access Memory）等の半導体メモリの
選別は、半導体メモリの部分によって各種の方法が行わ
れている。
【０００３】例えばワード線パルス駆動方式（ＰＷＬ：
Pulsed Word Line方式）をとるＳＲＡＭの選別を行う場
合、図９に示すように、ワード線を“Ｈ”レベルにする
期間を決めるＰＷＬタイマを用いて読み出しができるか
どうかを試験していた。このＰＷＬタイマは、ｎチャン
ネルトランジスタＱ、容量Ｃ、インバータｉｎｖ、定電
流源Ｄで構成され、アドレスが変わったことを検知する
ＡＴＤパルスをリセットパルスとしてｎチャンネルトラ
ンジスタＱのゲートが“Ｈ”レベルになったときに電荷
を放電し、“Ｌ”レベルとなったとき容量Ｃに電荷を蓄
積する回路である。このＰＷＬタイマを用いた読み出し
時のタイミングチャートは図２のＰＷＬ1で示される。
同図においてＡｄｄはアドレス信号、ＡＴＤ（Address
Transition Detector）はアドレス信号の変化を検知し
て出力されるパルス、ＰＷＬ1は上記したタイマに基づ
いて出力されるワード線駆動パルスである。このＰＷＬ
1が“Ｈ”レベルの期間内に読み出しが行われている。
Pulsed Word Line方式）をとるＳＲＡＭの選別を行う場
合、図９に示すように、ワード線を“Ｈ”レベルにする
期間を決めるＰＷＬタイマを用いて読み出しができるか
どうかを試験していた。このＰＷＬタイマは、ｎチャン
ネルトランジスタＱ、容量Ｃ、インバータｉｎｖ、定電
流源Ｄで構成され、アドレスが変わったことを検知する
ＡＴＤパルスをリセットパルスとしてｎチャンネルトラ
ンジスタＱのゲートが“Ｈ”レベルになったときに電荷
を放電し、“Ｌ”レベルとなったとき容量Ｃに電荷を蓄
積する回路である。このＰＷＬタイマを用いた読み出し
時のタイミングチャートは図２のＰＷＬ1で示される。
同図においてＡｄｄはアドレス信号、ＡＴＤ（Address
Transition Detector）はアドレス信号の変化を検知し
て出力されるパルス、ＰＷＬ1は上記したタイマに基づ
いて出力されるワード線駆動パルスである。このＰＷＬ
1が“Ｈ”レベルの期間内に読み出しが行われている。
【０００４】このように、選別時の内部タイミングと、
出荷時の内部タイミングは、タイマの設定時間が一つで
あるため、特性の良くないデバイスがあっても、選別を
ぎりぎり通っていれば、内部タイミングに余裕がない状
態で出荷されることになる。このデバイスは、出荷後の
トランジスタ特性の微妙な変動により、内部タイミング
関係が崩壊し、仕様を満たすことができなくなる可能性
があった。また、試作時の評価で見つけることができな
いような、複雑、微妙な使用条件になった場合、元々タ
イミングに余裕の無いデバイスは、動作不具合を起こす
可能性があった。 また、半導体メモリにおいては、図
１０に示すようにローカルデータ線ｄ1，ｄ2に接続され
たセンスアンプ１の入力側でタイマＴにより所定時間イ
コライズをかけた後にイコライズ解放を行っている。ま
た、（１ｓｔ）センスアンプ１の出力にも所定時間イコ
ライズをかけた後にイコライズ解放を行っている。この
ローカルデータ線のイコライズ解放タイミングと、（１
ｓｔ）センスアンプ１のイコライズ解放タイミングとの
余裕は、センスアンプ１のアンバランス量により決ま
る。つまりセンスアンプ１のアンバランスを超えるだけ
の入力振幅が入っていない時に、出力イコライズを解放
してしまうと、センスアンプ１のアンバランスに相当す
るデータを一時的に出力し、所謂プッシュアウトという
現象をおこす問題があった。選別時には、半導体メモリ
固有のローカルデータ線のイコライズ解放タイミングと
センスアンプのイコライズ解放タイミングで読み出しを
行って、アクセスタイムが遅いかどうかや、読み出し失
敗がないかどうかの検査を行っている。
出荷時の内部タイミングは、タイマの設定時間が一つで
あるため、特性の良くないデバイスがあっても、選別を
ぎりぎり通っていれば、内部タイミングに余裕がない状
態で出荷されることになる。このデバイスは、出荷後の
トランジスタ特性の微妙な変動により、内部タイミング
関係が崩壊し、仕様を満たすことができなくなる可能性
があった。また、試作時の評価で見つけることができな
いような、複雑、微妙な使用条件になった場合、元々タ
イミングに余裕の無いデバイスは、動作不具合を起こす
可能性があった。 また、半導体メモリにおいては、図
１０に示すようにローカルデータ線ｄ1，ｄ2に接続され
たセンスアンプ１の入力側でタイマＴにより所定時間イ
コライズをかけた後にイコライズ解放を行っている。ま
た、（１ｓｔ）センスアンプ１の出力にも所定時間イコ
ライズをかけた後にイコライズ解放を行っている。この
ローカルデータ線のイコライズ解放タイミングと、（１
ｓｔ）センスアンプ１のイコライズ解放タイミングとの
余裕は、センスアンプ１のアンバランス量により決ま
る。つまりセンスアンプ１のアンバランスを超えるだけ
の入力振幅が入っていない時に、出力イコライズを解放
してしまうと、センスアンプ１のアンバランスに相当す
るデータを一時的に出力し、所謂プッシュアウトという
現象をおこす問題があった。選別時には、半導体メモリ
固有のローカルデータ線のイコライズ解放タイミングと
センスアンプのイコライズ解放タイミングで読み出しを
行って、アクセスタイムが遅いかどうかや、読み出し失
敗がないかどうかの検査を行っている。
【０００５】しかしながら、上記したイコライズ解放タ
イミングで選別を行っても、プッシュアウトを起こして
いるかどうかは判定できないため、アンバランスなセン
スアンプであることが検出できない問題点があった。
イミングで選別を行っても、プッシュアウトを起こして
いるかどうかは判定できないため、アンバランスなセン
スアンプであることが検出できない問題点があった。
【０００６】さらに、上記選別方法では、デバイスのど
の部分にタイミング余裕が少ないのか判定できない問題
点があった。
の部分にタイミング余裕が少ないのか判定できない問題
点があった。
【０００７】また、リペアを各メモリセルのヒューズを
切ることでプログラムする半導体メモリでは、ヒューズ
の断線が不十分である場合、即ちリークがあるような場
合でも、図１１に示すように、電源の立ち上がり時にリ
セットパルスφを入力することで、ヒューズＦの切断を
検知するようになっている。また、同図に示すように、
電源との間に容量Ｃを持たせ、電源立ち上げ時にノード
Ａを引き上げて、ヒューズＦの切断を検知している。し
かしながら、同図中Ｑの電流能力よりも僅かに少ないリ
ークがあった場合、出荷後の変動でリークが増加すれ
ば、リペア救済に失敗する可能性がある。
切ることでプログラムする半導体メモリでは、ヒューズ
の断線が不十分である場合、即ちリークがあるような場
合でも、図１１に示すように、電源の立ち上がり時にリ
セットパルスφを入力することで、ヒューズＦの切断を
検知するようになっている。また、同図に示すように、
電源との間に容量Ｃを持たせ、電源立ち上げ時にノード
Ａを引き上げて、ヒューズＦの切断を検知している。し
かしながら、同図中Ｑの電流能力よりも僅かに少ないリ
ークがあった場合、出荷後の変動でリークが増加すれ
ば、リペア救済に失敗する可能性がある。
【０００８】本発明は、このような従来の技術の問題点
を解決するために創案されたものであり、特性の良好で
ないデバイス及び回路箇所を容易にスクリーニングでき
る半導体メモリ及びその選別方法を提供することを目的
とする。
を解決するために創案されたものであり、特性の良好で
ないデバイス及び回路箇所を容易にスクリーニングでき
る半導体メモリ及びその選別方法を提供することを目的
とする。
【０００９】
【課題を解決するための手段】上記目的を達成するため
本出願の請求項１記載の発明は、ワード線パルス駆動を
規定するタイマを備えた半導体メモリにおいて、前記タ
イマが、ワード線が“Ｈ”レベルとなる期間を、選別時
と出荷時とで異なる期間を選択可能としたことを構成と
する。
本出願の請求項１記載の発明は、ワード線パルス駆動を
規定するタイマを備えた半導体メモリにおいて、前記タ
イマが、ワード線が“Ｈ”レベルとなる期間を、選別時
と出荷時とで異なる期間を選択可能としたことを構成と
する。
【００１０】また、本出願の請求項２記載の発明は、ワ
ード線パルス駆動方式を用いた半導体メモリの選別方法
において、ワード線が“Ｈ”レベルとなる期間を、選別
時のみ短く設定することを構成とする。
ード線パルス駆動方式を用いた半導体メモリの選別方法
において、ワード線が“Ｈ”レベルとなる期間を、選別
時のみ短く設定することを構成とする。
【００１１】さらに、本出願の請求項３記載の発明は、
センスアンプの入出力を、タイマに基づいてイコライズ
する半導体メモリにおいて、前記タイマが、センスアン
プの出力をイコライズする期間を、出荷時と選別時とで
異なる期間を選択可能であることを構成とする。
センスアンプの入出力を、タイマに基づいてイコライズ
する半導体メモリにおいて、前記タイマが、センスアン
プの出力をイコライズする期間を、出荷時と選別時とで
異なる期間を選択可能であることを構成とする。
【００１２】またさらに、本出願の請求項４記載の発明
は、センスアンプの入出力を、タイマに基づいてイコラ
イズする半導体メモリとして、上記タイマは、出荷時の
センスアンプの出力のイコライズ期間を決める出荷用タ
イマと、出荷時のイコライズ期間より短い、選別時のイ
コライズ期間を決める選別用タイマとを備え、前記両タ
イマは選択可能であることを構成とする。
は、センスアンプの入出力を、タイマに基づいてイコラ
イズする半導体メモリとして、上記タイマは、出荷時の
センスアンプの出力のイコライズ期間を決める出荷用タ
イマと、出荷時のイコライズ期間より短い、選別時のイ
コライズ期間を決める選別用タイマとを備え、前記両タ
イマは選択可能であることを構成とする。
【００１３】さらにまた、本出願の請求項５記載の発明
は、センスアンプの入出力をイコライズする半導体メモ
リの選別方法において、入力のイコライズ解放と、出力
のイコライズ解放とのタイミング余裕を、選別時に小さ
くすることを構成とする。
は、センスアンプの入出力をイコライズする半導体メモ
リの選別方法において、入力のイコライズ解放と、出力
のイコライズ解放とのタイミング余裕を、選別時に小さ
くすることを構成とする。
【００１４】次いでまた、本出願の請求項６記載の発明
は、メモリセルのリペア用ヒューズを有する半導体メモ
リの選別方法において、前記リペア用ヒューズの切断を
検出するリセットパルスを選別時に入れないことを構成
とする。
は、メモリセルのリペア用ヒューズを有する半導体メモ
リの選別方法において、前記リペア用ヒューズの切断を
検出するリセットパルスを選別時に入れないことを構成
とする。
【００１５】また、請求項７記載の発明は、発明メモリ
において、ワード線駆動期間と、センスアンプの入出力
のイコライズタイミングとをそれぞれ複数段階に規定す
るタイマ回路を有することを構成としている。
において、ワード線駆動期間と、センスアンプの入出力
のイコライズタイミングとをそれぞれ複数段階に規定す
るタイマ回路を有することを構成としている。
【００１６】さらに、請求項８記載の発明は、ワード線
駆動期間と、センスアンプの入出力のイコライズタイミ
ングとをそれぞれ複数段階に規定するタイマ回路を有す
る半導体メモリの選別方法において、 前記タイマ回路
を選別時に切り替えて、それぞれタイミング余裕の小さ
い条件で選別試験を行うことを解決手段としている。
駆動期間と、センスアンプの入出力のイコライズタイミ
ングとをそれぞれ複数段階に規定するタイマ回路を有す
る半導体メモリの選別方法において、 前記タイマ回路
を選別時に切り替えて、それぞれタイミング余裕の小さ
い条件で選別試験を行うことを解決手段としている。
【００１７】
【作用】本出願の請求項１記載の発明は、ワード線パル
ス駆動を規定するタイマが、ワード線が“Ｈ”レベルと
なる期間、即ち、読み出し又は書き込みを可能にする期
間を、選別時と出荷時とで異なる期間が選別可能である
ため、選別時にワード線が"Ｈ"レベルとなる期間を短い
期間に設定することにより、読み出し条件が厳しくな
る。このため、内部信号のタイミングより余裕のない条
件で選別が行えることにより、特性の良くない半導体メ
モリをスクリーニングすることが可能となる。
ス駆動を規定するタイマが、ワード線が“Ｈ”レベルと
なる期間、即ち、読み出し又は書き込みを可能にする期
間を、選別時と出荷時とで異なる期間が選別可能である
ため、選別時にワード線が"Ｈ"レベルとなる期間を短い
期間に設定することにより、読み出し条件が厳しくな
る。このため、内部信号のタイミングより余裕のない条
件で選別が行えることにより、特性の良くない半導体メ
モリをスクリーニングすることが可能となる。
【００１８】本出願の請求項２記載の発明は、ワード線
が“Ｈ”レベルとなる期間を選別時のみ短く設定するこ
とにより、上記請求項１記載の発明と同様の作用を有す
る。ワード線が"Ｈ"レベルとなる期間を短く設定する具
体的な手段は、アドレス信号が変わったことを検知して
出力されるパルスをリセットパルスとして出力されるＰ
ＷＬタイマの設定期間を短くする。
が“Ｈ”レベルとなる期間を選別時のみ短く設定するこ
とにより、上記請求項１記載の発明と同様の作用を有す
る。ワード線が"Ｈ"レベルとなる期間を短く設定する具
体的な手段は、アドレス信号が変わったことを検知して
出力されるパルスをリセットパルスとして出力されるＰ
ＷＬタイマの設定期間を短くする。
【００１９】本出願の請求項３ないし請求項５記載の発
明は、センスアンプの入出力を、タイマに基づいてイコ
ライズする場合に、センスアンプの出力をイコライズ開
始からイコライズ解放するまでの時間（期間）と出荷時
と選別時で異なる期間をとることが可能である。このた
め、選別時にセンスアンプの出力をイコライズ解放する
タイミングを早めることにより、センスアンプのアンバ
ランス量に起因して発生する一時的な出力の所謂プッシ
ュアウト等の不具合や、アクセスタイムの遅れや、読み
出し失敗等の不良をスクリーニングすることが可能とな
る。
明は、センスアンプの入出力を、タイマに基づいてイコ
ライズする場合に、センスアンプの出力をイコライズ開
始からイコライズ解放するまでの時間（期間）と出荷時
と選別時で異なる期間をとることが可能である。このた
め、選別時にセンスアンプの出力をイコライズ解放する
タイミングを早めることにより、センスアンプのアンバ
ランス量に起因して発生する一時的な出力の所謂プッシ
ュアウト等の不具合や、アクセスタイムの遅れや、読み
出し失敗等の不良をスクリーニングすることが可能とな
る。
【００２０】本出願の請求項６記載の発明は、メモリセ
ルのリペア用ヒューズの切断の検出をリセットパルスを
入れないことにより、例えばｐチャンネルトランジスタ
を経由する微電流による検出でなく、チップ電源による
電源電圧のゆっくとした立ち上がりによりカットされた
ヒューズにリークがあるかどうかスクリーニング可能と
なる。このため、リセットパルスが入力されるＰＭＯＳ
トランジスタの電流能力よりもぎりぎり少ないリークが
ヒューズにあった場合でも選別が可能となる。
ルのリペア用ヒューズの切断の検出をリセットパルスを
入れないことにより、例えばｐチャンネルトランジスタ
を経由する微電流による検出でなく、チップ電源による
電源電圧のゆっくとした立ち上がりによりカットされた
ヒューズにリークがあるかどうかスクリーニング可能と
なる。このため、リセットパルスが入力されるＰＭＯＳ
トランジスタの電流能力よりもぎりぎり少ないリークが
ヒューズにあった場合でも選別が可能となる。
【００２１】本出願の請求項７記載の発明においては、
ワード線駆動期間と、センスアンプの入出力のイコライ
ズタイミングとを各々独立に切り替えることができるた
め、タイマ回路でそれぞれのタイミングを複数段階にス
クリーニングすることが可能となる。
ワード線駆動期間と、センスアンプの入出力のイコライ
ズタイミングとを各々独立に切り替えることができるた
め、タイマ回路でそれぞれのタイミングを複数段階にス
クリーニングすることが可能となる。
【００２２】本出願の請求項８記載の発明においては、
タイマ回路を選別時に切り替えて、ワード線駆動期間
と、センスアンプの入出力のイコライズタイミングとを
それぞれタイミング余裕の小さい条件で選別試験を行う
ことにより、タイミング余裕が小さい回路箇所を明らか
にすることが可能となる。
タイマ回路を選別時に切り替えて、ワード線駆動期間
と、センスアンプの入出力のイコライズタイミングとを
それぞれタイミング余裕の小さい条件で選別試験を行う
ことにより、タイミング余裕が小さい回路箇所を明らか
にすることが可能となる。
【００２３】
【実施例】以下、本発明の半導体メモリ及びその選別方
法の実施例を図面に基づいて説明する。
法の実施例を図面に基づいて説明する。
【００２４】（実施例１）本実施例の半導体メモリは、
図１に示すようなＰＷＬタイマを備えている。図中Ｑ1
はｐチャンネルトランジスタ、Ｑ2はｎチャンネルトラ
ンジスタ、Ｄ1，Ｄ2は定電流源、Ｃは容量、ｉｎｖはイ
ンバータである。Ｑ1，Ｑ2，Ｄ1，Ｄ2，Ｃによりリセッ
ト付の定電流回路を構成している。このリセット付の定
電流回路は、Ｑ2のゲートが“Ｈ”レベルの時に容量Ｃ
の電荷が放電し、インバータｉｎｖの入力側のノードが
“Ｌ”レベルとなるためインバータｉｎｖの出力は
“Ｈ”レベルとなる。Ｑ2のゲートが“Ｌ”レベルとな
ると、即ち、リセットパルスが立下がると、定電流源か
ら容量Ｃに電荷が蓄積し、この充電電圧がしきい値を越
えるとインバータｉｎｖの出力は“Ｌ”レベルとなり、
ワード線が“Ｌ”レベルとなるように設定されている。
このように、ＰＷＬタイマは、インバータが“Ｈレベル
となる時間を設定している。
図１に示すようなＰＷＬタイマを備えている。図中Ｑ1
はｐチャンネルトランジスタ、Ｑ2はｎチャンネルトラ
ンジスタ、Ｄ1，Ｄ2は定電流源、Ｃは容量、ｉｎｖはイ
ンバータである。Ｑ1，Ｑ2，Ｄ1，Ｄ2，Ｃによりリセッ
ト付の定電流回路を構成している。このリセット付の定
電流回路は、Ｑ2のゲートが“Ｈ”レベルの時に容量Ｃ
の電荷が放電し、インバータｉｎｖの入力側のノードが
“Ｌ”レベルとなるためインバータｉｎｖの出力は
“Ｈ”レベルとなる。Ｑ2のゲートが“Ｌ”レベルとな
ると、即ち、リセットパルスが立下がると、定電流源か
ら容量Ｃに電荷が蓄積し、この充電電圧がしきい値を越
えるとインバータｉｎｖの出力は“Ｌ”レベルとなり、
ワード線が“Ｌ”レベルとなるように設定されている。
このように、ＰＷＬタイマは、インバータが“Ｈレベル
となる時間を設定している。
【００２５】ｐチャンネルトランジスタＱ1のゲート
は、選別時に“Ｌ”レベルにし、出荷時に“Ｈ”レベル
に設定し得るようになっている。選別時は、Ｑ1のゲー
トを“Ｌ”レベルにすると、リセットパルスによりＱ2
のゲートが“Ｈ”レベルとなると容量Ｃの電荷は放電さ
れインバータｉｎｖの入力側のノードは“Ｌ”レベルと
なり、出力側は“Ｈ”レベルとなる。その後、容量Ｃに
は２つの定電流源Ｄ1，Ｄ2より電荷が充電されるため、
定電流源Ｄ1のみ（出荷時の場合）で充電されるより短
い時間で充電が完了し、インバータｉｎｖの入力側は
“Ｈ”レベルとなり、出力側では“Ｌ”レベルとなる。
このため、選別時には、ＰＷＬタイマは短い時間設定と
なる。
は、選別時に“Ｌ”レベルにし、出荷時に“Ｈ”レベル
に設定し得るようになっている。選別時は、Ｑ1のゲー
トを“Ｌ”レベルにすると、リセットパルスによりＱ2
のゲートが“Ｈ”レベルとなると容量Ｃの電荷は放電さ
れインバータｉｎｖの入力側のノードは“Ｌ”レベルと
なり、出力側は“Ｈ”レベルとなる。その後、容量Ｃに
は２つの定電流源Ｄ1，Ｄ2より電荷が充電されるため、
定電流源Ｄ1のみ（出荷時の場合）で充電されるより短
い時間で充電が完了し、インバータｉｎｖの入力側は
“Ｈ”レベルとなり、出力側では“Ｌ”レベルとなる。
このため、選別時には、ＰＷＬタイマは短い時間設定と
なる。
【００２６】また、出荷時は、Ｑ1のゲートを“Ｈ”レ
ベルにし、リセットパルスがＱ2のゲートに入ると、容
量Ｃの電荷は放電し、インバータｉｎｖの出力は“Ｈ”
レベルになる。その後、リセットパルスが立下がると定
電流源Ｄ1のみから容量Ｃに電荷が蓄積され、充電電圧
がしきい値を越えるとインバータｉｎｖの出力は“Ｌ”
レベルになる。インバータｉｎｖの出力が“Ｈ”レベル
となる時間は、容量Ｃの充電時間に相当し、出荷時は定
電流源Ｄ1のみで充電するため、充電時間は長くなる。
ベルにし、リセットパルスがＱ2のゲートに入ると、容
量Ｃの電荷は放電し、インバータｉｎｖの出力は“Ｈ”
レベルになる。その後、リセットパルスが立下がると定
電流源Ｄ1のみから容量Ｃに電荷が蓄積され、充電電圧
がしきい値を越えるとインバータｉｎｖの出力は“Ｌ”
レベルになる。インバータｉｎｖの出力が“Ｈ”レベル
となる時間は、容量Ｃの充電時間に相当し、出荷時は定
電流源Ｄ1のみで充電するため、充電時間は長くなる。
【００２７】このようなＰＷＬタイマは、ＳＲＡＭの各
ワード線の駆動パルスの期間（ワード線を“Ｈ”レベル
にする期間）及びセンスアンプを活性にする期間の長さ
を決めている。従って、この期間を選別時に短く設定す
れば、読み出し、書き込みに長い期間を要する不良デバ
イスをスクリーニングすることができる。例えば、不良
セルではセル電流が少なく短い期間では読み出しができ
ない場合があり、選別時にＰＷＬタイマを短い期間に設
定すれば、読み出しができない不良セルを検出すること
が可能となる。
ワード線の駆動パルスの期間（ワード線を“Ｈ”レベル
にする期間）及びセンスアンプを活性にする期間の長さ
を決めている。従って、この期間を選別時に短く設定す
れば、読み出し、書き込みに長い期間を要する不良デバ
イスをスクリーニングすることができる。例えば、不良
セルではセル電流が少なく短い期間では読み出しができ
ない場合があり、選別時にＰＷＬタイマを短い期間に設
定すれば、読み出しができない不良セルを検出すること
が可能となる。
【００２８】なお、ＰＬＷタイマのｎチャンネルトラン
ジスタＱ2のゲートに入るリセットパルスとしては、ア
ドレスが変わったことを検知して出力されるＡＴＤパル
スを用いる。図２は、読み出し時のタイミングチャート
を示したものである。同図中Ａｄｄはアドレス信号であ
り、このアドレス信号の変化をとらえてＡＴＤパルスが
出力される。このＡＴＤパルスによって、ＰＷＬタイマ
は駆動を始める。出荷時（ＰＷＬ1）と選別時（ＰＷ
Ｌ2）は、ワード線の駆動パルスの期間が異なり、選別
時は期間が短いため、厳しい条件での特性検査が可能と
なる。
ジスタＱ2のゲートに入るリセットパルスとしては、ア
ドレスが変わったことを検知して出力されるＡＴＤパル
スを用いる。図２は、読み出し時のタイミングチャート
を示したものである。同図中Ａｄｄはアドレス信号であ
り、このアドレス信号の変化をとらえてＡＴＤパルスが
出力される。このＡＴＤパルスによって、ＰＷＬタイマ
は駆動を始める。出荷時（ＰＷＬ1）と選別時（ＰＷ
Ｌ2）は、ワード線の駆動パルスの期間が異なり、選別
時は期間が短いため、厳しい条件での特性検査が可能と
なる。
【００２９】本実施例は、このような構成としたことに
より、内部タイミングに余裕がないデバイスをスクリー
ニングすることが可能となる。
より、内部タイミングに余裕がないデバイスをスクリー
ニングすることが可能となる。
【００３０】本実施例は、例えば図４に示すようなＳＲ
ＡＭのワード線（Ｗｏ〜Ｗｎ）のうち選択されたワード
線に、ＰＷＬタイマに基づく駆動パルスを、選別時と出
荷時で変えて出力するというものである。同図中、Ｓは
メモリセル、ＲＤはローデコーダ、Ａ2，Ａ3はアドレス
入力、ＢＵＳ1、ＢＵＳ2はビット線を示している。
ＡＭのワード線（Ｗｏ〜Ｗｎ）のうち選択されたワード
線に、ＰＷＬタイマに基づく駆動パルスを、選別時と出
荷時で変えて出力するというものである。同図中、Ｓは
メモリセル、ＲＤはローデコーダ、Ａ2，Ａ3はアドレス
入力、ＢＵＳ1、ＢＵＳ2はビット線を示している。
【００３１】（実施例２）本実施例は、図１０に示すよ
うに、半導体メモリにおけるローカルデータ線ｄ1，ｄ2
のイコライズ解放タイミングと１ｓｔセンスアンプ１の
イコライズ解放タイミングとの余裕度を図３に示す遅延
手段を用いて、選別時と出荷時で変える構成である。図
５中、ｌはローカルデータ線イコライズ信号であり、こ
の信号ｌは、図１０に示すイコライザｅ1に出力される
と共に、第１遅延回路Ｉ1と第２遅延回路Ｉ2に入力され
る。第１遅延回路Ｉ1の出力側はｐチャンネルトランジ
スタＱ3とｎチャンネルトランジスタＱ4に接続され、第
２遅延回路Ｉ2の出力側は、ｐチャンネルトランジスタ
Ｑ5とｎチャンネルトランジスタＱ6に接続され、ｐチャ
ンネルトランジスタＱ3及びｎチャンネルトランジスタ
Ｑ6のゲートにはインバータｉｎｖを介して、選別時又
は出荷時の所定のレベルが入力されるようになってい
る。また、ｎチャンネルトランジスタＱ4及びｐチャン
ネルトランジスタＱ5のゲートには直接所定レベルが入
力されるようになっている。第１遅延回路Ｉ1と第２遅
延回路Ｉ2は選択的にセンスアンプ出力イコライズ信号
ｆとして出力される。図３に示すように、選別時に
“Ｈ”レベルとすることにより、インバータｉｎｖの出
力側のノードＮ1は“Ｌ”レベルとなり、ノードＮ2は
“Ｈ”レベルとなり、第１遅延回路Ｉ1のみが選択され
る。出荷時に“Ｌ”レベルとした場合は、その逆で第２
遅延回路Ｉ2のみが選択されるようになっている。ここ
で、出荷時より選別時は厳しいイコライズ解放タイミン
グとするため、第１遅延回路Ｉ1の遅延時間を第２遅延
回路より短く設定している。
うに、半導体メモリにおけるローカルデータ線ｄ1，ｄ2
のイコライズ解放タイミングと１ｓｔセンスアンプ１の
イコライズ解放タイミングとの余裕度を図３に示す遅延
手段を用いて、選別時と出荷時で変える構成である。図
５中、ｌはローカルデータ線イコライズ信号であり、こ
の信号ｌは、図１０に示すイコライザｅ1に出力される
と共に、第１遅延回路Ｉ1と第２遅延回路Ｉ2に入力され
る。第１遅延回路Ｉ1の出力側はｐチャンネルトランジ
スタＱ3とｎチャンネルトランジスタＱ4に接続され、第
２遅延回路Ｉ2の出力側は、ｐチャンネルトランジスタ
Ｑ5とｎチャンネルトランジスタＱ6に接続され、ｐチャ
ンネルトランジスタＱ3及びｎチャンネルトランジスタ
Ｑ6のゲートにはインバータｉｎｖを介して、選別時又
は出荷時の所定のレベルが入力されるようになってい
る。また、ｎチャンネルトランジスタＱ4及びｐチャン
ネルトランジスタＱ5のゲートには直接所定レベルが入
力されるようになっている。第１遅延回路Ｉ1と第２遅
延回路Ｉ2は選択的にセンスアンプ出力イコライズ信号
ｆとして出力される。図３に示すように、選別時に
“Ｈ”レベルとすることにより、インバータｉｎｖの出
力側のノードＮ1は“Ｌ”レベルとなり、ノードＮ2は
“Ｈ”レベルとなり、第１遅延回路Ｉ1のみが選択され
る。出荷時に“Ｌ”レベルとした場合は、その逆で第２
遅延回路Ｉ2のみが選択されるようになっている。ここ
で、出荷時より選別時は厳しいイコライズ解放タイミン
グとするため、第１遅延回路Ｉ1の遅延時間を第２遅延
回路より短く設定している。
【００３２】このような遅延手段を用いた半導体メモリ
においては、図１０に示すイコライザｅ1のイコライズ
解放からセンスアンプ１のイコライザｅ2のイコライズ
解放までの時間を選別時に出荷時より短くすることがで
きる。このため、アクセスタイムの長いデバイスや、読
み出し失敗の起こり易いデバイスを選別することが可能
となる。
においては、図１０に示すイコライザｅ1のイコライズ
解放からセンスアンプ１のイコライザｅ2のイコライズ
解放までの時間を選別時に出荷時より短くすることがで
きる。このため、アクセスタイムの長いデバイスや、読
み出し失敗の起こり易いデバイスを選別することが可能
となる。
【００３３】（実施例３）本実施例は、図７に示すよう
にメモリセルのリペアをヒューズＦを断線させることで
プログラムする半導体メモリの選別方法である。
にメモリセルのリペアをヒューズＦを断線させることで
プログラムする半導体メモリの選別方法である。
【００３４】図７に示すように、メモリセルにおいて
は、チップ電源Ｄに容量Ｃを介してヒューズＦの一端に
接続し、ヒューズＦの他端は接地されている。さらに、
ヒューズＦの一端はインバータｉｎｖを介してｐチャン
ネルトランジスタＱ7のゲートに接線されている。Ｑ7に
はｐチャンネルトランジスタＱ8が組み合わせてあり、
Ｑ8のゲートにはリセットパルスφを入力されるように
なっている。
は、チップ電源Ｄに容量Ｃを介してヒューズＦの一端に
接続し、ヒューズＦの他端は接地されている。さらに、
ヒューズＦの一端はインバータｉｎｖを介してｐチャン
ネルトランジスタＱ7のゲートに接線されている。Ｑ7に
はｐチャンネルトランジスタＱ8が組み合わせてあり、
Ｑ8のゲートにはリセットパルスφを入力されるように
なっている。
【００３５】本実施例は、選別時にはリセットパルスφ
を入れない状態で電源電圧の立ち上がりをゆっくり行
う。これにより、容量Ｃの効果は少なくなり、カットさ
れたヒューズＦにリークがあった場合は容易にこれが検
出可能となる。
を入れない状態で電源電圧の立ち上がりをゆっくり行
う。これにより、容量Ｃの効果は少なくなり、カットさ
れたヒューズＦにリークがあった場合は容易にこれが検
出可能となる。
【００３６】（実施例４）本実施例は、図５に示すよう
に、図中２５，２６，２７で示された制御信号入力端子
Ａ，Ｂ，Ｃに、下表１に示すような機能表に従う信号を
入力させることを特徴とする。本実施例の半導体メモリ
は、同図に示すように、タイミングコントロール信号発
生回路２４をタイマ回路として備えている。このタイミ
ングコントロール信号発生回路２４は、下表１に対応し
た信号を、ワード線駆動回路２２及びイコライズコント
ロール回路２３に出力する。なお、表中、イコライズの
タイミングは早い方へ変化するものとする。
に、図中２５，２６，２７で示された制御信号入力端子
Ａ，Ｂ，Ｃに、下表１に示すような機能表に従う信号を
入力させることを特徴とする。本実施例の半導体メモリ
は、同図に示すように、タイミングコントロール信号発
生回路２４をタイマ回路として備えている。このタイミ
ングコントロール信号発生回路２４は、下表１に対応し
た信号を、ワード線駆動回路２２及びイコライズコント
ロール回路２３に出力する。なお、表中、イコライズの
タイミングは早い方へ変化するものとする。
【００３７】
【表１】
【００３８】このような信号が入力されるワード線駆動
回路２２及びイコライズコントロール回路２３では、そ
れぞれの機能表に従ってワード線１１の駆動時間及びセ
ンスアンプ１７前後（入出力側）のイコライズ開放タイ
ミングを変化させて回路動作し得るようになっている。
なお、図５中、１４はカラムスイッチ、１５はセンスア
ンプ入力用ＰＭＯＳイコライズトランジスタ、１６はセ
ンスアンプ入力用ＮＭＯＳイコライズトランジスタ、１
８はセンスアンプ出力用ＰＭＯＳイコライズトランジス
タ、１９はセンスアンプ出力用ＮＭＯＳイコライズトラ
ンジスタを示している。また、２０はセンスアンプ１７
の入力側に接続されたインバータ、２１はセンスアンプ
１７の出力側に接続されたインバータである。
回路２２及びイコライズコントロール回路２３では、そ
れぞれの機能表に従ってワード線１１の駆動時間及びセ
ンスアンプ１７前後（入出力側）のイコライズ開放タイ
ミングを変化させて回路動作し得るようになっている。
なお、図５中、１４はカラムスイッチ、１５はセンスア
ンプ入力用ＰＭＯＳイコライズトランジスタ、１６はセ
ンスアンプ入力用ＮＭＯＳイコライズトランジスタ、１
８はセンスアンプ出力用ＰＭＯＳイコライズトランジス
タ、１９はセンスアンプ出力用ＮＭＯＳイコライズトラ
ンジスタを示している。また、２０はセンスアンプ１７
の入力側に接続されたインバータ、２１はセンスアンプ
１７の出力側に接続されたインバータである。
【００３９】そして、タイミングコントロール信号発生
回路２４で発生する制御信号を、ワード線駆動回路２２
及びイコライズコントロール回路２３に、独立して作用
させることにより、タイミング余裕の少ない回路箇所の
判定が可能となる。
回路２４で発生する制御信号を、ワード線駆動回路２２
及びイコライズコントロール回路２３に、独立して作用
させることにより、タイミング余裕の少ない回路箇所の
判定が可能となる。
【００４０】このような構成の半導体メモリにおける内
部動作のタイミングは図６に示す通りである。ここでは
スタティックＲＡＭを例に挙げる。通常のスタティック
ＲＡＭの動作としては、図６のタイミングチャートに示
すように、入力されるアドレス信号Addの変化を検出し
てＡＴＤ（Address Transition Detect：アドレス変
化）信号を内部で発生させ、このＡＴＤ信号に基づいて
ワード線駆動期間を規定するタイマ回路（ワード線駆動
回路２２）や、センスアンプ入出力両側のイコライズ開
放タイミングを規定するイコライズコントロール回路２
３を動作させ、ワード線，センスアンプ入力イコライズ
開放，センスアンプ出力イコライズ開放を図６に示した
タイミングチャートのように制御している。
部動作のタイミングは図６に示す通りである。ここでは
スタティックＲＡＭを例に挙げる。通常のスタティック
ＲＡＭの動作としては、図６のタイミングチャートに示
すように、入力されるアドレス信号Addの変化を検出し
てＡＴＤ（Address Transition Detect：アドレス変
化）信号を内部で発生させ、このＡＴＤ信号に基づいて
ワード線駆動期間を規定するタイマ回路（ワード線駆動
回路２２）や、センスアンプ入出力両側のイコライズ開
放タイミングを規定するイコライズコントロール回路２
３を動作させ、ワード線，センスアンプ入力イコライズ
開放，センスアンプ出力イコライズ開放を図６に示した
タイミングチャートのように制御している。
【００４１】本実施例では、このような通常の動作に代
えて、選別時に、図６に示すような選別時ワード線駆動
期間、選別時センスアンプ入出力イコライズ開放タイミ
ングを制御し、スタティックＲＡＭにとって内部タイミ
ングの厳しい条件でスクリーニングを行う。このとき、
各タイミングを上記表１のように独立に制御することに
より、タイミング余裕の少ない回路箇所を判定すること
が可能となる。
えて、選別時に、図６に示すような選別時ワード線駆動
期間、選別時センスアンプ入出力イコライズ開放タイミ
ングを制御し、スタティックＲＡＭにとって内部タイミ
ングの厳しい条件でスクリーニングを行う。このとき、
各タイミングを上記表１のように独立に制御することに
より、タイミング余裕の少ない回路箇所を判定すること
が可能となる。
【００４２】（実施例５）図７は、実施例５の要部を示
す回路図である。本実施例は、ワード線駆動期間と、セ
ンスアンプ入力側イコライズ開放タイミングを独立に、
且つそれぞれ複数段階に制御できる構成としたものであ
る。図中、３１〜３３，３８，３９はタイマ回路を構成
するディレイ可変インバータであり、これらのディレイ
可変インバータは入出力端子の他にディレイ量を変化さ
せるためのディレイコントロール端子を有している。こ
のディレイコントロール端子は、それぞれがシフトレジ
スタ３７に接続されている。また、このシフトレジスタ
３７には、入力端子４８，４９が接続されている。さら
に、ディレイ可変インバータの出力端子とアースの間に
は、キャパシタンス４４〜４６，４７が接続されてい
る。ディレイ可変インバータ３１の出力側は、ＮＡＮＤ
ゲート４０の一方の入力側に接続され、ディレイ可変イ
ンバータ３３の入力側は、ＮＡＮＤゲート４０の他方の
入力側に接続されている。そして、ＮＡＮＤゲート４０
の出力側からは、ワード線駆動信号５０が出力される。
す回路図である。本実施例は、ワード線駆動期間と、セ
ンスアンプ入力側イコライズ開放タイミングを独立に、
且つそれぞれ複数段階に制御できる構成としたものであ
る。図中、３１〜３３，３８，３９はタイマ回路を構成
するディレイ可変インバータであり、これらのディレイ
可変インバータは入出力端子の他にディレイ量を変化さ
せるためのディレイコントロール端子を有している。こ
のディレイコントロール端子は、それぞれがシフトレジ
スタ３７に接続されている。また、このシフトレジスタ
３７には、入力端子４８，４９が接続されている。さら
に、ディレイ可変インバータの出力端子とアースの間に
は、キャパシタンス４４〜４６，４７が接続されてい
る。ディレイ可変インバータ３１の出力側は、ＮＡＮＤ
ゲート４０の一方の入力側に接続され、ディレイ可変イ
ンバータ３３の入力側は、ＮＡＮＤゲート４０の他方の
入力側に接続されている。そして、ＮＡＮＤゲート４０
の出力側からは、ワード線駆動信号５０が出力される。
【００４３】また、ディレイ可変インバータ４８の出力
側は、ＮＡＮＤゲート４５の一方の入力端子に接続され
ている。そして、ディレイ可変インバータ４９の入力側
は、ＮＡＮＤゲート４５の他方の入力端子に接続されて
いる。さらに、ＮＡＮＤゲート４５の出力側は、インバ
ータ４４の入力側に接続され、インバータ７５の出力側
は、ＮＡＮＤゲート４３の一方の入力端子に接続されて
いる。そして、ＮＡＮＤゲート４３の出力側は、インバ
ータ７４の入力側に接続され、インバータ７４の出力側
からは、センスアンプ入力側イコライズ開放信号５１が
出力されるようになっている。
側は、ＮＡＮＤゲート４５の一方の入力端子に接続され
ている。そして、ディレイ可変インバータ４９の入力側
は、ＮＡＮＤゲート４５の他方の入力端子に接続されて
いる。さらに、ＮＡＮＤゲート４５の出力側は、インバ
ータ４４の入力側に接続され、インバータ７５の出力側
は、ＮＡＮＤゲート４３の一方の入力端子に接続されて
いる。そして、ＮＡＮＤゲート４３の出力側は、インバ
ータ７４の入力側に接続され、インバータ７４の出力側
からは、センスアンプ入力側イコライズ開放信号５１が
出力されるようになっている。
【００４４】また、上記したディレイ可変インバータの
構成は、図８に示すように、シフトレジスタ３７に接続
されるディレイコントロール端子ｄと、入力端子と、出
力端子とを有している。ディレイコントロール端子ｄ
は、ＰＭＯＳトランジスタ６３のゲートと、インバータ
６７の入力側に接続されている。ＰＭＯＳトランジスタ
６３には、他のＰＭＯＳトランジスタ６２が組み合わさ
れている。また、インバータ６７の出力側は、ＮＭＯＳ
トランジスタ６６のゲートに接続されている。このＮＭ
ＯＳトランジスタ６６には、他のＮＭＯＳトランジスタ
６４が組み合わせられている。また、ＰＭＯＳトランジ
スタ６２，６３には、ＰＭＯＳトランジスタ６１が接続
されている。このＰＭＯＳトランジスタ６１の他端はチ
ップ電源に接続され、さらに、そのゲートは入力端子及
びＰＭＯＳトランジスタ６２のゲートに接続されてい
る。また、ＮＭＯＳトランジスタ６４，６６は、ＮＭＯ
Ｓトランジスタ６５を介してアースに接続されている。
そして、ＮＭＯＳトランジスタ６４，６５のそれぞれの
ゲートは、入力端子に接続されている。さらに、ＰＭＯ
Ｓトランジスタ６２，６３とＮＭＯＳトランジスタ６
４，６６とを結ぶ配線は、出力端子に接続されている。
構成は、図８に示すように、シフトレジスタ３７に接続
されるディレイコントロール端子ｄと、入力端子と、出
力端子とを有している。ディレイコントロール端子ｄ
は、ＰＭＯＳトランジスタ６３のゲートと、インバータ
６７の入力側に接続されている。ＰＭＯＳトランジスタ
６３には、他のＰＭＯＳトランジスタ６２が組み合わさ
れている。また、インバータ６７の出力側は、ＮＭＯＳ
トランジスタ６６のゲートに接続されている。このＮＭ
ＯＳトランジスタ６６には、他のＮＭＯＳトランジスタ
６４が組み合わせられている。また、ＰＭＯＳトランジ
スタ６２，６３には、ＰＭＯＳトランジスタ６１が接続
されている。このＰＭＯＳトランジスタ６１の他端はチ
ップ電源に接続され、さらに、そのゲートは入力端子及
びＰＭＯＳトランジスタ６２のゲートに接続されてい
る。また、ＮＭＯＳトランジスタ６４，６６は、ＮＭＯ
Ｓトランジスタ６５を介してアースに接続されている。
そして、ＮＭＯＳトランジスタ６４，６５のそれぞれの
ゲートは、入力端子に接続されている。さらに、ＰＭＯ
Ｓトランジスタ６２，６３とＮＭＯＳトランジスタ６
４，６６とを結ぶ配線は、出力端子に接続されている。
【００４５】このような構成としたことにより、ワード
線駆動期間とセンスアンプ入力側のイコライズタイミン
グを、選別時にそれぞれ独立に切り替えることができ
る。また、ディレイ可変インバータへの入力信号を制御
することにより、ワード線駆動期間とセンスアンプ入出
力のイコライズタイミングをそれぞれ複数段階に規定す
ることが可能となる。
線駆動期間とセンスアンプ入力側のイコライズタイミン
グを、選別時にそれぞれ独立に切り替えることができ
る。また、ディレイ可変インバータへの入力信号を制御
することにより、ワード線駆動期間とセンスアンプ入出
力のイコライズタイミングをそれぞれ複数段階に規定す
ることが可能となる。
【００４６】以上、各実施例に基づいて本発明を説明し
たが、本発明はこれらの実施例に限定されるものではな
く、スタティックＲＡＭ以外の半導体メモリにも適用す
ることができる。
たが、本発明はこれらの実施例に限定されるものではな
く、スタティックＲＡＭ以外の半導体メモリにも適用す
ることができる。
【００４７】例えば、上記実施例１では、２つの定電流
源Ｄ1，Ｄ2を用いたＰＷＬタイマを備えた半導体メモリ
としたが、この他各種のタイマを適用することは勿論可
能である。
源Ｄ1，Ｄ2を用いたＰＷＬタイマを備えた半導体メモリ
としたが、この他各種のタイマを適用することは勿論可
能である。
【００４８】同様に、上記実施例２では、遅延手段を２
つの遅延回路を選択的に用いる構成としたが、この他各
種の遅延手段が適用可能である。
つの遅延回路を選択的に用いる構成としたが、この他各
種の遅延手段が適用可能である。
【００４９】さらに、上記実施例４及び５においては、
タイミングコントロール信号発生回路２４やディレイ可
変インバータを用いたタイマ回路を用いたが、ワード線
駆動期間と、センスアンプの入出力のイコライズタイミ
ングを独立に切り替え可能で、それぞれ複数段階にタイ
ミングを変えることができる他の回路を用いても勿論よ
い。
タイミングコントロール信号発生回路２４やディレイ可
変インバータを用いたタイマ回路を用いたが、ワード線
駆動期間と、センスアンプの入出力のイコライズタイミ
ングを独立に切り替え可能で、それぞれ複数段階にタイ
ミングを変えることができる他の回路を用いても勿論よ
い。
【００５０】
【発明の効果】請求項１及び請求項２記載の発明によれ
ば、半導体メモリの読み出し、書き込みを可能とする期
間を短くして選別することが可能となり、特性の良くな
い、又は特性にタイミング余裕のないデバイスをスクリ
ーニングして出荷製品の品質を向上させる効果がある。
ば、半導体メモリの読み出し、書き込みを可能とする期
間を短くして選別することが可能となり、特性の良くな
い、又は特性にタイミング余裕のないデバイスをスクリ
ーニングして出荷製品の品質を向上させる効果がある。
【００５１】請求項３ないし５記載の発明によれば、ア
ンバランスなセンスアンプの良否を検出することがで
き、出荷製品の品質を向上する効果がある。
ンバランスなセンスアンプの良否を検出することがで
き、出荷製品の品質を向上する効果がある。
【００５２】請求項６記載の発明によれば、メモリセル
のヒューズのカット状態が不十分でリークがあることを
確実且つ容易に検出できる効果がある。
のヒューズのカット状態が不十分でリークがあることを
確実且つ容易に検出できる効果がある。
【００５３】請求項７及び８記載の発明によれば、半導
体メモリの内部タイミングに余裕の少ない回路箇所を判
定できる効果を奏する。
体メモリの内部タイミングに余裕の少ない回路箇所を判
定できる効果を奏する。
【図１】本発明の実施例１に用いたＰＷＬタイマを示す
回路図。
回路図。
【図２】本発明の実施例１のタイミングチャート。
【図３】本発明の実施例２の遅延手段を示す回路図。
【図４】ＳＲＡＭの要部を示す回路図。
【図５】本発明の実施例４の要部を示す回路図。
【図６】本発明の実施例４のタイミングチャート。
【図７】本発明の実施例５の要部３を要す回路図。
【図８】本発明の実施例５に用いたディレイ可変インバ
ータの回路図。
ータの回路図。
【図９】従来のＰＷＬタイマを示す回路図。
【図１０】従来のセンスアンプ部を示す回路図。
【図１１】メモリセルのヒューズの接続状態を示す回路
図。
図。
１…センスアンプ Ｑ1…ｐチャンネルトランジスタ Ｑ2…ｎチャンネルトランジスタ Ｄ1，Ｄ2…定電流源 Ｉ1…第１遅延回路 Ｉ2…第２遅延回路 ２４…タイミングコントロール信号発生回路 ３１，３２，３３，４８，４９…ディレイ可変インバー
タ
タ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/66 Ｗ 7630−4Ｍ
Claims (8)
- 【請求項１】 ワード線パルス駆動を規定するタイマを
備えた半導体メモリにおいて、 前記タイマが、ワード線が“Ｈ”レベルとなる期間を、
選別時用の短い期間と出荷時用の長い期間を選択可能と
したことを特徴とする半導体メモリ。 - 【請求項２】 ワード線パルス駆動方式を用いた半導体
メモリの選別方法において、 ワード線が“Ｈ”レベルとなる期間を、選別時のみ短く
設定することを特徴とする半導体メモリの選別方法。 - 【請求項３】 センスアンプの入出力を、タイマに基づ
いてイコライズする半導体メモリにおいて、 前記タイマが、センスアンプの出力をイコライズする期
間を、出荷時と選別時とで異なる期間を選択可能である
ことを特徴とする半導体メモリ。 - 【請求項４】 上記タイマは、出荷時のセンスアンプの
出力のイコライズ期間を決める出荷用タイマと、出荷時
のイコライズ期間より短い、選別時のイコライズ期間を
決める選別用タイマとを備え、前記両タイマは選択可能
である請求項３記載の半導体メモリ。 - 【請求項５】 センスアンプの入出力をイコライズする
半導体メモリの選別方法において、 入力のイコライズ解放と、出力のイコライズ解放とのタ
イミング余裕を、選別時に小さくすることを特徴とする
半導体メモリの選別方法。 - 【請求項６】 メモリセルのリペア用ヒューズを有する
半導体メモリの選別方法において、 前記リペア用ヒューズの切断を検出するリセットパルス
を選別時に入れないことを特徴とする半導体メモリの選
別方法。 - 【請求項７】 ワード線駆動期間と、センスアンプの入
出力のイコライズタイミングとをそれぞれ複数段階に規
定するタイマ回路を有することを特徴とする半導体メモ
リ。 - 【請求項８】 ワード線駆動期間と、センスアンプの入
出力のイコライズタイミングとをそれぞれ複数段階に規
定するタイマ回路を有する半導体メモリの選別方法にお
いて、 前記タイマ回路を選別時に切り替えて、それぞれタイミ
ング余裕の小さい条件で選別試験を行うことを特徴とす
る半導体メモリの選別方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5328288A JPH06243700A (ja) | 1992-12-25 | 1993-12-24 | 半導体メモリ及びその選別方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34577792 | 1992-12-25 | ||
| JP4-345777 | 1992-12-25 | ||
| JP5328288A JPH06243700A (ja) | 1992-12-25 | 1993-12-24 | 半導体メモリ及びその選別方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06243700A true JPH06243700A (ja) | 1994-09-02 |
Family
ID=26572813
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5328288A Pending JPH06243700A (ja) | 1992-12-25 | 1993-12-24 | 半導体メモリ及びその選別方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06243700A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007536684A (ja) * | 2004-06-22 | 2007-12-13 | ミクロン テクノロジー，インコーポレイテッド | メモリデバイスにおける動的リフレッシュを改善する装置及び方法 |
-
1993
- 1993-12-24 JP JP5328288A patent/JPH06243700A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007536684A (ja) * | 2004-06-22 | 2007-12-13 | ミクロン テクノロジー，インコーポレイテッド | メモリデバイスにおける動的リフレッシュを改善する装置及び方法 |
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