JP2901152B2 - 半導体メモリ装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体メモリ装置、特にその初期不良の
スクリーニングを短時間に行なうための、メモリ装置に
初期不良を落とすバーンインモードのあることを認識さ
せる回路に関するものである。 ［従来の技術］ 半導体メモリが高集積化されるに伴い、初期不良のス
クリーニングの時間が増大している。初期不良のスクリ
ーニングは、Ｘアドレスにより指定されたワード線を電
源電圧Vccレベルにまで立上げ、そのワード線につなが
るメモリセルに、実使用時の電源電圧Vccを超える電圧
ストレスを印加し、順にＸアドレスを変更して順次ワー
ド線を選択することにより、すべてのメモリセルに電圧
ストレスを印加することにより行なわれている。これを
バーンインという。 したがって、半導体メモリの記憶容量が増大するにつ
れ、バーンイン時間が増大するのである。 一方、バーンインを書込モードで行なう場合、ある種
のメモリでは書込時の消費電流を減少させる回路が付加
されており、そのこともまたバーンイン時間を増大させ
る大きな原因となっていた。 第３図は従来の半導体メモリ装置の一例であるスタテ
ィックRAM（ランダム・アクセス・メモリ）の一部の構
成を示す図である。第３図において、抵抗R1,R2、Ｎチ
ャネルトランジスタTr1,Tr2がメモリセルを形成してお
り、ｎチャネルトランジスタTr3,Tr4がアクセスゲート
であり、ビット線,/ビット線にメモリセルを連結してい
る。ＮチャネルトランジスタTr5,Tr6がビット線負荷で
あり、ビット線,/ビット線を電源電圧Vccに連結してい
る。ここで、記号“/"を簡単化のために、図面において
各符号上に付されている線に代えて用いる。 次に動作について説明する。書込モードでは、Ｘアド
レスによって指定されたアクセスゲートのゲート電圧
は、電源電圧Vccであるので、第３図において、ビット
線電流（ａ）がトランジスタTr6,ビット線，トランジス
タTr4,Tr2を通って流れる。このため、ある種のメモリ
では、アクセスゲートのゲート電圧、すなわちワード線
電圧を（1/2）Vcc程度に抑え、アクセスゲートの負荷抵
抗を増加させ、書込時の消費電力を減少させていた。 ［発明が解決しようとする問題点］ 従来の半導体メモリ装置は以上のように構成されてい
るので、Ｘアドレスにより選択されたワード線しかその
電位が立上がらず、その選択されたワード線につながっ
ているメモリセルにしか電圧ストレスが印加されないの
で、メモリの記憶容量が増加するにつれ、バーンイン時
間が増大するという問題点があった。 また、上述のある種のメモリ装置は、ワード線が書込
モードでは（1/2）Vccまでしか上昇しないので、電圧ス
トレスが十分に印加されず、バーンイン時間が増大する
という問題もあった。特に、従来のメモリ装置において
は、内部にバーンインモードを認識するための回路が設
けられておらず、メモリ装置内部に印加される電圧条件
は単に外部からの電圧条件に従って設定されるだけであ
り、バーンインモード時と実使用時とで内部電圧の印加
条件等を変更することができず、上述のような問題点を
解消することはできないという問題があった。 この発明は上記のような２つの問題点を同時に解消す
るためになされたもので、実使用時の書込モードにおけ
る低消費電流を実現したまま、バーンイン時間を短縮で
きるメモリ装置を得ることを目的とする。特に、メモリ
装置内にバーンインモードを認識する回路を付加するこ
とにより、上述の２つの問題点の少なくとも一方を解消
することが可能となるメモリ装置を実現することを目的
とする。 ［問題点を解決するための手段］ 第１の観点に係る半導体メモリ装置は、ライトパルス
を受けるように結合され、前記ライトパルスの活性期間
が通常動作モード時の活性期間よりも長いことを検出し
て、活性状態の第１の信号を出力する第１の検出手段
と、アドレス信号を受けるように結合されかつ前記ライ
トパルスの活性化時作動状態とされ、動作時前記アドレ
ス信号の遷移の回数が所定回数になると活性状態の第２
の信号を出力しかつ保持する第２の検出手段と、これら
第１および第２の信号を受けるように結合され、前記第
１および第２の信号がともに活性状態のときに、初期不
良を除くためのバーンインテスト状態であることを示す
信号を活性状態として出力する論理手段を備える。 この発明の第２の観点に係る半導体メモリ装置は、第
１の観点に係る発明の構成に加えて、各々に１行のメモ
リセルが接続される複数のワード線と、これら複数のワ
ード線に対応する出力を有し、与えられたアドレス信号
をデコードし、該デコード結果に従ってアドレス指定さ
れたワード線に対応する出力に活性状態の信号を出力す
るＸデコーダと、論理手段の出力信号とＸデコーダの出
力の信号との論理和をとって、該出力対応のワード線上
へ伝達する手段をさらに備える。 第３の観点に係る発明に従う半導体メモリ装置は、第
１の観点に係る発明の構成に加えて、さらに、各々に１
行のメモリセルが接続される複数のワード線と、アドレ
ス信号に従って、アドレス指定されたワード線を選択状
態へ駆動するためのワード線選択駆動手段とを備え、こ
のワード線選択駆動手段、論理手段の出力信号が活性状
態のとき、アドレス信号が指定するワード線を含む所定
数のワード線を選択状態へ駆動するための手段を含む。 ［作用］ このライトパルスが実使用時よりも長い期間活性状態
とされかつアドレス信号が複数回変化することにより、
論理回路の出力信号が活性状態とされてバーンインモー
ドが指定されたことが示される。２つの条件が与えられ
たときにメモリ装置内部でバーンインモードの設定を認
識することにより、ライトパルスのノイズおよびアドレ
ス信号のノイズの影響を受けることなく確実にバーンイ
ンモードを認識することができ、このバーンインモード
認識結果、すなわち論理回路出力信号に従って内部の印
加電圧条件および動作態様を変更すれば、実使用時の電
圧印加条件をバーンインモードでの内部電圧印加条件に
変更することが可能となり、実使用時の書込モードにお
ける低消費電流特性を損なうことなく、バーンイン時間
を短縮することが可能となる。 特に、この論理回路の出力信号とワード線選択用デコ
ーダの出力の論理和を対応のワード線上に伝達すること
により、書込モード時においても、バーンインモード時
にはワード線の電位を論理回路の出力信号が活性状態の
とき電源電圧Vccレベルにまで上昇させることができ
る。実使用時における書込モード時においては、この論
理回路の出力信号は非活性状態であり、ワード線電位は
デコーダの出力に従って（1/2）Vcc程度にしか上昇しな
い。これにより、実使用時で書込モードでの低消費電流
特性を実現する。 また、バーンインモード時、すなわち論理回路の出力
信号の活性状態のときにワード線選択用デコーダがアド
レス指定されたワード線を含む所定数のワード線を同時
に選択する状態とすることにより、バーンイン時間の短
縮が可能となる。 ［発明の実施例］ 以下、この発明の一実施例を図に従って説明する。第
１図は、この発明の一実施例によるバーンインモード認
識回路を示す図である。第１図において、外部ライト入
力信号/WEEは、立下がり遅延（falldelay）回路（６）
に入力され、その出力はフリップフロップ（２）に記憶
されている。この回路（６）およびフリップフロップ
（２）が第１の検出手段を構成する。 立下がり遅延（falldelay）回路（６）では、超高抵
抗（Ｒ）と容量（Ｃ）とが並列につながり、それらに直
列にＰチャネルトランジスタ（Tr1）がつながってい
る。このとき、電源電圧Vccはトランジスタ（Tr1）に、
接地電位GNDは抵抗（Ｒ）および容量（Ｃ）に接続され
ている。 外部アドレス信号Axは、ｎ段カウンタ（４）に入力さ
れ、その出力はＰチャネルトランスファゲート（Tr2）
を通してフリップフロップ（３）に入力されている。フ
リップフロップ（３）およびｎ段カウンタ（４）が第２
の検出手段を構成する。 フリップフロップ（２）および（３）の出力は論理回
路としてのANDゲート（５）に入力され、その出力がバ
ーンインモード信号BIである。 Ｎチャネルトランスファゲート（Tr3）は、フリップ
フロップ（３）の出力と接地電位GNDとの間にあり、信
号/WEEによりそのオン／オフが制御されている。次に動
作について説明する。第１図の回路は、通常使用時、す
なわち実使用時の書込モード（通常動作モード）時と異
なるバーンインモード時には、ライトパルス/WEEが通常
使用時に比べて十分長い間“L"であることと、その状態
のままＸアドレスAxが何度か変化することを利用して、
バーンインモードであること認識している。 この回路は、ライトパルス/WEEの立下がりを遅延させ
る立下がり遅延（falldelay）回路（６）を持っている
ため、ライトパルス/WEEとして“L"の期間が長いパルス
が入力されたときと、短いパルスが入力されたときとで
異なった動作をする。 第２図は第１図の回路の動作を説明するタイミング図
である。第２図において、実線はライトパルス/WEEの
“L"が短い場合であり、点線は長い場合である。“L"が
短い場合には、信号/TLCは、立下がり遅延回路（６）の
ため反転できず、フリップフロップ（２）からの信号TL
Cは“L"のままである。ところが、ライトパルス/WEEの
“Ｌ“が長い場合には、信号/TLCが十分反転できるの
で、信号TLCとして、“H"が出力されることになる。 また、フリップフロップ（３）の出力は、ライトパル
ス/WEEが“H"のときに“L"であり、ライトパルス/WEEが
“L"になってからＸアドレスAxが何度も変化した後に
“H"に反転し、その後はトランスファゲート（Tr2）が
切れるため“H"状態を維持する。すなわち、フリップフ
ロップ（３）の出力は、ライトパルス/WEEが“H"のとき
には、トランスファゲート（Tr3）が導通状態にあり、
接地電圧レベルの“L"に設定されており、このときに
は、トランスファゲート（Tr2）も導通しており、ｎ段
カウンタ（４）の出力はフリップフロップ（３）へ伝達
されている。ライトパルス/WEEが“L"レベルに設定され
ると、トランスファゲート（Tr3）が非導通状態とされ
るが、このときフリップフロップ（３）の出力は“L"に
保持されており、また、トランスファゲート（Tr2）も
フリップフロップ（３）の出力により導通状態を保持し
ている。ｎ段カウンタ（４）がアドレスAxの変化を計数
し、すなわちアドレスAxが指定するアドレスの変化、す
なわちアドレス信号Axの遷移の回数を計数し、この計数
値がある値に到達するとｎ段カウンタ（４）の出力が変
化して、トランスファゲート（Tr2）を介してこのｎ段
カウンタ（４）の出力がフリップフロップ（３）へ与え
られ、フリップフロップ（３）の出力が“L"から“H"に
変化する。このフリップフロップ（３）の出力、すなわ
ち第２の信号が“H"の活性状態とされると、トランスフ
ァゲート（Tr2）が非導通状態とされ、ｎ段カウンタ
（４）の出力のフリップフロップ（３）の入力部への伝
達が禁止される。したがって、この状態においてｎ段カ
ウンタ（４）が計数動作を行なっても、このｎ段カウン
タ（４）の出力は、フリップフロップ（３）へ伝達され
ない。したがって、フリップフロップ（３）は、ライト
パルス/WEEが“L"レベルにあり、トランスファゲート
（Tr3）が非導通状態の間、その出力（第２の信号）を
“H"の活性状態に保持する。 ここで、フリップフロップ（３）の出力信号が“H"に
変化するのは、ライトパルス/WEEが“L"レベルに設定さ
れてアドレスAxが所定回数変化した後である。したがっ
て、第１図においては明確に示していないが、当然、ｎ
段カウンタ（４）は、このライトパルス/WEEの“L"への
移行に応答してそのカウント値が初期値にリセットされ
ており、その初期値からカウント動作を行なうように構
成されている。フリップフロップ（３）がフリップフロ
ップ（２）と同一構成の場合、ｎ段カウンタ（４）の初
期値において出力されるカウントアップ信号は、“H"レ
ベルであり、アドレスAxが何度が変化した後このｎ段カ
ウンタ（４）からのカウントアップ信号が“L"に変化
し、フリップフロップ（３）の出力信号が“H"となる。
この構成は、フリップフロップ（３）に要求される動作
から明らかである。 よって、バーンインモード信号BIが“H"となるのは、
ライトパルス/WEEが十分長い間“L"のままであり、かつ
フリップフロップ（３）からの第１信号TLCが“H"の活
性状態にあり、かつその状態のままアドレスAxが複数回
変化した場合フリップフロップ（３）の出力する第２の
信号が“H"レベルに反転した場合だけであり、それ以外
には、バーンインモード信号BIは“L"となる。 また、トランスファゲート（Tr3）は、ライトパルス/
WEEが“L"のときに限り、トランスファゲート（Tr3）を
非導通状態としてフリップフロップ（３）の出力を接地
電位から切り離し、これによりフリップフロップ（３）
を動作させるようにしている。 したがって、バーンインモード信号BIは、通常使用時
には“L"になり、バーンイン時には“H"になる。このバ
ーンインモード信号BIとワード線を選択するデコーダ
（Ｘデコーダ）の出力との論理和をとり、その論理和を
とった出力を各対応のワード線へ入力することにより、
アドレスにより選択されないワード線上にも“H"の信号
が伝達されてワード線の電位が立上がり、複数のワード
線を同時に選択状態としてバーンインを行なうことがで
きる。また、この構成により、バーンインモード信号BI
が“H"のときには、書込モードであっても、ワード線の
電位は電源電圧Vccレベルにまで上昇させることができ
る。（論理和の出力信号はバーンインモード信号BIによ
り“H"レベルである）。実使用時においては、、バーン
インモード信号BIは“L"であり、論理和結果の信号レベ
ルは、Ｘデコーダの出力に応じた電圧レベルとされる。
これにより、実使用時の書込モード時における低消費電
流特性を損なうことなくバーンイン時間を短縮すること
ができる。また、論理和でなくデコーダへ、バーンイン
モード信号を与えてこのバーンインモード時にワード線
を複数本同時に選択する状態とすることによりバーンイ
ン時間を短縮することができる。 ［発明の効果］ 以上のように、この発明によれば、メモリ装置にバー
ンインモードが認識できる回路を付加したので、バーン
インモードでのメモリセルへの電圧ストレスを書込モー
ドにおいても十分供給することのできる工夫および同時
にワード線を何本も立上げるという工夫という２つの工
夫により不良品のスクリーニング時間を短縮することが
でき、また実使用時の低消費電流特性を損なうことなく
バーンインモード時においても十分な電圧ストレスを印
加することができる効果がある。

【図面の簡単な説明】 第１図はこの発明の一実施例によるバーンインモード認
識回路を示す図である。第２図は第１図に示す回路の動
作を説明するためのタイミング図である。第３図は、従
来装置の一例であるスタティックRAMのメモリセルの回
路構成を示す図である。 図において、（１）はインバータ、（２），（３）は記
憶手段としてのフリップフロップ、（４）はｎ段カウン
タ、（５）は論理回路としてのANDゲート、（６）は立
下がり遅延回路、/WEEは外部ライトパルス入力信号、Ax
は特定の外部アドレス入力、BIはバーンインモード信号
である。

Claims (1)

1. (57)【特許請求の範囲】 １．ライトパルスを受けるように結合され、前記ライト
   パルスの活性期間が通常動作モード時の活性期間よりも
   長いことを検出して、活性状態の第１の信号を出力する
   第１の検出手段、 アドレス信号を受けるように結合されかつ前記ライトパ
   ルスの活性化時作動状態とされ、動作時前記アドレス信
   号の遷移の回数が所定回数になると活性状態の第２の信
   号を出力しかつ保持する第２の検出手段、および 前記第１および第２の信号を受けるように結合され、前
   記第１および第２の信号がともに活性状態のときに、初
   期不良を除くためのバーンインテスト状態であることを
   示す信号を活性状態として出力する論理手段を備える、
   半導体メモリ装置。 ２．ライトパルスを受けるように結合され、前記ライト
   パルスの活性期間が通常動作モード時の活性期間よりも
   長いことを検出して、活性状態の第１の信号を出力する
   第１の検出手段、 アドレス信号を受けるように結合されかつ前記ライトパ
   ルスの活性化時作動状態とされ、動作時前記アドレス信
   号の遷移の回数が所定回数になると活性状態の第２の信
   号を出力しかつ保持する第２の検出手段、 前記第１および第２の信号を受けるように結合され、前
   記第１および第２の信号がともに活性状態のときに、初
   期不良を除くためのバーンインテスト状態であることを
   示す信号を活性状態として出力する論理手段、 各々に１行のメモリセルが接続される複数のワード線、 前記複数のワード線に対応する出力を有し、与えられた
   アドレス信号をデコードし、該デコード結果に従ってア
   ドレス指定されたワード線に対応する出力に活性状態の
   信号を出力するＸデコーダ、および 前記論理手段の出力信号と前記Ｘデコーダの出力の信号
   との論理和をとって該出力対応のワード線上へ伝達する
   手段をさらに備える、半導体メモリ装置。 ３．ライトパルスを受けるように結合され、前記ライト
   パルスの活性期間が通常動作モード時の活性期間よりも
   長いことを検出して、活性状態の第１の信号を出力する
   第１の検出手段、 アドレス信号を受けるように結合されかつ前記ライトパ
   ルスの活性化時作動状態とされ、動作時前記アドレス信
   号の遷移の回数が所定回数になると活性状態の第２の信
   号を出力しかつ保持する第２の検出手段、 前記第１および第２の信号を受けるように結合され、前
   記第１および第２の信号がともに活性状態のときに、初
   期不良を除くためのバーンインテスト状態であることを
   示す信号を活性状態として出力する論理手段、 各々に１行のメモリセルが接続される複数のワード線、
   および 与えられたアドレス信号に従って、アドレス指定された
   ワード線を選択状態へ駆動するためのワード線選択駆動
   手段を備え、前記ワード線選択駆動手段は、前記論理手
   段の出力信号が活性状態のとき、前記アドレス信号が指
   定するワード線を含む所定数のワード線を同時に選択状
   態へ駆動するための手段を含む、半導体メモリ装置。