JPH0684396A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH0684396A
JPH0684396A JP4107169A JP10716992A JPH0684396A JP H0684396 A JPH0684396 A JP H0684396A JP 4107169 A JP4107169 A JP 4107169A JP 10716992 A JP10716992 A JP 10716992A JP H0684396 A JPH0684396 A JP H0684396A
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test signal
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Junji Kamioka
純二 上岡
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  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)
  • Tests Of Electronic Circuits (AREA)
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Abstract

(57)【要約】 【目的】ＢＴ時間を短縮し生産性の向上をはかる。 【構成】セクション選択回路１を、テスト信号ＴＥが非
能動レベルのときは第２のアドレス信号ＡＤ２に従って
セクション選択信号ＣＳ１〜ＣＳ４のうちの１つを選択
レベルにし、能動レベルのときは全てのセクション選択
信号ＳＳ１〜ＳＳ４を選択レベルにする回路とする。テ
スト信号ＴＥが能動レベルのときは全セクションが並列
に動作する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特に複数のセクションに分割された構成の半導体記憶装
置に関する。
【０００２】
【従来の技術】従来、この種の半導体記憶装置は、一例
として図５に示すように、それぞれ複数のメモリセルを
配列し対応するセクション制御信号（ＳＣＳ１〜ＳＣＳ
４）に従ってこれらメモリセルのうちの選択状態のメモ
リセルへのデータの書込み、このメモリセルからのデー
タの読出しを行う複数のメモリセルアレイＣＡ１〜ＣＡ
４と、第１のアドレス信号ＡＤ１に従って各メモリセル
アレイＣＡ１〜ＣＡ４のメモリセルをそれぞれ対応して
選択状態とする複数の列選択回路ＸＳ１〜ＸＳ４及び行
選択回路ＹＡ１〜ＹＳ４と、第２のアドレス信号ＡＤ２
に従って各メモリセルアレイＣＡ１〜ＣＡ４とそれぞれ
対応するセクション選択信号ＳＳ１〜ＳＳ４のうちの１
つを選択レベルとするセクション選択回路１ａと、対応
するセクション選択信号（ＳＳ１〜ＳＳ４）が選択レベ
ルのとき対応するメモリセルアレイ（ＣＡ１〜ＣＡ４）
に対し書込み，読出しを行うためのセクション制御信号
ＳＣＳ１〜ＳＣＳ４を発生する複数のセクション制御回
路ＳＣ１〜ＳＣ４と、各メモリセルアレイＣＡ１〜ＣＡ
４への書込み用のデータの伝達、各メモリセルアレイＣ
Ａ１〜ＣＡ４からの読出しデータの外部回路への伝達を
行うデータバスＤＢ１１，ＤＢ１２〜ＤＢｎ１，ＤＢｎ
２及び入出力制御回路２とを有する構成となっていた。
【０００３】このように、メモリセルアレイを分割する
のは、ワード線，ビット線の容量軽減によるアクセス速
度の向上、及び部分的に動作させることにより消費電力
を低減せしめることを目的としており、近年半導体記憶
装置の容量が増大するのに伴ないその分割数は増加する
傾向にある。
【０００４】また、この種の半導体記憶装置は、製造後
良品を選別して出荷を行なう際、初期不良品を除去する
目的で加速試験を行なう。例えば温度１２５℃の雰囲気
中で最大定格電圧（概ね７Ｖないし８Ｖ）のバイアス電
圧（電源電圧）を加え全ビットに対し書込み又は書込み
後読出しを数時間ないし数十時間にわたり繰り返し行な
っている。この試験はダイナミック・バイアステスト
（以下ＢＴと略す。）と呼ばれる。
【０００５】従来の半導体記憶装置では、ＢＴ時の動作
モードに対する特別の配慮はなされておらず、通常使用
時と同一の内部動作によりＢＴを行なっていた。
【０００６】
【発明が解決しようとする課題】この従来の半導体記憶
装置は、ＢＴを通常使用時と同一の内部動作により行っ
ている。その上近年その記憶容量が増加しアドレス空間
が増大するに従い、ＢＴによる初期不良品の除去を実効
あるものにする為に要する時間が増加する傾向にある。
【０００７】すなわち、ＢＴ装置の性能によって決まる
１サイクル当りの時間が一定であれば、単位時間当り
に、あるメモリセル又はあるセクションの書込み回路，
読出し回路が動作する回数はメモリセル，或いはセクシ
ョンの分割数が多いほど少なくなる。このためあるメモ
リセルにとって単位時間当りの静的ストレスと動的スト
レスとの比を考えれば本来ダイナミックＢＴで加えるこ
とを目的としている動的なストレスの比率は記憶容量に
逆比例して減少していく。
【０００８】一方、潜在的な不良をつくり込まれてしま
ったメモリセルを仮定した場合、その不良を故障として
検出できるレベルまで進行させるために要するストレス
量は静的ストレスが加えられる時間と、そのメモリセル
が選択され、動的ストレスが加えられる回数とによって
決まるが、一般に動的ストレスによる効果が支配的であ
る。
【０００９】従って同じサイクル時間でＢＴを行なった
場合、メモリ容量がｋ倍になれば十分な選別を行なうの
に要するＢＴ時間はほぼｋ倍に近い値になる。
【００１０】ＢＴのサイクル時間はＢＴ装置のハードウ
ェアからの制約により容易に短くすることはできないた
め、メモリ容量が増加するにつれて選別時のＢＴ時間が
長時間になり生産能力を低下させるという問題点があ
る。
【００１１】本発明の目的は、ＢＴ時間を短縮し生産性
の向上をはかることができる半導体記憶装置を提供する
ことにある。
【００１２】
【課題を解決するための手段】本発明の半導体記憶装置
は、それぞれ複数のメモリセルを配列し対応するセクシ
ョン制御信号に従ってこれらメモリセルのうちの選択状
態のメモリセルへのデータの書込み、このメモリセルか
らのデータの読出しを行う複数のメモリセルアレイと、
第１のアドレス信号に従って前記各メモリセルアレイの
メモリセルをそれぞれ対応して選択状態とする複数のア
ドレス選択回路と、テスト信号が非能動レベルのとき第
２のアドレス信号に従って前記各メモリセルアレイとそ
れぞれ対応するセクション選択信号のうち１つを選択レ
ベルとし前記テスト信号が能動レベルのとき前記各セク
ション選択信号を全て選択レベルとするセクション選択
回路と、対応する前記セクション選択信号が選択レベル
のとき対応する前記メモリセルアレイに対し書込み，読
出しを行うための前記セクション制御信号を発生する複
数のセクション制御回路とを有している。
【００１３】
【実施例】次に本発明の実施例について図面を参照して
説明する。
【００１４】図１は本発明の第１の実施例を示すブロッ
ク図である。
【００１５】この実施例が図５に示された従来の半導体
記憶装置と相違する点は、セクション選択回路１を、外
部からのテスト信号ＴＥが非能動レベルのときは第２の
アドレス信号ＡＤ２に従って各メモリセルアレイＣＡ１
〜ＣＡ４とそれぞれ対応するセクション選択信号ＳＳ１
〜ＳＳ４のうちの１つを選択レベルとしテスト信号ＴＥ
が能動レベルのときは各セクション選択信号ＳＳ１〜Ｓ
Ｓ４を全て選択レベルとする回路とした点にある。
【００１６】図２（Ａ），（Ｂ）はそれぞれセクション
選択回路１の具体例を示す回路図及び各部信号のタイミ
ング図である。
【００１７】第２のアドレス信号ＡＤ２１，ＡＤ２２は
インバータＩＶ１１，ＩＶ１２によりそれぞれ正・補の
２信号に分けられ、これら４信号がＮＡＮＤゲートＧ１
１〜Ｇ１４によりデコードされその出力ａ〜ｄのうちの
いずれか１つが“０”レベルとなる。更に次段のＮＡＮ
ＤゲートＧ１５〜Ｇ１８ではａ〜ｄとテスト信号ＴＥと
を入力してセクション選択信号ＳＳ１〜ＳＳ４を出力す
る。テスト信号ＴＥが“１”レベル（非能動レベル）な
らばセクション選択信号ＳＳ１〜ＳＳ４には前段のａ〜
ｄの逆相信号がそのまま出力され、いずれか１つのセク
ション選択信号のみが選択レベルとなる。この動作は従
来例のセクション選択回路１ａと同じである。
【００１８】テスト信号ＴＥが“０”レベル（能動レベ
ル）のときは、前段の信号ａ〜ｄとは無関係にセクショ
ン選択信号ＳＳ１〜ＳＳ４が全て“１”レベル（選択レ
ベル）となり、４セクションが同時に選択される。
【００１９】このように、本発明においては、通常動作
時は、テスト信号ＴＥを非能動レベルにしておくことに
より、前述した従来例と同様、ある１サイクル中には、
複数のセクションのうちの１つがアドレス信号ＡＤ２に
より選択され、この選択された特定のセクションのメモ
リセルがアドレス信号ＡＤ１により選択されて書込み又
は読出し動作が行なわれ、他のセクションは待機状態と
なる。
【００２０】また、テストモードでは、テスト信号ＴＥ
を能動レベルにすることにより、セクション選択回路１
に入力されるアドレス信号ＡＤ２を全て無効にし、強制
的に全セクションに対し選択レベルのセクション選択信
号ＳＳ１〜ＳＳ４を発生する。これにより全てのセクシ
ョンのアドレス信号ＡＤ１による選択状態のメモリセル
に対し並列に同一データの書込み、或いは選択されたメ
モリセルからの読出し動作が行なわれる。
【００２１】従ってＢＴ時間を短縮することができ、生
産性の向上をはかることができる。
【００２２】一般的な例として、メモリセルアレイがｋ
個のセクションに分割されており、各セクションはｍワ
ード×ｎビットのメモリセルから構成されているものと
すると、通常の動作モードで全ビットをアクセスするに
は（ｋ×ｍ）サイクルの時間を要する。ところが本発明
によるテストモードでｋ個のセクションを同時に動作さ
せれば全ビットのアクセスに要する時間はｍサイクル分
となり、通常の１／ｋに短縮される。
【００２３】このことは、ＢＴにより初期不良品を除去
する際に要する時間を短縮することに役立つ。
【００２４】すなわち、ｘ個の本発明による半導体記憶
装置を製造し、そのうちのｙ個が製造過程において平均
ｚビットのメモリセルに潜在的な不良がつくり込まれて
いると仮定する。これらの半導体記憶装置に通常動作モ
ードでＢＴを行なった場合、ＢＴのストレスにより故障
となる潜在的不良ビット数の累計とＢＴ時間の関係は概
ね図３の破線で示すような曲線Ａになる。
【００２５】初期不良を９０％以上除去することを目的
とした場合、必要とされるＢＴ時間はＴ１である。ま
た、この時ＢＴのサイクル時間をｔｂとすれば単位時間
当りのあるメモリセルの選択回数は１（ｋ×ｍ×ｔｂ）
である。
【００２６】次にテストモードでＢＴを行なった場合を
考えると、単位時間当りのあるメモリセルの選択回数は
１／（ｍ×ｔｂ）となり、等しい時間にメモリセルが受
ける動的ストレスの量は通常動作時のｋ倍となる。この
ためＢＴによる不良ビット数累計は概ね図３の実線で示
す曲線Ｂになり、ＢＴ必要時間はＴ２となりＴ１のほぼ
１／ｋになる。
【００２７】図４（Ａ），（Ｂ）はそれぞれ本発明の第
２の実施例のテスト信号発生回路の回路図及び各部信号
のタイミング図である。
【００２８】ＢＴは通常、電源電圧ＶCCを絶対定格電圧
まで上げて行う。そこでこの実施例では、電源電圧ＶCC
が絶対最大定格電圧近傍になったことを検出して能動レ
ベルのテスト信号ＴＥを発生し、第１の実施例で外部か
ら入力していたテスト信号ＴＥ用の端子を削減してい
る。
【００２９】このテスト信号発生回路３は、電源電圧Ｖ
CCを抵抗分割するための抵抗Ｒ１，Ｒ２と、抵抗分割さ
れた電源電圧を入力して電源レベルを判定するインバー
タＩＶ１と、このインバータＩＶ１の立下りを検出して
パルスを発生するパルス発生回路３１と、通常の電源投
入後は“１”レベルを出力し続け、一旦パルス発生回路
３１からパルスが発生されると“０”レベルを出力する
ラッチ回路３２とを有する。 例えば抵抗Ｒ１，Ｒ２の
比を１０対１としインバータＩＶ１のしきい値電圧が
０．７Ｖとすれば、通常の電源投入後は電源電圧は最大
５．５ＶであるからインバータＩＶ１の入力には０．５
Ｖが与えられインバータＩＶ１の出力は“１”レベルで
あり、パルス発生回路３１の出力は“０”レベル、ラッ
チ回路３２の出力、すなわちテスト信号ＴＥは“１”レ
ベル（非能動レベル）となる。テストモードに入るには
スタンバイモード（ＣＥ＝“０”）で電源電圧ＶCCを
７．７Ｖ以上に上昇させる。
【００３０】電源電圧ＶCCを７．７Ｖ以上にすればイン
バータＩＶ１の入力は０．７Ｖ以上となり、“１”レベ
ルと検出するのでインバータＩＶ１の出力は反転して
“０”レベルを出力する。この時の立下りを受けてパル
ス発生回路３１は図４（Ｂ）Ｎ４に示すように正のワン
ショットパルスを発生する。
【００３１】このワンショットパルスによりラッチ回路
３２の出力は反転し、テスト信号ＴＥは“０”レベル
（能動レベル）となりテストモードに入る。テストモー
ドを解除するには一旦電源を切って再び立ち上げればよ
い。
【００３２】外部にテスト専用の端子を設ける事はピン
数の制約上不可能な場合もあり、またユーザー側で誤っ
た使用法をするおそれもあるため、本実施例のように、
内部にテスト信号発生回路３を備えたほうが有利なこと
が多い。
【００３３】
【発明の効果】以上説明したように本発明は、セクショ
ン選択回路を、テスト信号が非能動レベルのときは第２
のアドレス信号に従って複数のセクション選択信号のう
ちの１つを選択レベルとし、能動レベルのときは全ての
セクション選択信号を選択レベルにする回路とすること
により、ＢＴ時間をほぼセクション数分の１に短縮する
ことができ、生産性の向上をはかることができる効果が
ある。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示すブロック図であ
る。
【図２】図１に示された実施例のセクション選択回路の
具体例を示す回路図及び各部信号のタイミング図であ
る。
【図３】図１に示された実施例を含む本発明の効果を説
明するためのＢＴ時間対不良ビット累計数の特性図であ
る。
【図４】本発明の第２の実施例のテスト信号発生回路の
一例を示す回路図及び各部信号のタイミング図である。
【図５】従来の半導体記憶装置の一例を示すブロック図
である。
【符号の説明】
１，１ａ セクション選択回路 ２ 入出力制御回路 ３ テスト信号発生回路 ３１ パルス発生回路 ３２ ラッチ回路 ＣＡ１〜ＣＡ４ メモリセルアレイ ＤＢ１１，ＤＢ１２〜ＤＢｎ１，ＤＢｎ２ データバ
ス ＳＡ１〜ＳＡ４ センス増幅器 ＳＣ１〜ＳＣ４ セクション制御回路 ＸＳ１〜ＸＳ４ 列選択回路 ＹＳ１〜ＹＳ４ 行選択回路

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 それぞれ複数のメモリセルを配列し対応
    するセクション制御信号に従ってこれらメモリセルのう
    ちの選択状態のメモリセルへのデータの書込み、このメ
    モリセルからのデータの読出しを行う複数のメモリセル
    アレイと、第１のアドレス信号に従って前記各メモリセ
    ルアレイのメモリセルをそれぞれ対応して選択状態とす
    る複数のアドレス選択回路と、テスト信号が非能動レベ
    ルのとき第２のアドレス信号に従って前記各メモリセル
    アレイとそれぞれ対応するセクション選択信号のうち１
    つを選択レベルとし前記テスト信号が能動レベルのとき
    前記各セクション選択信号を全て選択レベルとするセク
    ション選択回路と、対応する前記セクション選択信号が
    選択レベルのとき対応する前記メモリセルアレイに対し
    書込み，読出しを行うための前記セクション制御信号を
    発生する複数のセクション制御回路とを有することを特
    徴とする半導体記憶装置。
  2. 【請求項２】 テスト信号を入力するための端子を設け
    た請求項１記載の半導体記憶装置。
  3. 【請求項３】 電源電圧が絶対最大定格電圧近傍に達す
    ると能動レベルとなるテスト信号を発生するテスト信号
    発生回路を設けた請求項１記載の半導体記憶装置。
JP4107169A 1992-04-27 1992-04-27 半導体記憶装置 Withdrawn JPH0684396A (ja)

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