JP3237127B2 - ダイナミックランダムアクセスメモリ装置 - Google Patents

ダイナミックランダムアクセスメモリ装置

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はダイナミックランダムア
クセスメモリ半導体装置（以下、ＤＲＡＭという）に関
し、特にその製造工程の最終段階に行われるスクリーニ
ングバーンインの効率化を図ったＤＲＡＭに関する。
【０００２】
【従来の技術】従来のＤＲＡＭはメモリセルの選択をワ
ード線を選択的に駆動する方式を採用しており、デコー
ダ回路がワード線を１本ないしは数本選択していた。選
択されたワード線は電源電位ＶCCまたは電源電位以上
（ＶCC＋α）（αは約２〜３Ｖ）の電位に駆動されてい
た。
【０００３】
【発明が解決しようとする課題】かかる従来のＤＲＡＭ
は、初期故障の可能性を有する製品を除去するためにス
クリーニングバーンインを実施している。しかしなが
ら、ＤＲＡＭのダイナミック動作の１サイクルでは１本
ないし数本のワード線しか駆動できないので、全てのワ
ード線を駆動するには長時間を要するという問題点があ
った。
【０００４】例えば、１０２４本のワード線を有するＤ
ＲＡＭでは、１サイクルに１本しかワード線が選択電位
にならないなら、１０２４サイクルのダイナミック動作
を行うことにより、全てのワード線を駆動することがで
き、これは初期故障を取り除く目的で行うスクリーニン
グバーンインとしてははなはだ非効率であった。
【０００５】特に、将来ＤＲＡＭのメモリ容量が増大
し、それにともないワード線の本数が増えるにしたが
い、そのスクリーニングバーンインは増々非効率となっ
ていく。
【０００６】
【課題を解決するための手段】 本願発明の要旨は、行
列状に配列された複数のメモリセルと、前記メモリセル
の各行がそれぞれ接続される複数のワード線と、外部か
ら供給されるアドレス信号をデコードしワード線を選択
的に駆動するアドレスデコーダとを有するダイナミック
ランダムアクセスメモリ装置において、第１の外部入力
ピンと前記各ワード線との間にそれぞれスイッチングト
ランジスタを接続し、これらのスイッチングトランジス
タを同時にオンさせて前記第１の外部入力ピンから電位
を供給することにより全ワード線を同時に選択できるよ
うにしたことである。
【０００７】
【発明の作用】 上記構成に係わるダイナミックランダ
ムアクセスメモリ装置は、スクリーニングバーンイン時
に、所定のデータビットをメモリセルに書き込んだ後
に、第１の外部入力ピンを使用して、全ワード線駆動回
路に全ワード線を選択レベルにしてメモリセルにストレ
スを同時に与えることができる。
【０００８】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は第１実施例の回路図である。図１に
おいて１はメモリセル、２はロウアドレスデコーダ、Ｗ
1〜ＷNはワード線を示している。本実施例が従来例と異
なる点は、各ワード線Ｗ1〜ＷNの遠端にスイッチングト
ランジスタＱ1〜ＱNを接続し、スイッチングトランジス
タＱ1〜ＱNのゲートには降圧回路４を経由して外部入力
ピンＡに接続されていることである。また、スイッチン
グトランジスタＱ1〜ＱNのドレインは直接外部入力ピン
Ａに接続されている。
【０００９】これらのスイッチングトランジスタＱ1〜
ＱNと降圧回路４とにより全ワード線駆動回路３を形成
している。
【００１０】本実施例においては、スクリーニングバー
ンインを行う際、まず全メモリセル１に“０”データを
書き込む。次に、外部入力ピンＡにクロック入力を複数
回印加し、次に全メモリセルに“１”データを書き込ん
だ後、ＮＣピンにクロック入力を複数回印加する。これ
を繰り返し行うことにより、全メモリセルに同時に
“０”または“１”のストレスを与えることができる。
【００１１】図２は本発明の第２実施例の回路図であ
る。第１実施例に加えてディジット線Ｄ1〜ＤNの遠端に
ディジット線電位固定回路７を接続している。
【００１２】本実施例においては、スクリーニングバー
ンインを行う際、外部入力ピンＡのクロック入力Ａに同
期して、他の外部入力ピンＢ，Ｃに図３に示すクロック
入力Ｂ，Ｃを供給する。最初のクロック入力Ａが印加さ
れると、全ワード線駆動回路３は全ワード線Ｗ1〜ＷNを
選択し、そのとき、クロックＢがディジット線電位固定
回路７に加えられ、外部入力ピンＢの供給されたトラン
ジスタに接続されたディジット線Ｄ1，Ｄ3，ＤN-1に
“０”レベルが供給される。２番目のクロック入力Ａの
印加時には、クロック入力Ｃが入力するので、残りのデ
ィジット線Ｄ2，Ｄ4，ＤNが“０”レベルとなる。
【００１３】本実施例においては第１実施例で行った全
メモリセルに“０”または“１”を書き込む工程なし
に、最初から外部入力ピンＡ，Ｂ，Ｃにクロック入力
Ａ，Ｂ，Ｃを供給して全メモリセルに対し物理的な高レ
ベルと低レベルのストレスを交互に印加することができ
る。
【００１４】なお、図２において５はＲＡＳクロック発
生回路を、６はセンスアンプを示している。
【００１５】
【発明の効果】以上説明したように本発明は、ＤＲＡＭ
のワード線に対し、通常のアドレスデコーダ回路以外に
全ワード線駆動回路を接続したのでスクリーニングバー
ンイン工程においてワード線に順次電圧をかけることな
く全ワード線に同時に電圧を印加することができる。し
たがって、例えば１０２４本のワード線を有し、１サイ
クルに１本のワード線が選択電位になる製品の場合、従
来のスクリーニングバーンインに比べ所要時間を１／１
０２４に短縮できるという効果を得られる。
【００１６】特に、将来メモリ容量が増加し、ワード線
の数が増加するとき、その効果はさらに顕著になる。
【図面の簡単な説明】
【図１】本発明の第１実施例を示す回路図である。
【図２】本発明の第２実施例を示す回路図である。
【図３】第２実施例に印加される入力クロックの波形図
である。
【符号の説明】
１ メモリセル ２ ロウデコーダ ３ 全ワード線駆動回路 ４ 降圧回路 ５ ＲＡＳ(オーハ゛ーライン)発生回路 Ｗ1〜ＷN ワード線 Ｑ1〜ＱN トランジスタ ６ センスアンプ回路 ７ ディジット線電位固定回路 Ｄ1〜ＤN ディジット線 Ａピン，Ｂピン，Ｃピン 外部入力端子

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】 行列状に配列された複数のメモリセル
    と、前記メモリセルの各行がそれぞれ接続される複数の
    ワード線と、外部から供給されるアドレス信号をデコー
    ドしワード線を選択的に駆動するアドレスデコーダとを
    有するダイナミックランダムアクセスメモリ装置におい
    て、第１の外部入力ピンと前記各ワード線との間にそれ
    ぞれスイッチングトランジスタを接続し、これらのスイ
    ッチングトランジスタを同時にオンさせて前記第１の外
    部入力ピンから電位を供給することにより全ワード線を
    同時に選択できるようにしたことを特徴とするダイナミ
    ックランダムアクセスメモリ装置。
  2. 【請求項２】 前記メモリセルの各列がそれぞれ接続さ
    れる複数のディジット線と、前記複数のディジット線が
    接続されるディジット線電位固定回路とを有し、外部入
    力ピンから前記ディジット線に固定電位を供給する請求
    項１記載のダイナミックランダムアクセスメモリ装置。
  3. 【請求項３】 上記ディジット線電位固定回路は第２、
    第３外部ピンに接続されており、互いにタイミングの異
    なる複数の外部クロックを第２、第３外部ピンにそれぞ
    れ供給して複数のディジット線に固定電位を選択的に供
    給できる請求項２記載のダイナミックランダムアクセス
    メモリ装置。
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