CN100421184C - 用于预烧测试的存储器装置以及方法 - Google Patents

Abstract

一种用于预烧测试的存储器装置以及方法。此存储器装置具有多个次阵列字符线漏电流限制单元以及多个单一字符线漏电流限制单元。此存储器装置以一预定字符线电流值限制流经每一字符线的电流。在预烧测试中，字符线驱动器的输出端处于高阻抗状态。位元线加压电压经由一正常读写路径加压在一列存储器之上。在预烧测试模式，偶数字符线以及奇数字符线分群且分别由字符线加压电压以交替切换的方式加在偶数字符线以及奇数字符线之上。

Description

用于预烧测试的存储器装置以及方法

【技术领域】

本发明是有关于一种存储器装置，且特别是有关于一种用于预烧测试的存储器装置以及一种于晶片阶段，在动态随机存取存储器(DRAM)中检测出瑕疵存储器的方法。

【背景技术】

一般而言，预烧测试系对一半导体存储器进行测试以防止可靠度问题。更精确地说，是在存储器已经组装(assembled)或封装(packaged)完成之后。被检测出来的元件若是有瑕疵的话，无法以激光修复或重新组装(re-assembled)。因此，大量生产会非常昂贵。预烧测试通常在高压以及高温之下进行，半导体存储元件在读或写的状态下操作，以检测出可能有问题的瑕疵，例如存储器元件的晶体管的栅极层、储存节点、p/n接面、电容的绝缘层、相邻字符线、相邻位元线、字符线以及位元线的瑕疵。但是开启的字符线系根据列位址依序决定，特别是对DRAM而言，且开启的字符线还要根据更新周期的数目。举例来说，一个特定的字符线以4M DRAM为例，在1024个周期中会选择一次；以16M DRAM为例，在2048或4096个周期中会选择一次；以64MDRAM为例，在4096或8192个周期中会选择一次。此外，当估计一个受电压加压的存储器的效率时，字符线的工作周期以及互补的预烧测试数据(1与0)是不可忽视的。如果预烧测试时间无法增加的话，加压的效率会很低，特别是对于新一代高密度的存储器元件而言。对于一个行位址而言，取用储存的数据或写入新数据也会遭受类似的困难。如果所有的字符线同时启动，且所有的存储器同步更新，预烧测试时间以及费用会大幅度降低，特别是对晶片阶段而言。

考虑上述的问题，一些传统的方式，包括电路以及方法，能在晶片阶段或封装阶段增加预烧测试效率。以下作简短的叙述。

在美国专利No.5265057中，所有的字符线同时启动，或分群启动，以对相邻的字符线加压。操作电压不作用在元件上，使得加压电压可以输入，或者将连接至增强电路的通过闸(pass gate)关闭，其中通过闸系连接于增强电路以及字符线驱动器之间。这样，加压电压可以由外部脚位输入。预烧测试数据经由位元线预充电元件输入，并加压在互补位元线之上。如此，预烧测试数据即写入存储器。

在美国专利No.5293340中，加压电压经由一预定外部测试脚位提供。经由一PMOS同时对字符线加压。两个额外的NMOS晶体管分别连接到位元线对(bit line pair)，并输入预烧数据。

在美国专利No.5381373中，当元件在预烧测试中，增强电路不启动并且字符线电压源与元件操作电压源短路。预烧测试数据亦从位元线预充电元件输入，除此之外，位元线预充电产生器与电容板电压产生器分开。

在美国专利No.5590079以及No.5790465中，两个NMOS元件经过连接将一字符线驱动器的NMOS拉到低(low)电位，且在正常模式或预烧测试模式中只有两个NMOS中的一个NMOS可以启动。在正常的操作中，一接地的NMOS开启以用于减低字符线噪声信号。其他NMOS在预烧测试模式中开启以提供字符线加压电压。

在美国专利No.5638331中，一测试电路用于将NMOS型的字符线驱动器设于高阻抗状态。在预烧测试模式设定的前，预烧背景数据写入存储器，然后操作电压经由PMOS加在字符线之上以对栅极氧化层加压。

在美国专利No.5926423中，电容板电压经由CMOS通过闸(pass gate)与一位元线预充电电压分开，其中CMOS通过闸系在电压产生器的输出端。位元线加压电压由外部电压或互补内部电压经由加压转换PMOS以及位元线预充电NMOS传送至位元线。

在美国专利No.6055199中，一位元线预充电电路连接到一外部测试脚位用以供给一位元线加压电压以及一位元线预充电元件以及一存储器。字符线分成偶数与奇数的位址，位元线加压电压经由位元线预充电元件供应至存储器。如此，一存储器测试型样(pattern)就产生了。

在美国专利No.6169694中，提出一完全晶片内晶片阶段预烧测试电路。其中包括三个主要的电路。一个高电压产生器单元产生一字符线加压电压用以检测栅极氧化层瑕疵。位元线预充电电压和电容板电压分别由位元线预充电电压产生单元和电容板电压产生单元提供。预烧测试数据由位元线预充电元件输入，电容板电压用于对存储器加压。

在上述的传统方式中，栅极氧化层加压电压来自一外部电源，经由一预定外部测试脚位或一内部高电压产生器输入。不论晶片设计者选用什么样的电压源，电压源可供应的最大电流永远存在。例如，在预烧测试中，一字符线瑕疵成功的烧出，或者有字符线内部相关的瑕疵。两者都造成在此位元线的漏电流路径。在极端的状况中，这些瑕疵造成字符线直接短路到地，使得漏电流太大以至于电压源无法供应。因为电压源无法支持漏电流，所以字符线加压电压大幅度降低。当加压电压降低时，跨越栅极氧化层的电场不足。因此，其他栅极氧化层相关的瑕疵就无法检测出来。

更进一步的说，在传统晶片阶段预烧测试方法中，预烧背景数据经由一位元线预充电源元件或一额外连接到位元线的元件写入，在这种方法中，电容板电压需要与位元线预充电电压分开。前者对电容器绝缘层加压，后者写入预烧测试数据。位元线和互补位元线通常有相同的电压位准，因此两者之间不存在电场。这个方法无法检测出相邻位元线间相关的瑕疵。另一个缺点是分开的电压位准对接地噪声信号有不同的反应，在正常的操作中，这会对位元线信号检测有不好的效果。

【发明内容】

因此本发明的目的就是在提供一种存储器装置以及一预烧测试电路，在预烧测试且严重瑕疵存在时能维持加压状况。

本发明的另一目的是在提供一种存储器装置、一预烧测试电路以及一方法，此方法能使字符线驱动电路处于高阻抗状态，使得字符线加压电压可以由一漏电流限制单元输入。

本发明的又一目的是在提供一种存储器装置以及一预烧测试电路，能够经由一正常数据读写路径写入预烧测试背景数据。

本发明的再一目的是在提供一种存储器装置、一预烧测试电路以及一方法，此方法能增加预烧测试效率以及减少预烧测试时间。

根据本发明的上述目的，提出一种用于预烧测试的存储器装置。此存储器装置包括一存储器阵列、多个字符线、多个位元线以及一漏电流限制单元。漏电流限制单元经由此多个字符线连接至此存储器阵列。

当预烧测试时，漏电流限制单元以一预定字符线电流值限制流经每一字符线的电流，且一字符线加压电压经由漏电流限制单元提供予存储器阵列中的每一行存储器，并以该字符线加压电压对每一行存储器进行加压。其中每一行存储器连接于一字符线。

漏电流限制单元更包括多个次阵列字符线漏电流限制单元以及多个单一字符线漏电流限制单元。其中每一次阵列字符线漏电流限制单元连接至一数目的字符线。次阵列字符线漏电流限制单元以一预定次阵列电流值限制流经此数目的字符线的总电流值。

预定次阵列电流值与预备字符线的数目有关。每一个单一字符线漏电流限制单元连接至一字符线，且以预定字符线电流值限制流经该字符线的电流。因为流经一字符线的电流受限制，所以电压源能供应足够的电压以加压所有的字符线。如此，此存储器装置在预烧测试且严重瑕疵存在时能维持加压状况。

根据本发明的目的，提出一种保持一字符线驱动器的输出端于高阻抗状态的方法。此方法用于一存储器的预烧测试。此字符线驱动器具有一交互连接的负载。

此方法包含下列步骤。首先，使每一个MOS晶体管处于高阻抗状态。接着，将一预定高电压加在此交互连接的负载之上。接着，经由一字符线提供一预定低电压予此字符线驱动器的输出端。此方法能将字符线驱动器置于高阻抗状态，使得使得字符线加压电压可以由一漏电流限制单元输入。

根据本发明的目的，提出一种切换电路，在一正常数据进入路径以及一预烧测试路径之间作切换。当正常模式时，一列存储器的读写动作系经由正常数据进入路径进行，其中此列存储器连接于一位元线。

当预烧测试模式时，经由预烧测试路径，一位元线加压电压输入此列存储器以进行预烧测试。因此，此切换电路能够经由一正常数据读写路径写入预烧测试背景数据。

根据本发明的目的，提出一种对存储器装置进行预烧测试的方法。此方法包括下列步骤。首先，将字符线驱动器的交互连接的负载加上一预定高电压。接着，以一预烧测试模式信号通知此存储器装置。

接着，将多个字符线加上一字符线加压电压。接着，将存储器阵列的储存电容器加上一电容板电压。接着，将多个位元线加上一位元线加压电压。此方法包括将感测放大器控制信号失能，以及将所有的次阵列字符线以及位元切换器开启。此方法能增加预烧测试效率以及减少预烧测试时间。

必须了解的是前述的一般描述以及接下来的实施方式皆为举例，用以对本发明的申请专利范围提供进一步的解释。

【附图说明】

为让本发明之上述和其他目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并配合所附图式，作详细说明如下：

图1A绘示本发明的一较佳实施例的方块图；

图1B绘示本发明的较佳实施例的细部结构方块图；

图1C绘示本发明的较佳实施例的一范例的电路图；

图2A绘示一字符线驱动器的一部分电路图；

图2B绘示增强电路、次阵列解码器、字符线驱动器、单一字符线漏电流限制单元以及次阵列字符线漏电流限制单元的范例电路图；

图3A绘示本发明的切换电路的方块图；

图3B绘示一解释预烧数据写入路径的电路图；以及

图4系预烧测试模式的操作时序波型图的范例。

【具体实施方式】

本发明以实作实施例方式详述，实施例中的范例以参照图式的方式描述。图式以及说明书中相同的标号代表相同或相类似的部分。

图1A绘示本发明的一较佳实施例的方块图。图1B绘示本发明的较佳实施例的细部结构方块图。请参照图1A和图1B，存储器装置102包括一存储器阵列112、多个字符线106、多个位元线110以及一漏电流限制单元108。

每一个字符线106连接于存储器阵列112中的一行。每一个位元线110连接于存储器阵列112中的一列。漏电流限制单元108经由多个字符线106连接于存储器阵列112。

存储器112例如一DRAM元件包(DRAM cell)。请参照图1A以及图1B，每一存储器112包括一撷取晶体管114以及一储存电容器116。撷取晶体管114的栅极118连接于一字符线。撷取晶体管114的漏极120连接于一位元线。撷取晶体管114的源极122连接于储存电容器116。

请参照图1B，举例来说，漏电流限制单元108包括多个单一字符线漏电流限制单元124以及多个次阵列字符线漏电流限制单元126。每一个单一字符线漏电流限制单元124连接于一字符线且以一预定字符线电流值限制流经此字符线的电流。

每一次阵列字符线漏电流限制单元126连接于一数目的字符线，并且以一预定次阵列电流值限制流经此数目的字符线的总电流值。次阵列字符线漏电流限制单元126经由单一字符线漏电流限制单元124连接至此数目的字符线。

图1C绘示本发明的较佳实施例的一范例的电路图。单一字符线漏电流限制单元124例如一MOS晶体管。图2B绘示增强电路(boost circuit)138、次阵列解码器262、字符线驱动器208、单一字符线漏电流限制单元124以及次阵列字符线漏电流限制单元126的范例电路图。举例而言，次阵列字符线漏电流限制单元126至少包括一电平转换器，每一电平转换器用以限制电流。

请参照图1C和图2B，在正常模式，预烧测试模式信号WBI 142处于低电位状态。脚位125和128在正常模式下可以用来监测。脚位125和128在预烧测试模式下可以用来强迫加电压。电压产生器130产生一预定高电压127(即VW)并提供给所有PMOS的n型井(n well)。在图2B中，PMOS晶体管204以及206的源极或漏极经由单一字符线漏电流限制单元124连接至字符线106。

电压产生器电路132产生电压VEQ136供应电容板电压(cell platevoltage)以及位元线预充电电压(bit line precharge voltage)。增强信号(boost signal)134是一个外部RAS命令相关信号。当一RAS命令发出时，增强信号134变成高电位以致能增强电路138。依据列位址，增强电路138将电荷灌注至字符线。依据列位址的决定，次阵列字符线驱动器140为启动状态。

在正常模式，依据WBI 142的决定，单一字符线漏电流限制单元124以及次阵列字符线漏电流限制单元126均为失能，因此节点WBG 144、ODD 146以及EVEN 148均维持在低电位状态。位元切换器150、152或154、156由行位址决定。在一个写入的周期当中，输入数据由脚位151以及153输入。同时，切换器S1158以及S3160开启。输入数据接着输入至IO线(IO0 162，IO0N164)。接着，放大器172将输入数据传送至数据线(DLΦ166，DLΦN168)。输入数据经由位元切换器150以及152写入一感测放大器170。最后，存储器112经由感测放大器170充电或放电。

在预烧测试中，预烧测试模式信号，WBI 142，设定至高电位状态。当WBI 142为高电位状态时，所有的输入缓冲器180、181、182、183、184以及185为失能；增强电路138致能以协助字符线驱动器208维持在高阻抗状态；所有的次阵列字符线驱动器140为开启状态；所有的位元切换器为开启状态；以及利用关闭感测放大器控制信号的方式，使所有的感测放大器为关闭状态。

预定高电压127(VW)由脚位125输入。此时，预定高电压127(VW)以高于电压产生器130原始设计的电压值强迫输入。为防止电压产生器130与预定高电压127(VW)之间电压竞争(contention)，电压产生器130自动失能。脚位107、109以及111用于建立字符线预烧测试型态，此型态为对字符线进行同步或交替预烧测试。这表示若信号ODD 146以及EVEN 148皆为高电位状态，则开启信号WBG 144使之处于高电位状态。如此，字符线106同时加压。另一个例子是信号ODD 146以及EVEN 148在高电位状态与低电位状态之间交替切换，如此，字符线106则分群交替加压。

位元线加压电压由脚位115输入。切换器117以及119开启使得位元线加压电压经由正常读写路径至数据线(DLΦ166，DLΦN168 and DL1 121，DL1N123)。因为所有的位元切换器以及所有的感测放大器分别为开启以及关闭状态，位元线加压电压容易写入存储器112。在预烧测试模式，依据WBI 142，电压产生器电路132失能。因此，由脚位128强迫加上电容板电压VEQ 136以对储存电容器116(如图1B所示)的绝缘层(insulator film)加压，以输入数据。

图2A绘示一字符线驱动器的一部分电路图。请参照图2A和图2B，字符线驱动器208具有一交互连接的负载210。此交互连接的负载210具有一第一PMOS晶体管212以及一第二PMOS晶体管214。

第一PMOS晶体管212的源极216连接于第二PMOS晶体管214的源极218。第一PMOS晶体管212的栅极220连接于第二PMOS晶体管214的漏极222。第二PMOS晶体管214的栅极224连接于第一PMOS晶体管212的漏极226。字符线驱动器208的输出端228位于第一PMOS晶体管212的的漏极226。字符线230连接于存储器112以及字符线驱动器208的输出端228。

图2B绘示增强电路138、次阵列解码器262、字符线驱动器208、单一字符线漏电流限制单元124以及次阵列字符线漏电流限制单元126的范例电路图。在正常模式，PRECH 232处于高电位状态；LKSPN 234处于高电位状态；以及BOOST 134处于低电位状态。在发出一RAS命令之前，MOS晶体管236用于对节点VH 240作预充电，且预充电至VCC 238的电位高度。当一RAS命令已经发出，PRECH 232处于低电位状态；LKSPN 234处于低电位状态；以及BOOST 134处于高电位状态。储存于电容器C 242的电荷灌注至节点VH 240，在一个长的RAS周期动作中，PMOS晶体管244用于维持一个启动的字符线的漏电流。

在正常模式中，一或多个次阵列字符线驱动器140被选择，因此信号SUB_ARRAY 246变成高电压状态且节点VHΦ248的电压水准由VCC 238变成VH 240。一组列位址决定信号ROW_1 251处于高电位状态，ROW_2N 250处于低电位状态，以及ROW_3N 252处于低电位状态，使得一个字符线处于开启状态。增强电荷(boot charge)经由MOS晶体管254及PMOS晶体管212传送至撷取晶体管114的栅极，开启存储器112以供读写动作。因为WBI 142处于低电位状态，次阵列字符线漏电流限制单元126的输出端，包括三个电平转换器203，205以及207，皆处于低电位状态，意即WBG 144、ODD 146以及EVEN 148皆处于低电位状态，在单一字符线漏电流限制单元124中的NMOS皆处于关闭状态。

在预烧测试模式中，请参考图2A，以下的例子叙述一种保持字符线驱动器208的输出端228于高阻抗状态的方法。首先，除了第一PMOS晶体管212与第二PMOS晶体管214之外，使每一个MOS晶体管(264以及266)处于高阻抗状态。其中MOS晶体管264以及266位于字符线驱动器208的内且连接于字符线驱动器208的输出端228。

接着，将预定高电压127(VW)加在第一PMOS晶体管212的源极216上，使得第一PMOS晶体管212以及第二PMOS晶体管214的源极皆维持在预定高电压127(VW)。接着，经由字符线230提供一预定低电压予字符线驱动器208的输出端228。

图2B提供了一种保持字符线驱动器208的输出端228于高阻抗状态方法的细节电路图。请参照图2B，在预烧测试模式中，WBI 142处于高电位状态；增强电路138处于致能状态；PRECH 232处于低电位状态；LKSPN 234处于低电位状态；BOOST 134处于高电位状态；所有的次阵列字符线驱动器140皆被选取；所有的次阵列解码器262皆处于启动状态；因为PMOS晶体管244以及MOS晶体管254皆为开启状态，节点VHΦ248的电压等同于预定高电压127(VW)。WBI 142将ROW_1 251设于低电压状态，ROW_2N 250设于低电压状态以及ROW_3N 252设于低电压状态，意即MOS晶体管263、MOS晶体管264以及MOS晶体管266皆处于关闭状态。

在预烧测试状态模式早期的时候，脚位107以及109皆处于低电位状态。脚位111先设定于高电位状态，因此WBG 144处于高电位状态，ODD 146以及EVEN 148处于低电位状态(即预定低电压)，因此字符线驱动器208的PMOS晶体管214开启且PMOS晶体管212的栅极220提高至预定高电压127(VW)以关闭PMOS晶体管212。因此，字符线驱动器208的MOS晶体管264、266以及PMOS晶体管212皆为关闭状态，其中MOS晶体管264、266以及PMOS晶体管212皆连接到字符线230。因此，字符线驱动器208处于高阻抗状态。

在预烧测试模式中，测试脚位109和107在高电位状态和低电位状态之间交替切换，因此电平转换器205以及207的输出端等同于VW 127或VSS，其中VSS即为预烧测试模式中的最低电压。此叙述依照测试时间型样(testtiming pattern)而定。举例而言，脚位111以及107处于高电位状态，脚位109处于低电位状态。接着，WBG 144以及EVEN 148处于VW 127的位准，ODD146处于低电位状态。因此，偶数字符线WL0 230…WL_(2n)211提升至VW-Vthn，此即为字符线加压电压。Vthn是单一字符线漏电流限制单元124中MOS晶体管的定限电压(threshold voltage)。即使在此测试状态下，PMOS晶体管214会关闭，或有一点漏电流路径(leakage)在PMOS晶体管212的栅极220中存在。PMOS晶体管212的栅极220并不会维持在VW 127的位准以维持PMOS晶体管212的关闭状态，此时字符线加压电压依然维持在VW-Vthn或VW 127。

单一字符线漏电流限制单元124中的MOS晶体管当作一限流装置使用，此限流装置将通过一单一字符线的最大电流或单一瑕疵(defected)字符线的最大支持漏电流(sustain leakage current)作限制。其中最大支持漏电流即为预定字符线电流值。字符线加压电压(即VW-Vthn)系经由漏电流限制单元108(如图1A所示)加电压在存储器阵列112中的每一行，其中存储器阵列112中的每一行系连接于一字符线。电平转换器203、205以及207当作另外一个限流装置，此限流装置限制流经次阵列103(如图1B所示)的最大字符线加压电流。其中最大字符线加压电流即为预定次阵列电流值。次阵列字符线漏电流限制单元126中的预定次阵列电流值依据备用字符线的数目而定。

预定次阵列电流值介于一第一电流值以及一电流和值之间。此第一电流值为备用字符线能提供的最大电流值，此电流和值为此第一电流值和一第二电流值之和。此第二电流值为一额外的备用字符线能提供的最大电流值。

举例而言，在一个次阵列中有两个备用字符线可以用来替换瑕疵字符线。若预定字符线电流值设定为300uA，则电平转换器205的PMOS晶体管204或电平转换器207的PMOS晶体管206的最大电流则设在600uA~900uA之间。在这个例子中，第一电流值(600uA)即为这些备用字符线能提供的最大电流值。第二电流值(300uA)即为一个额外的备用字符线能提供的最大电流值。电流和值(900uA)即为第一电流值(600uA)和第二电流值(300uA)之和。因此，预定次阵列电流值介于第一电流值(600uA)以及电流和值(900uA)之间。一个具有超过900uA的漏电流(leakage)的晶片(die)必须要放弃，因为没有足够的备用字符线可以使用。

更进一步地说，字符线加压电压必须维持在一个足够高的位准以加压其它的晶片(die)，特别是在晶片阶段平行测试时(wafer level parallel test)。事实上，若一个电压产生器130供应太多电流给少数瑕疵字符线，则没有足够的电流可供应其它的字符线，造成无效的预烧(ineffective burn-in)。在极端的状况中，漏电流超过了电压源所能提供的电流，因此字符线加压电压下降太多。

如图1A所示，流进存储器装置102的总电流限制于一预定总电流。此预定总电流少于一电压源能提供的最大电流。其中此电压源提供字符线加压电压予存储器装置102。

在图2B中，MOS晶体管280、282以及284分别当作电平转换器203、205以及207的负载，用以减缓电平转换器203、205以及207的传送以及降低预烧测试模式中的峰值(peak value)电流至最小值。

图3A绘示本发明的切换电路的方块图。请参照图3A，切换电路300用于在一正常数据进入路径304以及一预烧测试路径306之间作切换。切换电路300用于在预烧测试中测试存储器阵列112中的一列。切换电路300包括一数据进入单元308以及一切换器302。数据进入单元308用于经由一位元线309传送输入数据予存储器阵列112中的此列存储器，其中位元线309系连接于该列存储器112。切换器302连接于数据进入单元308，切换器302用于在正常数据进入路径304以及预烧测试路径306之间作切换。切换器302传送输入数据，其中此输入数据系由正常数据进入路径304或预烧测试路径306择一输入数据进入单元308。

在正常模式，此列存储器的读写动作系经由正常数据进入路径304，其中此列存储器连接于位元线309。在预烧测试模式时，一位元线加压电压即为输入数据，且经由预烧测试路径306，此位元线加压电压输入此列存储器以进行预烧测试。

图3B绘示一解释预烧数据写入路径的电路图，此预烧数据写入路径系经过预烧测试路径306以及正常读写路径311进入一存储器112。在预烧测试模式，所有的位元切换器为开启。BSΦ310以及VCCSA 312皆等同于VCC。感测放大器控制信号设为关闭状态。SP1 314以及SP2 316皆处于高电位状态。SN1 318以及SN2 320皆处于低电位状态。PMOS晶体管322、324以及NMOS晶体管326、328皆处于关闭状态。EQD 330处于低电位状态。位元线预充电装置332为关闭状态。MOS晶体管334、336以及338为关闭状态。预烧背景数据当作输入数据由脚位115经由预烧测试路径306以及放大器172进入DLΦ166以及互补的DLΦN168。

举例来说，DLΦ166等于VCC；DLΦN168等于VSS；BLΦ340等于VCC-Vthn；BLΦN 342等于VSS；Vthn是位元切换器150以及152的定限电压(threshold voltage)。对一个被加压的字符线而言，依据存储器112是连接到位元线346或是互补位元线348而定，存储器112以VCC-Vthn或VSS的电压写入。电容板电压(VEQ 136)由脚位128强迫输入，因此，储存电容器350的绝缘层受到VEQ 136以及VCC-Vthn之间的电压加压或是VEQ 136以及VSS之间的电压加压。

图4系预烧测试模式的操作时序波型图的范例。此操作时序波型图是对存储器102进行预烧测试的方法(如图1A所示)。请参照图4、图1B、第1C图、第2B图以及图3B，此方法包括下列步骤：首先，将一预定高电压127(VW)加在字符线驱动器208的第一PMOS晶体管212的源极216之上。接着，以一预烧测试模式信号WBI 142通知存储器装置102。接着，利用WBG 144、ODD 146以及EVEN 148将多个字符线106加上一字符线加压电压。接着，将存储器阵列112的储存电容器加116上一电容板电压(VEQ 136)。接着，经由脚位115将多个位元线加上一位元线加压电压。

当多个位元线110(如图1B所示)加上一位元线加压电压时，此电容板电压(VEQ 136)在一高电位状态以及一低电位状态之间交替切换，使得存储器112上的跨压以及参考存储器344上的跨压以不同的电压值完全加压，其中存储器112连接于一位元线346(如图3B所示)，参考存储器344(即相临的存储器)连接于一互补的位元线348。

在交替切换的电容板电压(VEQ 136)之上升缘407以及下降缘408处保持数据进入设置时间(set up time)(Tds 402)以及数据进入保持时间(holdtime)(Tdh 404)。如图4所示，以ODD 146和EVEN 148对奇数字符线以及偶数字符线分群，并将字符线加压电压以交替切换方式加在偶数字符线以及奇数字符线之上。

在图2B中，偶数字符线以WL_(2n)211表示，奇数字符线以WL_(2n-1)215表示。字符线传送延迟时间(word line transition delay)(Td 406)置于交替切换的字符线加压电压之间，其中字符线加压电压以交替切换方式加在偶数字符线211以及奇数字符线215之上。

定义时间参数Td 406、Tds 402以及Tdh404以防止电压竞争(contention)以及减少操作的电流突波(peak current)。以VCC 410或VCCSA 412决定存储器102(如图1A所示)的操作电压以及储存在储存电容器116的电压(如图1B所示)。

存储器112的跨压等同于VCC-Vthn或VSS。举例来说，如图1C所示，WBI 142、脚位111、109、107以及115的高电位等同于VCC，且用于执行预烧测试。如图1B所示，VW 127的高电位决定存储器112的撷取晶体管114的栅极118，此栅极118以VW-Vthn的电压加压。测试脚位128(即电容板电压VEQ 136)的高电位以及低电位状态决定储存电容器116的绝缘层的电场，如图1B所示。预烧测试模式信号，WBI 142，在VW 127上升2Tds之后致能。在预烧测试模式的早期，ODD 146以及EVEN 148必须持在低电位状态以保持字符线驱动器208处于高阻抗状态。除此的外，VEQ 136尚未强迫加压，以保持对电压产生器电路132没有电压竞争(contention)。

在图4的例子里，最低的频率是测试脚位115。VEQ 136的频率是双倍，EVEN 148以及ODD 146是四倍。EVEN 148和ODD 146交替切换以对撷取晶体管114的栅极118以及相邻的字符线加压。依据存储器112连接到位元线346或互补位元线348而定，写入存储器112的电压可以是1或0，如图3B所示。因此，电容板电压(VEQ 136)需要转换到另一个位准并且交替开启奇数以及偶数字符线，以使所有的存储器112以不同的电压完全加压。

虽然本发明已以一较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围应根据的权利要求书的范围所界定为准。

Claims (11)

1. 一种用于预烧测试的存储器装置，至少包含：

一存储器阵列；

多个字符线，其中每个字符线连接至该存储器阵列中的一行；以及

一漏电流限制单元，经由该多个字符线连接至该存储器阵列；

其中当预烧测试时，该漏电流限制单元以一预定字符线电流值限制流经每一字符线的电流，且一字符线加压电压经由该漏电流限制单元提供予该存储器阵列中的每一行存储器，并以该字符线加压电压对该每一行存储器进行加压，其中该每一行存储器连接于一字符线。

2. 根据权利要求1所述的存储器装置，其特征在于，包含多个位元线，其中每一个位元线连接至该存储器阵列中的一列，每一存储器至少包含一撷取晶体管以及一储存电容，该撷取晶体管的栅极连接至一字符线，该撷取晶体管的漏极连接至一个位元线，该撷取晶体管的源极连接至该储存电容。

3. 根据权利要求1所述的存储器装置，其特征在于，该漏电流限制单元更包含：

多个单一字符线漏电流限制单元，其中每一个单一字符线漏电流限制单元连接至一字符线，且以该预定字符线电流值限制流经该字符线的电流。

4. 根据权利要求3所述的存储器装置，其特征在于，该单一字符线漏电流限制单元包括一金属氧化物半导体晶体管。

5. 根据权利要求1所述的存储器装置，其特征在于，该漏电流限制单元进一步包含：

多个次阵列字符线漏电流限制单元，其中每一次阵列字符线漏电流限制单元连接至一数目的字符线，并且以一预定次阵列电流值限制流经该数目的字符线的总电流值。

6. 根据权利要求5所述的存储器装置，其特征在于，该次阵列字符线漏电流限制单元包含至少一电平转换器，每一电平转换器用以限制电流。

7. 根据权利要求5所述的存储器装置，其特征在于，该漏电流限制单元更包含多个单一字符线漏电流限制单元，该多个次阵列字符线漏电流限制单元经由该多个单一字符线漏电流限制单元连接于该多个字符线，每一个单一字符线漏电流限制单元连接于一字符线且以该预定字符线电流值限制该流经该字符线的电流。

8. 根据权利要求7所述的存储器装置，其特征在于，该预定次阵列电流值范围介于一第一电流值与一电流和值之间，该第一电流值为备用字符线能提供的最大电流值，该电流和值为该第一电流值和一第二电流值之和，该第二电流值为一额外的备用字符线能提供的最大电流值。

9. 根据权利要求1所述的存储器装置，其特征在于，流进该存储器装置的总电流限制于一预定总电流，该预定总电流少于一电压源能提供的最大电流，其中该电压源提供该字符线加压电压予该存储器装置。

10. 一种保持一字符线驱动器的输出端于高阻抗状态的方法，该方法用于一存储器的一预烧测试，其中该字符线驱动器具有一交互连接的负载，该交互连接的负载具有一第一PMOS晶体管以及一第二PMOS晶体管，该第一PMOS晶体管的源极连接于该第二PMOS晶体管的源极，该第一PMOS晶体管的栅极连接于该第二PMOS晶体管的漏极，该第二PMOS晶体管的栅极连接于该第一PMOS晶体管的漏极，该字符线驱动器的输出端位于该第一PMOS晶体管的漏极，该方法至少包含：

将该存储器与该字符线驱动器的输出端经由一字符线连接；

除了该第一PMOS晶体管与该第二PMOS晶体管之外，使每一个MOS晶体管处于高阻抗状态，其中该每一个MOS晶体管位于该字符线驱动器之内且连接于该字符线驱动器的输出端；

将该第一PMOS晶体管的源极加上一预定高电压，使得该第一PMOS晶体管与该第二PMOS晶体管的源极皆处于该预定高电压；以及

经由一字符线提供一预定低电压予该字符线驱动器的输出端。

11. 根据权利要求10所述的方法，其特征在于，该存储器至少包含一撷取晶体管以及一储存电容器，该撷取晶体管的栅极连接于一字符线，该撷取晶体管的漏极连接于一位元线，该撷取晶体管的源极连接于该储存电容器。

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