JPH09231770A - メモリセルへの書込を終了させる回路及び方法 - Google Patents

Abstract

(57)【要約】 【課題】 書込を開始した後の選択した時間において書
込を終了させる回路及び方法を提供する。 【解決手段】 書込の開始を検知する書込開始検知回路
が書込シミュレーション回路へ結合されている。書込シ
ミュレーション回路は、好適には、メモリセルへのデー
タの書込が必要とされる時間の量を模倣するためのメモ
リセル複製物を有している。メモリセル複製物内に格納
されているデータの状態は、書込検知回路が書込の開始
を検知すると変化される。メモリセル複製物は、好適に
は、アレイのメモリセルと同一の構成、設計及びプロセ
スを使用して構成されており、アレイ内のメモリセルへ
のデータの必要とされる時間を正確にシミュレートす
る。メモリセル複製物の書込が完了すると、書込終了信
号が発生されて書込信号を終了させる。書込終了信号は
アレイのリセット回路に対するリセット信号でもあり、
読取又は書込の次のサイクルの準備を行なう。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリセルへの書
込を制御する方法及び装置に関するものであって、更に
詳細には、書込が開始した後の選択した時間において書
込を終了させる方法及び装置に関するものである。

【０００２】

【従来の技術】コンピュータプロセサは益々一層複雑な
もので且つ多数のタスクを同時的に実行することが可能
なものとなっている。同時に、コンピュータプロセサは
より速い速度で動作し且つより多くの量のデータを入力
及び出力することが可能である。同時に、コンピュータ
プロセサ及びその他の装置の電圧レベルが減少されてい
る。例えば、今日の多くのコンピュータプロセサは、非
常に速い速度で動作しながら、データの入力及び出力の
ために完全な３２ビットバスを使用している。電圧条件
も５Ｖから例えば３．３Ｖ等のより低い電圧へ減少され
ている。従って、非常に速い速度で且つより低い電圧レ
ベルで動作しながら、３２ビットのデータを同時的に転
送することの可能なメモリ装置に対する必要性が存在し
ている。動作の高速性は、メモリ装置からのデータの読
取のためだけではなく、マイクロプロセサの制御下にお
いてメモリ装置へのデータの書込のためにも必要とされ
る。例えば３．３Ｖ及びそれ以下の低供給電圧におい
て、メモリセルへ正しくデータを書込むことは、例えば
５Ｖ等のより高い供給電圧においてよりもより影響を受
け易い。更に、より低い電圧においてのメモリセルへの
書込は、より高い電圧においての書込よりも一層長い時
間を必要とする場合があり且つ同一のメモリセルからの
データの読取よりも一層時間がかかる場合がある。

【０００３】より低い電圧においては、トランジスタの
基板効果がトランジスタ自身の動作に関してより大きな
影響力を有している。更に、スレッシュホールド電圧は
より低い供給電圧で動作する場合に全供給電圧のより高
い百分率のものとなる。これら及び多くのその他の要因
のために、より低い供給電圧を使用してデータを格納す
るために使用可能な電圧はより高い供給電圧で動作する
場合に使用可能なものよりも一層低いものである。

【０００４】より低い電圧で動作する場合の別の問題と
しては、トランジスタがターンオンされている間にトラ
ンジスタを介してデータが通過することの可能な速度が
低下されるということである。何故ならば、ゲート電圧
及びデータ電圧の両方がより高い電圧において使用可能
なものよりも低下されるからである。

【０００５】１つのメモリ装置から別のメモリ装置への
僅かな変化であっても一見同一のメモリセル内へデータ
を書込むために必要とされる時間に影響を与える場合が
ある。例えば、例え同一の製造プロセスを使用しても、
ビット線抵抗は１つのロットから別のロットへ異なる場
合がある。更に、埋込コンタクトか又はビア（ｖｉａ）
のいずれかに拘らず、接触抵抗は１つのロットから別の
ロットへ僅かに変化する場合がある。例えばバードビー
ク等の活性区域の周辺部における変動、スレッシュホー
ルド電圧及び基板効果は、更に、メモリセルへデータを
書込むために必要とされる時間を変化させる場合があ
る。より低い電圧においては、これらのパラメータのう
ちのいずれか１つにおける非常に僅かな変化であっても
データをメモリセルへ正しく書込むことの可能な速度に
影響を与えることとなる。

【０００６】従来技術によれば、メモリセルへの書込を
実行するために許容される時間は与えられた製品デザイ
ンに対する製品仕様にしたがって確立されていた。デー
タが適切に製造されたメモリセルへ書込まれることを確
保するために充分な時間が与えられていた。該仕様によ
って確立されている時間内にデータをメモリセルへ正し
く書込むことができない場合には、メモリチップ全体が
欠陥性のものであるとされ販売することは不可能であ
る。長い書込時間において製品仕様を確立することによ
って、欠陥性チップの数は減少させる。然しながら、こ
のことはメモリ装置の速度を低下させることとなる。益
々高速のコンピュータプロセスが入手可能となると、メ
モリへアクセスすることの可能な速度が市場でのメモリ
を成功させるための重要なパラメータである。従って、
チップを廃棄することが必要でないような製品仕様を充
足するメモリを供給すると共にデータを可及的速やかに
書込むことの可能なメモリを提供することが望まれてい
る。

【０００７】

【発明が解決しようとする課題】本発明は、上述した如
き従来技術の欠点を解消し、書込を開始した後の選択時
間において書込を終了させる方法及び回路を提供するこ
とを目的とする。

【０００８】

【課題を解決するための手段】本発明の原理によれば、
メモリセルへの書込の開始を検知する書込検知回路が設
けられている。書込時間期間回路が書込検知回路へ結合
されており且つ書込の開始において信号を受取る。書込
開始信号を受取った後選択した時間において、書込時間
期間回路は、アレイ内のメモリセルに対して書込を完了
するための充分な時間が経過したことを表わす信号を出
力する。

【０００９】書込終了信号発生回路が書込時間期間回路
へ接続しており且つ書込を完了するのに充分な時間が経
過したことを表わす信号を受取る。書込完了信号を受取
ると、書込終了信号が発生される。書込終了信号はリセ
ット信号としても作用する。書込終了及びリセット信号
は、メモリセルをアドレスし且つアクセスすることに関
連する多数の回路によって受取られ、従って該信号の発
生直後に書込が終了される。更に、該回路がリセットさ
れ、従って、それらは、該リセット信号を受取った直後
に爾後の書込又は読取コマンドを受取る状態にある。

【００１０】本発明の一実施例によれば、書込時間期間
回路は、メモリセルがデータ状態を変化させるのに必要
な時間の量をシミュレートする書込シミュレーション回
路である。該シミュレーションは、書込シミュレーショ
ン回路内にメモリセル複製物を有することによって得ら
れる。該メモリセル複製物はアレイ内のメモリセルと同
様な構成及び寸法のトランジスタを有している。アレイ
のメモリセルへデータを書込むのと同一の時間量がメモ
リセル複製物へデータを書込むために必要とされる。

【００１１】書込検知回路が、書込が開始していること
を表わすと、書込シミュレーション回路は、メモリセル
複製物内に格納されているデータをして状態を変化させ
る。メモリセル複製物内のデータの状態が状態をスイッ
チングさせると、書込シミュレーション回路は書込終了
信号をスイッチング論理へ出力させる。スイッチング論
理は、信号をリセット論理へ入力させ、該リセット論理
は書込終了及びリセット信号を発生する。

【００１２】本発明の一実施例によれば、書込検知回路
がメモリセルへ書込まれるデータの状態における変化を
検知する。書込シミュレーション回路をイネーブルさせ
てメモリセルへの書込に必要なシミュレーションを開始
させるのはデータ自身の状態変化である。メモリセル複
製物をしてそこに格納されているデータの状態を変化さ
せるのは、メモリセルへ書込まれるデータの変化であ
る。メモリセル複製物はメモリセルへの書込が完了する
のとほぼ同時にその状態変化を完了する。何故ならば、
これら２つのメモリセルの構成は同一であり且つそれら
は同一のダイ上に同一のプロセスを使用して形成される
からである。メモリセル複製物の状態変化の完了は、書
込の終了を強制させるために信頼性を持って使用され、
従って書込に関連した回路をディスエーブルさせ且つそ
の他の回路をイネーブルさせてマイクロプロセサからの
次の命令に依存して爾後の読取又は書込を実行する。別
の実施例においては、書込検知回路が、例えばアドレス
バス上の最小桁ビットにおける遷移又はメモリセルに対
して書込が開始する場合に正確に同期されるその他の回
路遷移等のその他の特徴を検知する。メモリセル複製物
は、このような信号を受取り、且つ、その構成はアレイ
内のメモリセルと同様なものであるので、それは書込が
いつ終了されるかを正確に反映する。

【００１３】本発明は、効果的に、いつデータ書込を終
了させることが可能であるかの正確なタイミングをとる
ことを可能とし、従ってメモリセルへの書込の完了は、
従来技術において従来可能であったよりも一層迅速に発
生する。

【００１４】

【発明の実施の形態】図１は、メモリアレイ５２を有す
るメモリ装置５０を示している。メモリアレイ５２は複
数個のメモリアレイブロック５４へ分割されている。該
メモリアレイは設計に基づいて所望数のメモリアレイブ
ロックへ分割されている。例えば、８個のブロック、９
個のブロック又は１６個のブロックがむしろ一般的なア
レイブロックの数である。一実施例においては、図１に
示したように、３２個のメモリアレイブロック５４が形
成される。これら３２個のブロックは４つの象限へグル
ープ化されており、各象限は８個のブロックを有してい
る。メモリ装置５０上には４つの象限が存在している。
各メモリアレイブロック５４と関連して夫々のブロック
入力／出力回路５６及びワード線駆動回路５８が設けら
れている。一実施例においては、２個のメモリブロック
に対するワード線駆動回路５８が２つの隣接するメモリ
ブロック５４の間の単一領域内に位置されている。一
方、それは、装置５０の中央又は周辺領域内に位置させ
ることが可能である。例えば行デコーダ及びアドレスデ
コーダ、入力／出力バッファ及びセンスアンプ等のアレ
イ内のセルへアクセスするためのその他の回路がブロッ
クＩ／Ｏ回路５６、中央領域６０及び６２及び必要に応
じて装置５０上のその他の位置に位置されている。複数
個のボンディングパッド５４がデータ入力／出力ピン、
電圧供給線、アドレス線及びメモリ装置５０に対して必
要とされるその他の電気的接続部へ接続するためにチッ
プの周辺領域内に設けられている。

【００１５】図２及び３はメモリ装置５０上に見出され
るような種々の回路に対するブロック図を示している。
メモリアレイ５４の各ブロックはその個別的なブロック
に対してデータを供給し且つ受取るための回路が設けら
れている。一実施例においては、図２及び３の回路が各
ブロック５４に対して設けられており、従って単一の装
置５０上において３２個のこのような回路が設けられて
いる。一方、２つのブロック５０の間で共用することの
可能な回路の場合には、当業者にとって明らかなよう
に、単に１６個のこのような回路が必要であるに過ぎな
い。一実施例においては、メモリ装置５０は同時に３２
ビットのデータを受取り且つ同時に３２ビットのデータ
を出力することが可能である。従って、３２ビットのデ
ータを同時的に入力／出力することが必要とされる全て
の回路、例えば３２入力／出力バッファ等が設けられて
いる。これら３２ビットは３２個のブロックのおのおの
において１個のメモリセルへ同時的にアクセスすること
によって与えることが可能であり、一方、１つの象限内
の１つのブロック内の８個のメモリセルへアクセスし且
つ象限内において４個のブロックへ同時的にアクセスす
ることによって与えることが可能である。従って、図２
及び３に示した回路は、メモリアレイ５４の各個別的な
ブロックに対して設けられており且つ１ビットバス、８
ビットバス、４ビットバス等を有することが可能であ
る。

【００１６】図２に示したように、データ信号線２７が
データを受取り且つそのデータを入力バッファ６８へ供
給する。データ入力バッファ６８はデータ−補元ＤＣを
信号線７０上に出力し且つデータ−真ＤＴを信号線７２
上へ供給する。該入力バッファは図６Ａを参照して更に
詳細に後述する。

【００１７】書込ドライバ７５はデータを受取り且つ信
号線書込ビット−補元ＷＢＣ７４及び書込ビット−真Ｗ
ＢＴ７６上にデータを出力する。データ入力バッファも
書込んだデータを線９７を介して出力バッファ９８へ出
力する。

【００１８】信号線ＷＢＣ７４及びＷＢＴ７６は列選択
回路７８への入力である。列選択回路７８は、メモリア
レイへの書込のために、ビット線−補元ＢＬＣ８０及び
ビット線−真ＢＬＴ８２上へデータを出力する。ＢＬＣ
線８０及びＢＬＴ線８２は図３に示したようにメモリア
レイブロック５４へ接続している。ＷＢＣ及びＷＢＴ信
号線７４及び７６は、更に、リセット制御回路８４へ接
続しており、リセット制御回路８４は信号線リセット
（ＲＥＳＥＴ）８６及び反転リセット（ＲＥＳＥＴ−
Ｂ）８８を出力する。リセット制御回路８４は図５、８
Ａ及び８Ｂを参照して更に詳細に説明するように、付加
的な入力信号を受取る。

【００１９】書込ドライバ回路７５は、図６Ｂを参照し
てより詳細に説明するように付加的な入力信号を受取
る。列選択回路７８も、図７を参照してより詳細に説明
するように、メモリアレイブロック５４からのデータの
読取及びそれへのデータの書込を制御するための付加的
な入力信号を受取る。

【００２０】読取ビット−補元ＲＢＣ及び読取ビット−
真ＲＢＴ９２信号線は、列選択回路７８から延在してお
り、本回路が読取モードにある場合に、読取ビットデー
タを担持する。ＲＢＣ９０及びＲＢＴ９２はセンスアン
プ回路９４への入力を与え、回路９４は、更に、図６Ｃ
を参照してより詳細に説明するように付加的な信号を受
取る。センスアンプ回路９４からグローバルバスドライ
バ回路９５へＲＢＣ９１及びＲＢＴ９３が延在してい
る。グローバル駆動バス信号線ＧＤＢ９６がグローバル
バスドライバ９５へ接続すると共にデータ線２７上へデ
ータ出力を与えるために出力バッファ９８へ接続してい
る。読取／書込制御回路１２５は多数の入力信号を受取
り且つ付加的な信号を出力して図６Ｃを参照してより詳
細に説明するようにメモリアレイブロック５４からのデ
ータの読取及びそれへのデータの書込を制御する。

【００２１】図３はメモリアレイブロック５４と関連す
る付加的な回路のブロック図である。特に、アドレスデ
コーダ１０２がアドレス情報を受取り且つアドレス情報
をワード線及びブロック選択ラッチ回路１０４へ出力す
る。入力バッファ１０６と、偶数／奇数行アドレスドラ
イバ１０８と、ワード線選択回路１１０とを含む付加的
な回路はアドレスデコード回路の一部を構成している。
ワード線選択回路はローカルワード線ドライバ回路１１
２へ信号を供給し、ローカルワード線ドライバ回路１１
２は図３に示したようにメモリアレイブロック５４の個
々のワード線を駆動するための信号を出力する。理解さ
れるように、列アドレスに対する適宜のアドレスデコー
ダ回路も設けられており、従って個々のメモリセルへア
クセスすることが可能である。メモリ装置５０のテスト
を可能とするためにテストモ−ド論理１１４も設けられ
ている。図３のブロック図に対する任意の許容可能な回
路を当該技術分野において公知の如く使用することが可
能であり、これらの回路の構造及び動作は本発明の一部
を構成するものではない。

【００２２】図４は本発明の一実施例に基づいてデータ
を格納するためのメモリアレイブロック５４内のメモリ
セルの回路図である。この実施例においては、メモリセ
ルは４トランジスタスタティックメモリセルであって、
且つ装置５０はＳＲＡＭである。ＳＲＡＭメモリセルは
２個の交差結合したトランジスタ２０２及び２０４と２
個のアクセストランジスタ２０６及び２０８を有してい
る。ビット線ＢＬ２１０が一方のアクセストランジスタ
へ接続しており且つビット線−補元ＢＬＣ２１２が他方
のアクセストランジスタへ接続している。交差結合され
ているトランジスタ２０２及び２０４の夫々のドレイン
はポリシリコン抵抗２１４及び２１６を介して電源電圧
へ接続している。このタイプのメモリセルは当該技術分
野において公知であり且つこのようなメモリセルを形成
するための任意の現在の技術及びプロセスを使用するこ
とが可能である。別の実施例においては、本発明に基づ
くメモリセルはＤＲＡＭメモリセルであって、その場合
には単一のアクセストランジスタと、データ格納ノード
用のコンデンサとを有している。更に別の実施例におい
ては、該メモリ格納装置が例えばＥＥＰＲＯＭ、フラッ
シュＥＥＰＲＯＭ等の非揮発性メモリである。

【００２３】データはノード２１８及び２２０に格納さ
れ、ノード２１８は真データであり且つノード２２０は
補元データである。即ち、真データと補元データとは相
補的な関係にある。書込期間中に、ビット線２１０及び
２１２はメモリセルに対して常に反対のデータ状態を書
込まねばならず、即ち一方のビット線は真データを及び
他方のビット線は補元データを夫々の真及び補元格納ノ
ードへ書込まねばならない。

【００２４】図５は図２に示したようなリセット制御回
路８４のより詳細なブロック図である。リセット制御回
路８４は本明細書において更に詳細に説明するようにメ
モリセルへの書込の終了の信号を与えるためにリセット
（ＲＥＳＥＴ）信号８６及び反転リセット（ＲＥＳＥＴ
Ｂ）信号８８を出力する。

【００２５】リセット制御回路８４はリセット信号ＲＥ
ＳＥＴ８６及び反転リセット信号ＲＥＳＥＴ Ｂ８８を
発生するためにアレイ内の他の回路から信号を受取る。
一実施例においては、図８Ａ及び８Ｂに示したように、
リセット制御回路８４は２つのメモリアレイブロック５
４に対する回路を含んでおり、従って２つの隣接するメ
モリブロック５４のリセット動作を制御することが可能
である。別の実施例においては、図５に示したように、
各メモリブロックに対して１個のリセット制御回路８４
が設けられている。更に別の実施例においては、各８個
のメモリブロックに対して１個のリセット制御回路が設
けられており、従ってメモリ装置５０の１象限が１個の
ブロックによって制御される。更に、チップ全体を１個
のリセットブロックによって制御することが可能であ
り、従ってチップ全体に対する書込サイクルの終了は本
発明によれば単一の回路によって制御される。好適実施
例においては、テスト制御回路は各メモリアレイブロッ
ク５４に対して設けられているか、又は、各一対のメモ
リアレイブロックに対して設けられており、従って、各
メモリブロックは、その特定のブロック内のメモリセル
への書込の終了に対して個別的に制御される。リセット
回路８４は強制リセット論理１１６、書込検知回路１１
８及び書込シミュレーション論理１２０を有している。
書込シミュレーション回路１２０の出力端はスイッチン
グ論理１２４へ接続しており、スイッチング論理１２４
は時間制御回路１２６へ接続している。時間制御回路１
２６はリセット論理１２８へ接続しており、リセット論
理１２８は究極的にリセット信号８６及び反転リセット
信号８８を出力する。

【００２６】図６Ａは図２からのデータ入力バッファ６
８の詳細な概略図を示している。図示した如く、データ
入力バッファ６８は線２７を介してデータを受取り且つ
入力回路２３４と、遅延回路２３６と、ラッチ回路２３
８と、テスト論理回路２４０と、第一ドライバ２４２
と、第二ドライバ２４４とを有している。図示した如
く、入力回路２３４はデータ信号を受取り且つそれを遅
延回路２３６を介してラッチ回路２３８へ供給する。該
メモリ回路は出力端子２４６を有しており、それはドラ
イバ２４２及び２４４の両方の入力端子へデータを供給
する。ラッチ回路２３８はテスト回路２４０へデータを
供給する第二出力端子２４８を有している。通常動作モ
ード期間中においては、ラッチ回路２３８はドライバ２
４２の入力端へ及び通常動作モード期間中は閉成されて
いるスイッチ２５０を介してドライバ２４４の入力端へ
データを供給する。ドライバ２４４のトランジスタ２５
２及び２５４の両方は開成しており、従ってメモリ回路
からのデータはスイッチ２５０を介して直接的にドライ
バ２４４へ供給される。図示した如く、通常動作モード
期間中に、ドライバ２４２は偶数個、この場合には２個
のインバータを有しており、一方ドライバ２４４は奇数
個、この場合には１個のインバータを有している。従っ
て、通常動作期間中に、信号ＤＴ及びＤＣは互いに相補
的なものでなければならない。

【００２７】データ入力バッファ６８は、更に、図２に
示したように、バス線９７を介して読取グローバルデー
タバス９６上へ書込データを配置させるために書込グロ
ーバルバスドライバ６００を有している。従って、デー
タ入力バッファは、各書込サイクル期間中に、出力バッ
ファ９８へ書込データを直接的に通過させるための書込
通過（パススルー）回路として機能する。

【００２８】図６Ａに示したように、データは従来公知
なタイプのスタンダードなＴＴＬ入力バッファを介して
端子２７に入力される。ＴＴＬバッファ２７の出力はデ
ータ−補元である。次いで、データ−補元の形態のデー
タはノード５９６へ転送され、且つインバータ５９８を
介して、通過されてノード６０４へ供給される。該デー
タはＮＡＮＤゲート６０６へ入力され且つ同時的に伝達
ゲート６０８へ供給される。クロックｋＳＩＤＥが低状
態へ移行すると、伝達ゲート６０８がイネーブルされて
ノード６０４上のデータをインバータ６１２及び６１４
をもったマスターラッチの入力端６１０へ供給する。マ
スターラッチの出力端子６１６は伝達ゲート６１８へ延
在している。伝達ゲート６２０はインバータ６１４の出
力端からインバータ６１２の入力端へのフィードバック
経路を与えている。伝達ゲート６１８の出力端はインバ
ータ６２４と、インバータ６２６と、伝達ゲート６２８
とを持ったスレーブラッチの入力端６２２へ接続してい
る。該スレーブラッチの出力２４６は第一出力ドライバ
２４２及び第二出力ドライバ２４４へ供給される。ノー
ド６３０上において第一ドライバ２４２からのデータ−
補元はＮＡＮＤゲート６３２及びＮＯＲゲート６３４へ
入力される。ＮＡＮＤゲート６３２の出力端は第一トラ
ンジスタ６３６を駆動し且つＮＯＲゲート６３４の出力
は第二トランジスタ６３８を駆動する。これら２つのト
ランジスタ６３６及び６３８は書込グローバルバスドラ
イバ６００を構成しており、それは各書込サイクル期間
中に、書込データ転送バス９７を介して書込データをグ
ローバルデータバス９６上に配置させる。

【００２９】一実施例においては、線２９及び３１は接
続されておらず、従って遅延段３３及び３５が使用され
る。一方、線２９及び３１が接続され且つ遅延段３３及
び３５がバイパスされる。

【００３０】一実施例においては、データ−補元のみが
端子３４を介してグローバルデータバス９６上に供給さ
れる。別の実施例においては、真データ及び補元データ
の両方が供給され、端子３０及び３２がバス線９７へ結
合されているトライステートドライバを介してＧＤＢ９
６へ接続される。

【００３１】線６０２上の反転書込信号ＷＲＴＢがＮＯ
Ｒゲート６４０へ入力され、該ゲート６４０の出力端は
ＮＡＮＤゲート６３２の他方の入力として接続されてい
る。ＷＲＴＢ線６０２はＮＯＲゲート６３４の他方の入
力端へ直接接続されている。次に書込サイクル期間中の
図６Ａの動作について説明する。書込サイクル期間中、
データが選択された速度で入力端子２７へ供給される。
書込期間中に、信号ＳＰＯＲは低状態であり且つ線６０
２上の信号ＷＲＴＢも書込サイクル期間中の時間全体に
わたり低状態である。ＮＯＲゲート６４０への両方の入
力が低状態であるので、ＮＯＲゲート６４０の出力端は
高状態であり且つＮＡＮＤゲート６３２の一方の入力は
高状態である。又、ＷＲＴＢが低状態である場合には、
ＮＯＲゲート６３４の一方の入力は低状態である。

【００３２】データが入力端子２７へ供給されると、短
い遅延の後に、補元データ信号がノード５９６へ供給さ
れ且つデータがノード６０４へ供給される。線３１及び
２９が結合されている場合には、補元データ信号はより
迅速にノード５９６に表われる。クロックｋＳＩＤＥが
低状態へ移行すると、該データはノード６０４からノー
ド６１０へ転送され且つデータはその後にノード６１６
へ供給される。クロックｋＳＩＤＥは、データがノード
６１６において安定化することを可能とするのに充分な
時間低状態に留まり、尚通常非常に迅速に安定化が行な
われる。これはクロックｋＳＩＤＥの第一フェーズであ
る。クロックｋＳＩＤＥのサイクルの第二フェーズにお
いて、該クロックは高状態へ遷移し、そのことは伝達ゲ
ート６０８をディスエーブルさせ且つ伝達ゲート６１８
及び６２０をイネーブルさせる。同時に、クロックｋＳ
ＩＤＥＢが低状態へ移行して伝達ゲート６０８をディス
エーブルさせ且つ伝達ゲート６１８及び６２０をイネー
ブルさせる。伝達ゲート６２０がイネーブルされると、
ラッチ６１４からのフィードバックループが完成され、
従ってノード６１０の状態は一定に保持される。ノード
６１６におけるデータはノード６２２へ転送され且つ非
常に短い時間の後、データとしてノード２４６に表われ
る。

【００３３】次いで、該データはノード６３０へ供給さ
れ、ノード６３０はＮＡＮＤゲート６３２の一方の入力
である。ＮＡＮＤゲート６３２の他方の入力は高状態で
あり、従って他方の入力のデータの状態がＮＡＮＤゲー
ト６３２の出力の状態を制御する。即ち、提供されたデ
ータが高状態である場合には、ＮＡＮＤゲートの出力は
低状態であり、そのことはトランジスタ６３６をターン
オンさせて端子３４を高状態へ駆動させ、グローバルデ
ータバス上に高状態を与える。逆に、ノード６３０が低
状態であると、ＮＡＮＤゲート６３２へ０を供給し、そ
の出力は１となりトランジスタ６３６をターンオフさせ
る。同時に、その０がＮＯＲゲート６３４へ印加され、
他方の入力は既に０であるからゲート６３４はその出力
において１を供給しトランジスタ６３８をターンオンさ
せる。トランジスタ６３８をターンオンさせると、端子
３４においてグローバルデータバス上に０が与えられ
る。従って、補元データの状態、即ちそれが高又は低の
状態が第一ドライバ回路２４２からデータの書込期間中
にグローバルデータバス上へ転送される。グローバルデ
ータバスへ書込まれた全てのデータは実際にはデータ−
補元であり、従ってそれは反転グローバルデータバスと
してみることが可能である。当該技術分野において公知
の如く、データ又はその補元はインバータを使用するこ
とによって他方から容易に得ることが可能である。

【００３４】書込が行なわれていない場合には、線６０
２上においてＷＲＴＢが高状態とされる。ＮＯＲゲート
６４０の一方の入力端が高状態であると、その出力は、
入力の他方の状態に拘らずに低状態に保持され、従って
ＮＡＮＤゲート６３２の出力は常に高状態に保持されて
永久的にトランジスタ６３４をターンオフさせる。同時
に、ＮＯＲゲート６３４の一方の入力は高状態に保持さ
れて、その出力が常に低であってトランジスタ６３８を
ターンオフすることを確保する。従って、書込グローバ
ルバスドライバ６００はディスエーブルされる。どの出
力も端子３４へ供給されることはなく且つそれは、入力
を与えんとする何等かの信号に対し高インピーダンス状
態を与える。従って、書込が行なわれていない場合に
は、線９７は出力データ又は入力データのいずれかに対
してディスエーブルされる。

【００３５】書込ドライババス６００は、グローバルデ
ータバスドライバ９５と同一の構造及び動作特性を有し
ている。書込グローバルデータバスドライバ６００のト
ランジスタはグローバルデータバスを駆動するのに充分
な大きさに構成されている。典型的に、それらは本明細
書においてより詳細に説明したグローバルバスドライバ
９５のトランジスタ３３２及び３３４の寸法の約半分で
ある。これらのトランジスタは書込が実行されている間
に書込データで出力バッファ９８を駆動するのに充分な
大きさに構成されている。

【００３６】要するに、データを書込むためにアドレス
バス上にアドレスが供給されると、データ入力バッファ
から、列選択を介して書込ドライバ及びメモリアレイ内
へ、本明細書で説明したような経路に沿ってデータがそ
のアドレスへ書込まれる。同時的にデータ入力バッファ
は非常に迅速に且つ効率的に書込データをデータ入力バ
ッファからグローバル書込ドライバ６００を介してグロ
ーバルデータバス９６上へ供給する。書込データがメモ
リアレイ内に書込まれるのと同時的に書込データを読取
グローバルデータバス９６上に配置させる非常に簡単で
且つ高速及び効率的な回路が提供される。次いで、メモ
リアレイ内に格納された書込データは出力バッファの第
一段へ入力され、従って次の読取サイクル上で、メモリ
アレイへ前に書込まれたデータが第一読取サイクル上で
出力バッファ９８の出力として供給される。

【００３７】出力バッファ９８に関連して説明したよう
に、データはパイプライン化された態様でデータ線２７
上へ出力される。即ち、読取期間中に、第一アドレスが
データの読取のためにメモリアレイへ供給されると、デ
ータがアレイから出力バッファ９８内の第一パイプライ
ン段へ伝搬する。最も最近に書込まれたデータが出力バ
ッファ９８の第一パイプライン段内に格納されており、
従って、第一読取サイクル期間中に、最も最近に書込ま
れたものが出力バッファ９８の第二パイプライン段へ転
送され且つ線９９上を出力として供給される。次の読取
サイクル上で、第一読取サイクルで提供されたアドレス
に格納されているデータが出力バッファ９８の次のパイ
プライン段へ移動され且つ出力として供給され且つ第二
読取サイクルで供給されたアドレスに格納されているデ
ータが出力バッファ９８の第一パイプライン段に配置さ
れる。第三読取サイクル期間中に、第二読取サイクルで
供給されたアドレスに格納されているデータが出力さ
れ、以下同様であり、パイプライン出力バッファの一般
的な概念は当該技術分野において公知である。

【００３８】図６Ｂは図２の書込ドライバ７８の一実施
例の概略図である。書込ドライバ７５の一実施例の概略
図である。書込ドライバ７５（３８）は図示したように
入力端子４０，４２，４８，４５へ結合されている入力
端子を持った入力段２５６を有している。入力段２５６
は２つの出力端子２５８及び２６０を有している。該入
力段は、更に、第一電源端子を介して電源ＶＣＣへ結合
されており且つ第二電源端子を介して接地へ結合されて
いる。出力段２６２は一対の入力端子２６４及び２６６
を有しており、それらは入力段２５６の出力端子２５８
及び２６０へそれぞれ結合されている。出力段２６２は
書込ドライバ３８の端子４６及び４４へ夫々結合されて
いる書込パワー及び書込−補元パワー端子を有してい
る。出力段２６２は更に、回路３８の出力端子７４及び
７６へ結合している出力端子を有している。テストモー
ド段２６８は入力端子５０へ結合した入力端子を有する
と共に本実施例においては入力端子２６４及び２６６で
ある出力段２６２のイネーブル端子へ夫々結合されてい
る一対の出力端子を有している。

【００３９】書込サイクル期間中、信号ＢＳＢＴ＿は非
アクティブ高であり且つＢＬＫＷ＿はアクティブ低であ
る。尚、本明細書において、英文字記号の後にアンダー
ライン記号を付したものはその英文字記号の反転した信
号であることを表わしている。従って、入力段及び出力
段２５６及び２６２の両方がイネーブルされ、出力回路
２６２は適切な信号で線７４及び７６を駆動し適切なデ
ータ値を選択したメモリセルへ書込む。例えば、信号Ｄ
Ｃが論理低であり且つ信号ＤＴが論理高であって論理１
のデータ値を表わす場合には、出力回路２６２が信号Ｗ
ＢＣに対して論理低を発生し且つ信号ＷＢＴに対して論
理高を発生する。読取サイクル期間中、信号ＢＬＫＷ＿
は非アクティブ高であり、そのことは出力段２６２をし
て、信号ＤＣ及びＤＴの状態に拘らずに、端子５２及び
５４をＷＤＰＣ及びＷＤＰＴ線へ夫々結合させることに
よって、信号ＷＢＣ及びＷＢＴの両方を論理高レベルへ
駆動する。

【００４０】書込ドライバ７５に対して特定の概略図を
示してあるが、ドライバ７５は同一の機能を達成するた
めにその他の特定の回路構成を有することが可能であ
り、即ち、単一セルテストモード期間中に、書込ドライ
バ回路７５が非選択状態にあるメモリブロック５４と関
連している場合にＷＤＰＣ及びＷＤＰＴ線を夫々のＷＢ
Ｃ及びＷＢＴ線７４及び７６から離脱させるためにその
他の特定の回路構成を有することが可能である。

【００４１】図６Ｃは図２の列選択回路７８の一実施例
の概略図である。一対のＢＬＴ８２及びＢＬＣ線８０に
対して１組の回路が示されており、残りのＹ−１対のＢ
ＬＴ及びＢＬＣ線に対しても同様の回路が設けられてい
ることを理解すべきである。図示したように、回路７８
は一対の能動負荷トランジスタ２６８及び２７０を有し
ており、それらは、活性化されると、関連するＢＬＴ及
びＢＬＣ線８２及び８０を電源端子２７２を介して電源
電圧ＶＣＣへ結合させる。平衡トランジスタ２７４がＢ
ＬＴ及びＢＬＣ線８２及び８０の間に結合されている。
一対の読取パスゲート、この場合はトランジスタ１３８
及び１３４が、ＢＬＴ及びＢＬＣ線８２及び８０とＲＢ
Ｔ及びＲＢＣ線９０及び９２との間に夫々結合されてい
る。一対の書込パスゲート１４２及び１４４が、夫々、
端子６８及び６６を介してＢＬＴ及びＢＬＣ線８２及び
８０をＷＢＴ及びＷＢＣ線７６及び７４へ結合させる。
ＮＡＮＤゲート１３６及びインバータ１４０を含む列選
択回路２８４は、端子１３２及び対応する対のＢＬＴ及
びＢＬＣ線と関連する列選択バスからの列線を介して信
号ＩＳＯを受取る。例えば、本発明の一側面において
は、Ｙ＝１５である。従って、ＷＢＴ及びＷＢＣ線７６
及び７４へ結合させることの可能な１６ＢＬＴ／ＢＬＣ
線対が設けられている。従って、図６Ｃに示した回路
は、各ＢＬＴ／ＢＬＣ対に対して１個の回路毎に１６回
複製される。これら１６個の複製された回路の各々は列
選択バスを形成する１６本の線のうちの異なる１つへ結
合される。従って、特定のメモリセルが読取られるか又
は書込が行なわれる場合には、対応するＢＬＴ／ＢＬＣ
線対と関連する回路はその列選択線をして活性信号を担
持させ、ＢＬＴ及びＢＬＣ線を以下に更に説明するよう
に適宜の読取又は書込線へ結合させる。

【００４２】列選択回路７８は、メモリアレイブロック
５４へデータを書込み且つそれからデータを読取る両方
のために使用される。従って、回路７４はＩＳＯ及び列
選択信号１３０及び１３２の制御下においてビット線Ｂ
ＬＴ８２及びＢＬＣ８０上へデータを供給するための入
力信号ＷＢＴ７６及びＷＢＣ７４を有している。理解さ
れるように、データがアレイへ書込まれる場合には、デ
ータ−真が信号線ＷＢＴ７６上へ供給され且つデータ−
補元が信号線ＷＢＣ７４上へ供給される。データがデー
タバス線上に存在している間、信号ＢＬＣＣ及びＥＱが
高状態に保持され、一方信号ＣＯＬ１３０及びＩＳＯ１
３２が高状態に保持される。ＮＡＮＤゲート１３６の出
力は低状態であって読取制御トランジスタ１３８及び１
３４をターンオンさせ且つインバータ１４０の出力が高
状態であって書込アクセストランジスタ１４２及び１４
４をターンオンさせる。従って、データはＷＢＴ７６か
らＢＬＴ８２へ且つＷＢＣ７４からＢＬＣ８０へパス即
ち通過され、従ってデータは各個別的なメモリセル内に
格納されるために列線上に存在する。

【００４３】動作について説明すると、読取又は書込サ
イクル期間中に、ＢＬＬ＿信号はアクティブ低へ移行し
てＢＬＴ及びＢＬＣ線を約ＶＣＣへプルアップする。読
取又は書込のいずれかのサイクルの前に、ＢＬＥＱ＿信
号がアクティブ低へ移行して関連するＢＬＴ及びＢＬＣ
線を平衡化させる。次いで、ＢＬＥＱ＿信号が、ＢＬＬ
＿信号がアクティブ低へ移行する前に、非アクティブ高
へ移行する。又、読取又は書込サイクル期間中に、ＩＳ
Ｏ信号及び列選択信号の両方がアクティブ高へ移行して
活性化し、従って読取パスゲート２７６及び２７８及び
書込パスゲート１４２及び１４４の両方を閉成する。こ
のような回路構成はＲＢＴ及びＲＢＣ線８５及び８７へ
結合しているセンスアンプ９４（図２）に対する別個の
パスゲートに対する必要性を取除いている。書込サイク
ル期間中、ＩＳＯ信号は全書込サイクル期間中アクティ
ブ高に溜まる。ＩＳＯ信号は読取サイクルの初期期間に
対してのみアクティブ高に留まり、次いで非アクティブ
低へ移行してパスゲート１３８，１３４，１４２，１４
４をディスエーブル即ちそれら全てを開成させる。この
ことは、ＢＬＴ及びＢＬＣ線（且つパスゲート２８０及
び２８２を介してセンスアンプへ結合されているＷＢＴ
及びＷＢＣ線５８及び５６）と関連する寄生容量がセン
スアンプの入力を形成するので、より迅速に定常状態値
に到達することが可能であるようにメモリセル内に格納
されているデータ値の充分なものを検知した後に、ＢＬ
Ｔ及びＢＬＣ線からセンスアンプ９４を離脱させる。

【００４４】上述した如く、従来技術における１つの問
題は、単一のＩＳＯ信号及び信号列選択バスがメモリ装
置内の全てのメモリブロックへ結合されていたというこ
とである。従って、例え非選択状態のメモリブロックに
おいても、ＩＳＯ及び列選択信号がアクティブ即ち活性
レベルへ移行し、従ってＮＡＮＤゲート１３６、インバ
ータ１４０及びパスゲート１３４，１３８，１４２，１
４４をスイッチングさせる場合がある。他の回路がＷＢ
Ｔ及びＷＢＣ線７６及び７４及びＲＢＴ及びＲＢＣ線８
５及び８７を外部回路から切断し、従ってアドレスされ
ていないメモリセルから読取が行なわれたりそこに書込
が行なわれたりすることがない場合であっても、前述し
たコンポーネントのスイッチングによって電源から著し
い動的電流が引出されることとなる。メモリ装置上に存
在するメモリブロックの数が比較的大きなものであるこ
とを考慮すると、この動的電流の引出しはメモリ装置に
よって使用されるパワー即ち電力における顕著な要因と
なっていた。

【００４５】図２を参照すると、本発明の一側面におい
ては、ブロック読取−書込制御回路１２５が各メモリブ
ロックに対して別個のＩＳＯ信号を発生する。従って、
全ての非選択状態にあるメモリブロックに対しては、読
取サイクル及び書込サイクルの両方の期間中にＩＳＯ信
号は非アクティブ低に留まり、非選択状態にあるブロッ
ク内の列選択回路７８が電源から動的電流を引出すこと
を防止する。本実施例においては、図１のメモリ装置５
０は３２個のメモリブロック１４を有しており、その場
合に４個のメモリブロックが各読取又は書込サイクル期
間中に選択され、読取又は書込サイクル期間中に、３２
個のメモリブロック１４の代わりに単に４個のメモリブ
ロック１４が動的電流を引出すに過ぎない。従って、本
発明のこの側面においては、読取及び書込サイクル期間
中に電源から引出される動的電流は従来のメモリ装置に
よって引出される動的電流の８分の１に過ぎない。この
ような動的電流における顕著な減少は例えばメモリ装置
１０をバッテリ駆動型とするような低パワー適用におい
てメモリ装置１０を使用することを可能としている。

【００４６】図２の列選択回路７８に対して特定の回路
が示されているが、同一の利点を得るためにその他の同
様の回路を使用することも可能であることを理解すべき
である。例えば、ＰチャンネルトランジスタはＮチャン
ネルトランジスタとすることが可能であり、且つＮチャ
ンネルトランジスタはＰチャンネルトランジスタとする
ことが可能である。更に、ＮＡＮＤゲート１３６以外の
ゲートを使用して列選択回路２８４を形成することも可
能である。

【００４７】図６Ｄは図２の読取回路９４及びグローバ
ルデータバスドライバ９５の概略図を示している。読取
回路９４はセンスアンプ２９０を有しており、センスア
ンプ２９０は、線９２上のＲＢＴ信号へ結合される第一
入力端子２９２と、線９０の上のＲＢＣ信号へ結合され
る第二入力端子２９４を有している。該センスアンプ
は、更に、電圧ＶＣＣへ結合されている第一電源端子２
９６と第二電源端子２９８とを有している。この場合に
はＮチャンネルトランジスタを有しているイネーブル回
路３００は、入力端子６７を介してＳＡＥＮ信号へ結合
される制御端子を有すると共に、センスアンプ２９０の
電源端子２９８と接地との間に結合されている一対のス
イッチ端子を有している。平衡回路３０２は端子６９を
介して信号ＳＡＥＱ＿へ結合される平衡端子３０４を有
している。平衡回路３０２は、更に、電源端子３０６を
介して電圧ＶＣＣへ結合される。平衡回路３０２は第一
平衡スイッチ３０８を有しており、該スイッチ３０８
は、ＳＡＥＱ＿信号へ結合される制御端子を有すると共
にＲＢＣ線９０とＲＢＴ線９２との間に結合されている
スイッチ可能経路を有している。第二平衡スイッチ３１
０はＳＡＥＱ＿へ結合される制御端子を有すると共に、
ＶＣＣとセンスアンプ２９０の第二電源端子２９８との
間に結合されているスイッチ可能経路を有している。第
三平衡スイッチ３１２は、ＳＡＥＱ＿信号へ結合される
制御端子を有すると共に、ＶＣＣとＲＢＴ線９２との間
に結合されているスイッチ可能経路を有している。第四
平衡スイッチ３１４は、ＳＡＥＱ＿信号へ結合される制
御端子を有すると共に、ＶＣＣとＲＢＣ線９０との間に
結合されているスイッチ可能経路を有している。

【００４８】動作について説明すると、読取サイクルも
書込サイクルもメモリ装置５０によって実行されていな
い場合の時間期間中、ＳＡＥＱ＿信号はアクティブ低で
あって、平衡回路３０２をしてＲＢＣ線９０及びＲＢＴ
線９２をセンスアンプの入力端へ共通接続させ且つこれ
らの線の両方を電源電圧、この場合にはＶＣＣへ結合さ
せることによってセンスアンプを平衡化させる。読取サ
イクルの開始時に、ＳＡＥＱ＿信号が非アクティブ高へ
移行してセンスアンプ２９０をディスエーブルさせ、且
つＳＲＥＮ信号がアクティブ高へ移行して電源端子２９
８を接地へ結合させることによりセンスアンプ２９０を
イネーブルさせる。次いで、該センスアンプはＲＢＣ線
９０及びＲＢＴ線９２上に与えられた初期信号を増幅し
てこれらの線の上に完全な信号データ値を与える。例え
ば、読取られるメモリセル内に格納されているデータの
値に依存して、線ＲＢＴ及びＲＢＣのうちの一方が論理
低レベル、即ち０Ｖにあり、且つＲＢＴ及びＲＢＣ線の
他方が論理１、即ちＶＣＣにある。増幅されたデータ値
はＲＢＣ及びＲＢＴ線９０及び９２を介してグローバル
データバスドライバ１０６へ供給される。

【００４９】書込サイクル期間中、既知の読取回路がし
ばしばセンスアンプ２９０がディスエーブルされている
場合であっても電圧ＶＣＣを供給する電源から供給電流
を引出すことがある。例えば、図６Ｃを再度参照する
と、書込サイクル期間中に、パスゲート２７６及び２７
８が閉成されて、その際にＲＳＣ及びＲＢＴ線９０及び
９２をＢＬＴ及びＢＬＣ線へ結合させる。従って、線９
０及び９２のうちの一方が論理高レベル、即ちＶＣＣへ
結合され、一方線９０及び９２の他方が、夫々、トラン
ジスタ１４２及び１４４を介して接地へ結合される。然
しながら、パスゲート２７６及び２７８はＰチャンネル
であるので、接地へ結合されている線９０及び９２は実
際には接地よりも１個のトランジスタスレッシュホール
ド高い電圧にあり、即ち、本発明の一実施例においては
約１．５Ｖにある。

【００５０】図６Ｄを参照すると、公知の読取回路にお
いては、スイッチ３１０はその制御端子を信号ＳＡＥＮ
へ結合させる。このような形態で且つＶＣＣが線９０及
び９２の一方へ結合されており且つ約１．５Ｖが線９０
及び９２の他方へ結合されている場合には、センスアン
プ２９０はスイッチ３１０を介し且つゲートをＶＣＣを
担持する線９０及び９２へ結合させているＮチャンネル
交差結合トランジスタの一方を介して供給電流を引出す
場合がある。更に、公知の読取回路においては、ＳＡＥ
Ｑ＿信号は通常書込サイクル期間中にアクティブ低であ
って、センスアンプ２９０を平衡化状態に維持する。

【００５１】続けて図６Ｄを参照すると、読取回路９
４、より詳細にはセンスアンプ２９０が、該センスアン
プと関連しているブロックが選択されている書込サイク
ル期間中に、電源から引出す電流は実質的に０であり、
従ってＶＣＣを線９０及び９２の一方へ与え且つ約１．
５Ｖのスレッシュホールド電圧を線９０及び９２の他方
へ与える。この利点は、最初にＳＡＥＱ＿信号を読取及
び書込サイクル期間中の両方にアクティブ高へ駆動する
ことによって達成される。本発明の一側面においては、
ＳＡＥＱ＿信号は、読取回路９４と関連しているブロッ
クが非選択状態である場合にアクティブ低レベルへ駆動
されるに過ぎない。第二に、スイッチ３１０はその制御
端子へ、ＳＡＥＮ信号の代わりにＳＡＥＱ＿信号を供給
する。従って、ＳＡＥＱ＿信号がアクティブ高状態であ
り且つＳＡＥＮ信号がアクティブ低状態である書込サイ
クル期間中に、センスアンプのパワー（電力）端子２９
８はＶＣＣ及び接地の両方からカバーされていない。従
って、センスアンプ２９０の交差結合されたＮチャンネ
ルトランジスタのいずれもが電源電圧ＶＣＣとスレッシ
ュホールド電圧を担持する線９０又は９２との間に電流
が流れることを許容するものではない。このような読取
回路８８は、更に、書込サイクル期間中にメモリ装置１
０によって引出される電流を減少させ、従ってメモリ装
置１０を低パワー適用例に適したものとさせる。

【００５２】続けて図６Ｄを参照すると、グローバルデ
ータバス線ドライバ９５は入力段３１６を有しており、
該入力段３１６は、それらのゲートを入力端子９３を介
してＲＢＴ線９２へ結合させているトーテムポール型の
一対のトランジスタ３１８を有すると共に、それらのゲ
ートを入力端子９１を介してＲＢＣ線９０へ結合させて
いる第二対のトーテムポール型トランジスタ３２０を有
している。各トランジスタ対３１８及び３２０は、接地
とパワー分配ノード３２２との間に結合されている。本
実施例ではスイッチ３２０を有するイネーブル回路がイ
ネーブル端子１１２を介して信号ＳＡＥＮ＿が供給され
る制御端子を有しており、且つ電源電圧ＶＣＣとパワー
分配ノード３２２との間に結合しているスイッチ可能経
路を有している。該イネーブル回路は、更に、ＳＡＥＮ
＿信号が供給される制御端子を具備すると共にトランジ
スタ対３１８の出力端子と接地との間に結合されている
スイッチ可能経路を具備する第一スイッチ３２６と、信
号ＳＡＥＮ＿が供給される制御端子を具備すると共にト
ランジスタ対３２０の出力端子と接地との間に結合して
いるスイッチ可能経路を具備する第二スイッチ３２８を
有している。出力段３３０は一対の出力ドライバトラン
ジスタ３３２及び３３４を有している。出力回路３３０
は、入力段３１６のトランジスタ対３１８の出力端へ結
合している第一入力端を有している。この入力端子はイ
ンバータ３３６を介してトランジスタ３３２のゲートへ
結合している。トランジスタ３３２は、電源電圧ＶＣＣ
とＧＤＢ線９６との間に結合されているスイッチ可能経
路を有している。該出力段は、トランジスタ対３２０の
出力端へ結合している第二入力端子を有している。この
入力端は駆動トランジスタ３３４のゲートへ直接的に結
合しており、駆動トランジスタ３３４は、ＧＤＢ線３６
と接地との間に結合されているスイッチ可能経路を有し
ている。該出力段は、更に、図示された如く結合されて
いるトランジスタ３３８及び３４０を有しているが、こ
れらはオプションである。

【００５３】グローバルバスドライバはトライステート
ドライバである。センスアンプがイネーブルされると、
グローバルバスドライバ９５はグローバルデータバスを
駆動してデータバス上に適宜のデータ値を与える。読取
サイクルの終了時にセンスアンプはディスエーブルされ
且つバスドライバの出力はグローバルデータバス９６か
ら見た場合に高インピーダンスモードにある。グローバ
ルバスドライバはトライステートモードとされ、従って
それはＧＤＢ９６を駆動することは不可能である。ＧＤ
Ｂ９６の状態は、ＧＤＢ９６が駆動されていない場合に
は、出力バッファ内のウイーク（ｗｅａｋ）即ち弱いラ
ッチによってその現在の値に保持される。動作について
説明すると、読取サイクル期間中に、ＳＡＥＮ＿信号は
アクティブ低状態であり、従ってトランジスタ３２４を
介して電圧ＶＣＣからパワー分配ノード３２２へパワー
即ち電力を供給すべくイネーブル信号を強制させる。従
って、入力段はＲＢＴ線９２及びＲＢＣ線９０上で論理
レベルを受取り、これらの値を増幅し、これらの増幅し
た値を出力段へ供給し、それによって、読取回路９４に
よって読取られ且つ増幅された適切なデータ値でＧＤＢ
線９６を駆動する。書込サイクル期間中に、典型的イネ
ーブル回路を欠如していた公知のドライバ回路が、時
折、ドライバ９５が供給電流を引出すことを許容してい
た。例えば、上述したように、回路９５と関連するメモ
リブロックが選択される書込サイクル期間中に、線９０
及び９２の一方が論理高値を有し、一方他方が、本発明
の一実施例においては、１．５Ｖのスレッシュホールド
値を有している。図示したように、トランジスタ対３１
８及び３２０のいずれかへ印加される１．５Ｖの信号
は、その対のトランジスタが部分的にアクティブ即ち活
性状態とならせ、従ってＶＣＣ電源から接地へしばしば
「クローバー（ｃｒｏｗｂａｒ）」電流と呼ばれる電流
を引出す。典型的に、メモリブロック当たり８個のドラ
イバ９５×４個の選択したメモリブロックが存在してい
るので、このことは電源からかなりの供給電流が引出さ
れることとなる。更に、３Ｖと５Ｖとの間の通常動作す
るＶＣＣ電圧の代わりに約９ＶのＶＣＣ電圧で全てのメ
モリ位置へ同時的に書込を行なうことが、メモリ装置１
０の初期テスト及びバーンイン期間中において、望まし
いことがある。従って、このようなバーンインモードに
おいては、書込メモリブロックの全てが選択され且つＶ
ＣＣに対してより高い電圧が与えるられるので、電源か
ら引出されるクローバー電流はかなりのものとなる場合
がある。

【００５４】データバス線ドライバ９５の構造は、回路
９５がディスエーブルされる書込サイクル期間中に回路
９５が引出す供給電流は実質的に０であるようにするこ
とによって、実質的にクローバー電流を取除いている。
動作について説明すると、書込サイクル期間中にＳＡＥ
Ｎ＿信号は非アクティブ高状態である。このことは、ス
イッチ３２４を開成し、従ってトランジスタ対３１８及
び３２０の両方を電源から切り離す。従って、ドライバ
９５の入力端子９１及び９３における電圧レベルに拘ら
ず、トランジスタ対３１８及び３２０は供給電流を引出
すことが阻止される。又、トランジスタ３２６及び３２
８は出力段の入力端を適宜のレベルへ駆動し、従って駆
動トランジスタ３３２及び３３４の両方は非導通状態に
あり、従ってドライバ回路９５は何等信号をＧＤＢ線９
６上に駆動することはない。従って、回路９５は、ディ
スエーブルされると、その入力端子９３及び９１に存在
していた信号に拘らずに、実質的に０の供給電流を引出
す。

【００５５】図７は図２のブロック読取／書込制御回路
１２５の一実施例の概略図である。上述したように、図
２に関連して、本発明の一実施例においては、各メモリ
ブロック１４（図１）に対して１個の回路１２５が存在
している。図８に示した別の実施例においては、回路２
４は２つのメモリブロック１４に対して作用すべく構成
されている。この場合には、各ブロックに対する１つの
信号が発生される。例えば、ブロック・ライト・レフト
（ＢＬＫＷＬ＿）信号及びブロック・ライト・ライト
（ＢＬＫＷＲ＿）信号が発生され、一方の信号はここで
は左側ブロックと呼ばれる第一ブロックのものであり、
且つ他方の信号はここでは右側ブロックと呼ばれる第二
ブロックに対してのものである。然しながら、回路１２
５の両方の実施例に対する回路は図７に示したものと同
様のものとすることが可能であることを理解すべきであ
る。

【００５６】回路１２５は単一ビットテスト（ＳＢＴ）
信号、書込ブロック（ＷＲＴＢ＿）信号、リセットブロ
ック（ＲＥＳＥＴＢ）信号、ブロック・セレクト・レフ
ト（ＢＳＬ）信号、ブロック・セレクト・ライト（ＢＳ
Ｒ）信号を受取る。回路１２５は説明の便宜上ここでは
説明を割愛するその他の信号も受取る。これらのその他
の信号は本明細書において説明する本発明の概念には殆
ど又は全く影響しないものである。

【００５７】図示したように、回路１２５は、レフトブ
ロック即ち左側のブロックが書込サイクル期間中に選択
された場合にアクティブ低ＢＬＫＷＬ＿信号を発生する
回路を有している。同様に、回路１２５は、書込サイク
ル期間中にライトブロック即ち右側のブロックが選択さ
れる場合にＢＬＫＷＲ＿信号を発生する。回路１２５
は、左側のブロック及び右側のブロックが選択される場
合に単一ビットテストモード書込サイクル期間中にＢＳ
ＢＴＬ＿信号及びＢＳＢＴＲ＿信号を夫々発生する。

【００５８】回路１２５は、読取サイクル、書込サイク
ル、又はその他のいずれかのサイクルの期間中に、左側
のブロックが選択される場合に、ＳＡＥＱＬ＿信号に対
し非アクティブ高論理レベルを発生する。回路１２５
は、左側のブロックが非選択状態である場合に、ある条
件下においてＳＡＥＱＬ＿信号に対しアクティブ低レベ
ルを発生する。

【００５９】回路１２５は左側のブロックが非選択状態
である場合には、ＩＳＯＬ＿信号に対しアクティブ低信
号レベルを発生する。回路１２５は、書込サイクル期間
中に左側ブロックが選択されている場合、及び左側ブロ
ックが図６Ｃに関連して上述した如く選択されている場
合の読取サイクルの初期部分の期間中に、ＩＳＯＬ＿信
号に対して非アクティブ高レベルを発生する。

【００６０】回路１２５は、左側ブロックが選択されて
いる場合及びセンスアンプが図６Ｃに関連して上述した
ようにデータ値で初期的に充電された後の読取サイクル
の後の部分の期間中に、ＳＡＥＮＬ信号に対しアクティ
ブ高レベルを発生する。従って、本発明の一実施例にお
いては、本回路は実質的に同時的にＩＳＯＬ信号をアク
ティブ低へ駆動し且つＳＡＥＮＬ信号をアクティブ高へ
駆動する。従って、センスアンプ２９０（図６Ｄ）は、
それがメモリセルからのデータ値で初期的に充電され、
次いでメモリセルから離脱されるまでイネーブルされる
ことはない。

【００６１】回路１２５の動作について左側のブロック
に対する信号を参照して説明するが、右側のブロックに
対する信号も同様の態様で発生されることを理解すべき
である。更に、回路２４は、異なる論理ゲート及びそれ
らの組合わせで構成し、尚且つここで説明するような信
号を発生させることが可能である。

【００６２】図８Ａはリセット制御回路８４の一実施例
の詳細な概略図である。図８Ａの実施例によれば、ディ
スエーブル論理１４３はＯＲゲート１４６への入力信号
線ＳＡＥＮＲ１４２及びＳＡＥＮＬ１４４を有してお
り、ＯＲゲート１４６の出力はＮＡＮＤゲート１４８へ
供給される。これらの線１４２及び１４４は単一のメモ
リブロック５４に対する図２及び６Ｅの線ＳＡＥＮ６７
に対応している。これらの信号は左側ブロック及び右側
ブロック５４からの信号ＳＡＥＮ６７であるのでＳＡＥ
ＮＲ及びＳＡＥＮＬの符号が付けられている。書込期間
中に、ＳＡＥＮＲ信号及びＳＡＥＮＬ信号の両方は低状
態であり、従ってＮＯＲゲート１４６の出力は高状態で
あり且つＮＡＮＤゲート１４８の出力は高状態である。
これらの信号は例えば読取期間中、あるテストモード期
間中、又は所望によりその他の時間において、ある条件
下においてリセット制御ブロックのディスエーブルを許
容するために供給される。例えば図５に示したような１
つの別の実施例においては、ディスエーブル論理が存在
することは必要ではない。

【００６３】信号線ＬＣ１２９及びＬＣＳ１２７はリセ
ット論理１２８の一部であるＮＡＮＤゲート１５０に関
して強制制御を可能としている。一実施例においては、
線ＬＣＳ１７０上の信号はデバイス動作期間中常に高状
態に保持される。ＬＣＳが高状態に保持されているの
で、ＮＡＮＤゲート１５２の出力は線ＬＣ１２９上の信
号によって制御される。線ＬＣ上の信号はクロック信号
へ供給され、該クロック信号は、高状態へ移行すると、
ＮＡＮＤゲート１５０をしてリセット信号を発生させ
る。この動作モードにおいては、リセット信号の発生は
チップ上又はチップ外のその他の何等かの回路によって
供給されるクロックによって制御される。一実施例にお
いては、該クロックはシステム又はテストステーション
によって供給される外部クロックから外部的に供給され
る。別の実施例においては、該チップの別の部分の上の
クロック回路が書込を終了させるためのリセット信号を
発生させるために線ＬＣ１２９へ入力するクロック信号
を供給する。

【００６４】リセット信号の発生は、書込を終了させ且
つメモリブロックのその他の回路をリセットさせて爾後
の読取又は書込のための準備を行なう。該リセット信号
はチップ上の多数の回路へ入力され、例えばブロック読
取／書込制御及びワード線及びブロックセレクト（選
択）ラッチ等へ入力される。該リセット信号がイネーブ
ルされると、書込は許可されることはなく且つリセット
信号をイネーブルさせることは書込を強制的に終了させ
且つ他の信号の状態に依存して、本回路を爾後の書込又
は読取に対しての準備を行なわせる。

【００６５】更に別の実施例においては、線ＬＣ１２９
がテストピンへ接続しており、特定のテストモードにお
いてリセット信号を強制的に発生させる。テストモード
期間中に、信号ＬＣＳは高状態に保持され、従ってピン
ＬＣへの種々のテストモード信号の印加はＮＡＮＤゲー
ト１５０によるリセット信号の発生を制御する。本デバ
イス（装置）がテストモードにない場合には、ＬＣＳは
常に低状態に保持される。ＬＣＳを低状態に保持するこ
とは、ＮＡＮＤゲート１５２の出力が高状態であり、従
って線ＬＣ上のいかなる信号もディスエーブルさせるこ
とを確保する。ＬＣＳが低状態に保持されているので、
インバータ１５４の出力は高状態であり、そのことはＮ
ＡＮＤゲート１４８へ高入力を供給し、従ってＮＯＲゲ
ート１４６の出力の状態は、所望により、信号ＳＡＥＮ
Ｒ及びＳＡＥＮＬからＮＡＮＤゲート１５０からのリセ
ット信号の発生を制御するためにＮＡＮＤゲート１４８
の出力をイネーブル又はディスエーブルさせることが可
能である。

【００６６】好適実施例においては、スタンダードな動
作期間中に書込を終了させるためのリセット信号の発生
は、書込シミュレーション回路１５６及び１５８によっ
て制御される。図８Ａに示した好適実施例においては、
リセット制御回路８４は２つの書込シミュレーション回
路を有しており、即ち左側のメモリアレイブロック５４
から書込データを受取るシミュレーション回路１５６及
び右側のメモリアレイブロック５４から書込データを受
取るメモリシミュレーション回路１５８である。線ＷＢ
ＣＬ及びＷＢＴＬは左側アレイブロック５４の書込ドラ
イバ７５からのＷＢＣ７４及びＷＢＴ７６に対応してい
る。従って、シミュレーション回路１５６へ入力する左
側のメモリアレイブロック５４に対する入力はＷＴＢＬ
及びＷＢＣＬの符号を付けてあり且つシミュレーション
回路１５８へ信号を入力する右側のメモリアレイブロッ
ク５４に対する信号はＷＢＴＲ及びＷＢＣＲの符号を付
けてある。メモリシミュレーション回路１５６及び１５
８の構成及び動作は同一であり、従って本明細書におい
てはシミュレーション回路１５６の構成及び動作につい
てのみ説明するが、対応する構成及び動作特性はメモリ
シミュレーション回路１５８へも適用される。

【００６７】書込データ−真が線１６０上へ供給され且
つ書込データ−補元がＮＡＮＤゲート１６４への線１６
２上に供給される。同時的に、書込データがソース領域
を共通接続しておりゲートを他方のトランジスタのドレ
インへ結合している交差結合したトランジスタ１６４及
び１６８へ供給される。出力ノード１７０は交差結合さ
れたトランジスタ１７２及び１７４のドレインへ結合し
ている。ＮＡＮＤゲート１６４の出力端１８０はＰチャ
ンネルトランジスタ１７８のゲート及びアクセストラン
ジスタ１８２のソース／ドレインノード１８０へ接続し
ている。トランジスタ１８２の他方のソース／ドレイン
領域、即ちノード１８４はトランジスタ１８６のゲート
へ接続しており、従ってノード１８４の状態はトランジ
スタ１８６がオンであるか又はオフであるかを制御す
る。トランジスタ１８６は、そのソースをトランジスタ
１８８を介して接地へ接続している。通常動作期間中
に、トランジスタ１８８のゲートノード１８２は高状態
に保持され、従ってトランジスタ１８６のソースは常に
接地へ接続している。テストモード、クロック型制御モ
ード、又は強制リセットモード期間中に、ＬＣＳ信号は
高状態とされ、そのことはノード１９２を低状態とさせ
トランジスタ１８８をオフ状態に保持する。従って、こ
のことはメモリシミュレーション回路１５６の動作をデ
ィスエーブルさせ、従ってＮＡＮＤゲート１５０の出力
及びリセット信号の発生は信号ＬＣによって制御され且
つ回路１５６又は１５８によって制御することはできな
い。

【００６８】トランジスタ１８６のドレインは出力ノー
ド１９０へ接続している。ノード１９０は以下に更に詳
細に説明するように、リセット信号の発生のためにＮＡ
ＮＤゲート１５０へ入力を供給する。トランジスタ１９
４及び１９６のドレインはノード１９０へ接続してお
り、従ってメモリシミュレーション回路１５８は出力ノ
ード１９０に関し制御を与えることが可能である。ＮＡ
ＮＤゲート１６４の出力ノード１８０はトランジスタ１
９８へ接続されており、トランジスタ１９８はトランジ
スタ２００を介してＶＣＣへ結合している。トランジス
タ２０２はＶＣＣをノード１９０へ接続させるための並
列経路を与えている。

【００６９】書込終了信号を発生するためのメモリシミ
ュレーション回路１５６の構成について説明する。好適
実施例においては、書込シミュレーション回路１２０は
メモリセル複製回路を有している。交差結合したトラン
ジスタ１７２及び１７４及びアクセストランジスタ１８
２は本メモリアレイにおける１個のメモリセルの同一の
トランジスタを複製すべく構成され且つ接続されてい
る。該トランジスタは、好適には、同一の寸法で構成さ
れ且つアレイ内のメモリセルと同一の配置状態に位置さ
れている。これらの回路において実施される全ての電気
的接続及び処理は、アレイ内のメモリセルに対するもの
と同一である。従って、これらのトランジスタ１７２，
１７４，１８２は、同一のメモリ装置５０上のアレイ内
の実際のメモリセルを正確にシミュレートする。異なる
製造ロットに対しメモリセルの正確な動作特性は装置毎
に異なる場合があるが、単一のダイ上のメモリセルは全
て同一のマスク露光及び処理を使用して構成され、従っ
て事実上互いに同一である。同様に、トランジスタ１８
２はアレイのメモリセル内の１本のビット線に対するア
クセストランジスタと同一の寸法とされ且つ位置決めさ
れている。別のトランジスタ１６６及び１６８は、各
々、アレイ内のメモリセルの他のビット線に対するアク
セストランジスタを複製すべく寸法形成され且つ位置決
めされている。従って、トランジスタ１８２，１６６，
１６８は各々夫々の個別的なダイに対するメモリセルア
レイ内のアクセストランジスタの特性を正確にシミュレ
ートする。アクセストランジスタ１８２のゲートはアレ
イのメモリセルにおいてワード線を高状態へ駆動するの
と同一の電源へ直接的に接続されている。一実施例にお
いては、この電圧レベルはＶＣＣに等しい。別の実施例
においては、メモリアレイのワード線を駆動する電圧レ
ベルは、ＶＣＣより高いブーストさせた電圧レベルとす
ることが可能であり、その場合には、トランジスタ８２
のゲートはブーストされたワード線電圧と同一の値へ接
続される。好適には、トランジスタ１８２のゲートは、
常に、直接的にワード線又はシミュレートしたワード線
へ接続させる代わりに、常に、電源線即ち電圧供給線へ
直接的に接続している。理解されるように、ワード線
は、個々の行内のメモリセルへのアクセスを与えるため
に高状態とされる。然しながら、ワード線は、書込のた
めにデータがメモリセルへ提供される前の選択された時
間に高状態とされ、従って、メモリセルへ書込まれるべ
きデータが到着する時間までに、ワード線は既に高状態
に安定化されている。従って、メモリセルへの書込に対
する時間をシミュレートするためには、アクセストラン
ジスタのゲートは既にオンと考えることが可能であり、
従ってトランジスタ１８２のゲートは適宜の高電圧へ永
久的に接続させることが可能である。ワード線のターン
オン特性がメモリセルに影響を与えるシミュレーション
が所望される別の実施例においては、トランジスタ１８
２のゲートはワード線及びメモリセルアレイ自身内のワ
ード線の電圧と共に電圧が上昇及び下降するワード線駆
動回路へ結合される。

【００７０】トランジスタ１６６及び１６８もメモリア
レイ内のアクセストランジスタをシミュレートすべく寸
法形成され且つ設計されている。動作期間中に、本明細
書において説明するように、これらのトランジスタ１６
６及び１６８の１つのみが、提供されたデータが低状態
であるか又は高状態であるかに依存して、ターンオンさ
れる。該ペアを構成するトランジスタの他方はオフ状態
に保持される。従って、一方のトランジスタ、１６６又
は１６８のいずれかはデータをパス即ち通過させるため
にビット線から格納データノードへのアクセストランジ
スタとして作用する。これらのトランジスタのうちの一
方をターンオンさせることはワード線からそれへアドレ
スすることによってアクセストランジスタを高状態とさ
せることをシミュレートしている。図示した形態におい
ては、これらのトランジスタは効果的にに交差結合され
ており、従ってそれらはデータによって直接的に駆動さ
せることが可能であり、且ついずれかのデータが高状態
である場合には、真又は補元データがワード線電圧とし
て作用して他方のトランジスタをターンオンさせ、従っ
て低状態のデータが、常に、格納ノード１７０へ書込ま
れる。従って、交差結合されたアクセストランジスタ
は、任意の時間において一方のトランジスタのみがオフ
状態へ駆動され且つ低状態へ移行するデータが到着する
前の長い間オン状態のトランジスタはオン状態に保持さ
れるという利点を提供している。何故ならば、データが
夫々のビット線へ到着するまでＷＢＴＬ１６０及びＷＢ
ＣＬ１６２は両方とも高状態に保持されるからである。
別の実施例においては、トランジスタ１８２に対するこ
の別の実施例において使用されているようにＶＣＣ又は
ブーストしたものか否かに拘らずに、同一のワード線電
圧を使用して、実際のワード線駆動シミュレーション回
路をこのトランジスタへアクセスするために使用するこ
とも可能である。メモリセルの複製物は、書込データが
メモリセル複製物における状態変化をトリガすることを
保証するような態様で構成されている。このような回路
の一例について示したが、本発明の技術的範囲を逸脱す
ることなしにその他の等価な構成とすることも可能であ
る。

【００７１】各メモリブロック５４内において、８対の
信号線ＷＢＣ７４及びＷＢＴ７６が設けられており、従
って、８対の信号線ＷＢＴＬ１６０及びＷＢＣＬ１６２
が設けられている。一実施例においては、メモリブロッ
クへいずれかのアドレスが書込まれる場合には、メモリ
ブロック内の８個の全てのグループのビット線がアクセ
スされねばならない。何故ならば、メモリは、同時的に
８個のビットが単一のメモリブロックへ書込まれるか又
はそれから読み取られることを必要とすべく構成されて
おり、且つ各グループにおいて１本のビット線がアクセ
スされるからである。グループ当たり１６個のビット線
対が設けられており、従ってブロック当たり１２８個の
ビット線対が設けられている。このような構成において
は、便宜上、リセット回路８４にもっとも近いＷＢＴＬ
１６０及びＷＢＣＬ１６２が使用される。メモリ装置５
０の別の実施例においては、メモリブロック５４内の全
ての書込バス線が検知される。何故ならば、このような
別の実施例においては、メモリブロックのいずれか１つ
のグループがそのメモリブロック内の他のグループへ書
込むことなしにアクセスすることが可能だからである。
本発明の一実施例の×３２部分の代わりに例えば×１，
×４，×８，×１６等のメモリ装置５０は、モニタされ
るビット線の適宜のグループを有することが可能であ
る。例えば、×１構成では、全てのビット線又はマスタ
ーデータ書込線を検知することが必要となる蓋然性があ
り、×４構成では４つのグループを検知することを可能
とし、×８構成では８個のグループを検知することを可
能とする等である。この別の実施例においては、全メモ
リブロック内の全ての書込バス線を検知することは、そ
のメモリブロックに対して書込が行なわれる毎にリセッ
ト回路８４が信号を受取ることを確保する。

【００７２】メモリセルアレイ１５４へデータを書き込
む準備として、シミュレートしたメモリセルのデータ格
納ノード１７０は高状態に保持され且つ格納ノード１８
４は低状態である。実際に書込が実行される場合を除い
て、回路動作期間中常にノード１７０は高状態に留まり
且つノード１８４は低状態に留まる。ＮＡＮＤゲート１
６４の出力が低状態であって、そのことはトランジスタ
１７８をターンオンさせてノード１７０へ高論理レベル
を供給するので、ノード１７０は高状態である。このこ
とは、トランジスタ１７４をターンオンさせ、それはノ
ード１８４を接地させてノード１８４を低状態に保持す
る。同時に、ノード１８０も低状態に保持され、それは
ＮＡＮＤゲート１６４の出力であって、従ってトランジ
スタ１８２がターンオンされた場合であってもトランジ
スタ１８２を介して電流が流れることはない。ＮＡＮＤ
ゲート１６４の出力は、アレイへデータが書込まれない
場合には書込ビット−真及び書込ビット−補元線１６０
及び１６２の両方を高状態に保持させることによって、
低状態を維持する。従って、トランジスタ１６６及び１
６８のゲートは高状態に保持される。書込ビット−真線
１６０及び書込ビット−補元線１６２は結合されて、図
２に示したように、信号線７４及び７６からメモリアレ
イ自身へ書込まれる実際の書込データを受取る。データ
が書込まれない場合には、線１６０及び１６２の両方は
常に高状態を維持する。

【００７３】書込が実行されると、書込ドライバ回路７
３はメモリセルへ書込まれるべきデータを受取る。前の
時間において、ブロック５４内の個々のメモリセルに対
するアドレスが図３に示した適宜のアドレスデコード回
路へ供給され、従って個々のメモリセルが選択される。
書込ビット−真及び書込ビットー補元が、メモリセルへ
の書込のためにビット線８２及び８０へ供給するため
に、列選択回路７８への線７６及び７４へ供給される。
同時的にそのデータはＮＡＮＤゲート１６４へ提供され
る。かきこまれるべきデータが提供されると、該ビット
のうちの一方が低状態へ移行し、一方他方のビットは高
状態に留まる。格納されるべきデータが低状態である場
合には、ＷＢＴＬ線１６０は低状態へ移行し、一方、書
込まれるべきデータが１である場合には、ＷＢＣＬ線は
低状態へ移行し且つＷＢＴＬ線は高状態に留まる。

【００７４】書込ビット線１６０又は１６２のうちのい
ずれか一方が低状態へ移行すると、このことはＮＡＮＤ
ゲート１６４の出力を強制的に高状態とさせ、従ってノ
ード１８０は高状態へプルされる。ノード１８０が高状
態へプルされると、トランジスタ１７８はターンオフさ
れてノード１７０をＶｃｃから切断させる。同時に、こ
の様なトランジスタのゲートへ接続されている信号が接
地へ移行するので、トランジスタ１６６又は１６８の一
方はターンオフされる。線１６０又は１６２のいずれか
の低状態へ移行する信号は、夫々のトランジスタ１６６
又は１６８をターンオフさせ、一方他方のトランジスタ
はオン状態を維持して低状態へ移行する電圧をノード１
７０へ通過させる。この例の場合に、ＷＢＴＬが線１６
０上において低状態へ移行するものと仮定する。このこ
とはトランジスタ１６８をターンオフさせて線１６２上
の高電圧を線１７０から切断させる。然しながら、トラ
ンジスタ１６６は前にオンであり且つオン状態を維持す
る。従って、ノード１７０は低状態へ移行する電圧へ接
続され且つそれはトランジスタ１６６を介しての直接通
過接続であるので、低電圧レベル１６０へ非常に迅速に
アプローチすることを開始する。このことはトランジス
タ１７４をターンオフさせる。トランジスタ１７４がタ
ーンオフするので、ノード１８４は最早接地へ接続され
ることはない。前述したように、ノード１８０はＮＡＮ
Ｄゲート１６４によって高状態へ駆動される。ノード１
８０が高状態へ駆動されるので、その高電圧はトランジ
スタ１８２を介してノード１８４へパス即ち通過され
る。トランジスタ１７４がターンオフを開始するので、
ノード１８４は高状態への移行を開始する。ノード１８
４を高状態とさせるとトランジスタ１７２がターンオン
し、そのことはノード１７０をトランジスタ１７２を介
して接地へ接続させ且つノード１７０を低状態に保持し
且つそれが既に接地に到達していない場合にはそれを接
地へ向けてプルすべく作用する。トランジスタ１６６は
オン状態を維持し、従って線１６０上の低状態へ移行す
る信号は線１７０へ接続され、従ってメモリシミュレー
ション回路内の全ての接続されたノード上に低論理レベ
ルが維持される。

【００７５】ある量の時間の後に、アレイにおけるメモ
リセルをシミュレートするメモリセル複製物のスイッチ
ング速度に依存して、メモリセル内のデータの状態は、
ノード１７２に高状態の値が格納され、且つノード１８
４に低状態の値が格納されたものからノード１７２に低
状態の値が格納され且つノード１８４に高状態の値が格
納されたものへスイッチする。メモリセルの状態が変化
するや否や、ノード１８４を高状態へ移行させるため
に、トランジスタ１８６はノード１８４が高状態へ移行
することによってターンオンされる。トランジスタ１８
６をターンオンさせると、ノード１９０はトランジスタ
１８８を介して接地へ放電され、従ってＮＡＮＤゲート
１５０の入力は低状態へ移行する。

【００７６】ＮＡＮＤゲート１５０への入力が低状態へ
移行すると、その出力は高状態へ移行しリセット信号を
発生する。高状態へ移行するリセット信号は読取／書込
制御論理ブロックへ入力され、メモリアレイ５４への書
込を終了させ且つその後の書込又は読取に対しその他の
回路をリセットする。従って、メモリアレイへの書込は
強制的に終了され且つその他のトランジスタのスイッチ
ングが行なわれ、従って該回路はリセットして可及的速
やかに別の書込又は読取を実行することが可能である。
従って、本回路は、メモリセルへの書込の内部的自己同
期型終了を与えている。メモリセル複製物への書込のタ
イミングはメモリセルへデータを書込むために必要とさ
れる実際の時間を正確に模倣すべく選択されている。メ
モリセル内に格納されているデータの同様のスイッチン
グが、線１６０上の信号が高状態である場合に発生し、
且つ書込ビット−補元信号１６２は低状態へ移行するデ
ータ信号であって、従って低状態へ移行するいずれかの
信号がシミュレートしたメモリセル１５６内に格納して
いるデータの状態をスイッチさせ且つノード１８４を高
状態へ移行させて、ＮＡＮＤゲート１５０の入力端にお
いて低状態へ移行する信号を発生し、リセット信号を発
生する。

【００７７】従って、各メモリ装置５０は各特定のメモ
リブロックに対して自己同期した書込インターバル（期
間）を有している。この自己同期特徴は、全てのメモリ
装置５０に対して何等かの一般的な書込時間を設定する
ことにより可能である場合よりも一層高速である非常に
高速の書込を与えている。書込の終了は、成功した書込
の後可及的速やかに発生することが確保されており、従
って本装置は従来の装置と比較して非常に高速であり、
しかも常に有効な書込を実行することが確保されてお
り、従って非常に信頼性がある。

【００７８】データを書込むためにリセット制御回路８
４及びアレイへ同時的に書込データ自身を提供すること
は、メモリセルへの書込の開始のための正確な時間を与
える。データが列選択回路７８へ提供されると、それは
メモリアレイブロック５４内のビット線８０及び８２へ
提供するためにトランジスタ１４２及び１４４を介して
通過する。同時に、そのデータは、該メモリアレイ内の
メモリセルへ書込データが提供されるのに必要とされる
タイミングをシミュレートすべく構成されている交差結
合されたトランジスタ１６６及び１６８及びＮＡＮＤゲ
ート１６４へ提供され、従ってメモリセル複製物のノー
ド１８４及び実際のメモリセルのノード２２０はほぼ同
時に新たなデータが提供される。該メモリセル及びメモ
リセル複製物の交差結合されたトランジスタ及びアクセ
スゲートの構成及び動作特性は互いに同一であるので、
実際のメモリセル２００におけるトランジスタの状態変
化に対して必要とされる時間はメモリセル複製物におけ
るデータの状態変化に対して必要とされる時間と実質的
に同一である。従って、ノード１８４上のデータの状態
変化に続くノード１９０上の書込終了信号の発生は、正
確に同期されて、その書込が実際のメモリセルに対して
完了するが、その後非常に迅速に、本回路が可及的速や
かに書込又は読取の爾後のサイクルに対してすぐにリセ
ットされることを確保するのに充分な時間の後に、該書
込を終了させる。

【００７９】図１３Ａは図８Ａに示したようなシミュレ
ートしたメモリセル内の種々の信号のタイミングを示し
ている。図示例においては、ＷＢＴ信号線１６０及びＷ
ＢＣ信号線１６２は書込の開始時において約３Ｖに保持
されている。図示した特定の例においては、アレイ内の
メモリセルへ書込まれるデータは０である。従って、信
号ＷＢＴは、データが列選択回路７８へ提供されると、
高状態の３Ｖから０Ｖへ降下する。同時に、データが図
１３においてＷＢＴとして示してあり且つ図８Ａにおい
てＷＢＴＬとして示してある信号線１６０上に提供され
る。ＷＢＴが降下を開始した後約０．２５乃至０．５ナ
ノ秒において、ノード１８０は、ＮＡＮＤゲート１６４
の出力が低状態から高状態へスイッチする場合に、高状
態へ移行する。すぐその後に、ノード１７０は、トラン
ジスタ１６８及び１７８がターンオフされる場合に３Ｖ
から０Ｖへ移行し、トランジスタ１７４のゲートを低状
態とし、それをターンオフさせる。ノード１８０上の高
電圧はトランジスタ１７２のターンオンを開始させ、一
方トランジスタ１６６をオフ状態に残存させてノード１
７０を低電圧状態に保持する。今やトランジスタ１７４
はオフであり且つノード１８４は０Ｖからより高い電圧
へ向かって上昇する。ノード１８４がトランジスタ１８
６のターンオン電圧へ到達すると、ノード１９０は図１
３Ａに示したように３Ｖから接地へ向かって降下する。
ノード１９０が接地へ近付くと、ＮＡＮＤゲート１５０
の出力は低状態から高状態へスイッチし、且つリセット
信号がインバータ１５３によって出力される。リセット
信号が発生される正確な勾配及びタイミングは、勿論、
ＮＡＮＤゲート１５０及びインバータ１５１及び１５３
のスイッチング特性及び速度に依存し、且つ図示した勾
配及び位置はある形態から予測されるものの一例であ
る。

【００８０】リセット信号及び反転リセット信号が、図
７に示したように、ブロック読取／書込制御回路１２５
へ入力される。更に、そのリセット信号はワード線及び
ブロック選択ラッチ１０４によって受取られる。リセッ
ト信号及び反転リセット信号が受取られると、図７に示
したように、ブロック読取／書込制御回路は、センスア
ンプのイネーブル即ち動作可能状態となることを可能と
し且つ読取又は書込のためにメモリのブロックを非選択
状態とさせる。従って、該リセット信号は、書込を終了
させ且つ受取られるべき次の組の信号の指示の下で爾後
の読取又は書込に対して本回路を準備させる。リセット
信号が高状態へ移行した後に、書込線ＷＢＴ７６及びＷ
ＢＣ７４の両方は高状態とされる。書込まれたデータビ
ットが論理高であったか又は論理低であったかに拘らず
に、リセット信号が高状態へ移行すると、両方の線が高
状態とされる。ＷＢＴＬ１６０及びＷＢＣＬ１６２の両
方を高状態とさせることは、ＮＡＮＤゲート１６４の出
力を低状態へ駆動させ、従ってノード１８０は図１３Ａ
に示した如く低状態へ降下する。すぐその後に、ノード
１７０は交差結合されているトランジスタ１６６及び１
６８の両方がターンオンされ、且つ、トランジスタ１７
８がターンオンされてノード１７０をトランジスタ１７
８を介してＶＣＣへ向かってプルすることによって、高
状態へ駆動される。このことは、トランジスタ１７４が
ターンオンされる場合にノード１８４を低状態へ移行さ
せ、従ってトランジスタ１８６はノード１８４が低状態
へ移行することによってターンオフされる。このこと
は、ノード１９０を上昇させて、ＮＡＮＤゲート１５０
によって出力されるリセット信号をディスエーブルさせ
る。書込検知回路１１８及び書込シミュレーション回路
１２０は今や完全に元の状態にリセットされている。メ
モリセル複製物は、今や、爾後の書込に対して準備がな
され、且つ書込まれるべき次のビットが高であるか又は
低であるかに拘らず、前述したように、ノード１７０を
高状態から低状態へスイッチさせる。従って、図８Ａの
回路は、リセット信号の発生と共にすぐにリセットさ
れ、且つそのリセット手順における最後のステップはリ
セット信号をディスエーブルさせることであり、従って
本回路は再度該動作を繰返し行なうための形態とされ
る。

【００８１】図１３Ａはアレイ内のメモリセル及びリセ
ット制御回路の動作のシミュレーションである。図１３
Ａには、更に、アレイ自身内の実際のメモリセル２００
におけるデータの状態も示されている。真データを持っ
たメモリセルの状態は図１３においてｃｅｌｌ−ｔｒｕ
ｅ（セル真）として示してあり、且つその補元はｃｅｌ
ｌ ｃｏｍｐ．（セル−補元）として示してある。理解
されるように、セル−真（ｃｅｌｌ−ｔｒｕｅ）はＷＢ
Ｔの後に密接して追従しており、且つノード１７０はほ
ぼ正確にセル−真（ｃｅｌｌ−ｔｒｕｅ）に続いてい
る。図１３Ａの尺度は０．２ナノ秒のメモリで示されて
おり、セル−真（ｃｅｌｌ−ｔｒｕｅ）及びノード１７
０のシミュレートしたタイミングは互いに０．２ナノ秒
以内であり、従ってかなり正確なシミュレーションであ
ることが理解される。同様に、ノード１８４はセル−補
元（ｃｅｌｌ−ｃｏｍｐ）の正確で且つ幾分遅延したシ
ミュレーションである。理解されるように、ノード１８
４が新たな状態へスイッチしてリセット信号を発生させ
る前にメモリセルへの書込が完全に完了することを確保
するために、セル−補元（ｃｅｌｌ−ｃｏｍｐ）の後少
なくとも短い時間期間遅延されてノード１８４を有する
ことが望ましい。従って、メモリ複製セルをアレイの実
際のメモリセルとほぼ同時であるが僅かに遅延させて状
態を変化させることは、そのメモリ自身への同一のデー
タの書込が完全に完了したのとほぼ同一のタイミングで
リセット信号を発生するために効果的である。有益的な
ことであるが、このことは、メモリセルへの非常に高速
の書込を与える。なぜならば、書込が完了したものと確
認された後可及的速やかにリセット信号が発生されるか
らである。従って、メモリセルへ書込まれるデータ自身
を書込用の開始信号として使用することは、従来技術に
おいては不可能であった顕著な利点を提供している。

【００８２】図８Ｂはリセット制御回路８４の別の実施
例である。この別の実施例は、時間制御回路１２６を有
しており、それは、この実施例では２つの部分、即ち低
速時間制御回路１２６ａと高速時間制御回路１２６ｂと
を有している。時間制御回路１２６は、リセット信号が
発生される時間を、製造業者又はユーザによって選択さ
れて前進又は遅れさせることを可能としている。高速時
間制御回路１２６ｂはリセット信号が書込をより速く終
了させるために書込における早い時期に発生させるよう
にリセット信号のタイミングを前進させる付加的なトラ
ンジスタを有している。低速時間制御回路１２６ａは、
リセット信号が書込の後の方で発生するようにリセット
信号の発生を遅くさせる遅延ゲートを有している。

【００８３】図９は高速時間制御回路１２６ｂの一例を
示している。この高速時間制御回路１２６ｂはトランジ
スタ５０１及び５０２を有している。トランジスタ５０
１のドレインはノード１９０へ接続しており且つそのゲ
ートはノード１８４へ接続している。トランジスタ５０
２は、そのソースをノード１８５へ接続しており且つそ
のドレインをトランジスタ５０１のソースへ接続してい
る。トランジスタ５０２のゲートは高速モード信号ＦＴ
Ｍが供給される。高速時間モード信号がイネーブルされ
ると、トランジスタ５０２はターンオンされ且つ実効的
にトランジスタ５０１をトランジスタ１８６に対する並
列電流モードとして配置させる。トランジスタ５０１及
び５０２の寸法は、ノード９０のより高速の放電のため
にノード１９０からノード１８５への所望の増加された
電流の流れを与えるべく選択されている。放電速度の増
加は、トランジスタ５０１及び５０２の寸法を決定する
ことによって選択することが可能であり、より大型のト
ランジスタはノード１９０からの電流に対して接地への
より大きな経路を与え、且つ僅かにより小型のトランジ
スタは接地へのより小さな付加的な電流経路を与える。
いずれの構成の場合にも、ノード１９０へ接地するため
の並列で付加的な電流経路が提供され、従ってノード１
９０はこれら付加的なトランジスタが存在しない場合に
おけるよりも一層高速で０へ到達する。

【００８４】動作速度における変化は図８Ｂの変形実施
例における夫々のノードのシミュレーションである図１
３Ｂを観察することによって理解することが可能であ
る。同一のノードは、図８Ａ及び８Ｂ及び図１３Ａ及び
１３Ｂにおいて同一の参照番号を有している。理解され
るようにＷＴＢ及びノード１８０及び１７０に対するタ
イミングは図１３Ａにおけるものと同一である。然しな
がら、ノード１８０が上昇すると、高速時間制御回路１
２６における付加的なトランジスタはターンオンし且つ
ノード１９０をより急峻な勾配でより迅速に降下するこ
とを開始させ、そのことは図１３Ｂにおけるノード１９
０Ｆとして示されている。従ってノード１９０Ｆはより
迅速に接地へ到達し且つリセット信号はタイミングにお
いてより前進した段階でその後に発生される。該リセッ
ト信号は、メモリブロック内のその他の回路を前述した
ようにリセットさせる。高速タイマー制御回路１２６ｂ
がイネーブルされると、書込における早い時期にリセッ
ト制御信号が発生され、従って更に一層高速の書込を完
了することが可能である。

【００８５】一実施例においては、ノード１９０と１８
５との間の並列なトランジスタ対の数は、書込サイクル
の所望の増加した速度を与えるべく選択されている。好
適実施例においては、１個のトランジスタ対５０１及び
５０２のみが設けられている。一方、例えば、ノード１
９０と１８５との間に２対又は４対のトランジスタ５０
１及び５０２が互いに並列して設けられる場合には、こ
れら４つの経路によって与えられる接地への大きな電流
経路は、書込終了信号が発生される時間を著しく前進さ
せる。一実施例においては、トランジスタ５０１の各々
は互いに多少異なる寸法のものとされ、非常に小型のト
ランジスタ５０１からその組における爾後のトランジス
タの各々に対し僅かにより大型のトランジスタへ変化す
るものとされている。理解されるように、これらのより
小型のトランジスタは、トランジスタ１８６単独よりも
僅かにより多くの電流を導通させ、一方より大型のトラ
ンジスタはより大量の電流をより迅速に導通させる。一
方、ターンオン速度及び電流担持能力が異なるものであ
るようにスレッシュホールド電圧又はその他を変更させ
ることが可能である。

【００８６】更に、この変形実施例においては、トラン
ジスタ５０２の各々は異なる高速テストモード信号によ
って制御される。例えば、ＦＴＭ１は僅かに速度を増加
させることが可能であり、ＦＴＭ２はより大きな速度の
増加を与えることが可能であり、ＦＴＭ３は更により大
きな速度の増加を与えることが可能であり、且つＦＴＭ
４は最も大きな速度の増加を与えることが可能である。
メモリがテスト中である場合には、種々のテストサイク
ルが例えばＦＴＭ１又はＦＴＭ２等の単一の経路から可
及的に最高の速度とするために同時に全ての経路に対し
て任意の並列経路の組合わせを喚起することが可能であ
る。テストサイクルが完了すると、メモリへの正確な書
込を確保する可及的に最も速い速度に関する決定が行な
われる。ある装置の場合には、トランジスタ１８６によ
って与えられる単一の小型のトランジスタのみが経路へ
付加され、従ってリセット信号の発生に対する僅かの時
間の前進、例えば０．１ナノ秒の前進が与えられるに過
ぎない。きわめて効率的な装置の場合には、その前進は
より大きなものとなる場合があり、例えば、並列トラン
ジスタ対５０１及び５０２の選択的組合わせをイネーブ
ルさせることによって０．６乃至１ナノ秒大きなものと
することが可能である。小さな量のオーバーヘッド回路
のみの場合には、メモリ装置の動作速度は大きな範囲に
わたり選択し且つ制御することが可能である。好適に
は、このようなメモリセルの選択及び設定は後に説明す
るように製造時に実施される。然しながら、装置速度を
所望の適用例に対してカスタム的に選択するために種々
の速度モードの１つ又は全てをユーザが選択することが
可能であるようにすることが可能である。

【００８７】図１０は低速時間制御回路１２６ａの一実
施例を示している。この低速時間制御回路１２６ａは、
ノード１９０へ接続したＮＡＮＤゲート５０４及びノー
ド１９０へ接続したＮＯＲゲート５１２を有している。
ＮＡＮＤゲート５０４への他方の入力は低速時間制御入
力信号１２６ａである。一連の遅延インバータ５０６，
５０８，５１０がＮＡＮＤゲート５０４とＮＯＲゲート
５１２の入力端との間に位置されている。

【００８８】低速時間制御モードがイネーブルされる
と、ＮＡＮＤゲート５０４へのＳＴＭ信号が高状態に保
持される。ノード１９０も書込の前に高状態に保持さ
れ、従ってＮＡＮＤゲート５０４の出力は０であり、且
つ３つの遅延ゲートを介してのＮＯＲゲート５１２への
入力は１である。ＮＯＲゲート５１２の入力のうちの一
方が１に保持されているので、その出力は低状態であ
り、従ってＮＡＮＤゲート１５０への入力は高状態であ
り且つその出力はディスエーブルされている。ノード１
９０が低状態へ移行すると、ＮＯＲゲート５１２への一
方の入力はすぐさま低状態へ移行する。何故ならば、そ
れはノード１９０へ直接的に接続されているからであ
る。他方の入力は、ＮＡＮＤゲート５０４を介して通過
しその出力を低状態から高状態へ遷移させ、次いでＮＯ
Ｒゲート５１２へのその他方の入力が究極的に０へ遷移
するまで、相次ぐ３つのインバータ段を介して通過せね
ばならないことによって遅延される。ＮＯＲゲート５１
２への両方の入力が０へ遷移すると、その出力は高状態
へ移行し、従ってＮＡＮＤゲート１５０への入力は低状
態へ移行して書込が開始した後の遅延した時間において
リセット信号を発生させる。その遅延の時間量は、ＮＡ
ＮＤゲート５０４とＮＯＲゲート５１２との間にインバ
ータ対を挿入するか又は取り除くことによって選択する
ことが可能である。その遅延が大きければ大きい程、よ
り多くのインバータが挿入され、且つより短い遅延の場
合には、１個を除く全てのインバータが取除かれる。従
って、遅延量は製造業者又はユーザによって選択的に制
御することが可能である。

【００８９】低速時間制御回路１２６ａはＳＴＭによっ
てイネーブルされる。ＳＴＭがディスエーブルされる
と、この回路の場合には低状態であるが、ＮＡＮＤゲー
ト５０４の出力は高状態に保持され、従ってＮＯＲゲー
ト５１２への入力は低状態である。信号ＳＴＭがディス
エーブルされているので、これは低速時間制御回路１２
６ａの標準状態である。ノード１９０が低状態へ移行す
ると、該信号はすぐさまＮＯＲゲート５１２の他方の入
力端で受取られ、従って今や両方の入力は低状態であり
且つその出力は高状態へアサート即ち活性化されて、Ｎ
ＡＮＤゲート１５０をしてすぐさまリセット信号を発生
させる。この状況下においては、本回路に導入された唯
一の付加的な遅延は、ＮＯＲゲート５１２及びインバー
タ５１４のスイッチングである。これらはきわめて高速
のスイッチング回路として設計することが可能であり、
従って低速時間制御回路１２６ａを有することからの遅
延は、回路１２６ａがディスエーブルされる場合にはほ
ぼ０である。

【００９０】高速時間制御回路１２６ｂ及び低速時間制
御回路１２６ａの実施例について説明したが、理解され
るように、ＮＡＮＤゲート１５０からのリセット制御信
号の発生のタイミングを前進させるか又は遅くさせる同
一の機能を提供するために多数のその他の回路を使用す
ることが可能であることは勿論である。

【００９１】信号１９０，１９０Ｆ，１９０Ｓが全て示
されているので、混乱を回避するために、図１３ｂにお
いてはリセット信号自身は図示していない。勿論、理解
されるように、図１３Ａに示されるように、ノード１９
０が低状態へ移行する後の同一の相対的なタイミングに
おいてリセット信号が発生され、従ってノード１９０の
遷移が前進されるか又は遅くされると、リセット信号の
発生はそれと対応して前進されるか又は遅くされる。

【００９２】１つの変形実施例においては、図８Ｂに示
したようなメモリセル複製物が、実際には、アレイのメ
モリセルの正確な複製物ではない。この変形実施例にお
いては、アクセストランジスタ１６６，１６８，１８２
はアレイのアクセスされたトランジスタよりも僅かに大
型に構成されている。交差結合されているトランジスタ
１７２及び１７４も所望により僅かに大型のものに構成
することが可能である。このことは、メモリセル複製物
におけるデータのスイッチング速度を僅かにより高速の
ものとすることを可能とする。このより高速のスイッチ
ング速度は本装置のメモリセルに対する最終的な書込速
度のより幅広の選択範囲を可能とするために望ましいも
のである。理解されるように、図１０の付加的な回路
は、スイッチ１８６及びＮＡＮＤゲート１５０と共に、
メモリセルの状態がスイッチされた後にリセット信号の
伝搬において幾分遅延を発生させる。僅かにより高速の
メモリセル複製物を有することによって、スイッチング
回路、時間制御回路及びリセット回路によって発生され
る遅延が補償され、従ってリセット信号は、アレイに対
する書込サイクルの完了時に正確に発生され、且つリセ
ット信号がアレイのその他の部分へ伝搬するまでに、書
込は既に成功裡に完了されている。回路１２６を使用し
て最適な装置書込速度を選択することにより、書込時間
インターバル（期間）は所望により容易に長期化又は短
期化させることが可能である。

【００９３】図１１は信号ＳＴＭ又は信号ＦＴＭを発生
する回路を示している。図８Ｂの実施例においては、全
チップに対し図１のような回路が２個設けられている。
即ち、図１１の１つの回路はＳＴＭを発生するために設
けられており且つ別の回路はＦＴＭを発生するために設
けられている。これらの回路は、以下に説明するように
ＳＴＭ又はＦＴＭのいずれかを発生するために選択的に
イネーブルされる。

【００９４】図１１の回路の構成は、テストパッド５１
６、ＯＲゲート５２０へ一方の入力を提供する一対のイ
ンバータ５１８及び５１９から構成されている。ＯＲゲ
ートへの他方の入力は、インバータ５２２によって提供
され、インバータ５２２の入力端はＶＣＣへ結合されて
いるヒューズへ結合されると共にインバータ５２２を現
在の状態に保持するトランジスタ５２４へのフィードバ
ックへ結合されている。インバータ５２２の入力端へ接
続されている別のトランジスタは、そのゲートをトラン
ジスタ５２８と同じくパワーオンリセットパルス信号を
受取るべく接続されており、トランジスタ５２８のドレ
インはインバータ５１８の入力端へ接続しており、その
ソースは接地へ接続している。トランジスタ５２４に対
する同様の保持用トランジスタがインバータ５１８の出
力端とその入力端との間に接続されている。

【００９５】図１１の回路の動作は以下の如くである。
テストモード期間中に、テストパッド５１６は正電圧が
印加され、従ってそれは高状態に保持される。従って、
ＯＲゲート５２０への入力は高状態に保持される。図１
１の回路が信号ＳＴＭを発生する場合には、テストパッ
ドは直接的に信号ＳＴＭをアサート即ち活性化させ、従
ってそれは図８Ｂの回路へ印加され、低速時間制御回路
１２６ａをイネーブルさせる。同様の回路がＦＴＭを発
生するために専用のものとして設けられている場合に
は、パッド５１６において高電圧を供給するとＯＲゲー
ト５２０をして高信号を出力しＦＴＭを発生する。従っ
て、信号ＦＴＭはテストパッド５１６の制御によって積
極的にアサート即ち活性化させることが可能である。

【００９６】パワー即ち電力が初期的にこの回路へ印加
されると、短いパワー・オン・リセットパルスＰＯＲが
発生される。然しながら、ＰＯＲは比較的短い信号であ
り、且つヒューズ５３２が焼切されていない場合には、
Ｖｃｃへ接続されたままであって、ノード５２３を高状
態に保持するか又は迅速に高状態へ復帰させ、従ってＳ
ＴＭ及びＦＴＭはアサート即ち活性化されることはな
い。従って本回路の出力はテストパッドによって制御さ
れるか又はヒューズ５３２の状態によって制御される。
ヒューズ５３２が存在しない場合には、インバータ５２
２への入力は高状態であり、従ってその出力は低状態で
あり、且つＯＲゲート５２０の出力は低状態を維持す
る。この状態においては、信号ＳＴＭ又はＦＴＭはディ
スエーブルされ且つリセット回路８４は図１３Ａに示し
たような標準モードで動作する。ヒューズ５３２が焼切
されている場合には、インバータ５２２への入力は接地
へ移行することが許容される。何故ならば、それはヒュ
ーズ５３２によってＶＣＣに保持されることがないから
である。パワーが初期的にチップへ印加されると、パワ
ー・オン・リセットが短いパルスを供給してトランジス
タ５２６を介してインバータ５２２の入力端を接地させ
る。このことは、インバータ５２２の出力を高状態とさ
せる。インバータ５２２の出力が高状態であると、トラ
ンジスタ５２４がターンオンされてＰＯＲパルスが終了
した後にインバータ５２２の入力を低状態に維持するた
めの維持器として作用する。従って、焼切されたヒュー
ズ５３２はインバータ５２０から信号ＳＴＭ又はＦＴＭ
を活性化させ、高速時間制御回路１２６ｂ及び低速時間
制御回路１２６ａのいずれが焼切されたヒューズを有し
ているかに依存して、高速時間制御回路１２６ｂ又は抵
抗時間制御回路１２６ａのいずれかをイネーブルさせ
る。従って、製造業者の制御又はユーザの制御下におい
て、製造後のウエハテスト及びソートの時又は何等かの
後の時間においてヒューズ５３２を選択的に焼切するか
又は焼切しないことによって、各個別的なダイに対して
書込に対する終了タイミングを選択的に設定することが
可能である。

【００９７】次に、メモリセルに対する書込を実行する
期間を選択する方法について説明する。本発明の原理に
よれば、書込サイクル時間は全体的な装置性能及び装置
サイクル時間における制限的要因となる場合があること
が確立されている。このことは、特に、例えば４Ｖ又は
それ以下の低いＶＣＣを有する装置の場合に言えること
である。このような低い電圧においては、書込性能及び
書込サイクル時間は、通常、許容可能なレベルに維持す
ることが可能である。然しながら、書込を完了するのに
必要な時間インターバル（期間）は非常に長いものとな
り、それが動作サイクル時間における制限的要因とな
り、従って装置性能に強く影響を与えるようになる場合
がある。本発明の原理に基づいて書込サイクル時間を改
善することにより、この制限的要因は著しく改善され、
従って装置性能のこれらの臨界的な要因を著しく増加さ
せる。

【００９８】テスト期間中に、ＦＴＭ又はＳＴＭのいず
れかをアサート即ち活性化させることなしに、図８Ｂの
標準的回路を使用してメモリセルへデータを書込み、従
ってノード１９０は低状態へ移行し、メモリセル複製物
へデータが成功裡に書込まれた直後のサイクルにおける
標準時間においてリセット信号を発生する。データを標
準的なタイミングを使用してアレイ内のメモリセルへ書
込んだ後に、該データは該アレイのメモリセルから読取
られる。標準的な装置であるので、図示していない標準
的テスタが、そのデータがメモリセルへ正確に書込まれ
たか否かを検知する。メモリセルへ適切なデータ値が正
確に書込まれたか否かの表示が与えられる。このデータ
の書込、読取及び検知は、チップが複数個のメモリセル
において完全に動作可能であることを確認するために、
所望により複数回実施することが可能である。第一標準
時間インターバル（期間）を使用してメモリセルへデー
タを書込む１つ又はそれ以上のシーケンスの後に、ＳＴ
Ｍ又はＦＴＭのいずれかに対する図１１の回路のうちの
１つがテストの一部としてイネーブルされる。データの
全てが正確にメモリセルへ書込まれたことを仮定する
と、ＦＴＭ用の回路がテストパッド５１６を介してイネ
ーブルされる。信号ＦＴＭがイネーブルされると、リセ
ット信号の発生は書込サイクルにおいて前進され、従っ
て書込サイクルは標準終了時間におけるよりも多分高々
１乃至２ナノ秒速い時間において終了される。例えばよ
り速い終了モード等の第二時間インターバル（期間）の
書込期間を使用してデータがメモリセルへ書込まれる。
次いで、第二のより速い時間インターバルで書込まれた
メモリセルからデータが読み取られる。次いで、該デー
タが検知されて、この第二時間インターバルを使用して
データがメモリセルへ適切に書込まれたか否かを判別す
る。次いで、テスト回路が、より速い第二時間インター
バルを使用してメモリセルへデータが正確に書込まれた
か否かの表示を出力する。多数のテストの後に、そのデ
ータがより速い時間インターバルを使用してメモリセル
へ正確に書込まれたことが示される場合には、これは、
メモリセルが効果的に書込を行なうことが可能であり且
つより速い速度でデータを格納することが可能であるこ
との表示であり、従ってその部分はそうでない場合に可
能であるよりもより速いアクセス時間を有することが可
能である。メモリ装置５０が実際により速い時間インタ
ーバルで成功裡に書込を行なうことが可能であることが
確認された後にヒューズ５３２が焼切されて装置１５０
上の全てのメモリブロックに対して永久的にＦＴＭをイ
ネーブルさせる。その後に、装置１５０は標準書込サイ
クルよりも０．５ナノ秒乃至最大で１又は２ナノ秒速く
することの可能なより速い時間尺度の書込サイクル定格
が与えられる。従って、書込用の時間インターバルは、
その特定のチップに対する標準設計よりもより短いイン
ターバルであり、且つ該チップは市場において増加され
た需要を有することとなる。

【００９９】一方、以下に説明するように、テストパッ
ド５１６を介してアサート即ち活性化される低速時間モ
ードを使用して同様の書込、検知及びテストを行なうこ
とが可能である。新たなメモリ装置５０がテストされて
いると仮定すると、データが図１３Ａに示したようなリ
セット信号により終了される標準時間インターバルの書
込期間を使用してメモリセルへ書込まれる。次いで、該
データはメモリセルから読取られ、且つ検知が行なわれ
て該データがメモリセルへ正確に書込まれたか否かが判
別される。あるメモリ装置５０の場合には、接触抵抗に
おける増加、スレッシュホールド電圧における変動、活
性区域内への酸化物のバードビークによる僅かな侵入、
又はその他の多数の変動のために、メモリセルへの書込
がリセット信号が発生された時に完了しない場合がある
程度に充分僅かな変動が標準処理ロット内に存在する場
合がある。リセット信号の発生は、メモリセルへの書込
を自動的に終了させる。書込が完了されなかった場合に
は、適切なデータがメモリセルへ書込まれることはな
く、且つ該データの読取は、該データが正確に格納され
なかったことを表わす。次いで、チップを第二時間イン
ターバルを使用してテストし、該第二時間インターバル
は、この場合には、一層長い時間インターバルである。
このことは、回路１２６ａをイネーブルさせるために低
速時間モード信号を発生する回路に対しテストパッド５
１６上に高電圧を印加することによって行なわれる。回
路１２６ａがイネーブルされると、リセット信号が書込
におけるより後の時刻において発生され、従ってアレイ
内のメモリセルへのデータの実際の書込のためにより多
くの時間が与えられる。このリセット信号は０．５ナノ
秒乃至１，２又は多分４又はそれ以上のナノ秒だけ図１
０を参照して説明したようなリセット信号を発生するた
めの標準時間よりも一層長いものとすることが可能であ
る。従って、データは、低速時間モードにおけるこの２
番目のより遅い時間インターバルを使用してメモリセル
へ書込まれる。該データはメモリセルから検知されて、
このより遅い時間インターバル期間中にそれが適切に書
込まれたか否かを判別する。このより遅い時間モードを
使用してメモリセルへの書込が成功したか否かの表示が
出力される。多くのメモリ装置５０の場合には、このよ
り遅い時間モードは、例え標準時間インターバルを使用
して書込むことができない場合であっても、メモリセル
へ正確にデータを書込むことを可能とする。爾後のテス
トの後に、より遅い時間モードで適切に動作するメモリ
装置５０の場合には低速時間モード回路に対してヒュー
ズ５３２が焼切されて低速時間モードが永久的にイネー
ブルされる。従って、装置の速度は低速時間モード制御
回路１２６ａの速度に依存して幾分遅いものとして定格
される。例えば、それは０．２５、０．５又はそれ以上
のナノ秒長い書込サイクルを有するものとして定格され
る場合がある。然しながら、チップは、未だに市場にお
いて顕著な価値を有しており、且つ適切な書込サイクル
定格で販売することが可能である。従来は、この様なチ
ップは廃棄されねばならず製造業者に対する大きなコス
ト負担となっていた。本発明の利点により、そうでなけ
れば廃棄されていた多数のチップを顧客へ配送すること
が可能であり、唯一の差異は、それらが幾分低速の書込
サイクルとして定格されているが、尚且つ顕著な市場的
価値を有するものである。

【０１００】本発明は、多数の冗長行及び列が喚起され
る場合に特定の利点を有している。市場におけるある回
路設計においては、冗長行及び列を喚起させることは、
チップ上の与えらえたメモリセルをデータを書込み且つ
それからデータを読取ることの可能な速度を僅かに減少
させるものがある。従来技術においては、このことはチ
ップの速度定格を著しく損なう場合があり、又は、多
分、そうでない場合には動作可能なメモリ装置であった
チップを廃棄させる場合がある。本発明の原理によれ
ば、この様なメモリ装置５０が完全に動作可能である
が、何等かの処理変動又は冗長行又は列を喚起させるた
めに、僅かに速度が遅いものである場合には、その装置
は未だに顕著な市場的価値を有するものであり、且つ廃
棄するものではなく市場において販売することが可能な
ものである。

【０１０１】本発明の別の実施例においては、時間モー
ド回路が種々のその他の技術を介して選択され且つイネ
ーブルされる。例えば、ヒューズを焼切する代わりに、
最終的なメタルレベルを使用して、メモリセルへの書込
のためにどの速度回路をイネーブルさせるかを決定する
ために使用することが可能である。別の構成において
は、テストパッド５１６の１つ又は両方へ接続して外部
ピンが設けられる。テストパッド５１６は、メモリ装置
５０をパッケージ内に取囲ませた後に、外部ピンを介し
てアクセスすることが可能である。パッケージング後の
テスト期間中に、１つ、２つ、又は付加的なアクセスピ
ンを使用して種々の速度をアサート即ち活性化させるこ
とが可能である。テストパッド５１６へ接続されている
ピンは、通常チップ動作期間中にその他の機能を有する
ことが可能であり、且つテストモードにおいてのみ使用
される。適宜の速度は、適宜のピン上に高電圧を印加さ
せることによって所望の特定の速度モードを永久的にデ
ィスエーブルさせるか又は選択的にイネーブルさせるこ
とによって選択することが可能である。この変形実施例
においては、パッド５１６へ接続されているピンはユー
ザに対して使用可能なものとさせることが可能である。
このことはユーザが書込タイミングサイクルを選択的に
テストすることを可能とする。別の実施例においては、
ヒューズ５３２が結合されており、従って外側のピンか
らの過剰電圧によって焼切させ、従ってユーザが書込時
間インターバルを選択することを可能とする。勿論、ユ
ーザは書込タイミングの変更を行なおうとする場合に
は、書込期間中にデータが格納されるのに書込サイクル
が常に充分なものであることを確保するのに充分洗練さ
れていることを必要とする。

【０１０２】本発明の顕著な利点は、バーンインサイク
ルの前後においてメモリ回路へ行なうことの可能な修正
である。メモリの書込速度はバーンインサイクルの前に
テストすることが可能である。バーンインサイクルの後
に、書込速度を再度テストして、チップがバーンインサ
イクルの前における程高速で動作することが可能である
かを判別する。バーンインサイクル期間中のストレス印
加は、メモリセルアレイ内に充分に僅かな変動を発生さ
せ、バーンインサイクル前において動作可能であった高
速時間モードで動作しない場合がある。従って、バーン
インを完了した後に、メモリ装置５０を廃棄するのでは
なく、標準時間モード又は低速時間モードを書込サイク
ル用の時間インターバルとして選択することが可能であ
る。

【０１０３】本発明の更なる顕著な利点及び使用は、テ
ストにおいて潜在的に弱いビットを見つけ出すことであ
る。例えば、全てのメモリセルがその部分の仕様に対し
て標準的な標準速度テストを合格するものと仮定する。
この状況において、その部分は完全速度アクセス部分と
して市場で販売することが可能である。然しながら、付
加的なテスト特徴として、高速時間モードを喚起させ、
従って高速時間インターバルでの書込を行なう。この書
込の結果を検知し且つ比較して全てのビットが成功裡に
書込まれたか否かを判別する。数個のビットが成功裡に
書込まれなかった場合には、これらのビットは冗長行及
び列で置換させることが可能である。次いで、該部分を
高速テストモードで再度テストして、該装置に対する最
大定格速度を超えた速度においても全てのメモリセルに
書込を行なうことが可能であることを確保する。好適に
は、このようなテスト及び冗長行及び／又は列の置換は
ウエハソート期間中に行なわれる。次いで、該装置を標
準速度装置として販売される。アレイ内の全てのメモリ
セルが標準速度装置で動作する場合であっても、高速モ
ードでチップにストレスをかけることにより、潜在的に
弱いセルが識別され且つ冗長メモリセルで置換させるこ
とによってアレイから取除かれる。従って、メモリ装置
５０は市場におけるその他のメモリ装置よりも一層高い
信頼性を有している。何故ならば、全てのメモリセルは
標準動作の時間及び電圧パラメータの下でデータの適切
な書込を行なうためにより大きな余裕を有しているから
である。この特定のテストモード及び置換は、アレイの
全てのメモリセルが、チップが販売される可及的に最高
の仕様を充足することを仮定している。チップは、仕様
に対する可及的に最高の書込時間よりもより速い速度で
テストする。従来の速度テストを合格したが最も速い過
剰速度テストが不合格であったメモリセルは置換されて
潜在的に弱いメモリセルを取除く。

【０１０４】図１２は書込の開始を決定する回路の別の
実施例を示している。図５Ａの書込検知回路１１８は図
８Ａの第一実施例内に示されており、ＷＢＴ７６及びＷ
ＢＣ７４からＮＡＮＤゲート１６４及び交差結合された
トランジスタ１６６及び１６８へ入力される信号を含ん
でいる。図１２は図５のこのような書込検知回路１１８
に対する別の実施例である。

【０１０５】図１２の変形実施例によれば、メモリセル
からの実際のビット線自身がトランジスタのゲートを制
御すべく接続されている。図示した実施例においては、
これらのトランジスタはＰチャンネルトランジスタ５３
４−５３９である。ＰＲＥ信号がイネーブルされると、
ノード５４０が接地へプルされ、次いで弱いラッチ５４
２が、例えＰＲＥが低状態へ移行する場合であっても、
ノード５４０を接地に保持する。全てのビット線が高状
態に保持されるので、ビット線及び反転ビット線の両方
は、書込又は読取の前の状態にあり、ノード５４０は低
状態を維持する。メモリアレイに対して書込が行なわれ
ると、書込が行なわれる該対における一方のビット線は
低状態へ駆動され、且つ他方のビット線は高状態に保持
される。該対における一方のビット線が低状態へ移行す
ると、Ｐチャンネルトランジスタがターンオンされノー
ド５４０を接地へ接続させる。ＶＣＣへ接続されている
夫々のＰチャンネルトランジスタを介しての直接的な電
流の流れは、ノード５４０を高状態へ駆動するために弱
いラッチ５４２に打ち勝つのに充分なものである。従っ
て、アレイ自身内のメモリセルにおけるビット線上の書
込の直接的な結果としてノード５４０は高状態へ駆動さ
れる。次いで、ノード５４０の出力はインバータ５４４
を介して通過し、インバータ５４４は図８Ａに示したよ
うに、低状態へ駆動されてノード１７０へ低状態へ駆動
する。図８Ａに示したようにノード１７０が低状態に駆
動されると、メモリセルの状態は高状態から低状態へス
イッチされ、従ってノード１８４は高状態へ駆動され
て、トランジスタ１８６を前述したようにターンオンさ
せる。次いで、ＮＡＮＤゲート１５０によってリセット
信号が発生され、その結果書込が終了される。ＰＲＥ信
号が再度アサート即ち活性化されてノード５４０を低状
態とさせ、メモリ複製回路をリセットさせ、ノード１７
０に高状態を格納させ且つ全てのビット線を高状態へプ
ルする。

【０１０６】この特定の変形実施例においては、メモリ
アレイ自身内のビット線からのデータの書込を直接的に
検知するために、各ブロック内の１グループのビット線
に対してＰチャンネルトランジスタからなる全付加的な
行が必要とされる。このことは、各メモリセルへデータ
を書込むために必要とされる時間の非常に正確なシミュ
レーションを持ってビット線自身上のデータからタイミ
ングが直接的に駆動されるという利点を提供している。

【０１０７】図１２の回路の実施例の利点は、メモリセ
ル自身への書込に関し精度を増加させる可能性を有して
いるということである。然しながら、それはノード５４
０に対する付加的な導体及びノード１７０への付加的な
導線と共に、多数のトランジスタが必要とされるという
明らかな欠点を有している。従って、図１２の回路は、
１つの好適な実施例であるが、書込検知回路がＮＡＮＤ
ゲート１６４及びメモリセルへのアクセス時間をシミュ
レートすべく構成されている交差結合型トランジスタ１
６６及び１６８から構成されている図８Ａの回路も好適
実施例であり、且つ多くの回路において、その簡単性及
びメモリセルへのデータの書込の正確なシミュレーショ
ンのために好適なものである。当業者によって理解され
るように、データがメモリセルへの書込のために提供さ
れる場合に検知を行なう多数の等価な書込検知回路を設
計することが可能である。本発明の顕著な利点のうちの
１つは、メモリ複製回路がリセット信号を発生するタイ
ミングを開始させるのはメモリセルへのデータの書込で
あるということである。書込のタイミングを開始させる
ためにデータ自身を使用する任意の等価な回路は本発明
の技術的範囲に入るものと考えられる。

【０１０８】書込シミュレーション回路１２０を、アレ
イにおいて使用された場合と同一のメモリセルである図
８Ａの実施例において示されていた。図示した実施例に
おいては、メモリセルは格納ノードがポリシリコン抵抗
によって維持される交差結合した格納トランジスタを具
備するＳＲＡＭメモリセルである。理解されるように、
メモリセルがアレイ内の完全なＣＭＯＳ６−トランジス
タメモリセルである場合には、書込シミュレーション回
路１２０は完全なＣＭＯＳ６−トランジスタメモリセル
であるメモリセル複製物を有する。同様に、アレイ内の
メモリセルがＥＥＰＲＯＭメモリセル又はフラッシュＥ
ＥＰＲＯＭメモリセルである場合には、書込シミュレー
ション回路はこのようなメモリセルへ書込を行なうため
に必要とされる時間をシミュレートする回路を有してい
る。好適には、それは、アレイ内のメモリセルに対する
書込時間を正確にシミュレートするために、例えばＥＥ
ＰＲＯＭメモリセル等のメモリセルアレイ内におけるタ
イプのメモリセル複製物を有している。

【０１０９】図１４及び１５は本発明を組込んだメモリ
装置５０を含むシステムを示している。図１４はコンピ
ュータシステム５６０内のメモリ５０を示している。該
コンピュータシステムは、マイクロプロセサ及びその他
の入力／出力装置を有している。好適実施例において
は、コンピュータシステム５６０は例えばインテル社、
モトローラ社、ＩＢＭ及びその他の会社によって販売さ
れているような完全な３２ビット高速マイクロプロセサ
を有している。該コンピュータシステムは、それに対し
して種々の入力装置５６２及び出力装置５６４を接続さ
せることが可能である。ハードディスクドライブ、ＣＤ
−ＲＯＭ又はその他のオフサイト格納装置を含むことの
可能な付加的なデータ格納装置５６６もコンピュータシ
ステム５６０へ接続されている。本発明の高速書込メモ
リ装置５０を使用して、コンピュータシステム５６０は
その他の標準メモリ装置の場合に従来可能であったより
も一層高速に書込及びその他の全ての動作を実行するこ
とが可能である。

【０１１０】図１５Ａ及び１５Ｂは本発明に基づくメモ
リ装置５０の一実施例に対する付加的な特定の使用態様
を示している。一実施例においては、メモリ装置５０は
ＢＲＡＭと呼ばれる３２Ｋ×３２ビット同期型パイプラ
イン型バーストＳＲＡＭである。それは、パイプライン
化した出力を有しており且つＣＭＯＳキャッシュバース
トＳＲＡＭとして動作することが可能である。

【０１１１】バースト動作は、ＡＤＳＰ＿（プロセサア
ドレスステータス）又はＡＤＳＣ＿（コントローラアド
レスステータス）のいずれかで開始させることが可能で
ある。バースト前進入力ＡＤＶ＿は次のバーストアドレ
スをＢＲＡＭの内部的に発生させることを可能とする。

【０１１２】キャッシュバースト読取サイクルは、ＡＤ
ＳＰ＿が低状態へサンプルされた場合に、オンチップア
ドレスレジスタ内へクッロク入力される外部アドレスを
使用して、ＡＤＳＣ＿又はＢＷＥ＿に拘らずに、ＡＤＳ
Ｐ＿で開始される。バーストサイクルを開始させるため
に全てのチップセレクトはＡＤＳＰ＿に対してアサート
即ち活性化されねばならない。出力バッファは、ＢＲＡ
Ｍが選択される場合に、ＯＥ＿によってイネーブルされ
る。装置が非選択モードから選択モードへ移行する場合
には、該装置が選択され且つその出力は持続のクロック
サイクル上でイネーブルされる。読取動作においては、
現在レジスタされているアドレスによってアクセスされ
るデータがパイプライン化された態様で次の上昇クロッ
クエッジからｔＫＱにおいて与えられる。

【０１１３】ＡＤＶ＿入力は、アサート即ち活性化され
たＡＤＳｘ＿をサンプルするクロックエッジ上で無視さ
れるが、全ての爾後のクロックエッジ上でサンプルされ
る。該アドレスは各読取バーストアクセスに対しＢＲＡ
Ｍ内部でインクリメントされ、その場合に、ＢＷＥ＿及
びＧＢＷ＿は高状態でサンプルされ、ＡＤＶ＿は低状態
へアサート即ち活性化され、両方のアドレスストローブ
は高状態である。データはクロック（Ｋ）の上昇から全
ての出力（ＤＱ０−３１）に対しｔＫＱにおいて常に有
効である。

【０１１４】ＡＤＶ＿入力（バーストアドレス前進）は
バーストカウンタの制御を与える。ＡＶＤ＿入力は、バ
ーストサイクルの最初のデータが処理された後の爾後の
バーストデータアクセスを制御する。ＡＤＶ＿がクロッ
ク入力の上昇エッジにおいて爾後のバーストに対しアク
ティブ低となる毎に、バーストカウンタは次のバースト
アドレスへ前進される。該アドレスは動作の前に前進さ
れる。ＢＲＡＭは、正クロック遷移期間中にＡＤＶ＿ピ
ンが高状態である場合には、アドレスバーストシーケン
スを中断させる。完全な内部バーストカウントが完了す
ると、アドレスはその最初のベースアドレスへラップア
ラウンドする。ＬＢＯ＿入力の論理状態が、他のプロセ
サ（ＲＩＳＣ，パワーＰＣ，サイリックスＭ１）に対し
そのバーストシーケンスがインターリーブ（インテル社
のバーストの場合にはｉ４８６又はペンチアム（Ｐｅｎ
ｔｉｕｍ））又はリニアとして決定する。

【０１１５】書込サイクルは、ＢＷＥ＿をアサート即ち
活性化させる前に、出力をＯＥ＿でディスエーブルさせ
ることによって実施される。グローバル書込イネーブル
（ＧＷ＿＝低）がＢＷＥ＿の状態又は個々のバイト書込
選択入力に拘らずに３２ビット全てを書込む。ＧＷ＿が
高状態である場合には、ＢＷＥ＿及び個々のバイト書込
選択（ＢＷ１−４＿）をアサート即ち活性化させること
によって、１つ又はそれ以上のバイトを書込むことが可
能である。バイト書込テーブル（不図示）は、どのバイ
ト書込選択がＤＱ０−３１を制御するかをリストする。
ＢＷＥ＿はＡＤＳＰ＿低をサンプルする上昇クロックエ
ッジ上で無視されるが、全ての爾後の上昇クロックエッ
ジ上でサンプルされる。出力バッファは、ＢＷＥ＿又は
ＧＷ＿が低状態でサンプル（ＯＥ＿とは独立的）場合
に、Ｋの後ｔＫＱＨＺにおいてディスエーブルされる。
データは、適切な書込動作が実行される場合に、データ
入力レジスタ内へクロック入力される。書込サイクルは
内部的に自己同期されており、且つクロック入力の上昇
エッジによって開始される。書込バーストサイクルは、
次の上昇クロックエッジでＢＷＥ＿及びＡＤＶ＿が低状
態でサンプルされる場合に、ＢＲＡＭ内部でインクリメ
ントされるアドレスで継続する。

【０１１６】図１５Ａ及び１５Ｂに示したように接続さ
れたメモリ装置５０の一実施例の場合には、読取又は書
込動作は、ＡＤＳＰ＿の代わりにＡＤＳＣ＿で開始させ
ることが可能である。これらの入力の際は以下の如くで
ある。

【０１１７】（１）ＡＤＳＣ＿でサイクルを開始させる
ためにＡＤＳＣ＿が低状態へアサート即ち活性化される
場合にＡＤＳＰ＿は高状態でなければならない。

【０１１８】（２）ＡＤＳＣ＿低（ＡＤＳＰ＿高）をサ
ンプルする正へ移行するクロックエッジ上で全ての書込
イネーブル信号がサンプルされる。

【０１１９】（３）ＣＥ１＿が高状態である場合にはＡ
ＤＳＰ＿が阻止される。メモリ装置５０は、ＡＤＳＰ＿
又はＡＤＳＣ＿のいずれかで選択することが可能である
が、ＣＥ１＿が高状態である場合にＡＤＳＣ＿で非選択
状態とすることが可能であるに過ぎない。

【０１２０】図１５Ａの装置は、２５６ＫＢキャッシュ
ＳＲＡＭを提供するためにペンチアム（Ｐｅｎｔｉｕ
ｍ）プロセサへ接続されている２つのメモリ装置５０を
有している。キャッシュコントローラ５７２と共に動作
するペンチアムチップ５７０は、メモリ装置５０の各々
から完全な３２ビット読取／書込アクセスを有すること
が可能である。メモリ装置５０は、内部的に自己同期型
高速書込を有しており、従ってペンチアム５７０及びキ
ャッシュコントローラ５７２の制御下において夫々のメ
モリ装置に対して高速の書込を可能としている。

【０１２１】図１５Ｂは付加的なデータ格納及びバース
ト動作能力を与えるために、ペンチアム５７０及びキャ
ッシュコントローラ５７２へ接続している４個のメモリ
装置５０を有する５１２ＫＢキャッシュを有するコンピ
ュータシステムを示している。従って、メモリ装置５０
は、図１５Ａに示しにように、単に２個の装置を使用す
ることにより３２Ｋ×６４ビットバースト可能Ｌ２デー
タキャッシュＳＲＡＭアレイ（２５６Ｋ）バイトを構築
するためのアーキテクチュアを提供している。４個の装
置を使用して５１２Ｋバイトキャッシュを与えており、
この点については図１５Ｂを参照するとより。メモリ装
置５０は、深さ拡張を容易とするために３個のチップイ
ネーブルを有している。これらのチップイネーブルは、
５１２Ｋバイトデュアルバンクキャッシュ形態を実現す
る場合のコンテンションフリー即ち競合のない動作を可
能とするためにレジスタ即ち整合されている。

【０１２２】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。例えば、本発明の一実施例はＳＲＡＭメモリ装置を
有している。然しながら、同様の機能を実行する任意の
等価な回路を使用又は置換させることは勿論である。

【図面の簡単な説明】

【図１】 メモリアレイを有するメモリ装置を示した概
略図。

【図２】 図１のメモリ装置上の種々の回路を示した概
略ブロック図。

【図３】 図１の装置上の付加的な回路を示した概略ブ
ロック図。

【図４】 メモリセルを示した概略回路図。

【図５】 図２のリセット制御回路を示した概略ブロッ
ク図。

【図６Ａ】 図２に示した入力バッファを示した概略
図。

【図６Ｂ】 図２に示した書込ドライバ回路を示した概
略図。

【図６Ｃ】 図２の列選択回路を示した概略図。

【図６Ｄ】 図２のセンスアンプ及びグローバルバスド
ライバを示した概略図。

【図７】 図２のブロック読取／書込制御を示した概略
図。

【図８Ａ】 図５のブロックリセット制御回路の一実施
例を示した概略図。

【図８Ｂ】 書込タイミング制御回路を具備するブロッ
ク読取／書込制御回路の第二実施例を示した概略図。

【図９】 図８Ｂに示したような高速書込回路の一実施
例を示した概略図。

【図１０】 図８Ｂの低速書込回路の一実施例を示した
概略図。

【図１１】 書込タイマテストモード及び速度選択回路
を示した概略図。

【図１２】 書込検知回路の変形実施例を示した概略
図。

【図１３Ａ】 図８Ａにおける種々のノードにおける電
圧と時間との関係を示したグラフ図。

【図１３Ｂ】 図８Ｂの種々のノードにおける書込タイ
ミング制御回路の動作を示したグラフ図。

【図１４】 本発明に基づくシステムを示した概略ブロ
ック図。

【図１５Ａ】 本発明を使用したシステムの一実施例を
示した概略ブロック図。

【図１５Ｂ】 本発明を使用したシステムの別実施例を
示した概略ブロック図。

【符号の説明】

５０ メモリ装置 ５２ メモリアレイ ５４ メモリアレイブロック ６８ データ入力バッファ ７０，７２ 信号線 ７４ ＷＢＣ信号線 ７５ 書込ドライバ ７６ ＷＢＴ信号線 ７８ 列選択回路 ８０ ＢＬＣ線 ８２ ＢＬＴ線 ８４ リセット制御回路 ８６ リセット信号線 ８８ 反転リセット信号線 ９０ 読取ビット補元（ＲＢＣ）信号線 ９２ 読取ビット−真（ＲＢＴ）信号線 ９４ センスアンプ回路 ９８ 出力バッファ １０２ アドレスデコーダ １０４ ワード線及びブロック選択ラッチ １０６ 入力バッファ １０８ 偶数／奇数行アドレスドライバ １１０ ワード線選択回路 １１２ ローカルワード線ドライバ回路 １１４ テストモード論理 ２０２，２０４ 交差結合トランジスタ ２０６，２０８ アクセストランジスタ ２１０ ビット線（ＢＬ） ２１２ ビット線−補元（ＢＬＣ） ２１４，２１６ ポリシリコン抵抗

Claims (20)

【特許請求の範囲】
1. 【請求項１】 書込終了信号を発生する回路において、 書込の開始を検知する書込開始検知回路、 書込を終了させる信号を発生する書込終了信号発生回
   路、 前記書込開始検知回路及び前記書込終了信号発生回路へ
   結合されており、書込の開始の後選択した時間において
   前記書込終了信号発生回路をして書込終了信号を発生さ
   せる書込時間期間回路、を有することを特徴とする回
   路。
2. 【請求項２】 請求項１において、前記書込時間期間回
   路が、タイマー回路と、前記タイマー回路へ結合してい
   るスイッチング回路とを有することを特徴とする回路。
3. 【請求項３】 請求項２において、前記タイマー回路
   が、複数個のメモリセルからなるアレイ内の１個のメモ
   リセルと同一の寸法及び同一の回路接続の一対のトラン
   ジスタを具備するメモリセル複製物を有することを特徴
   とする回路。
4. 【請求項４】 請求項２において、更に、前記書込開始
   検知回路に結合されており、検知されている前記アレイ
   内のメモリセルへの書込が行なわれると前記メモリセル
   複製物の状態を強制的に変化させる状態変化発生回路を
   有することを特徴とする回路。
5. 【請求項５】 請求項４において、前記スイッチング回
   路が前記メモリセル複製物へ結合されており、前記メモ
   リセルの状態が変化されるとスイッチング回路を発生す
   ることを特徴とする回路。
6. 【請求項６】 請求項２において、更に、可変時間制御
   回路が前記スイッチング回路へ結合されていることを特
   徴とする回路。
7. 【請求項７】 請求項６において、前記可変時間制御回
   路が、前記書込終了回路をして前記書込終了時間を発生
   させる時間を第一の選択時間から第二の選択時間へ前進
   させるための時間前進回路を有することを特徴とする回
   路。
8. 【請求項８】 請求項２において、前記時間前進回路
   が、複数個のトランジスタを有しており、該トランジス
   タのゲートは共通スイッチングノードへ結合されており
   且つそれらのソースは第一ノードへ結合しており且つそ
   れらのドレインは第二ノードへ結合してされており、前
   記共通スッチングノードがイネーブルされる場合に、前
   記第一及び第二ノードを共通結合させることを特徴とす
   る回路。
9. 【請求項９】 請求項８において、前記複数個のトラン
   ジスタの数が、前記第二の選択した時間を所定量だけ前
   進させるために前記第一ノードから前記第二ノードへ電
   流が流れる速度を増加させるべく選択されていることを
   特徴とする回路。
10. 【請求項１０】 請求項９において、前記第一共通ノー
    ドが接地であり且つ前記第二共通ノードが前記共通スッ
    チングモードがイネーブルされて前記共通スイッチング
    モードがイネーブルされた場合に前記第二ノードを接地
    へ接続させる前に接地より高い電圧値であることを特徴
    とする回路。
11. 【請求項１１】 請求項２において、前記可変時間制御
    回路が、前記書込終了回路をして前記書込終了信号を発
    生させる時間を第一の選択した時間から第三の選択した
    時間へ遅延させる時間遅延回路を有していることを特徴
    とする回路。
12. 【請求項１２】 請求項１１において、前記時間遅延回
    路が、前記信号の出力を遅延させるために複数個の遅延
    ゲートを有していることを特徴とする回路。
13. 【請求項１３】 請求項１２において、前記複数個の遅
    延ゲートの数が、前記出力を選択した時間値だけ遅延さ
    せるべく選択されていることを特徴とする回路。
14. 【請求項１４】 書込終了信号を発生させる方法におい
    て、 メモリセルへの書込のためのデータの供給を検知し、 前記メモリセル内への前記データの格納に必要な時間を
    シミュレートし、 選択した時間期間の後に書込完了信号を発生し、 前記書込完了信号の発生の後選択した時間期間に書込終
    了及びリセット信号を発生する、上記各ステップを有す
    ることを特徴とする方法。
15. 【請求項１５】 請求項１４において、更に、メモリセ
    ルへのデータの書込に必要な時間をシミュレートするた
    めにメモリセル複製物内にデータ状態の変化を格納し且
    つ前記データが前記メモリセル複製物において状態を変
    化させた後に書込完了信号を発生することを特徴とする
    方法。
16. 【請求項１６】 請求項１４において、更に、書込バス
    −真及び書込バス−補元上のデータの状態を同時的に検
    知し、前記書込バス−真又は書込バス−補元のいずれか
    の上でデータ状態が変化する場合に書込開始信号を発生
    する、ことを特徴とする方法。
17. 【請求項１７】 請求項１４において、前記メモリセル
    内にデータを格納するのに必要な時間をシミュレートす
    るステップが、前記アレイ内のメモリセルと同一の電気
    的接続、装置特性及び装置寸法を有するメモリセル複製
    物へ新たなデータを書込むことを特徴とする方法。
18. 【請求項１８】 請求項１４において、更に、前記メモ
    リアレイに対するワード線選択回路をディスエーブルし
    且つ前記リセット信号の制御下において読取／書込制御
    回路をリセットすることを特徴とする方法。
19. 【請求項１９】 書込サイクルの長さを決定するコンピ
    ュータシステムにおいて、 マイクロプロセサシステム、 前記マイクロプロセサシステムへ電気的に接続されてお
    り且つ前記マイクロプロセサからの命令の下で書込動作
    を実行するメモリ装置、 前記メモリ装置への書込のために前記マイクロプロセサ
    から前記メモリ装置へいつデータが供給されたかを検知
    するための前記メモリ装置内の書込開始検知回路、 前記書込開始検知回路へ結合されており且つ前記書込開
    始信号が発生された後選択した時間において書込完了信
    号を発生させる書込時間期間回路、を有することを特徴
    とするコンピュータシステム。
20. 【請求項２０】 請求項１９において、更に、書込シミ
    ュレーション回路へ接続されており、前記メモリアレイ
    への書込データのアクセスをディスエーブルさせるため
    の信号を発生する書込終了及びリセット回路を有するこ
    とを特徴とするコンピュータシステム。