JP2006127749A - ページバッファおよびページバッファを含む不揮発性メモリ装置 - Google Patents

Abstract

【課題】隣接した内部データ線間のカップリングノイズによる内部データ線のデータ歪み現象を減少させることができ、カラムアドレスバスラインの数を減少して、必要なレイアウト面積が減少させることができる不揮発性半導体メモリ装置およびこれに適用されるページバッファを提供する。
【解決手段】プログラムモードおよび読み出しモードで実施可能な不揮発性メモリ装置であって、複数の不揮発性メモリセル、複数のワードラインおよび複数のビットラインを持つメモリセルアレイを備える。メモリ装置は、メモリアレイのビットラインから読み出されるデータを出力するための内部データ出力ラインおよびメモリセルアレイのビットラインと内部データ出力ラインとの間に動作可能に連結されるページバッファをさらに備え、ページバッファは、ビットラインに選択的に連結されるセンシングノード、センスノードに選択的に連結されるラッチノードを持つラッチ回路、プログラミングモードおよび読み出しモードでラッチノードの論理電圧を設定するラッチ入力パス、およびラッチ入力パスと分離され、ラッチノードの論理電圧によって内部データ出力ラインの論理電圧に設定するラッチ出力パスを備える。
【選択図】図１１

Description

本発明は半導体メモリ装置に係り、特に、不揮発性メモリ装置に使用されるページバッファ回路およびその他の回路に関するものである。

最近、電気的プログラム（ｐｒｏｇｒａｍ）および電気的消去（ｅｒａｓｅ）が可能な不揮発性半導体メモリ装置に対する需要が急激に増加している。このような装置は、少なくとも供給電源のない状態で記憶されたデータを保持することができる能力によって部分的な特徴がある。いわゆる、フラッシュメモリは、特にデジタルカメラ、携帯電話（ｃｅｌｌ ｐｈｏｎｅ）、ＰＤＡ（ｐｅｒｓｏｎａｌ ｄａｔａ ａｓｓｉｓｔａｎｔ）、およびラップトップコンピュータ（ｌａｐｔｏｐ ｃｏｍｐｕｔｅｒ）のようなポータブル装置に広く利用されているが、これらに限定されるものではない。フラッシュメモリ、たとえばＮＡＮＤ型フラッシュメモリは、比較的小さな面積に多量のデータを記憶することができる。

従来技術の考察として、フラッシュメモリセルとフラッシュメモリ装置の基礎を成す基本的動作原理を以下に提示する。しかし、以下に提示する説明はただ一例であり、本発明の範囲を決して制限および／または限定するものではないことを明確に理解しなければならない。

まず、フラッシュメモリセル（ｆｌａｓｈ ｍｅｍｏｒｙ ｃｅｌｌ）の動作原理を図１ａ〜図１ｃに基づいて説明する。図１ａはメモリ装置のワードラインとビットラインとに連結される一つのフラッシュメモリセルトランジスタの典型的な構造を示し、図１ｂは一つのフラッシュメモリセルトランジスタの等価回路を示し、そして、図１ｃは一つのフラッシュメモリセルトランジスタのスレショルド電圧（ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ）特性を示す。

図１ａ〜図１ｃをともに参照すれば、一つのフラッシュメモリセルトランジスタは、基板３の表面上に位置するソース領域（ｓｏｕｒｃｅ ｒｅｇｉｏｎ）４と、ドレイン領域（ｄｒａｉｎ ｒｅｇｉｏｎ）５とを含む。本実施例において、基板３はＰ型であり、ソース領域４とドレイン領域５はＮ＋型である。ゲート構造は、ソース領域４と前記ドレイン領域５との間に決まるチャンネル領域（ｃｈａｎｎｅｌ ｒｅｇｉｏｎ）の上部に整列される。ゲート構造は、フローティングゲート（ｆｌｏａｔｉｎｇ ｇａｔｅ）１と制御ゲート（ｃｏｎｔｒｏｌ ｇａｔｅ）２とを含む。図示されていないが、トンネリング誘電体層（ｔｕｎｎｅｌｉｎｇ ｄｉｅｌｅｃｔｒｉｃ ｌａｙｅｒ）がフローティングゲートと基板の表面との間に挿入され、ほかの薄膜酸化層（ｔｈｉｎ ｏｘｉｄｅ ｌａｙｅｒ）（あるいは、制御誘電体層）がフローティングゲート１と制御ゲート２との間に挿入される。図示の例において、ドレイン電圧（Ｖｄ）はビットライン（ＢＬ）から供給され、制御ゲート電圧（Ｖｃｇ）はワードライン（ＷＬ）から供給され、ソース電圧（Ｖｓ）は接地のような基準電位に連結される。

フラッシュメモリセルトランジスタのスレショルド電圧は、それの記憶された論理値を定義する。すなわち、フラッシュメモリセルトランジスタが初期状態（また“消去”状態ともいう）にある場合には、スレショルド電圧（Ｖｔｈ）は、図１ｃに示すように、比較的低い。このような状態は、セルトランジスタは論理値“１”を有すると定義され、一般的に通常のトランジスタ素子のオン（ＯＮ）状態に相当する。一方、セルトランジスタがプログラムされた状態（ＰＧＭ）にある場合は、前記スレショルド電圧（Ｖｔｈ）は比較的高い。このような高いスレショルド電圧状態は論理値“１”を有すると指定し、一般的に通常のトランジスタ素子のオフ（ＯＦＦ）状態に相当する。

セルトランジスタを初期状態からプログラムされた状態に変換（プログラム）するために、ファウラー−ノルドハイムトンネリング（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ ｔｕｎｎｅｌｉｎｇ、以下“ＦＮトンネリング”という）として広く知られたプロセスが用いられる。このプロセスを簡略に説明すれば、比較的大きい正（＋）の電位差が制御ゲート２と基板（Ｐｓｕｂ）との間に生成され、基板（Ｐｓｕｂ）上のチャンネル内に励起された電子（ｅｘｃｉｔｅｄ ｅｌｅｃｔｒｏｎ）は透過されてフローティングゲート１にトラップされる。このような負（−）でチャージされた電子は制御ゲート２と基板（Ｐｓｕｂ）との間の障壁として作用し、よって、図１ｃに示すように、セルトランジスタのスレショルド電圧を増加させる。制御ゲート２と基板（Ｐｓｕｂ）との間に大きい負（−）の電位差を形成することによって、セルトランジスタは初期状態に復元できる。そして、結果として生ずるＦＮトンネリングは、トラップされた電子を、薄膜酸化層を横切ってフローティングゲート１から基板（Ｐｓｕｂ）に返し、電子障壁を除去しスレショルド電圧（Ｖｔｈ）を低下させる。

図２を参照すれば、フラッシュメモリ装置内に発見される相当数のフラッシュセルトランジスタのオン（ＯＮ）およびオフ（ＯＦＦ）スレショルド電圧（Ｖｔｈ）は、一般にベルカーブ（ｂｅｌｌ ｃｕｒｖｅ）分布を呈する。たとえば、消去されたセルトランジスタ（論理値“１”を有する）のスレショルド電圧（Ｖｔｈ）は−３ｖと−１ｖとの間に分布され、一方、プログラムされたセルトランジスタ（論理値“０”を有する）のスレショルド電圧（Ｖｔｈ）は＋１ｖと＋３ｖとの間に分布される。

図３ａを参照すれば、ＮＡＮＤフラッシュメモリは直列に連結されるフラッシュメモリセルトランジスタの“ストリング６”に特徴があるが、ここで、多数の並列ストリング６がフラッシュメモリのメモリブロック７を構成する。図示のように、各ストリング６は、メモリブロック７のビットライン（ＢＬ）に沿って直列に連結された複数のフラッシュメモリセルトランジスタからなる。ワードライン（ＷＬ）は、メモリブロック７のそれぞれの対応列のセルトランジスタの制御ゲートに連結される。たとえば、フラッシュメモリ装置は、それぞれのストリング６内に１６個〜３２個のセルトランジスタを含み、それぞれのメモリブロック７内に４２２４個のストリング（Ｂ／Ｌ０、．．．、Ｂ／Ｌ４２２３）を含む。

各ストリング６の両端には、ストリング選択信号（ＳＳＬ）およびグラウンド選択信号（ＧＳＬ）を受信する制御ゲートを持つストリング選択トランジスタ（ｓｔｒｉｎｇ ｓｅｌｅｃｔ ｔｒａｎｓｉｓｔｏｒ）がある。一般に、選択信号（ＳＳＬ及びＧＳＬ）はセルトランジスタの読み出し（ｒｅａｄｉｎｇ）とプログラミング（ｐｒｏｇｒａｍｍｉｎｇ）とに用いられる。さらに、それぞれのストリング端には、各メモリブロック７のセルトランジスタストリング６のソースライン電圧を案内する共通ソースライン（ＣＳＬ）がある。

図３ｂの表は、消去、プログラムおよび読み出し動作に対し、図３ａに示す信号の多様な電圧条件を一般的に示す。この表で、“Ｓｅｌ．Ｗ／Ｌ”はプログラムまたは読み出し動作が行われる選択されたワードラインを意味し、“Ｕｎｓｅｌ．Ｗ／Ｌ”はメモリブロックの残りのワードラインを意味する。消去動作の場合、“Ｓｅｌ．Ｗ／Ｌ”は消去動作が行われる選択されたメモリブロックのワードラインを意味し、“Ｕｎｓｅｌ．Ｗ／Ｌ”はメモリセルアレイ内の残りのメモリブロックのワードラインを意味する。

次に、ＮＡＮＤフラッシュプログラミング動作を図３ｂないし図４に基づいて説明する。ここで、ストリング選択信号（ＳＳＬ）は電源電圧（ＶＤＤ）に設定され、グラウンド選択信号（ＧＳＬ）は０ｖに設定され、共通ソースライン（ＣＳＬ）電圧は接地電圧（ＶＳＳ）と電源電圧（ＶＤＤ）との間（たとえば、１．５ｖ）に設定され、バルク（ｂｕｌｋ）電圧は０ｖに設定される。一般に、プログラミングは１回に１本のワードラインで起こり、よって、各プログラミング動作に対して一つのメモリブロック当たり１本のワードラインが選択される。ここで、選択されたワードライン（Ｗ／Ｌ）はプログラミング電圧（Ｖｐｇｍ）を受信し、一方、残りの選択されなかったワードライン（Ｗ／Ｌ）はパス電圧（Ｖｐａｓｓ）を受信する。ここで、プログラミング電圧（Ｖｐｇｍ）はパス電圧（Ｖｐａｓｓ）より大きい。プログラミング電圧（Ｖｐｇｍ）は、選択されたワードラインのあるセルトランジスタのビットライン（ＢＬ）電圧が０ｖである時、ＦＮトンネリングが結果として生ずる充分に高い電圧（たとえば、１８ｖ）である。すなわち、選択されたワードラインのあるセルトランジスタのビットライン（Ｂ／Ｌ）電圧が０ｖである時、プログラム電圧（Ｖｐｇｍ）はＦＮトンネリングを始めるのに十分な電圧差を生成して、セルトランジスタをプログラミング状態に置かれるようにする。一方、あるセルトランジスタのビットライン（Ｂ／Ｌ）電圧が電源電圧（ＶＤＤ）である時、ＦＮトンネリングは不十分な電圧差（たとえば、１０ｖ）の結果として抑制される。よって、セルは“プログラム禁止”と呼ばれる。一方、パス電圧（Ｖｐａｓｓ）は選択されなかったトランジスタが導電状態に置かれるように充分に高いが、ＦＮトンネリングを起こすほど高くはない。

次に、図３ｂおよび図５を参照して、読み出し動作（ｒｅａｄ ｏｐｅｒａｔｉｏｎ）を説明する。この場合、ストリング選択信号（ＳＳＬ）は読み出し電圧（Ｖｒｅａｄ）に、グラウンド選択信号（ＧＳＬ）は読み出し電圧（Ｖｒｅａｄ）に、共通ソースライン（ＣＳＬ）電圧は０ｖに、かつバルク（ｂｕｌｋ）電圧は０ｖに設定される。プログラミング動作と同様に、読み出し動作は１回に典型的に１本のワードラインで起こり、よって、各読み出し動作に対して各メモリブロック当たり１本のワードラインが選択される。ここで、選択されたワードライン（Ｗ／Ｌ）は０ｖに設定される。一方、残りの選択されなかったワードラインが読み出し電圧（Ｖｒｅａｄ）を受信する。本実施例において、読み出し電圧（Ｖｒｅａｄ）は４．５Ｖで、“１”と“０”セルトランジスタのスレショルド電圧分布を超過する。したがって、選択されなかったワードラインに連結されたセルトランジスタは導電状態になる。一方、選択されたワードラインに印加された０ｖ電圧は“１”と“０”セルトランジスタのスレショルド電圧分布の間である。したがって、選択されたワードラインに連結された“１”セルトランジスタは導電性になり、一方、選択されたワードラインの残りのセルトランジスタは非導電性になる。その結果は、メモリブロックのビットライン（Ｂ／Ｌ）間の電圧差である。

図３ｂに示す表の例において、およそ１．２ｖのビットライン（Ｂ／Ｌ）電圧は選択されたワードラインで“０”状態のセルトランジスタを有すると読まれ、０．８ｖより小さなビットライン電圧は選択されたワードラインで“１”状態のセルトランジスタを有すると読まれる。

次に、図３ｂおよび図６を参照して、消去動作を説明する。この場合、ビットライン（Ｂ／Ｌ）、ストリング選択信号（ＳＳＬ）、グラウンド選択信号（ＧＳＬ）、共通ソースライン（ＣＳＬ）、および選択されなかったメモリブロックのワードラインはすべてフローティング状態に設定される。一方、選択されたワードライン電圧は０ｖに設定され、バルク電圧はＶｅｒａｓｅ（たとえば、１９〜２１ｖ）に設定される。このようにして、ネガティブ電圧差が制御ゲートとバルクとの間に形成され、その結果、フローティングゲートと基板との間のゲート酸化層にわたってＦＮトンネリングが発生する。結果として、スレショルド電圧分布はプログラムされた“０”状態から消去された“１”状態に減少する。消去動作後には、選択されたメモリブロックのすべてのセルトランジスタは消去された“１”状態であることを念頭に留めおかなければならない。

前述したように、メモリブロックの読み出しおよびプログラミングは１回に１本のワードラインで実行される。しかし、ある応用では、このような動作がメモリブロック内のページごとに実行されるというのがより正確である。このような概念を図７に一般的に示す。図示の例において、ビットライン（ＢＬ＜ｋ：０＞）は偶数（ｅｖｅｎ）および奇数（ｏｄｄ）ビットライン（ＢＬ＿Ｅ＜ｋ：０＞およびＢＬ＿Ｏ＜ｋ：０＞）に分けられる。各ワードラインのセルトランジスタはメモリブロックのページを構成し、図７の例で、各ワードラインはメモリブロックの偶数ページおよび奇数ページに連結される。後にもっと詳細に説明するように、ページバッファブロックに含まれるページバッファ（ＰＢ＜ｋ：０＞）はフラッシュメモリブロックからの読み出しデータを伝送し、フラッシュメモリブロックにプログラムデータを伝送するために用いられる。通常、一つのページバッファ（ＰＢ）はそれぞれ奇数および偶数ビットライン対に備えられる。

図８は一例のＮＡＮＤ型フラッシュメモリのコア要素を示すブロック図で、メモリのビットラインをアクセスするために、いわゆる“Ｙ−ｇａｔｉｎｇ”技術が用いられる。図示のように、複数のページバッファブロック（ＰＢＢ＜３１：０＞）がビットライン（ＢＬ＜２５５：０＞）を介してメモリセルアレイ（ＭＣＡＲＲ）に連結される。それぞれのページバッファブロック（ＰＢＢ）は８本のビットラインとインターフェースする。図８には示されていないが、図７に基づいて前述したように、各ビットライン（ＢＬ）は実際に一対の奇数および偶数ビットラインからなる。

複数のページバッファデコーダ（ＰＢＤＥ＜３１：０＞）は、対応するページバッファブロック（ＰＢＢ＜３１：０＞）、ｙアドレスライン（Ｙａ＜７：０＞）、ｙアドレスライン（Ｙｂ＜３１：０＞）、およびグローバルデータバス（ＧＤＢ）に実効的に連結される。後にもっと詳細に説明するように、ｙアドレスライン（Ｙａ＜７：０＞）は共通的にすべてのページバッファデコーダ（ＰＢＤＥ＜３１：０＞）に印加され、一方、ｙアドレスライン（Ｙｂ＜３１：０＞）のそれぞれは、対応するページバッファデコーダ（ＰＢＤＥ＜３１：０＞）に印加される。すなわち、ページバッファデコーダ（ＰＢＤＥ０）はｙアドレス（Ｙａ＜７：０＞及びＹｂ０）を受信し、ページバッファデコーダ（ＰＢＤＥ１）はｙアドレス（Ｙａ＜７：０＞及びＹｂ１）を受信する。そして、残りのページバッファに対しても、同一方式によりなされる。内部データライン（ＩＤＢ＜２５５：０＞）はページバッファブロック（ＰＢＢ＜３１：０＞）とページバッファデコーダ（ＰＢＤＥ＜３１：０＞）との間に連結される。図８の例では、８本の内部データライン（ＩＤＢ）はそれぞれ対応ページバッファブロック（ＰＢＢ）対とページバッファデコーダ（ＰＢＤＥ）との間に提供される。

また、データ入力選択信号（ＤＩ及びｎＤＩ）とラッチ信号（ＬＣＨ＜７：０＞）とがページバッファブロック（ＰＢＢ＜３１：０＞）に印加されるが、これらの機能は図９に基づいて後述する。

図９は図８に示すページバッファ（ＰＢ）およびページバッファデコーダ（ＰＢＤＥ）を説明するための回路図である。説明の便宜上、図９は並んでいる配置（すなわち、ワードライン方向に並置された）ページバッファ（ＰＢ＜７：０＞）を示す。しかし、実際には、ページバッファは、ほかのページバッファの上部に積層された構造となる（すなわち、ビットライン方向に並置される）。

図９のページバッファデコーダ（ＰＢＤＥ０）は、グローバルデータバス（ＧＤＢ）と共通内部データライン（ＩＤＢＣ）との間に連結された第１トランジスタと、共通内部データラインとページバッファ（＜７：０＞）のそれぞれの内部ライン（ＩＤＢ＜７：０＞）との間に連結された複数の第２トランジスタとを含む。図示のように、第１トランジスタゲートはｙアドレス信号（Ｙｂ０）を受信し、第２トランジスタの各ゲートはｙアドレス信号（Ｙｂ＜７：０＞）を受信する。それで、ｙアドレス（Ｙｂ＜３１：０＞）はページバッファブロック（ＰＢＢ＜３１：０＞）のなかでいずれか一つを選択するのに使用され、ｙアドレス（Ｙａ＜７：０＞）は選択されたページバッファブロック（ＰＢＢ）内部のビットライン（ＢＬ）を選択するのに使用されることは明白である。

ページバッファ（ＰＢ０）は、ラッチノード（ＣＭＮＬＡ）と反転されたラッチノード（ＣＭＮＬＡｎ）とを有するラッチ回路を含む。ページバッファ（ＰＢ０）の第１および第２トランジスタデータ入力選択信号（ＤＩ及びｎＤＩ）によってそれぞれ制御され、このようなトランジスタは、内部データライン（ＩＤＢ０）と反転されたラッチノード（ＣＭＮＬＡｎ）およびラッチノード（ＣＭＮＬＡ）との間にそれぞれ連結される。また、ほかのトランジスタはページバッファ選択信号（ＰＢＳＬＴ）によって制御され、ラッチノード（ＣＭＮＬＡ）とセンスノード（ＮＳＥＮ０）との間に連結される。メモリセルアレイのメモリセルストリングに連結されるセンスノード（ＮＳＥＮ０）は、ロード（ｌｏａｄ）制御信号（ＰＬＯＡＤ）によって制御されるほかのトランジスタの動作によって、選択的に電源電圧（ＶＤＤ）に連結される。最後に、二つのトランジスタが内部データライン（ＩＤＢ）と基準電圧（ＶＳＳ）との間に直列に連結される。このような二つのトランジスタのなかで、一つはセンスノード（ＮＳＥＮ０）上の電圧によって制御され、ほかの一つはラッチ信号（ＬＣＨ＜０＞）によって制御される。

要約すれば、プログラミング動作において、ページバッファ（ＰＢ０）のラッチ回路は、データ入力選択信号（ＤＩ及びｎＤＩ）と内部データライン（ＩＤＢ）の電圧によって指示される論理値を記憶し、その後、このような論理値（すなわち、ラッチノード（ＣＭＮＬＡ）で現れる電圧）はプログラミングのためにメモリセルストリングのビットラインに伝送される。これと類似の方式では、読み出し動作において、センスノード上の感知された電圧は一時的にラッチ回路に記憶され、ついで内部データライン（ＩＤＢ）を介してグローバルデータバス（ＧＤＢ）に伝送される。内部データライン（ＩＤＢ）は共有入力および出力ラインとして作用することを念頭に留めおかなければならない。

前記のような従来の不揮発性メモリ装置は多くの欠点を持っている。メモリ装置が高容量メモリに対する要求を満足するためにさらに集積されることによって、多様な回路のレイアウト面積が減少するため、このような従来の不揮発性メモリ装置の欠点は目立つ。このような欠点の全体リストを提供しないで、このような欠点の例を提示する。

隣接した内部データライン間に寄生容量性カップリング（ｐａｒａｓｉｔｉｃ ｃａｐａｃｔｉｖｅ ｃｏｕｐｌｉｎｇ）は、図１０に示すような結果となることができる。前述したように、かつ図１０に示すように、各ページバッファブロック（ＰＢＢ）のページバッファ（ＰＢ＜７：０＞）はビットライン方向に、すなわち、ページバッファデコーダ（ＰＢＤＥ）とメモリセルアレイ（ＭＣＡＲＲ）との間に、積層される。たとえば、ページバッファデコーダ（ＰＢＤＥ）とメモリセルアレイ（ＭＣＡＲＲ）との間に配列される。また、センスノード遮断信号（ＳＯＢＬＫ）によって制御され、センスノード（ＳＯＮ＜７：０＞）をビットライン（ＢＬ＜７：０＞）にそれぞれ選択的に連結させる多数のトランジスタが示されている。

それぞれのページバッファ（ＰＢ）の内部データライン（ＩＤＢ）のすべてはページバッファブロック（ＰＢＢ）内に互いに並列に延長される。ページバッファ（ＰＢ）のレイアウト面積が減少するにしたがい、隣接した内部データライン（ＩＤＢ）のピッチ（Ｐ）がますます狭くなり、これにより、容量性カップリングが内部データライン（ＩＤＢ）間で増加する。隣接した内部データライン（ＩＤＢ）間で結果的に発生するカップリングノイズは信号の歪みとデータエラーとをもたらす。

また、内部データライン（ＩＤＢ）の大きい寄生性容量（ｃａｐａｃｉｔａｎｃｅ）は各ページバッファのラッチ回路の低い容量性ラッチノードとの電荷共有（ｃｈａｒｇｅ ｓｈａｒｉｎｇ）条件を生成する場合もある。ある場合に、これは、データがフリップされる（ｆｌｉｐｐｅｄ）現象を誘発する。さらに、内部データライン（ＩＤＢ）の高い出力負荷はページバッファの出力ドライビング能力の増加を要することになり、これは、空間と電圧源が制限されることを考慮する時、非常に深刻な問題となる。

また、図８を参照すれば、前述した例のバス領域は４０本のｙアドレスラインを含む。このように比較的多数のラインは、装置のバス領域に大きいレイアウト面積が伴わなければならない。

本発明の目的は、従来の不揮発性半導体メモリ装置の問題点を改善するためのもので、隣接した内部データ線間のカップリングノイズによる内部データ線のデータ歪み現象を減少させることができる不揮発性半導体メモリ装置およびこれに適用されるページバッファを提供することにある。

本発明のほかの目的は、カラムアドレスバスラインの数を減らして、必要なレイアウト面積を減少させる不揮発性半導体メモリ装置およびこれに適用されるページバッファを提供することにある。

本発明の一面によれば、プログラムモードおよび読み出しモードで動作可能な不揮発性メモリ装置が提供される。前記メモリ装置は、複数の不揮発性メモリセル、複数のワードラインおよび複数のビットラインを持つメモリセルアレイを含む。前記メモリ装置は、前記メモリセルアレイのビットラインから読み出されるデータを出力するための内部データ出力ライン、および前記メモリセルアレイと前記内部データ出力ラインとの間に動作可能に連結されるページバッファをさらに含む。前記ページバッファは、前記ビットラインに選択的に連結されるセンシングノード；前記センシングノードに選択的に連結されるラッチノードを持つラッチ回路；前記ラッチノードの論理電圧を設定するラッチ入力パス；および前記ラッチ入力パスから分離され、前記ラッチノードの前記論理電圧による前記内部データ出力ラインの論理電圧を設定するラッチ出力パスを含む。

本発明のほかの一面によれば、複数の不揮発性メモリセルを含むメモリセルアレイ；前記メモリセルアレイの前記不揮発性メモリセルから読み出されるデータおよび前記メモリセルアレイの前記不揮発性メモリセルにプログラムされるデータを一時的に記憶するためのラッチ回路を含むページバッファ；前記メモリセルアレイから読み出されて前記ページバッファに一時的に記憶されるデータを出力する内部データ出力ライン；および前記内部データ出力ラインから分離され、データが前記メモリセルアレイの前記不揮発性メモリセルにプログラムされる時、およびデータが前記メモリセルアレイの前記不揮発性メモリセルから読み出される時、前記ラッチ回路を設定するラッチ入力パスを含む、不揮発性メモリ装置が提供される。

本発明のさらにほかの一面によれば、複数の不揮発性メモリセルを含むメモリセルアレイ；前記メモリセルアレイの不揮発性メモリセルにプログラムされるデータを入力する入力データバス；前記入力データバスから分離され、前記メモリセルアレイの前記不揮発性メモリセルから読み出されるデータを出力する出力データバス；前記メモリセルアレイの前記不揮発性メモリセルから読み出されるデータおよび前記不揮発性メモリセルにプログラムされるデータを一時的に記憶するためのラッチ回路；前記出力データバスに連結される内部データ出力ライン；前記入力データバスに連結され、データが前記メモリセルアレイの前記不揮発性メモリセルにプログラムされる時、前記ラッチ回路を設定するラッチ入力パス；および前記ラッチ回路に一時的に記憶された読み出しデータを前記内部データ出力ラインに伝送する出力ドライブ回路を含む、不揮発性メモリ装置が提供される。

本発明のさらにほかの一面によれば、不揮発性メモリ装置は、複数の不揮発性メモリセル、複数のワードラインおよび複数のビットラインを含むメモリセルアレイを含む。前記メモリ装置は、内部データ出力ライン、および前記メモリセルアレイと前記内部データ出力ラインに連結される複数のページバッファをさらに含む。前記ページバッファは、複数の並置されたページバッファを定義するために順次配列され、前記ページバッファのそれぞれは、前記メモリセルアレイから読み出されるデータを一時的に記憶するラッチ回路を含み、前記ラッチ回路と前記内部データ出力ラインとの間に連結されるアドレスゲートを含む。前記アドレスゲートは、前記内部データ出力ラインに前記各ページバッファのラッチ回路からのデータを選択的に出力するために、アドレス信号に応答する。

本発明のさらにほかの一面によれば、不揮発性メモリ装置は、複数の不揮発性メモリセル、複数のワードラインおよび複数のビットラインを含むメモリセルアレイを含み、前記複数のビットラインは第１方向に長く延長される。前記メモリ装置は、前記メモリセルアレイから読み出されるデータを出力する、共有内部データ出力ライン；および前記メモリセルアレイ、前記共有内部データ出力ラインおよび前記複数の内部データ入力ライン間にそれぞれ動作可能に連結される複数のページバッファをさらに含む。

本発明のさらにほかの一面によれば、不揮発性メモリ装置は、複数の不揮発性メモリセルを含むメモリセルアレイ、およびローカルデータ入力ラインとラッチ回路を含むページバッファを含む。前記ラッチ回路は、前記メモリセルアレイの前記不揮発性メモリセルから読み出されるデータおよび前記不揮発性メモリセルにプログラムされるデータを一時的に記憶するように、前記ローカルデータ入力ラインに応答する。前記メモリ装置は、外部入力信号を供給するグローバルデータ入力ラインをさらに含み、前記外部入力信号は前記メモリセルアレイをプログラムするためのプログラミング信号と前記メモリアレイを読み出すための制御信号を含み、前記ゲート回路に供給されるアドレス信号によって、前記ローカルデータ入力ラインに前記外部入力信号を選択的に出力するゲート回路を含む。

本発明のさらにほかの一面によれば、複数の不揮発性メモリセル、複数のワードラインおよび複数のビットラインを持つメモリセルアレイを含む不揮発性メモリ装置が提供される。前記メモリ装置は、前記メモリセルアレイから読み出されるデータを出力する内部データ出力ライン；前記メモリセルアレイと前記内部データ出力ラインとの間に動作可能に連結される複数のページバッファ；および前記複数のページバッファの少なくとも一つのゲート回路に動作可能に連結される複数のアドレスラインをさらに含む。

本発明のさらにほかの一面によれば、不揮発性メモリ装置のページバッファが提供される。前記ページバッファは、ラッチノードを含むラッチ回路；前記ラッチノードの電圧を制御する内部データ入力ライン；前記ラッチノードから電気的に隔離される内部データ出力ライン；および前記ラッチノードの前記電圧によって前記内部出力ラインの電圧を制御する出力ドライブ回路を含む。

本発明のさらにほかの一面によれば、電気的にプログラムおよび消去可能な複数のメモリセル、複数のワードライン、および複数のビットラインを持つメモリセルアレイを含む不揮発性半導体メモリ装置が提供される。前記メモリ装置は、複数のページバッファを含む少なくとも一つのページバッファブロックと内部データ出力ラインをさらに含む。前記ページバッファはそれぞれビットラインに連結され、それぞれは複数のバッファ選択信号のなかで少なくとも一つに応答してイネーブルされる。前記ページバッファのそれぞれはビットライン上のデータに対応して、自分のラッチノードに記憶する。前記内部データ出力ラインは前記複数のページバッファに共有され、イネーブルされるページバッファのラッチノード上のデータによってドライビングされる。前記内部データ出力ラインは前記ページバッファのラッチノードから電気的に隔離される。

前記のような本発明の不揮発性半導体メモリ装置とこれに適用されるページバッファにおいて、内部出力ライン（ＩＤＯＵＴ０）はラッチノード（ＮＬＡＴ）およびバッファ入力パス（ＲＢＩＮ１、ＲＢＩＮ２）と電気的に隔離される。したがって、内部出力ライン（ＩＤＯＵＴ０）によってチャージされるほかのページバッファ（ＮＷＢＵＦ＜７：１＞）のデータによって選択されるページバッファ（ＮＷＢＵＦ０）のラッチノード（ＮＬＡＴ）に記憶されるデータが歪む現象を根本的に遮断することができる。

本発明の不揮発性半導体メモリ装置においては、ビットライン遮断トランジスタがページバッファ（ＮＷＢＵＦ０）に含まれるように実現される。したがって、本発明の不揮発性半導体メモリ装置においては、各ページバッファのセンシングノード（ＮＳＥＮ０）間の寄生キャパシタが発生する余地が著しく減少するので、センシングノード（ＮＳＥＮ０）間のカップリングノイズが非常に小さくなる。また、各ページバッファのセンシングノードの長さがほぼ同一であるので、センシングノード間のセンシングマージンの均一性は著しく改善される。

一方、本発明の不揮発性半導体メモリ装置においては、５１２本のビットラインおよびページバッファをデコードしてデータの入出力を制御するが、必要なカラムアドレスのバスラインの数は合計２４本である。従来技術と比較すると、本発明の不揮発性半導体メモリ装置で必要なカラムアドレスのためのバスラインの数は著しく減少する効果が発生する。よって、カラムアドレスのバスラインのためのレイアウト面積も著しく減少する。

また、本発明の不揮発性半導体メモリ装置において、内部出力ライン（ＩＤＯＵＴ０）はページバッファ（ＮＷＢＵＦ＜７：０＞）によって共有される。したがって、従来技術の各ページバッファの内部出力ライン（ＩＤＢ＜７：０＞）間のライン対ラインキャパシタによるカップリングノイズ問題を除去することができる。

本発明の不揮発性半導体メモリ装置によれば、内部出力ライン（ＤＯＵＴ０）がページバッファ（ＮＷＢＵＦ＜７：０＞）の積層方向に伸張される。したがって、本発明の不揮発性半導体メモリ装置においては、内部出力ライン（ＩＤＯＵＴ０）から各ページバッファ（ＮＷＢＵＦ＜７：０＞）までの距離の差がほとんど消滅される。したがって、本発明の不揮発性半導体メモリ装置によれば、各ページバッファ（ＮＷＢＵＦ＜７：０＞）間のデータローディングの均一性が著しく改善されて、センシングマージンの均一性が著しくよくなる。

本発明および本発明の動作上の利点および本発明の実施によって達成される目的を充分に理解するためには、本発明の好適な実施例を例示する添付図面および添付図面に記載された内容を参照しなければならない。各図面を理解するに際して、同一部材はできるだけ同一参照符号で示される。また、下記の説明で、具体的な処理流れのような多くの特定の詳細内容を本発明のより全般的な理解を提供するために説明する。しかし、これらの特定の詳細内容がなくても、本発明を実施することができるというのは、当該技術分野で通常の知識を持った者には自明な事実である。そして、本発明の要旨を不必要にあいまいにし得ると判断される公知機能および構成についての詳細な説明は省略する。

以下、添付した図面を参照して本発明の好適な非限定実施例を説明することにより、本発明を詳しく説明する。
図１１は本発明の一実施例による不揮発性半導体メモリ装置の概略的なブロックダイアグラムである。
図１１を参照すれば、本実施例の不揮発性半導体メモリ装置は、メモリセルアレイ（ＭＣＡＲＲ）、ページバッファブロック（ＮＷＰＢＢ＜６３：０＞）、第１および第２グローバル入力ライン（ＧＤＩ／ｎＧＤＩ）、グローバル出力ライン（ＧＤＯＵＴ）、ｙアドレスライン（Ｙｐ＜７：０＞、Ｙｑ＜７：０＞およびＹｒ＜７：０＞）、読み出しラッチ信号（ＬＣＨ＜７：０＞）、およびページバッファデコーダ（ＮＷＤＥ＜６３：０＞）を含む。

メモリセルアレイ（ＭＣＡＲＲ）は、メモリセルのマトリックスアレイ、ワードライン（ＷＬ）（図１１には図示せず）およびビットライン（ＢＬ＜５１１：０＞）を含む。本実施例において、メモリセルはフラッシュメモリセルトランジスタである。
内部入力ライン（ＩＤＩ＜６３：０＞およびｎＩＤＩ＜６３：０＞）、および内部出力ライン（ＩＤＯＵＴ＜６３：０＞）は、ページバッファデコーダ（ＮＷＥＤ＜６３：０＞）と対応ページバッファブロック（ＮＷＰＢＢ＜６３：０＞）との間に連結される。

第１グローバル入力ライン（ＧＤＩ）と第２グローバル入力ライン（ｎＧＤＩ）は、所定の動作区間、たとえば読み出しモード（ｒｅａｄ ｍｏｄｅ）、プログラムモード（ｐｒｏｇｒａｍ ｍｏｄｅ）、および消去モード（ｅｒａｓｅ ｍｏｄｅ）の間に相反した論理状態の入力データを伝送する。
後にもっと詳細に説明するように、ページバッファデコーダ（ＮＷＤＥ＜６３：０＞）のそれぞれは、内部入力ライン（ＩＤＩ＜６３：０＞およびｎＩＤＩ＜６３：０＞）のデータを出力するために、入力データ（ＧＤＩ及びｎＧＤＩ）をｙアドレスデータ（Ｙｑ＜７：０＞／Ｙｒ＜７：０＞）とともにデコードする。
また、ページバッファデコーダ（ＮＷＥＤ＜６３：０＞）のそれぞれは内部出力ライン（ＩＤＯＵＴ＜６３：０＞）上のデータに対応するデータをグローバル出力ライン（ＧＤＯＵＴ）に提供する。

ページバッファブロック（ＮＷＰＢＢ＜６３：０＞）はラッチ信号ライン（ＬＣＨ＜７：０＞）とｙアドレス（Ｙｐ＜７：０＞）に応答する。後述するように、ページバッファブロック（ＮＷＰＢＢ＜６３：０＞）は、内部入力ライン（ＩＤＩ＜６３：０＞およびｎＩＤＩ＜６３：０＞）上に対応する入力データを一時的に記憶してからビットライン（ＢＬ＜５１１：０＞）に伝送し、また、ビットライン（ＢＬ＜５１１：０＞）上のデータに対応する出力データを一時的に記憶してから内部出力ライン（ＩＤＯＵＴ＜６３：０＞）に伝送する機能をする。

図１２は本実施例による図１１のメモリセルアレイ（ＭＣＡＲＲ）の一部を示す図である。特に、図１２は図１１の第１ビットライン（ＢＬ０）のメモリセルストリングに関連した回路を示す。ビットライン（ＢＬ＜５１１：１＞）は同様に実現される。
前述したように、メモリセルアレイ（ＭＣＡＲＲ）は、一般に、メモリセル（ＭＣ）のマトリックスアレイ、複数のワードライン（ＷＬ＜ｎ−１：０＞）、および複数のビットライン（ＢＬ＜５１１：０＞）を含む。前記実施例の不揮発性半導体メモリ装置のメモリセル（ＭＣ）はＮＡＮＤ型フラッシュメモリセルである。

図１２は図１１のビットライン（ＢＬ０）を付勢する偶数および奇数ビットライン（ＢＬｅ０及びＢＬｏ０）に連結される第１および第２ストリング（ＳＴｅ０及びＳＴｏ０）を示す。各ストリング（ＳＴｅ０及びＳＴｏ０）は、選択ライン（ＳＳＬ及びＧＳＬ）に連結されるメモリセルの両端に位置するトランジスタを含む。図示のように、選択ライン（ＳＳＬ及びＧＳＬ）は、ワードライン（ＷＬ＜ｎ−１：０＞）に平行に伸びる。また、各ストリング（ＳＴｅ０及びＳＴｏ０）は共通ソースライン（ＣＳＬ）で終端される。

偶数および奇数ビットラインはビットライン制御ブロック（ＢＬＣＯＮＢＫ）に連結される。前述した図１１の説明の便宜および簡便化のために、ビットライン制御ブロック（ＢＬＣＯＮＢＫ）がメモリセルアレイ（ＭＣＡＲＲ）の一部を形成すると説明した。しかし、ビットライン制御ブロック（ＢＬＣＯＮＢＫ）はメモリセルアレイ（ＭＣＡＲＲ）から分離されて区別される回路として示すこともできる。

読み出し、プログラムおよび消去動作モードのそれぞれにおいて、ビットライン制御ブロック（ＢＬＣＯＮＢＫ）は偶数ビットラインおよび奇数ビットライン（ＢＬｅ０及びＢＬｏ０）のなかで一つを選択し、選択されたビットラインをビットライン（ＢＬ０）に連結する。このような動作は、センスノードブロッキング信号（ＳＯＢＬＫ）によって制御されるトランジスタ５１５、および偶数ビットライン選択信号（ＢＬＳＬＴｅ）および奇数ビットライン選択信号（ＢＬＳＬＴｏ）によってそれぞれ制御されるトランジスタ５１３、５１４によって行われる。

さらに、ビットライン制御ブロック（ＢＬＣＯＮＢＫ）は、読み出し、プログラムモードおよび消去動作モードで、偶数ビットライン（ＢＬｅ０）および奇数ビットライン（ＢＬｏ０）の電圧をプレチャージするか調節するように動作する。トランジスタ５１１、５１２をこのような目的で提供する。すなわち、トランジスタ５１１は、ビットラインパワー電圧（ＢＬＰＷＲ）を偶数ビットライン（ＢＬｅ０）に選択的に連結するための偶数遮断信号（ＳＨＬＤｅ）に応答し、トランジスタ５１２はビットラインパワー電圧（ＢＬＰＷＲ）を奇数ビットライン（ＢＬｏ０）に選択的に連結するための奇数遮断信号（ＳＨＬＤｏ）に応答する。

図１３は図１１に示すページバッファブロック（ＮＷＰＢＢ０）の例を示す。残りのページバッファブロック（ＮＷＰＢＢ＜６３：１＞）も類似の構成を持つ。
図１３のページバッファブロック（ＮＷＰＢＢ０）は、複数のページバッファ（ＮＷＢＵＦ＜７：０＞）、内部出力ライン（ＩＤＯＵＴ０）、第１内部入力ライン（ＩＤＩ０）および第２内部入力ライン（ｎＩＤＩ０）を含む。ページバッファ（ＮＷＢＵＦ＜７：０＞）は、ビットライン（ＢＬ＜７：０＞）に伝送されるデータおよびビットライン（ＢＬ＜７：０＞）から受信されるデータをそれぞれ記憶する。

内部出力ライン（ＩＤＯＵＴ０）はページバッファブロック（ＮＷＰＢＢ０）に対する共通内部出力ラインであって、ページバッファ（ＮＷＢＵＦ＜７：０＞）のなかでいずれか一つに記憶されたデータに対応する出力データを伝送する。
第１内部入力ライン（ＩＤＩ０）および第２内部入力ライン（ｎＩＤＩ０）は、入力データに基づいて、ページバッファ（ＮＷＢＵＦ＜７：０＞）でのデータ記憶を制御する信号を供給する。
所要レイアウト面積を最小化するため、ページバッファブロック（ＮＷＰＢＢ０）に含まれるページバッファ（ＮＷＢＵＦ＜７：０＞）は、積層構造、すなわちページバッファデコーダ（ＮＷＤＥ０）とメモリセルアレイ（ＭＣＡＲＲ）との間に並置される構造に配置される。

ページバッファブロック（ＮＷＰＢＢ）のページバッファ（ＮＷＢＵＦ＜７：０＞）のそれぞれは、内部入力ライン（ＩＤＩ０及びｎＩＤＩ０）とビットライン（ＢＬ＜７：０＞）のなかで対応する一つとの間に連結される。また、前記ページバッファ（ＮＷＢＵＦ＜７：０＞）のそれぞれは、対応するビットライン（ＢＬ＜７：０＞）をそれぞれのセンスノード（ＮＳＥＮ＜７：０＞）に連結するビットライン遮断信号（ＢＬＳＨＦ）に応答するトランジスタ（８７０ａ）を備える。

また、ページバッファ（ＮＷＢＵＦ＜７：０＞）のそれぞれは、それぞれのｙアドレス信号（Ｙｐ＜７：０＞）を受信する。従来のメモリ装置とは異なり、本実施例において、このようなアドレス信号（Ｙｐ＜７：０＞）はそれぞれのページバッファ（ＮＷＢＵＦ＜７：０＞）に直接的に連結される（図１１参照）。後述するように、これは、メモリのバス領域に提供されるラインの数を減らし、前記メモリの前記ｙアドレスラインの総数を減らす二重の利点をもたらす。ここで、アドレス信号（Ｙｐ＜７：０＞）はバッファ選択信号という。

図１３に示すように、望ましくは、内部出力ライン（ＩＤＯＵＴ０）は、ページバッファ（ＮＷＢＵＦ＜７：０＞）が積層された方向に延長される。これにより、それぞれのページバッファ（ＮＷＢＵＦ＜７：０＞）から内部出力ライン（ＩＤＯＵＴ０）までの伝送ラインの距離の偏差が最小化される。これは、ページバッファ（ＮＷＢＵＦ＜７：０＞）から内部出力ライン（ＩＤＯＵＴ０）にデータがロードされる時、信号の均一性を向上させて、不揮発性メモリのセンシングマージン（ｓｅｎｓｉｎｇ ｍａｒｇｉｎ）を強化させる。

また、本実施例では、内部出力ライン（ＩＤＯＵＴ０）がページバッファ（ＮＷＢＵＦ＜７：０＞）によって共有される。このような構造による一つの利点は、従来のメモリ（図１０参照）での内部データライン（ＩＤＢ＜７：０＞）の寄生的なカップリング（ｐａｒａｓｉｔｉｃ ｃｏｕｐｌｉｎｇ）に関連する問題点を回避することができることである。

図１４は図１３のページバッファ（ＮＷＢＵＦ０）の一例を示す。残りのページバッファ（ＮＷＢＵＦ＜７：１＞）も同様に構成される。
図１４に示すように、ページバッファ（ＮＷＢＵＦ０）は、センシングノード（ＮＳＥＮ０）、ラッチユニット８１０、ラッチ伝送ユニット８２０、ラッチドライビングユニット８２５、センシング応答ユニット８３０、出力ドライビングユニット８４０、バッファ選択ユニット８５０、センシングセッティングユニット８６０、ビットライン遮断ユニット８７０、および内部出力ライン（ＩＤＯＵＴ０）を含む。センシングノード（ＮＳＥＮ０）は、ビットライン（ＢＬ０）から提供されたデータを受信し、ビットライン遮断ユニット８７０を介してビットライン（ＢＬ０）に連結される。

ビットライン遮断ユニット８７０は、ビットライン遮断信号（ＢＬＳＨＦ）に応答して、ビットライン（ＢＬ０）とセンシングノード（ＮＳＥＮ０）との連結を制御する。望ましくは、ビットライン遮断ユニット８７０はビットライン遮断トランジスタ８７０ａを使用して実現され、ビットライン遮断トランジスタ８７０ａはビットライン遮断信号（ＢＬＳＨＦ）に応答してゲートされる低電圧のＮＭＯＳトランジスタである。

ラッチユニット８１０は、ビットライン（ＢＬ０）のデータに対応するデータを記憶するラッチノード（ＮＬＡＴ）を含む。
ラッチドライビングユニット８２５は、所定のラッチドライビング電圧を提供するために、バッファ選択アドレス（Ｙｐ０）に応答してイネーブルされる。本実施例で、ラッチドライビング電圧は接地電圧（ＶＳＳ）で、ラッチ伝送ユニット８２０に提供される第１および第２内部入力ライン（ＩＤＩ０およびｎＩＤＩ０）上のデータに独立的である。本実施例のラッチドライビングユニット８２５はラッチドライビングトランジスタ８２５ａを含む。望ましくは、ラッチドライビングトランジスタ８２５ａはバッファ選択アドレス（Ｙｐ０）に応答してゲートされ、接地（ＧＲＯＵＮＤ）電圧（ＶＳＳ）に連結されるソース端子を持つＮＭＯＳトランジスタである。

本実施例のラッチ伝送ユニット８２０は、第１および第２ラッチ伝送トランジスタ８２０ａおよび８２０ｂを含む。第１ラッチ伝送トランジスタ８２０ａは、第１内部入力ライン（ＩＤＩ０）に応答して、ラッチドライビングトランジスタ８２５ａから提供されるラッチドライビング電圧をラッチユニット８１０のノードＮ８１０ａに提供する。望ましくは、第１ラッチ伝送トランジスタ８２０ａはラッチドライビングトランジスタ８２５ａに連結され、第１内部入力ライン（ＩＤＩ０）上のデータに応答してゲートされる。したがって、バッファ選択アドレス（Ｙｐ０）が論理“Ｈ”状態にある時、論理“Ｈ”状態のデータが第１内部入力ライン（ＤＩＯ）に印加されれば、第１ラッチ伝送トランジスタ８２０ａは、接地電圧（ＶＳＳ）をラッチユニット８１０のラッチノードＮ８１０ａに提供する。

本実施例の第２ラッチ伝送トランジスタ８２０ｂは、第２内部入力ライン（ｎＩＤＩ０）に応答して、ラッチドライビングトランジスタ８２５ａから提供されるラッチドライビング電圧をラッチユニット８１０のラッチノード（ＮＬＡＴ）に提供する。望ましくは、第２ラッチ伝送トランジスタ８２０ｂはラッチドライビングトランジスタ８２５ａに直列に連結され、第２内部入力ライン（ｎＩＤＩ０）上のデータに応答してゲートされる。したがって、バッファ選択アドレス（Ｙｐ０）が論理“Ｈ”状態にある時、論理“Ｈ”状態のデータが第２内部入力ライン（ｎＩＤＩ０）に印加されれば、第２ラッチ伝送トランジスタ８０２ｂは接地電圧（ＶＳＳ）をラッチユニット８１０のラッチノード（ＮＬＡＴ）に提供する。

すなわち、本実施例では、第１ラッチ伝送トランジスタ８２０ａがターンオン（ＯＮ）になる時、論理“Ｈ”のデータがラッチノード（ＮＬＡＴ）上に記憶される。一方、第２ラッチ伝送トランジスタ８２０ｂがターンオン（ＯＮ）になる時、論理“Ｌ”のデータがラッチノード（ＮＬＡＴ）上に記憶される。

図１４において、参照符号ＲＢＩＮ１およびＲＢＩＮ２は、ラッチドライビング電圧がラッチユニット８１０に伝送されるバッファ入力パスを示す。すなわち、ラッチドライビングトランジスタ８２５ａおよび第１ラッチ伝送トランジスタ８２０ａを通じてラッチノード（ＮＬＡＴ）に至る伝送パスは第１バッファ入力パス（ＲＢＩＮ１）で示し、ラッチドライビングトランジスタ８２５ａおよび第１ラッチ伝送トランジスタ８２０ｂを通じてラッチノード（ＮＬＡＴ）に至る伝送パスは第２バッファ入力パス（ＲＢＩＮ２）で示す。

本実施例のセンシング応答ユニット８３０は、センシング応答電圧をラッチ伝送ユニット８２０に伝送するようにセンシングノード（ＮＳＥＮ０）によって駆動されて、ラッチノードに記憶されるデータを制御する。望ましくは、センシング応答電圧は接地電圧である。センシング応答ユニット８３０は、例として、センシング応答トランジスタ８３０ａおよび出力センシングトランジスタ８３０ｂを含む。

望ましくは、センシング応答トランジスタ８３０ａは、センシングノード（ＮＳＥＮ０）上のデータに応答してゲートされるＮＭＯＳトランジスタである。出力センシングトランジスタ８３０ｂはセンシング応答トランジスタ８２０ａに直列に配列されるＮＭＯＳトランジスタであり、接地電圧（ＶＳＳ）に連結されるソース端子を持つ。センシング応答トランジスタ８３０ａがターンオンされる時、出力センシングトランジスタ８３０ｂは、センシング応答電圧を、ラッチ伝送ユニット８２０を介してラッチユニット８１０に提供するように、読み出しラッチ信号（ＬＣＨ）に応答する。また、ラッチノード（ＮＬＡＴ）は、センシング応答電圧に応答してセンシングノード（ＮＳＥＮ０）に対応するデータを記憶する。

センシングセッティングユニット８６０は、センシングノード（ＮＳＥＮ０）を所定のセッティング電圧に設定する。本実施例において、セッティング電圧は電源電圧（ＶＤＤ）であり、センシングセッティングユニット８６０はセンシングセッティングトランジスタ８６０ａを含む。望ましくは、センシングセッティングトランジスタ８６０ａは電源電圧に連結されるソース端子を持つＰＭＯＳトランジスタであり、センシングセッティング信号（／ＰＬＯＡＤ）に応答してゲートされる。

出力ドライビングユニット８４０は、バッファ選択アドレス（Ｙｐ０）に応答してイネーブルされる。出力ドライビングユニット８４０は、イネーブルされる時、ラッチノード（ＮＬＡＴ）上に記憶されたデータに応答して内部出力ライン（ＩＤＯＵＴ０）を所定のドライブ電圧でドライブする。図１４に示すように、内部出力ライン（ＩＤＯＵＴ０）は、ラッチノード（ＮＬＡＴ）およびバッファ入力パス（ＲＢＩＮ１及びＲＢＩＮ２）から分離して電気的に隔離される。

出力ドライビングユニット８４０は、たとえば、第１出力ドライビングトランジスタ８４０ａおよび第２出力ドライビングトランジスタ８４０ｂを含む。第１出力ドライビングトランジスタ８４０ａは、ラッチユニット８１０のラッチノード（ＮＬＡＴ）上に記憶されたデータによってゲートされる。本実施例では、ラッチユニット８１０のラッチノード（ＮＬＡＴ）上に記憶されたデータが論理“Ｈ”である時、第１出力ドライビングトランジスタ８４０ａはターンオン（ＯＮ）される。第２出力ドライビングトランジスタ８４０ｂは、第１出力ドライビングトランジスタ８４０ａに直列に連結される。第２出力ドライビングトランジスタ８４０ｂは、内部出力ライン（ＩＤＯＵＴ０）をドライブ電圧でドライブするように、バッファ選択アドレス（Ｙｐ０）に応答してゲートされる。本実施例において、ドライブ電圧は第１出力ドライビングトランジスタ８４０ａのソース端子に連結される接地電圧（ＶＳＳ）である。そこで、本実施例によれば、ラッチノード（ＮＬＡＴ）に記憶されたデータが論理“Ｈ”状態である時、内部出力ライン（ＩＤＯＵＴ０）は、バッファ選択アドレス（Ｙｐ０）が論理“Ｈ”状態に遷移されることに応答して、接地電圧（ＶＳＳ）にドライビングされる。

本実施例におけるバッファ選択ユニット８５０は、ラッチノード（ＮＬＡＴ）とのセンシングノード（ＮＳＥＮ０）の連結を制御する。本実施例において、バッファ選択ユニット８５０はバッファ選択トランジスタ８５０ａを含み、バッファ選択トランジスタ８５０ａは、バッファ選択信号（ＰＢＳＬＴ）に応じてゲートされるＮＭＯＳトランジスタである。バッファ選択信号（ＰＢＳＬＴ）の電圧レベルが論理“Ｈ”状態に遷移される時、ラッチノード（ＮＡＬＴ）上のデータはバッファ選択トランジスタ８５０ａを介してセンシングノード（ＮＳＥＮ０）に伝送され、さらにビットライン（ＢＬ０）に伝送される。

図１５は図１１に示すページバッファデコーダ（ＮＷＤＥ０）の一例を示す。残りのページバッファデコーダ（ＮＷＤＥ＜６３：１＞）も同様に構成できる。
ページバッファデコーダ（ＮＷＤＥ０）は、二つの主な機能を持つ。一つ目、ページバッファデコーダ（ＮＷＤＥ０）は、内部出力ライン（ＩＤＯＵＴ０）上のデータに対応する出力データをグローバル出力ライン（ＧＤＯＵＴ）に選択的に伝送する。二つ目、ページバッファデコーダ（ＮＷＤＥ０）は、第１グローバル入力ライン（ＧＤＩ）および第２グローバル入力ライン（ｎＧＤＩ）上の入力データに対応するデータを第１内部入力ライン（ＩＤＩ０）および第２内部入力ライン（ｎＩＤＩ０）にそれぞれ伝送する。

図１５の例において、ページバッファデコーダ（ＮＷＤＥ０）は、第１〜第３デコーダ論理ゲート１２０１、１２０３および１２０５、インバータ１２０６およびデコーダトランジスタ１２０７を含む。
ここでは、ｙアドレス信号（Ｙｑ＜７：０＞）はメイン選択アドレスといい、ｙアドレス信号（Ｙｐ＜７：０＞）はサブアドレスという（図１１参照）。

第１デコーダ論理ゲート１２０１は、メイン選択アドレス（Ｙｑ０）とサブ選択アドレス（Ｙｒ０）との論理演算を行い、論理演算の結果をブロックデコーディング信号（／ＢＬＤＥＣ）で出力する。本実施例において、第１デコーダ論理ゲート１２０１は、メイン選択アドレス（Ｙｑ０）とサブ選択アドレス（Ｙｒ０）とのＮＡＮＤ演算を行い、ＮＡＮＤ演算の結果をブロックデコーディング信号（／ＢＬＤＥＣ）として出力する。この場合、記メイン選択アドレス（Ｙｑ０）とサブ選択アドレス（Ｙｒ０）がともに論理“Ｈ”状態にアクティブになる時、ブロックデコーディング信号（／ＢＬＤＥＣ）は論理“Ｌ”状態にアクティブになる。

第２デコーダ論理ゲート１２０３は、ブロックデコーディング信号（／ＢＬＤＥＣ）に応答してイネーブルされ、第１グローバル入力ライン（ＧＤＩ）上のデータによる論理演算の結果を内部入力ライン（ＩＤＩ０）に提供する。本実施例において、第２デコーダ論理ゲート１２０３は、ブロックデコーディング信号（／ＢＬＤＥＣ）と第１グローバル入力ライン（ＧＤＩ）上のデータにＮＯＲ演算を行うＮＯＲゲートである。この場合、ブロックデコーディング信号（／ＢＬＤＥＣ）が論理“Ｌ”状態である時（たとえば、メイン選択アドレス（Ｙｑ０）とサブ選択アドレス（Ｙｒ０）がともに論理“Ｈ”状態である時）、第２デコーダ論理ゲート１２０３は第１グローバル入力ライン（ＧＤＩ）上のデータを反転し、反転された結果を第１内部入力ライン（ＩＤＩ０）に提供する。

第３デコーダ論理ゲート１２０５はブロックデコーディング信号（／ＢＬＤＥＣ）に応じてイネーブルされ、第２グローバル入力ライン（ｎＩＤＩ０）上のデータによる論理演算結果を第２内部入力ライン（ｎＩＤＩ０）に提供する。本実施例において、第３デコーダ論理ゲート１２０５は、ブロックデコーディング信号（／ＢＬＤＥＣ）と第２グローバル入力ライン（ｎＧＤＩ）上のデータにＮＯＲ演算を行うＮＯＲゲートである。この場合、ブロックデコーディング信号が論理“Ｌ”状態である時（メイン選択アドレス（Ｙｑ０）とサブ選択アドレス（Ｙｒ０）がともに論理“Ｈ”状態である時）、第３デコーダ論理ゲート１２０５は第２グローバル入力ライン（ｎＧＤＩ）上のデータを反転し、反転されたデータを第２内部入力ライン（ｎＩＤＩ０）に提供する。

インバータ１２０６は、ブロックデコーディング信号（／ＢＬＤＥＣ）を反転してデコーダトランジスタ１２０７をゲートする。本実施例において、デコーダトランジスタ１２０７は、ブロックデコーディング信号（／ＢＬＤＥＣ）が論理“Ｌ”状態にアクティブになる時、内部出力ライン（ＩＤＯＵＴ０）上のデータをグローバル出力ライン（ＧＤＯＵＴ）に提供する。

本実施例において、不揮発性メモリは６４個のページバッファデコーダ（ＮＷＤＥ＜６３：０＞）を含む。ページバッファデコーダ（ＮＷＤＥ＜６３：０＞）は、メイン選択アドレス（Ｙｑ＜７：０＞）とサブ選択アドレス（Ｙｒ＜７：０＞）の組合せに基づいて個別的に選択される。メイン選択アドレス（Ｙｑ＜７：０＞）は、６４個のページバッファデコーダ（ＮＷＤＥ＜６３：０＞）のなかで、それぞれが８個のバッファデコーダを持つ８グループの一つを選択するのに使用され、サブ選択アドレス（Ｙｒ＜７：０＞）は、選択されたグループに含まれた８個のページバッファデコーダのなかでいずれか一つを選択するのに使用される。また、前述したように、バッファ選択アドレス（Ｙｐ＜７：０＞）は、選択されたバッファデコーダと関連した８個のページバッファのなかで自分のものを選択するのに使用される。

このように、本実施例においては、カラムアドレスバスラインの総数が２４本であるが、これは、図８に示す従来のメモリ装置の４０本のカラムアドレスラインに比べて非常に有利である。
また、前述したように、内部出力ライン（ＩＤＯＵＴ０）は、ラッチノード（ＮＬＡＴ）およびバッファ入力パス（ＲＢＩＮ１及びＲＢＩＮ２）から電気的に隔離される。したがって、そうでなければほかのページバッファ（たとえば、“ＮＷＢＵＦ＜７：１＞”）に記憶されたデータおよび内部出力ライン（ＩＤＯＵＴ０）にチャージされたデータによって発生し得る、選択されたページバッファ（たとえば、“ＮＷＢＵＦ０”）のラッチノード（ＮＬＡＴ）上に記憶されたデータの歪みが最小化できる。

前述した実施例の読み出し、プログラムおよび消去動作モードの例を説明する。下記の説明において、前述の図面を参照する。
まず、読み出し動作モードを図１６ａおよび図１６ｂに基づいて説明する。
図１６ａは選択されるメモリセル（ＭＣｓｅｌ）に記憶されたデータを出力するためのページバッファ（ＮＷＢＵＦ）の駆動方法を説明するためのフローチャートである。（図１２参照）
Ｓ９１０段階で、ラッチノード（ＮＬＡＴ）は論理“Ｈ”状態（“第１論理状態”）または論理“Ｌ”状態（“第２論理状態”）のデータに初期化される。ラッチノード（ＮＬＡＴ）の初期化は、第１内部入力ライン（ＩＤＩ０）と第２内部入力ライン（ｎＩＤＩ０）のいずれか一つによって行うことができる。

本実施例のノーマル読み出し動作上のモードで、ラッチノード（ＮＬＡＴ）は第２論理状態のデータに初期化される。ラッチノードの第２論理状態への初期化のために、バッファ選択アドレス（Ｙｐ０）は論理“Ｈ”パルスになり、第２内部入力ライン（ｎＩＤＩ０）も論理“Ｈ”パルスになる。この際、第１内部入力ライン（ＩＤＩ０）は論理“Ｌ”状態を維持する。すると、ラッチノード（ＮＬＡＴ）は、論理“Ｌ”状態、すなわち第２論理状態のデータに初期化される。

一方、本発明の実施例の消去確認読み出し動作モードで、ラッチノード（ＮＬＡＴ）は第１論理状態のデータに初期化される。ラッチノード（ＮＬＡＴ）の第１論理状態への初期化のために、バッファ選択アドレス（Ｙｐ０）は論理“Ｈ”パルスになり、第１内部入力ライン（ＩＤＩ０）も論理“Ｈ”状態になる。この際、第２内部入力ライン（ｎＩＤＩ０）は論理“Ｌ”状態を維持する。すると、ラッチノード（ＮＬＡＴ）は論理“Ｈ”状態、すなわち第１論理状態のデータに初期化される。
Ｓ９５０段階で、選択されるメモリセル（ＭＣｓｅｌ）の記憶されるデータに対応して、ビットライン（ＢＬ０）上でデベロープされる（ｄｅｖｅｌｏｐｅｄ）データが、ラッチノード（ＮＬＡＴ）に記憶される。

図１６ｂは図１６ａのＳ９５０段階で実行できるＳ９５１段階、Ｓ９５３段階およびＳ９５５段階を説明するためのフローチャートである。本実施例において、Ｓ９５１ａ段階の実行は望ましいと考えられるが、省略することもできる。
Ｓ９５１段階で、センシングノード（ＮＳＥＮ０）は、センシングセッティングユニット８６０のセンシングセッティングトランジスタ８６０ａによって電源電圧（ＶＤＤ）、すなわちセッティング電圧に制御される。セッティング電圧は、センシング応答電圧をラッチ伝送ユニット８２０に提供するように、センシング応答ユニット８３０を制御する。また、ビットライン遮断信号（ＢＬＳＨＦ）は論理“Ｌ”状態に変化される。

本実施例において、Ｓ９５１段階は、Ｓ９５１ａ段階およびＳ９５１ｂ段階を含む。Ｓ９５１ａ段階で、センシングセッティング信号（／ＰＬＯＡＤ）の電圧レベルは電源電圧（ＶＤＤ）のアンダーシューティング（ｕｎｄｅｒｓｈｏｏｔｉｎｇ）を防止するため、所定の時間の間、第１予備電圧（ＶＰＲＥ１）に維持される。Ｓ９５１ｂ段階で、センシングセッティング信号（／ＰＬＯＡＤ）は論理“Ｌ”状態に遷移される。

Ｓ９５３段階で、センシング応答ユニット８３０は、センシング応答電圧を、ビットライン（ＢＬ０）上でデベロープされたデータに応答してラッチ伝送ユニット（８２０）に提供する。本実施例において、Ｓ９５３段階は、Ｓ９５３ａ段階、Ｓ９５３ｂ段階およびＳ９５３ｃ段階を含む。
Ｓ９５３ａ段階で、センシングセッティング信号（／ＰＬＯＡＤ）は論理“Ｈ”状態になる。これにより、センシングノード（ＮＳＥＮ０）のセッティング状態は解除され、センシングノード（ＮＳＥＮ０）はフローティング状態に遷移される。また、Ｓ９５３ｂ段階で、ビットライン遮断トランジスタ（８７０ａ）はターンオンされ、フローティングされるセンシングノード（ＮＳＥＮ０）はビットライン（ＢＬ０）に連結される。したがって、センシングノード（ＮＳＥＮ０）はビットライン（ＢＬ０）上のデベロープされたデータを受信する。

結果的に、選択されるメモリセル（ＭＣｓｅｌ）が“オフセル”（ＯＦＦｃｅｌｌ）の場合、センシングノード（ＮＳＥＮ０）の電圧レベルはおよそ電源電圧（ＶＤＤ）に維持される。一方、選択されるメモリセル（ＭＣｓｅｌ）が“オンセル”（ＯＮｃｅｌｌ）の場合、センシングノード（ＮＳＥＮ０）の電圧レベルはおよそ接地電圧（ＶＳＳ）で維持される。

Ｓ９５３ｃ段階で、センシング応答ユニット８３０は、センシングノード（ＮＳＥＮ０）によってセンシング応答電圧をラッチ伝送ユニット（８２０）に選択的に提供する。すなわち、選択されるメモリセル（ＭＣｓｅｌ）が“オフセル”（ＯＦＦｃｅｌｌ）であり、センシングノード（ＮＳＥＮ０）の電圧レベルがおおよそ電源電圧（ＶＤＤ）に維持される時、読み出しラッチ信号（ＬＣＨ）が“Ｈ”パルスで発生されれば、センシング応答ユニット８３０はセンシング応答電圧（本実施例においては、“ＶＳＳ”）をラッチ伝送ユニット８２０に伝送する。一方、選択されるメモリセル（ＭＣｓｅｌ）が“オンセル”（ＯＮｃｅｌｌ）であり、センシングノード（ＮＳＥＮ０）の電圧レベルがおおよそ接地電圧（ＶＳＳ）に維持される時、センシング応答電圧は、読み出しラッチ信号（ＬＣＨ）が“Ｈ”パルスで発生しても、ラッチ伝送ユニット８２０に提供されない。

Ｓ９５５段階で、ラッチノード（ＮＬＡＴ）は、ラッチ伝送ユニット８２０に供給されるセンシング応答電圧に応答してフリップされる。
Ｓ９１０段階と関連して前述したように、ノーマル読み出し動作モードで、ラッチノード（ＮＬＡＴ）は第２論理状態のデータに初期化される。この際、Ｓ９５５段階で、第１内部入力ライン（ＩＤＩ０）は論理“Ｈ”状態であり、第２内部入力ライン（ｎＩＤＩ０）は論理“Ｌ”状態である。したがって、選択されるメモリセ（ＭＣｓｅｌ）が“オフセル”、すなわちプログラムされたセルである時、ラッチノード（ＮＬＡＴ）は論理“Ｌ”状態（第２論理状態）から論理“Ｈ”状態（第１論理状態）にフリップされる。しかし、選択されるメモリセル（ＭＣｓｅｌ）が“オンセル”（ＯＮｃｅｌｌ）、すなわち消去されたセルの場合、ラッチノード（ＮＬＡＴ）は論理“Ｌ”状態（第２論理状態）をそのまま維持する。

一方、Ｓ９１０段階と関連して前述したように、消去確認読み出し動作モードで、ラッチノード（ＮＬＡＴ）は第１論理状態のデータに初期化される。この際、Ｓ９５５段階では、第１内部入力ライン（ＩＤＩ０）は論理“Ｌ”状態であり、第２内部入力ライン（ｎＩＤＩ０）は論理“Ｈ”状態である。したがって、選択されるメモリセル（ＭＣｓｅｌ）が“オフセル”、すなわち、消去されなかったセルの場合、ラッチノード（ＮＬＡＴ）は論理“Ｈ”状態から論理“Ｌ”状態にフリップされる。一方、選択されるメモリセルが“オンセル”の場合、すなわち消去されたセルの場合、ラッチノード（ＮＬＡＴ）は論理“Ｈ”状態（第１論理状態）をそのまま維持する。

また、図１６ａを参照すれば、Ｓ９７０段階で、出力ドライビングユニット８４０は、ラッチノード（ＮＬＡＴ）上に記憶されたデータによって制御される。したがって、内部出力ライン（ＩＤＯＵＴ０）は、ドライブ電圧、すなわち接地電圧（ＶＳＳ）に選択的にドライビングされる。すなわち、ラッチノード（ＮＬＡＴ）上に記憶されたデータが論理“Ｈ”の場合、内部出力ライン（ＩＤＩＯＵＴ０）は、バッファ選択アドレス（Ｙｐ０）に応答して接地電圧（ＶＳＳ）にドライビングされる。しかし、ラッチノード（ＮＬＡＴ）上に記憶されるデータが論理“Ｌ”の場合には、内部出力ライン（ＩＤＩＯＵＴ０）は、バッファ選択アドレス（Ｙｐ０）が論理“Ｈ”状態に変化しても、初期論理状態の電源電圧（ＶＤＤ）を維持する。
ノーマル読み出し動作モードの例は、図１７のタイミングダイアグラムを参照して以下にもっと詳細に説明する。

図１７は図１１〜図１５の実施例で示す不揮発性メモリ装置の多様な信号電圧およびノード電圧を示すノーマル読み出し動作モード（読み出しモード）のタイミングダイアグラムである。以下の説明でも、前述の図面を参照する。
読み出しモードでは、選択されるメモリセル（ＭＣｓｅｌ）に記入されたデータが引き出され、そして引き出されたデータが出力される。

説明の目的上、図１７に示す読み出しモードは６区間、すなわちビットラインディスチャージおよびページバッファリセット区間（以下、“ＲＥＡＤ１区間”という）、ビットラインプレチャージ区間（以下、“ＲＥＡＤ２区間”という）、ビットラインデベロープ区間（以下、“ＲＥＡＤ３区間”という）、センシング区間（以下、“ＲＥＡＤ４区間”という）、回復区間（以下、“ＲＥＡＤ５区間”という）、データ引き出し区間（以下、“ＲＥＡＤ６区間”という）の６個の区間に分けられる。

また、説明の目的上、“ＲＥＡＤ１区間”はページバッファリセット区間（以下、“ＲＥＡＤ１ａ区間”という）およびビットラインディスチャージ区間（以下、“ＲＥＡＤ１ｂ区間”という）に分けられる。ＲＥＡＤ１ａ区間では、ページバッファのラッチノード（ＮＬＡＴ）が論理“Ｌ”状態、すなわち接地電圧（ＶＳＳ）にリセットされる。以後、ＲＥＡＤ１ｂ区間では、偶数ビットライン（ＢＬｅ０）、奇数ビットライン（ＢＬｏ０）およびビットライン（ＢＬ０）が接地電圧（ＶＳＳ）、すなわち論理“Ｌ”状態のデータにディスチャージされる。

ＲＥＡＤ１ａ区間でのラッチノード（ＮＬＡＴ）のリセットは次のように起こる。ＲＥＡＤ１ａ区間で、バッファ選択アドレス（Ｙｐ０）は論理“Ｈ”状態であるので、ラッチドライビングトランジスタ８２５ａは“ターンオン”である（ｔＲ１）。そして、メイン選択アドレス（Ｙｑ０）とサブ選択アドレス（Ｙｒ０）がともに論理“Ｈ”であるので、ブロックデコーディング信号（／ＢＬＤＥＣ）は論理“Ｌ”の状態に遷移される（ｔＲ２）。この際、第１グローバル入力ライン（ＧＤＩ）は論理“Ｈ”であり、第２グローバル入力ライン（ｎＧＤＩ）は論理“Ｌ”である。したがって、第１内部入力ライン（ＩＤＩ０）は論理“Ｌ”であり、第２内部入力ライン（ｎＩＤＩ０）は論理“Ｈ”である（ｔＲ３）。したがって、第１ラッチ伝送トランジスタ８２０ａはターンオフされ、第２ラッチ伝送トランジスタ８２０ｂはターンオンされる。よって、ラッチユニット８１０のノードＮ８１０ａは論理“Ｈ”に遷移され、ラッチノード（ＮＬＡＴ）は論理“Ｌ”状態にリセットされる。

ＲＥＡＤ１ｂ区間でのビットライン（ＢＬｅ０、ＢＬｏ０及びＢＬ０）のディスチャージを説明する。ここで、説明の便宜上、図１２の左側メモリセルストリング（ＳＴｅ０）で最上位のメモリセル（ＭＣｓｅｌ）が選択されると仮定する。
“ＲＥＡＤ１ｂ区間”では、読み出し電圧（ＶＲＥＡＤ、たとえば５Ｖ）が選択されないワードライン（ＷＬ＜ｎ−２：０＞）に印加され、接地電圧（ＶＳＳ）が選択されるワードライン（ＷＬｎ−１）に印加される。そして、読み出し電圧（ＶＲＥＡＤ）がストリング選択ライン（ＳＳＬ）およびグラウンド選択ライン（ＧＳＬ）の両方に印加され、接地電圧（ＶＳＳ）が共通ソースライン（ＣＳＬ）に印加される。

そして、ビットライン電圧ライン（ＢＬＰＷＲ）は接地電圧（ＶＳＳ）を維持し、偶数シールディング信号（ＳＨＬＤｅ）、奇数シールディング信号（ＳＨＬＤｏ）、前記偶数ビットライン選択信号（ＢＬＳＬＴｅ）の電圧レベル、およびセンシングノードブロッキング信号（ＳＯＢＬＫ）は電源電圧（ＶＤＤ）に変化される。よって、ビットライン（ＢＬｅ、ＢＬｏ及びＢＬ）は接地電圧（ＶＳＳ）、すなわち論理“Ｌ”状態のデータにディスチャージされる。
ついで、ＲＥＡＤ２区間で、偶数ビットライン（ＢＬｅ０）とビットライン（ＢＬ０）は、選択されるメモリセル（ＭＣｓｅｌ）のデータ値を感知するために、所定のプレチャージ電圧（たとえば、０．８Ｖ）にプレチャージされる。

そして、ＲＥＡＤ２区間で、第１電圧が選択されるワードライン（ＷＬｎ−１）に印加され、第２電圧が残りの選択されないワードライン（ＷＬ＜ｎ−２：０＞）に印加される。本実施例では、第１電圧は接地電圧（ＶＳＳ）であり、第２電圧は前記読み出し電圧（ＶＲＥＡＤ）である。したがって、選択されるメモリセル（ＭＣｓｅｌ）のオン／オフの状態は自分に記憶されたデータによる。すなわち、選択されるメモリセル（ＭＣｓｅｌ）に記憶されたデータが論理“１”の場合、選択されるメモリセル（ＭＣｓｅｌ）は“オン”状態であり、記憶されたデータが論理“０”の場合、選択されるメモリセル（ＭＣｓｅｌ）は“オフ”状態である。

ＲＥＡＤ２区間で、偶数シールディング信号（ＳＨＬＤｅ）は、偶数ビットライン（ＢＬｅ０）をビットライン電圧ライン（ＢＬＰＷＲ）と連結するＮＭＯＳトランジスタ５１１を“ターンオフ”させるために、論理“Ｌ”になる（ｔＲ４）。したがって、偶数ビットライン（ＢＬｅ０）およびビットライン（ＢＬ０）のディスチャージ状態は解除される。この際、奇数シールディング信号（ＳＨＬＤｏ）は電源電圧（ＶＤＤ）に維持され、ＮＭＯＳトランジスタ５１２が“オン”状態を維持する。したがって、奇数ビットライン（ＢＬｏ０）は接地電圧（ＶＳＳ）に維持され、偶数ビットライン間の遮断ライン（ｓｈｉｅｌｄｉｎｇ）として機能する。

そして、センシングセッティング信号（／ＰＬＯＡＤ）の電圧は電源電圧（ＶＤＤ）から所定の時間の間に第１予備電圧（ＶＰＲＥ１）に下降し、以後、接地電圧（ＶＳＳ）に下降する（ｔＲ５）。したがって、センシングセッティングトランジスタ８６０ａはターンオンされ、センシングノード（ＮＳＥＮ０）はセッティング電圧である電源電圧（ＶＤＤ）になる。

本実施例によれば、センシングセッティング信号（／ＰＬＯＡＤ）の予備電圧（ＶＰＲＥ１）はおよそ１．０Ｖで、接地電圧（ＶＳＳ）と電源電圧（ＶＤＤ）との間の電圧である。センシングセッティング信号（／ＰＬＯＡＤ）は、所定時間の間にアンダーシューティングにより招来されるパワーノイズ（ｐｏｗｅｒ ｎｏｉｓｅ）を減少させるために、第１予備電圧（ＶＰＲＥ１）に維持される。

この際、ビットライン遮断信号（ＢＬＳＨＦ）は、電源電圧（ＶＤＤ）と接地電圧（ＶＳＳ）との間の電圧である第２予備電圧（ＶＰＲＥ２）に遷移される。したがって、センシングノード（ＮＳＥＮ０）とビットライン（ＢＬ０）は互いに電気的に連結される。前述したように、ビットライン遮断信号（ＢＬＳＨＦ）はビットライン遮断トランジスタ８７０ａを第２予備電圧（ＶＰＲＥ２）でゲートする。したがって、ビットライン（ＢＬＯ、ＢＬｅ０）は、センシングセッティングトランジスタ８６０ａから提供される電流による特定レベルにプレチャージされる。ここで、特定レベルは、ビットライン遮断トランジスタ８７０ａのスレショルド電圧の分だけ、第２予備電圧（ＶＰＲＥ２）より低い。

また、ビットライン遮断トランジスタ８７０ａを通じて十分な電流が流れるように、偶数ビットライン選択信号（ＢＬＳＬＴｅ）およびセンシングノードブロッキング信号（ＳＯＢＬＫ）の電圧レベルは読み出し電圧（ＶＲＥＡＤ）に変化される。
ついで、ＲＥＡＤ３区間で、選択されるメモリセル（ＭＣｓｅｌ）に記憶されたデータを感知し、データをデベロープする過程が行われる。

より正確にいうと、ＲＥＡＤ３区間で、ビットライン遮断信号（ＢＬＳＨＦ）は、ビットライン遮断トランジスタ８７０ａを“ターンオフ”させるために、接地電圧（ＶＳＳ）である（ｔＲ６）。したがって、ビットライン（ＢＬ０）は前記センシングノード（ＮＳＥＮ０）から電気的に隔離され、ビットライン（ＢＬ０）はデータをデベロープするように進行する。

選択されるメモリセル（ＭＣｓｅｌ）が“オンセル”（ＯＮｃｅｌｌ）の場合には、ビットライン（ＢＬ０）上のデータは共通ソースライン（ＣＳＬ）にディスチャージされる。したがって、ビットライン（ＢＬ０）の電圧レベルは接地電圧（ＶＳＳ）に近接する。一方、選択されるメモリセル（ＭＣｓｅｌ）が“オフセル”（ＯＦＦｃｅｌｌ）の場合には、ビットライン（ＢＬ０）の電圧レベルは実質的に変化しない（漏洩電流による影響は除外）。

センシングセッティングトランジスタ８６０ａはＲＥＡＤ３区間の大部分で“オン”（ＯＮ）状態を維持するが、ＲＥＡＤ３区間の終了直前にターンオフになる（ｔＲ８）。この場合、センシングノード（ＮＳＥＮ０）は電源電圧（ＶＤＤ）を維持している途中、フローティング状態になる。
ついで、ＲＥＡＤ４区間で、ビットライン（ＢＬ０）上にデベロープされるデータ、すなわちビットラインの電圧レベルに対応するデータをページバッファ（ＮＷＢＵＦ０）のラッチノード（ＮＬＡＴ）に記憶する過程が行われる。まず、“ＲＥＡＤ３”区間で生成されたセンシングノード（ＮＳＥＮ０）のフローティング状態がそのまま維持される
ここで、ＲＥＡＤ３区間で生成されるセンシングノード（ＮＳＥＮ０）のフローティング状態は、ビットライン遮断信号（ＢＬＳＨＦ）が第３予備電圧（ＶＰＲＥ３）に変化されてビットライン遮断トランジスタ（８７０ａ）をターンオンさせる間、維持される。

本実施例によれば、第３予備電圧（ＶＰＲＥ３）は接地電圧（ＶＳＳ）と電源電圧（ＶＤＤ）との間の電圧であり、センシングマージンに対応する所定の電圧差で、第２予備電圧（ＶＰＲＥ２）より低い。したがって、センシングノード（ＮＳＥＮ０）の電圧レベルはビットライン（ＢＬ０）上にデベロープされる電圧レベルによって決定される。
この際、第１内部入力ライン（ＩＤＩ０）上のデータ値は論理“Ｈ”状態に遷移され（ｔＲ９）、第１ラッチ伝送トランジスタ（８２０ａ）は“ターンオン”される。

読み出しラッチ信号（ＬＣＨ）に応答して（ｔＲ１０）、ラッチノード（ＮＬＡＴ）は、ビットライン（ＢＬ０）上の電圧レベルによって決定されるセンシングノード（ＮＳＥＮ０）上のデータ、すなわち選択されるメモリセル（ＭＣｓｅｌ）に記憶されたデータに対応するデータを記憶する。
すなわち、選択されたメモリセル（ＭＣｓｅｌ）が“オンセル（ＯＮｃｅｌｌ）”の場合には、ビットライン（ＢＬ０）とセンシングノード（ＮＳＥＮ０）の電圧レベルはほぼ接地電圧（ＶＳＳ）である。したがって、読み出しラッチ信号（ＬＣＨ）が論理“Ｈ”状態にイネーブルされても、ラッチノード（ＮＬＡＴ）上のデータは論理“Ｌ”状態を維持する。

一方、選択されたメモリセル（ＭＣｓｅｌ）が“オフセル（ＯＦＦｃｅｌｌ）”の場合には、ビットライン（ＢＬ０）とセンシングノード（ＮＳＥＮ０）の電圧レベルが、漏洩電流によって、プレチャージ電圧から少し下降するかも知れないが、ビットライン遮断トランジスタ８７０ａは、第２および第３予備電圧（ＶＰＲＥ２及びＶＰＲＥ３）との間の電圧差によって“ターンオン”することができないので、電圧レベルは論理“Ｈ”状態で維持される。したがって、読み出しラッチ信号（ＬＣＨ）が論理“Ｈ”状態にイネーブルされれば、ラッチノード（ＮＬＡＴ）上のデータは論理“Ｈ”状態にフリップされる。
ついで、“ＲＥＡＤ５区間”で、ビットライン（ＢＬ０）とセンシングノード（ＮＳＥＮ０）がリセットされる過程が行われる。

“ＲＥＡＤ５区間”で、偶数シールディング信号（ＳＨＬＤｅ）は電源電圧（ＶＤＤ）に変化され、偶数ビットライン選択信号（ＢＬＳＬＴｅ）およびセンシングブロッキング信号（ＳＯＢＬＫ）はともに読み出し電圧（ＶＲＥＡＤ）で電源電圧（ＶＤＤ）に変化される。したがって、ビットライン（ＢＬ０）とセンシングノード（ＮＳＥＮ０）は接地電圧（ＶＳＳ）にリセットされる（ｔＲ１１）。

そして、選択されなかったワードライン（ＷＬ＜ｎ−２：０＞）、ストリング選択ライン（ＳＳＬ）、グラウンド選択ライン（ＧＳＬ）はすべて読み出し電圧（ＶＲＥＡＤ）から接地電圧（ＶＳＳ）に遷移される。
ついで、ＲＥＡＤ６区間で、ラッチノード（ＮＬＡＴ）に対応するデータ（“ＲＥＡＤ４区間”で記憶されたデータ）が内部出力ライン（ＩＤＯＵＴ０）を介してグローバル出力ライン（ＧＤＯＵＴ）に出力される過程が行われる。

“ＲＥＡＤ６区間”で、バッファ選択アドレス（Ｙｐ０）およびブロックデコーディング信号（／ＢＬＤＥＣ）はそれぞれのパルス形態に活性化される。そして、ラッチノード（ＮＬＡＴ）に対応するデータが内部出力ライン（ＩＤＯＵＴ０）を介してグローバル出力ライン（ＧＤＯＵＴ）に伝送される。

本実施例で、グローバル出力ライン（ＧＤＯＵＴ）は、ブロックデコーディング信号（／ＢＬＤＥＣ）が活性化される以前に、出力ラインプレチャージ回路（図示せず）によって電源電圧（ＶＤＤ）にプレチャージされる。
選択されるメモリセル（ＭＣｓｅｌ）が“オンセル”（ＯＮｃｅｌｌ）の場合には、ラッチノード（ＮＬＡＴ）上のデータは論理“Ｌ”であり、よって、グローバル出力ライン（ＧＤＯＵＴ）に伝送されたデータは論理“Ｈ”状態になる。一方、選択されるメモリセル（ＭＣｓｅｌ）が“オフセル”（ＯＦＦｃｅｌｌ）の場合には、ラッチノード（ＮＬＡＴ）のデータは論理“Ｈ”であり、よって、グローバル出力ライン（ＧＤＯＵＴ）に伝送されたデータは論理“Ｌ”状態にディスチャージされる。

本発明の実施例によるプログラム動作上のモードを図１８のフローチャートを参照して説明する。プログラムモードは、メモリセルアレイの選択されるメモリセル（ＭＣｓｅｌ）に入力データをロードする過程が行われる。
Ｓ１１１０段階で、ラッチノード（ＮＬＡＴ）が初期化される。ラッチノード（ＮＬＡＴ）は、第１内部入力ライン（ＩＤＩ０）と第２内部入力ライン（ｎＩＤＩ０）のいずれか一つによって、第１論理状態（すなわち、論理“Ｈ”状態）または第２論理状態（すなわち、論理“Ｌ”状態）のデータに初期化される。本実施例で、ラッチノード（ＮＬＡＴ）は、第１内部入力ライン（ＩＤＩ０）によって、第１論理状態（すなわち、論理“Ｈ”状態）であるプログラム禁止（ｉｎｈｉｂｉｔ）状態に初期化される。

Ｓ１１３０段階で、第１内部入力ライン（ＩＤＩ０）と第２内部入力ライン（ｎＩＤＩ０）のいずれか一つによって、ラッチ伝送ユニット８２０がラッチドライビングユニット８２５から提供される接地電圧（ＶＳＳ）であるラッチドライビング電圧をラッチユニット８１０に提供する。そして、ラッチユニット８１０はラッチドライビング電圧を用い、第１論理状態（すなわち、論理“Ｈ”状態）または第２論理状態（すなわち、論理“Ｌ”状態）のデータをラッチノード（ＮＬＡＴ）にロードする。

Ｓ１１３０段階でのデータローディング過程を詳細に説明すると、入力データが論理“Ｈ”の場合には、バッファ選択アドレス（Ｙｐ０）が“Ｈ”パルスになり、第１内部入力ライン（ＩＤＩ０）も“Ｈ”パルスになる。この際、第２内部入力ライン（ｎＩＤＩ０）は論理“Ｌ”状態を維持する。すると、ラッチノード（ＮＬＡＴ）は、論理“Ｈ”状態である、プログラム禁止状態を維持する。

一方、格納データが論理“Ｌ”の場合には、バッファ選択アドレス（Ｙｐ０）は論理“Ｈ”パルスになり、第２内部入力ライン（ｎＩＤＩ０）も“Ｈ”パルスになる。この際、第１内部入力ライン（ＩＤＩ０）は論理“Ｌ”状態を維持する。すると、ラッチノード（ＮＬＡＴ）も論理“Ｈ”状態から論理“Ｌ”状態に変化される。

結果として、本実施例で、データローディングが行われる時、第１内部入力ライン（ＩＤＩ０）と第２内部入力ライン（ｎＩＤＩ０）は相反する論理状態を持つ。バッファ選択アドレス（Ｙｐ０）が論理“Ｈ”状態である時、論理“Ｈ”状態のデータが第１内部入力ライン（ＩＤＩ０）に伝送されれば、論理“Ｈ”状態のデータはラッチユニット８１０のラッチノード（ＮＬＡＴ）に記憶される。一方、論理“Ｈ”状態のデータが第２内部入力ライン（ｎＩＤＩ０）に伝送されれば、論理“Ｌ”状態のデータはラッチユニット８１０のラッチノード（ＮＬＡＴ）に記憶される。

Ｓ１１５０段階で、ラッチノード（ＮＬＡＴ）にロードされるデータがビットライン（ＢＬ０）に伝送される。このような過程は、下記のＳ１１５１段階とＳ１１５３段階でより詳しく説明する。
Ｓ１１５１段階で、バッファ選択ユニット８５０は、ラッチノード（ＮＬＡＴ）をセンシングノード（ＮＳＥＮ０）、究極にはビットライン（ＢＬ０）に連結するように制御される。すなわち、バッファ選択信号（ＰＢＳＬＴ）は、バッファ選択トランジスタ８５０ａをターンオンするために、論理“Ｈ”レベルになる。すると、ラッチノード（ＮＬＡＴ）上のデータはセンシングノード（ＮＳＥＮ０）に伝送される。

Ｓ１１５３段階で、ビットライン遮断ユニット８７０は、センシングノード（ＮＳＥＮ）をビットライン（ＢＬ０）に連結するように制御される。より詳しく説明すれば、本実施例で、ビットライン遮断信号（ＢＬＳＨＦ）は、ビットライン遮断トランジスタ８７０ａをターンオンするために論理“Ｈ”レベルになる。すると、前記センシングノード（ＮＳＥＮ０）のデータがビットライン（ＢＬ０）に伝送される。
Ｓ１１７０段階で、ビットライン（ＢＬ０）に伝送されるデータに対応して、選択されるメモリセル（ＭＣｓｅｌ）はプログラムされる。

プログラムモードの例は図１９のタイミングダイアグラムを参照して以下にもっと詳細に説明する。
図１９は、図１１〜図１５に示す不揮発性メモリ装置の多様な信号電圧とノード電圧を示すプログラムモードタイミングダイアグラムである。以下の説明でも、前述の図面を参照する。

説明の目的上、図１９のタイミングダイアグラムは８個の区間、すなわち、ページバッファセットアップ区間（以下、“ＰＲＯＧ１区間”という）、データローディング区間（以下、“ＰＲＯＧ２区間”という）、高電圧イネーブル区間（以下、“ＰＲＯＧ３区間”という）、ビットラインセットアップ区間（以下、“ＰＲＯＧ４区間”という）、プログラム実行区間（以下、“ＰＲＯＧ５区間”という）、回復区間（以下、“ＰＲＯＧ６区間”という）、確認読み出し区間（以下、“ＰＲＯＧ７区間”という）およびＹ−スキャン区間（以下、“ＰＲＯＧ８区間”という）に分けられる。

“ＰＲＯＧ１区間”では、外部から印加されるデータをロードする以前に、ラッチノード（ＮＬＡＴ）はプログラム禁止状態に制御される。本実施例で、“プログラム禁止状態”は、外部から印加される特定データに対しては、セルプログラミング（ｃｅｌｌ ｐｒｏｇｒａｍｍｉｎｇ）の実行が要求されない状態をいう。本実施例では、論理“Ｈ”状態のデータが外部から入力される場合には、セルプログラミングが要求されない。

本実施例で、“ＰＲＯＧ１区間”で、バッファ選択アドレス（Ｙｐ０）は、ラッチドライビングトランジスタ８２５ａをターンオンするため、論理“Ｈ”状態である（ｔＰ１）。そして、メイン選択アドレス（Ｙｑ０）とサブ選択アドレス（Ｙｒ０）がともに論理“Ｈ”状態であるので、ブロックデコーディング信号（／ＢＬＤＥＣ）は論理“Ｌ”状態にアクティブになる。この際、第１グローバル入力ライン（ＧＤＩ）は論理“Ｌ”状態を持つアクティブパルスであり、第２グローバル入力ライン（ｎＧＤＩ）は論理“Ｈ”状態である。したがって、第１内部入力ライン（ＩＤＩ０）は論理“Ｈ”状態を持つアクティブパルスであり（ｔＰ２）、第２内部入力ライン（ｎＩＤＩ０）は論理“Ｌ”状態である。したがって、第１ラッチ伝送トランジスタ８２０ａは一時的にターンオンされ、第２ラッチ伝送トランジスタ８２０ｂは“オフ（ｏｆｆ）”状態になる。このような方法により、ラッチノード（ＮＬＡＴ）は“プログラム禁止状態”、たとえば、論理“Ｈ”状態に設定される。

ついで、“ＰＲＯＧ２区間”で、外部から印加されるデータが前記ページバッファ（ＮＷＢＵＦ０）のラッチノード（ＮＬＡＴ）上にロードされる過程が行われる。
“ＰＲＯＧ２区間”では、第１内部入力ライン（ＩＤＩ０）または第２内部入力ライン（ｎＩＤＩ０）に応答して、外部から入力されるデータに対応するデータがラッチノード（ＮＬＡＴ）に記憶される。そして、ラッチノード（ＮＬＡＴ）に記憶されるデータはバッファ入力パス（ＲＢＩＮ１、ＲＢＩＮ２）を通じて提供される。第１内部入力ライン（ＩＤＩ０）に応答してラッチノード（ＮＬＡＴ）上に記憶されるデータの論理状態は、第２内部入力ライン（ｎＩＤＩ０）に応答してラッチノード（ＮＬＡＴ）上に記憶されるデータの論理状態と相反する。すなわち、本実施例において、第１内部入力ライン（ＩＤＩ０）に応答してラッチノード（ＮＬＡＴ）に記憶されるデータは論理“Ｈ”であり、第２内部入力ライン（ｎＩＤＩ０）に応答して前記ラッチノード（ＮＬＡＴ）に記憶されるデータは論理“Ｌ”である。

“ＰＲＯＧ２区間”の時点“ｔＰ４”で、バッファ選択アドレス（Ｙｐ０）は論理“Ｈ”である。メイン選択アドレス（Ｙｑ０）およびサブ選択アドレス（Ｙｒ０）がともに論理“Ｈ”であるので、ブロックデコーディング信号（／ＢＬＤＥＣ）は論理“Ｌ”である。この際、第１グローバル入力ライン（ＧＤＩ）または第２グローバル入力ライン（ｎＧＤＩ）は論理“Ｈ”状態に遷移される。
すなわち、入力データが論理“Ｌ”であれば、第１グローバル入力ライン（ＧＤＩ）は論理“Ｈ”状態に変化される。より正確にいうと、第１内部入力ライン（ＩＤＩ０）は論理“Ｌ”状態に変化され、第２内部入力ライン（ｎＩＤＩ０）は論理“Ｈ”状態に変化される。したがって、論理“Ｌ”状態のデータが前記ラッチノード（ＮＬＡＴ）上に記憶される。

一方、入力されるデータが論理“Ｈ”であれば、第２グローバル入力ライン（ＧＤＩ）は論理“Ｌ”状態に変化される。より正確にいうと、第２内部入力ライン（ｎＩＤＩ０）は論理“Ｌ”状態に変化され、第１内部入力ライン（ＩＤＩ０）は論理“Ｈ”状態に変化される。したがって、論理“Ｈ”状態のデータがラッチノード（ＮＬＡＴ）上に記憶される。

ついで、“ＰＲＯＧ３区間”が行われる。ここで、不揮発性半導体メモリ装置に内蔵される高電圧ポンピング回路のグループがイネーブルされる。一般に、このような回路は、電源電圧（ＶＤＤ）より非常に高い電圧を発生するためのものである。本実施例において、高電圧ポンピング回路グループは、プログラム電圧（ＶＰＧＭ、たとえば２０Ｖ）、パス電圧（ＶＰＡＳＳ、たとえば７〜９Ｖ）、読み出し電圧（ＶＲＥＡＤ、たとえば５Ｖ）などを発生する回路を含む。そして、高電圧ポンピング回路グループは、ローデコーダ（図示せず）によって用いられるブースティング電圧を発生する回路を含むこともできる。参考として、本実施例で、電源電圧（ＶＤＤ）はおよそ２．２Ｖである。

“ＰＲＯＧ４区間”では、選択されるメモリセル（ＭＣｓｅｌ）に連結される偶数ビットライン（ＢＬｅ０）、すなわち選択されるビットラインがラッチノード（ＮＬＡＴ）に記憶されるデータに対応する電圧レベルに制御される。そして、選択されるメモリセル（ＭＣｓｅｌ）に連結されない奇数ビットライン（ＢＬｏ０）、すなわち選択されないビットラインはプログラム禁止状態に制御される。

また、“ＰＲＯＧ４区間”で、ビットライン電圧ライン（ＢＬＰＷＲ）の電圧レベルは前記電源電圧（ＶＤＤ）に上昇する（ｔＰ５）。そして、前記偶数シールディング信号（ＳＨＬＤｅ）と奇数シールディング信号（ＳＨＬＤｏ）の電圧レベルは読み出し電圧（ＶＲＥＡＤ）に上昇する（ｔＰ６）。したがって、電圧降下（ｖｏｌｔａｇｅ ｄｒｏｐ）なしに、偶数ビットライン（ＢＬｅ０）と奇数ビットライン（ＢＬｏ０）の電圧レベルは、ビットライン電圧ライン（ＢＬＰＷＲ）の電圧である、電源電圧（ＶＤＤ）に変化される。

そして、偶数ビットライン選択信号（ＢＬＳＬＴｅ）およびセンシングノードブロッキング信号（ＳＯＢＬＫ）も読み出し電圧（ＶＲＥＡＤ）に上昇する。ビットライン遮断信号（ＢＬＳＨＦ）の電圧レベルは“ＶＤＤ＋Ｖｔ１”に上昇する。本実施例で、“Ｖｔ１”はおよそ１．５Ｖの所定の電圧である。
そして、“ＰＲＯＧ４区間”の時点（ｔＰ７）で、所定の時間が経過した後、偶数シールディング信号（ＳＨＬＤｅ）の電圧レベルはさらに接地電圧（ＶＳＳ）に低下する。そして、バッファ選択信号（ＰＢＳＬＴ）は第１基準電位（ＶＲＥＦ１）に変化された後（ｔＰ８）、さらに第５電圧に変化される（ｔＰ９）。本実施例において、第５電圧は“ＶＤＤ＋Ｖｔ１”と同一であり、第１基準電位（ＶＲＥＦ１）はおよそ１．３Ｖで、接地電圧（ＶＳＳ）と第５電圧との間の電圧である。

ラッチノード（ＮＬＡＴ）上に記憶されるデータは、選択されるメモリセル（ＭＣｓｅｌ）に連結される偶数ビットライン（ＢＬｅ０）に伝送される。すなわち、ラッチノード（ＮＬＡＴ）上に記憶されるデータが論理“Ｌ”の場合、偶数ビットライン（ＢＬｅ０）は“０Ｖ”になる。そして、ラッチノード（ＮＬＡＴ）上に記憶されるデータが論理“Ｈ”の場合、偶数ビットライン（ＢＬｅ０）は電源電圧（ＶＤＤ）を維持する。
ついで、“ＰＲＯＧ５区間”で、偶数ビットライン（ＢＬｅ０）に伝送されるデータを選択されるメモリセル（ＭＣｓｅｌ）に記憶する過程が行われる。

パス電圧（ＶＰＡＳＳ）が所定の時間の間に選択されたワードライン（ＷＬｎ−１）に印加された後、第３電圧であるプログラム電圧（ＶＰＧＭ）が選択されたワードライン（ＷＬｎ−１）に印加される（ｔＰ１０）。プログラム電圧（ＶＰＧＭ）は、偶数ビットライン（ＢＬｅ０）、すなわちビットライン（ＢＬ０）の電圧レベルに対応するデータを、選択されるメモリセル（ＭＣｓｅｌ）にプログラムされるようにする。そして、パス電圧（ＶＰＡＳＳ）が選択されないワードライン（ＷＬ＜ｎ−２：０＞）に印加される（ｔＰ１１）。したがって、選択されないメモリセル（ＭＣ）はプログラミングなしに“オン”状態を維持する。

“ＰＲＯＧ５区間”で、偶数ビットライン（ＢＬｅ０）に伝送されるデータが“Ｈ”の場合には、プログラム禁止状態が維持される。一方、偶数ビットライン（ＢＬｅ０）に伝送されるデータが論理“Ｌ”の場合には、選択されるメモリセル（ＭＣｓｅｌ）はＦＮトンネリングによってプログラムされる。したがって、本実施例において、論理“Ｌ”状態のデータが記憶されるメモリセル（ＭＣｓｅｌ）は“プログラムされたセル”として設計できる。

また、“ＰＲＯＧ５区間”で、ストリング選択ライン（ＳＳＬ）は電源電圧（ＶＤＤ）、グラウンド選択ライン（ＧＳＬ）は接地電圧（ＶＳＳ）、そして共通ソースライン（ＣＳＬ）はおよそ１．５Ｖの電圧を持つ。
ついで、“ＰＲＯＧ６区間”で、ワードライン（ＷＬ＜ｎ−１：０＞）、ビットライン（ＢＬ０、ＢＬｅ０、ＢＬｏ０）およびセンシングノード（ＮＳＥＮ０）が接地電圧（ＶＳＳ）にディスチャージされる過程が行われる。

すなわち、“ＰＲＯＧ６区間”で、ビットライン電圧ライン（ＢＬＰＷＲ）は接地電圧（ＶＳＳ）を維持する。また、偶数シールディング信号（ＳＨＬＤｅ）、奇数シールディング信号（ＳＨＬＤｏ）、偶数ビットライン選択信号（ＢＬＳＬＴｅ）、センシングノードブロッキング信号（ＳＯＢＬＫ）およびビットライン遮断信号（ＢＬＳＨＦ）は電源電圧（ＶＤＤ）に変化される。したがって、ワードライン（ＷＬ＜ｎ−１：０＞）、ビットライン（ＢＬ０、ＢＬｅ０およびＢＬｏ０）およびセンシングノード（ＮＳＥＮ０）は接地電圧（ＶＳＳ）にディスチャージされる。
そして、バッファ選択信号（ＰＢＳＬＴ）が接地電圧（ＶＳＳ）に変化されるように、ビットライン（ＢＬ０）とラッチノード（ＮＬＡＴ）は電気的に隔離される。

“ＰＲＯＧ７区間”では、メモリセル（ＭＣｓｅｌ）にプログラムされるデータを感知するための過程が行われる。
“ＰＲＯＧ７区間”で行われる動作は、前述した読み出しモードで行われる動作とほぼ同一である。しかし、“ＰＲＯＧ７区間”は、所定の確認読み出し電圧が前記選択されるワードライン（ＷＬｎ−１）に印加されるという点と、ページバッファ（ＮＷＢＵＦ０）のリセットされる動作が省略できるという点で、読み出しモードと異なる。“ＰＲＯＧ７区間”で行われる残りの動作は読み出しモードの動作に似ているので、それについての説明は、重複内容の説明を避けるために省略する。

ついで、“ＰＲＯＧ８区間”では、“ＰＲＯＧ７区間”でラッチノード（ＮＬＡＴ）上に記憶されるデータを用いて、選択されるメモリセル（ＭＣｓｅｌ）が正しくプログラムされたかを確認する過程が行われる。
すなわち、“ＰＲＯＧ８区間”では、ラッチノード（ＮＬＡＴ）上に記憶されるデータが論理“Ｈ”の場合には、論理“Ｌ”状態のデータがグローバル出力ライン（ＧＤＯＵＴ）に出力されて、パス（ｐａｓｓ）信号が発生する。そして、ラッチノード（ＮＬＡＴ）上のデータが論理“Ｌ”の場合には、論理“Ｈ”状態のデータがグローバル出力ライン（ＧＤＯＵＴ）に出力されて、不良（ｆａｉｌ）信号が発生する。

不良信号が“ＰＲＯＧ８区間”で発生する時、“ＰＲＯＧ４区間”から“ＰＲＯＧ８区間”までのプログラムループが繰り返される。結果として、パス信号が発生する時、プログラムモードが完了する。
消去動作上のモード（消去モード）の例を図２０のタイミングダイアグラムに基づいて以下に説明する。

図２０は、図１１〜図１５の例で示す前記不揮発性半導体メモリ装置の多様な信号電圧とノード電圧とを示す消去モードタイミングダイアグラムである。以下の説明でも、前述の図面を参照する。
説明の目的上、図２０の消去モードタイミングダイアグラムは６区間、すなわち消去実行区間（以下、“ＥＲＳ１区間”という）、第１回復区間（以下、“ＥＲＳ２区間”という）、第２回復区
間（以下、“ＥＲＳ３区間”という）、第１確認読み出し区間（以下、“ＥＲＳ４区間”という）、第２確認読み出し区間（以下、“ＥＲＳ５区間”という）およびＹ−スキャン区間（以下、“ＥＲＳ６区間”という）に分けられる。

“ＥＲＳ１区間”では、消去電圧（ＶＥＲＳ）がメモリセル（ＭＣ）のバルク（ｂｕｌｋ）に印加され、第６電圧は選択される対応メモリセルからのデータを消去するためにワードラインに印加される。本実施例で、消去電圧（ＶＥＲＳ）はおよそ２０Ｖであり、第６電圧は約０．３Ｖである（ｔＥ１）。そして、選択されないワードラインはフローティング状態に制御される。このような選択されないワードラインの電圧はバルク上のカップリングによってほぼ消去電圧（ＶＥＲＳ）になる（ｔＥ２）。したがって、消去動作は前記選択されないワードラインに連結されるメモリセルでは行われない。

また、“ＥＲＳ１区間”で、偶数シールディング信号（ＳＨＬＤｅ）、奇数シールディング信号（ＳＨＬＤｏ）、偶数ビットライン選択信号（ＢＬＳＬＴｅ）および奇数ビットライン選択信号（ＢＬＳＬＴｏ）は“ＶＥＲＳ−Ｖｔ２”になり（ｔＥ３〜ｔＥ６）、センシングノードブロック信号（ＳＯＢＬＫ）は電源電圧（ＶＤＤ）を維持する（ｔＥ７）。この際、“Ｖｔ２”は、高電圧ＮＭＯＳトランジスタスレショルド電圧を意味する。本実施例では、”Ｖｔ２”がおよそ１．３Ｖである。

ついで、“ＥＲＳ２区間”と“ＥＲＳ３区間”では、選択されるメモリセルに記憶される前記データを感知するために、メモリセル（ＭＣ）のバルク（ｂｕｌｋ）とビットライン（ＢＬ０）の電圧が制御される。
すなわち、“ＥＲＳ２区間”では、共通ソースライン（ＣＳＬ）がディスチャージされる。より正確にいうと、“ＥＲＳ２区間”は、メモリセル（ＭＣ）のバルク（ｂｕｌｋ）がフローティングされ、共通ソースライン（ＣＳＬ）にチャージされる“ＶＥＲＳ−Ｖｔ”の電圧が接地電圧（ＶＳＳ）にディスチャージされる区間である。

そして、“ＥＲＳ３区間”では、バルク（ｂｕｌｋ）とビットライン（ＢＬ０、ＢＬｅ０、ＢＬｏ０）とがディスチャージされる。すなわち、ビットライン電圧ライン（ＢＬＰＷＲ）は接地電圧（ＶＳＳ）に遷移され（ｔＥ８）、偶数シールディング信号（ＳＨＬＤｅ）、奇数シールディング信号（ＳＨＬＤｏ）、偶数ビットライン選択信号（ＢＬＳＬＴｅ）および奇数ビットライン選択信号（ＢＬＳＬＴｏ）は電源電圧（ＶＤＤ）に遷移される（ｔＥ９〜ｔＥ１２）。したがって、ビットライン（ＢＬ０、ＢＬｅ０、ＢＬｏ０）は接地電圧（ＶＳＳ）にディスチャージされる。

ついで、“ＥＲＳ４区間”と“ＥＲＳ５区間”では、メモリセル（ＭＣ）の消去されないデータを感知するように、ラッチノード（ＮＬＡＴ）がセットされる過程が行われる。そして、メモリセルのデータがラッチノード（ＮＬＡＴ）上に感知されて記憶される。
すなわち、“ＥＲＳ４区間”では、ラッチノード（ＮＬＡＴ）が論理“Ｈ”にセットされた後、“ＥＲＳ１区間”で消去されなかった偶数ビットライン（ＢＬｅ０）に連結されるメモリセル（ＭＣ）のデータを感知する。“ＥＲＳ４区間”での動作は、ノーマル読み出しモードで行われる動作とほぼ類似している。しかし、読み出しモードと関連して前述したように、“ＥＲＳ４区間”とノーマル読み出しモードは、ラッチノード（ＮＬＡＴ）上にリセットされる値が違う。すなわち、ノーマル読み出しモードでのラッチノード（ＮＬＡＴ）は論理“Ｌ”状態にリセットされる一方、“ＥＲＳ４区間”で行われる動作はラッチノード（ＮＬＡＴ）を論理“Ｈ”状態にリセットする。

そして、“ＥＲＳ４区間”で行われる動作は、読み出されるデータのセンシングが“ＥＲＳ４区間”での第２内部入力ライン（ｎＩＤＩ０）の活性化によって行われるという点で、ノーマル読み出しモードと違う。ここで、“ＥＲＳ４区間”で行われる残りの動作は読み出しモードで行われる動作とほぼ類似しているので、それについての具体的な説明は、重複説明を避けるために省略する。

“ＥＲＳ５区間”は、前記“ＥＲＳ１区間”で消去されなかった奇数ビットライン（ＢＬｏ０）に連結されるメモリセル（ＭＣ）のデータを感知する区間である。“ＥＲＳ５区間”で行われる動作は、ラッチノード（ＮＬＡＴ）をセットする動作が実行されないという点で、“ＥＲＳ４区間”の動作と違いがある。“ＥＲＳ５区間”で行われる残りの動作は“ＥＲＳ４区間”の動作とほぼ同一であるので、それについての具体的な説明は、重複説明を避けるために省略する。
ついで、“ＥＲＳ６区間”では、“ＥＲＳ４区間”と“ＥＲＳ５区間”で感知されるデータを利用してメモリセル（ＭＣ）の消去動作が正しく実行されたかを確認する過程が行われる。

“ＥＲＳ６区間”でラッチノード（ＮＬＡＴ）が論理“Ｈ”の場合、論理“Ｌ”状態のデータがグローバル出力ライン（ＧＤＯＵＴ）に出力されて、パス信号が発生する。一方、ラッチノード（ＮＬＡＴ）が論理“Ｌ”の場合、論理“Ｈ”状態のデータがグローバル出力ライン（ＧＤＯＵＴ）に出力されて、不良信号が発生する。
したがって、パス信号が発生する時、消去モードが完了する。

“ＥＲＳ６区間”で、メモリセル（ＭＣ）が、“ＥＲＳ４区間”と“ＥＲＳ５区間”でともに“オンセル”（ＯＮｃｅｌｌ）として感知される時、ラッチノード（ＮＬＡＴ）は論理“Ｈ”状態を維持する。
偶数ビットライン（ＢＬｅ０）が“オフセル”（消去されなかったセル）に連結された場合には、“ＥＲＳ４区間”で、ラッチノード（ＮＬＡＴ）は接地電圧（ＶＳＳ）にディスチャージされる。したがって、“ＥＲＳ５区間”で、奇数ビットライン（ＢＬｏ０）に連結されるメモリセル（ＭＣ）が“オンセル”として感知されても、ラッチノード（ＮＬＡＴ）上のデータは論理“Ｌ”である。

同様に、奇数ビットライン（ＢＬｏ０）が“オフセル”に連結される場合は、偶数ビットライン（ＢＬｅ０）に連結されるメモリセル（ＭＣ）が“オンセル”であっても、“ＥＲＳ５区間”で、ラッチノード（ＮＬＡＴ）のデータは論理“Ｌ”になる。
したがって、パス信号は、偶数ビットライン（ＢＬｅ０）および奇数ビットライン（ＢＬｏ０）がともに“オンセル”に連結されているものとして感知される場合にだけ、発生する。

以上、本発明の好適な実施例を説明したが、本発明の技術分野で通常の知識を持った者であれば、本発明の思想および範囲内で多様な変形、追加および代替が可能であることが理解できる。本明細書では、一例として、ＮＡＮＤ型不揮発性半導体メモリ装置を図示し説明したが、本発明の技術的思想は不揮発性半導体メモリ装置のほかの形態、たとえばＡＮＤ型半導体メモリ装置にも適用できることは当業者には自明である。したがって、本発明の技術的保護範囲は本発明の請求範囲の技術的思想によって定義されなければならない。一方、“連結される”およびこれと類似の語句は要素間の直接的連結を規定するものとして解釈してはならない。

本発明は、内部出力が前記ラッチ端子およびバッファ入力パスから電気的に隔離され、ページバッファのラッチ端子に記憶されるデータが歪む現象を遮断するもので、不揮発性半導体メモリ装置とこれに用いられるページバッファに適用可能である。
また、本発明は、カラムアドレスのための所要バスラインの数が著しく減少してレイアウト面積が減少するもので、不揮発性半導体メモリ装置に適用可能である。

フラッシュメモリセルの概略的な断面図である。 フラッシュメモリセルの等価回路図である。 フラッシュメモリセルのスレショルド電圧の特徴を示す図である。 フラッシュメモリセルのスレショルド電圧分布を示す図である。 ＮＡＮＤフラッシュメモリセルブロックの概略図である。 ＮＡＮＤフラッシュメモリセルブロックの消去、プログラムおよび読み出し電圧を示すテーブルである。 図３に示すＮＡＮＤフラッシュメモリセルブロックのプログラミング動作を説明するための図である。 図３に示すＮＡＮＤフラッシュメモリセルブロックの読み出し動作を説明するための図である。 図３に示すＮＡＮＤフラッシュメモリセルブロックの消去動作を説明するための図である。 メモリブロックとページバッファブロックの概略図である。 従来の不揮発性メモリ装置の概略図である。 図８の不揮発性メモリ装置に含まれたページバッファとページバッファデコーダの概略図である。 図８の不揮発性メモリ装置に含まれたページバッファブロックのページバッファのレイアウトを示す図である。 本発明の一実施例による不揮発性半導体メモリ装置のブロック図である。 図１１の不揮発性メモリに含まれたメモリアレイの一例を概略的に示す図である。 図１１の不揮発性メモリに含まれたページバッファブロックの一例を示す図である。 図１３のページバッファブロックに含まれたページバッファの一例を概略的に示す図である。 図１１の不揮発性メモリに含まれたページバッファデコーダの一例を概略的に示す図である。 本発明の実施例による不揮発性メモリの読み出しモードを説明するためのフローチャートである。 図１６ａのＳ９５０段階で実行できる段階を説明するためのフローチャートである。 本発明の実施例による不揮発性メモリの読み出しモードを説明するためのタイミング図である。 本発明の実施例による不揮発性メモリのプログラミングモードを説明するためのフローチャートである。 本発明の実施例による不揮発性メモリのプログラミングモードを説明するためのタイミング図である。 本発明の実施例による不揮発性メモリの消去モードを説明するためのタイミング図である。

符号の説明

８１０ ラッチユニット
８２０ ラッチ伝送ユニット
８２５ ラッチドライビングユニット
８３０ センシング応答ユニット
８４０ 出力ドライビングユニット
８５０ バッファ選択ユニット
８６０ センシングセッティングユニット
８７０ ビットライン遮断ユニット
Ｙｐ バッファ選択アドレス
Ｙｑ メイン選択アドレス
Ｙｒ サブ選択アドレス
ＭＣＡＲＲ メモリアレイ
ＢＬＣＯＮＢＫ ビットライン制御ブロック
ＰＢＢ、ＮＷＰＢＢ ページバッファブロック
ＮＷＤＥ ページバッファデコーダ
ＮＷＢＵＦ ページバッファ
ＩＤＯＵＴ０ 内部出力ライン
ＧＤＯＵＴ グローバル出力ライン
ＩＤＩ０ 第１内部入力ライン
ｎＩＤＩ０ 第２内部入力ライン
ＧＤＩ 第１グローバル入力ライン
ｎＧＤＩ 第２グローバル入力ライン
ＢＬ、ＢＬ０ ビットライン
ＷＬ ワードライン
ＢＬｅ０ 偶数ビットライン
ＢＬｏ０ 奇数ビットライン
ＳＨＬＤｅ 偶数シールディング信号
ＢＬＳＬＴｅ 偶数ビットライン選択信号
ＢＬＳＬＴｏ 奇数ビットライン選択信号
ＳＯＢＬＫ センシングノードブロッキング信号
ＶＰＧＭ プログラム電圧
ＶＰＡＳＳ パス電圧
ＶＲＥＡＤ 読み出し電圧
ＶＥＲＳ 消去電圧
ＶＤＤ 電源電圧
ＶＳＳ 接地電圧
ＮＬＡＴ ラッチノード
ＮＳＥＮ０ センシングノード
ＰＢＳＬＴ バッファ選択信号
ＢＬＳＨＦ ビットライン遮断信号
ＬＣＨ 読み出しラッチ信号
／ＰＬＯＡＤ センシングセッティング信号
／ＢＬＤＥＣ ブロックデコーディング信号
ＲＢＩＮ１、ＲＢＩＮ２ バッファ入力パス

Claims (81)

1. プログラムモードおよび読み出しモードで動作可能な不揮発性メモリ装置において、
   複数の不揮発性メモリセル、複数のワードラインおよび複数のビットラインを持つメモリセルアレイと；
   前記メモリセルアレイのビットラインから読み出されるデータを出力するための内部データ出力ラインと；
   前記メモリセルアレイと前記内部データ出力ラインとの間に動作可能に連結されるページバッファとを備え、
   前記ページバッファは、
   前記ビットラインに選択的に連結されるセンシングノードと；
   前記センシングノードに選択的に連結されるラッチノードを持つラッチ回路と；
   前記ラッチノードの論理電圧を設定するラッチ入力パスと；
   前記ラッチ入力パスから分離され、前記ラッチノードの前記論理電圧による前記内部データ出力ラインの論理電圧を設定するラッチ出力パスとを備えることを特徴とする、不揮発性メモリ装置。
2. 前記内部データ出力ラインは、前記ラッチノードから電気的に隔離されることを特徴とする、請求項１に記載の不揮発性メモリ装置。
3. 前記内部データ出力ラインは、前記ラッチノードの論理電圧によって第１基準電位に選択的に連結されることを特徴とする、請求項２に記載の不揮発性メモリ装置。
4. 前記第１基準電位と前記内部データ出力ラインとの間に直列に連結される第１トランジスタをさらに備え、前記第１トランジスタのゲートは前記ラッチノードに連結されることを特徴とする、請求項３に記載の不揮発性メモリ装置。
5. 前記第１トランジスタと前記内部データ出力ラインとの間に直列に連結される第２トランジスタをさらに備えることを特徴とする、請求項４に記載の不揮発性メモリ装置。
6. グローバルデータバスをさらに備え、
   前記内部データ出力ラインは、第３トランジスタを介して前記グローバルデータバスに選択的に連結されることを特徴とする、請求項５に記載の不揮発性メモリ装置。
7. 前記第２および第３トランジスタのそれぞれの導電状態は、ビットラインアドレス信号によって制御されることを特徴とする、請求項６に記載の不揮発性メモリ装置。
8. 前記ラッチ入力パスは、前記ラッチノードと第２基準電位との間に直列に連結される第２トランジスタによって少なくとも部分的に定義されることを特徴とする、請求項４に記載の不揮発性メモリ装置。
9. 前記第２トランジスタの導電状態はデータ入力信号によって制御されることを特徴とする、請求項８に記載の不揮発性メモリ装置。
10. 前記データ入力信号は内部データ入力信号であり、
    前記メモリ装置は、ビットラインアドレス信号と外部データ入力信号を受信し、前記内部データ信号を出力するデコーダ回路をさらに備えることを特徴とする、請求項９に記載の不揮発性メモリ装置。
11. グローバルデータバスをさらに備え、
    前記内部データ出力ラインは、第３トランジスタを介して、前記グローバルデータバスに選択的に連結されることを特徴とする、請求項１０に記載の不揮発性メモリ装置。
12. 前記第３トランジスタの導電状態は、前記デコーダ回路の出力によって制御されることを特徴とする、請求項１１に記載の不揮発性メモリ装置。
13. 前記内部データ入力信号は、前記デコーダ回路によって内部データ入力ライン上に出力され、
    前記内部データ入力ラインは、前記内部データ出力ラインから電気的に隔離されることを特徴とする、請求項１０に記載の不揮発性メモリ装置。
14. 前記不揮発性メモリセルは、フラッシュメモリセルであることを特徴とする、請求項１に記載の不揮発性メモリ装置。
15. 前記メモリセルアレイは、ＮＡＮＤ型フラッシュメモリセルアレイであることを特徴とする、請求項１に記載の不揮発性メモリ装置。
16. 不揮発性メモリ装置において、
    複数の不揮発性メモリセルを含むメモリセルアレイと；
    前記メモリセルアレイの前記不揮発性メモリセルから読み出されるデータおよび前記メモリセルアレイの前記不揮発性メモリセルにプログラムされるデータを一時的に記憶するためのラッチ回路を含むページバッファと；
    前記メモリセルアレイから読み出されて前記ページバッファに一時的に記憶されるデータを出力する内部データ出力ラインと；
    前記内部データ出力ラインから分離され、データが前記メモリセルアレイの前記不揮発性メモリセルにプログラムされる時およびデータが前記メモリセルアレイの前記不揮発性メモリセルから読み出される時、前記ラッチ回路を設定するラッチ入力パスとを備えることを特徴とする、不揮発性メモリ装置。
17. 前記ラッチ入力パスは、前記内部データ出力ラインから電気的に隔離されることを特徴とする、請求項１６に記載の不揮発性メモリ装置。
18. 前記内部データ出力ラインは、前記ラッチノードの論理電圧によって第１基準電位に選択的に連結されることを特徴とする、請求項１６に記載の不揮発性メモリ装置。
19. グローバルデータバスをさらに備え、
    前記内部データ出力ラインは、アドレス信号によって前記グローバルデータバスに選択的に連結されることを特徴とする、請求項１８に記載の不揮発性メモリ装置。
20. 前記メモリセルアレイは複数のビットラインを備え、
    前記アドレス信号は、ビットラインアドレス信号であることを特徴とする、請求項１９に記載の不揮発性メモリ装置。
21. 前記ビットラインアドレス信号を受信し、前記グローバルデータバスの前記内部データ出力ラインへの選択的連結を制御するデコーダ回路をさらに備えることを特徴とする、請求項２０に記載の不揮発性メモリ装置。
22. 前記デコーダ回路は、外部データ入力信号をさらに受信し、内部データ入力信号を出力し、
    前記ラッチ入力パスは、前記内部データ入力信号によって制御されることを特徴とする、請求項２１に記載の不揮発性メモリ装置。
23. 前記不揮発性メモリセルは、フラッシュメモリセルであることを特徴とする、請求項１６に記載の不揮発性メモリ装置。
24. 前記メモリセルアレイは、ＮＡＮＤ型フラッシュメモリセルアレイであることを特徴とする、請求項１６に記載の不揮発性メモリ装置。
25. 不揮発性メモリ装置において、
    複数の不揮発性メモリセルを含むメモリセルアレイと；
    前記メモリセルアレイの不揮発性メモリセルにプログラムされるデータを入力する入力データバスと；
    前記入力データバスから分離され、前記メモリセルアレイの前記不揮発性メモリセルから読み出されるデータを出力する出力データバスと；
    前記メモリセルアレイの前記不揮発性メモリセルから読み出されるデータおよび前記不揮発性メモリセルにプログラムされるデータを一時的に記憶するためのラッチ回路と；
    前記出力データバスに連結される内部データ出力ラインと；
    前記入力データバスに連結され、データが前記メモリセルアレイの前記不揮発性メモリセルにプログラムされる時、前記ラッチ回路を設定するラッチ入力パスと；
    前記ラッチ回路に一時的に記憶された読み出しデータを前記内部データ出力ラインに伝送する出力ドライブ回路とを備えることを特徴とする、不揮発性メモリ装置。
26. 前記出力ドライブ回路は、前記ラッチ回路のラッチノードによってゲートされるスイチング回路を含むことを特徴とする、請求項２５に記載の不揮発性メモリ装置。
27. 前記ラッチ入力パスは、内部データ入力ラインの内部データ入力信号によって制御され、
    前記内部データ入力ラインは、前記内部データ出力ラインから電気的に隔離されることを特徴とする、請求項２６に記載の不揮発性メモリ装置。
28. 前記メモリセルは、フラッシュメモリセルであることを特徴とする、請求項２５に記載の不揮発性メモリ装置。
29. 前記メモリセルアレイは、ＮＡＮＤ型フラッシュメモリセルアレイであることを特徴とする、請求項２５に記載の不揮発性メモリ装置。
30. 不揮発性メモリ装置において、
    複数の不揮発性メモリセル、複数のワードラインおよび複数のビットラインを含むメモリセルアレイと；
    内部データ出力ラインと；
    前記メモリセルアレイと前記内部データ出力ラインとに連結され、複数の並置されたページバッファを定義するために順次配列される複数のページバッファとを備え、
    前記ページバッファのそれぞれは、
    前記メモリセルアレイから読み出されるデータを一時的に記憶するラッチ回路と；
    前記ラッチ回路と前記内部データ出力ラインとの間に連結されるアドレスゲートとを含み、
    前記アドレスゲートは、前記内部データ出力ラインに前記各ページバッファのラッチ回路からのデータを選択的に出力するために、アドレス信号に応答することを特徴とする、不揮発性メモリ装置。
31. 前記ページバッファ領域は特定方向に順次積層され、前記内部データ出力ラインは前記特定方向に長く延長されることを特徴とする、請求項３０に記載の不揮発性メモリ装置。
32. 前記ビットラインは、前記特定方向に長く延長されることを特徴とする、請求項３１に記載の不揮発性メモリ装置。
33. 前記アドレス信号は、前記ページバッファのアドレスゲートに直接印加されることを特徴とする、請求項３１に記載の不揮発性メモリ装置。
34. 前記ページバッファに連結される複数の内部データ入力ラインをさらに備え、
    前記内部データ入力ラインは、前記内部データ出力ラインから電気的に隔離されることを特徴とする、請求項３１に記載の不揮発性メモリ装置。
35. 前記メモリセルは、フラッシュメモリセルであることを特徴とする、請求項３１に記載の不揮発性メモリ装置。
36. 前記メモリセルアレイは、ＮＡＮＤ型フラッシュメモリセルアレイであることを特徴とする、請求項３１に記載の不揮発性メモリ装置。
37. 不揮発性メモリ装置において、
    複数の不揮発性メモリセル、複数のワードラインおよび第１方向に長く延長される複数のビットラインを含むメモリセルアレイと；
    前記メモリセルアレイから読み出されるデータを出力する、共有内部データ出力ラインと；
    前記メモリセルアレイと前記共有内部データ出力ラインとの間にそれぞれ動作可能に連結される複数のページバッファとを備え、
    前記複数のページバッファは、第１方向に並置された対応する複数のページバッファ領域を定義するために、順次配列され、前記内部データ出力ラインは、隣接した前記複数のページバッファの前記第１方向に長く延長されることを特徴とする、不揮発性メモリ装置。
38. 前記複数の内部データ入力ラインと前記共有内部データ出力ラインとに連結されるデコーダ回路をさらに備えることを特徴とする、請求項３７に記載の不揮発性メモリ装置。
39. 前記デコーダ回路は、
    アドレス信号およびデータ入力信号を受信し、前記アドレス信号および前記データ入力信号によって、前記内部入力データを前記複数の内部データ入力ライン上に出力することを特徴とする、請求項３８に記載の不揮発性メモリ装置。
40. 前記デコーダ回路は、
    前記アドレス信号によって、前記共有内部データ出力ラインをグローバル出力ラインに選択的に連結することを特徴とする、請求項３９に記載の不揮発性メモリ装置。
41. 前記メモリセルは、フラッシュメモリセルであることを特徴とする、請求項３７に記載の不揮発性メモリ装置。
42. 前記メモリセルアレイは、ＮＡＮＤ型フラッシュメモリセルアレイであることを特徴とする、請求項３７に記載の不揮発性メモリ装置。
43. 不揮発性メモリ装置において、
    複数の不揮発性メモリセルを含むメモリセルアレイと；
    ローカルデータ入力ラインと、前記メモリセルアレイの前記不揮発性メモリセルから読み出されるデータおよび前記不揮発性メモリセルにプログラムされるデータを一時的に記憶するように、前記ローカルデータ入力ラインに応答するラッチ回路とを含むページバッファと；
    前記メモリセルアレイをプログラムするためのプログラミング信号および前記メモリセルアレイを読み出すための制御信号を含む外部入力信号を供給するグローバルデータ入力ラインと；
    供給されるアドレス信号によって前記ローカルデータ入力ラインに前記外部入力信号を選択的に出力するゲート回路を備えることを特徴とする、不揮発性メモリ装置。
44. 前記ローカルデータ入力ラインは、前記ページバッファの前記ラッチ回路のラッチ状態を制御することを特徴とする、請求項４３に記載の不揮発性メモリ装置。
45. 前記ローカルデータ入力ラインは、前記ラッチ回路の第１ラッチノードと基準電位との間に直列に連結される第１トランジスタゲートに連結される第１ローカル入力ラインと、前記ラッチ回路の第２ラッチノードと前記基準電位との間に直列に連結される第２トランジスタゲートに連結される第２ローカル入力ラインとを含むことを特徴とする、請求項４４に記載の不揮発性メモリ装置。
46. 前記基準電位と前記第１および第２トランジスタのそれぞれとの間に直列に連結される第３トランジスタをさらに備え、
    前記第３トランジスタゲートは、第１アドレス信号ラインに連結されることを特徴とする、請求項４５に記載の不揮発性メモリ装置。
47. 前記ゲート回路は、第２アドレス信号ラインに連結されるデコーダ回路の一部を形成することを特徴とする、請求項４６に記載の不揮発性メモリ装置。
48. 前記メモリセルは、フラッシュメモリセルであることを特徴とする、請求項４４に記載の不揮発性メモリ装置。
49. 前記メモリセルアレイは、ＮＡＮＤ型フラッシュメモリセルアレイであることを特徴とする、請求項４４に記載の不揮発性メモリ装置。
50. 不揮発性メモリ装置において、
    複数の不揮発性メモリセル、複数のワードラインおよび複数のビットラインを持つメモリセルアレイと；
    前記メモリセルアレイから読み出されるデータを出力する内部データ出力ラインと；
    前記メモリセルアレイと前記内部データ出力ラインとの間に動作可能に連結される複数のページバッファと；
    前記複数のページバッファの少なくとも一つのゲート回路に動作可能に連結される複数のアドレスラインとを備えることを特徴とする、不揮発性メモリ装置。
51. 前記少なくとも一つのゲート回路は、第１アドレスゲートを含み、
    前記ページバッファのそれぞれは、前記メモリセルアレイから読み出されるデータを一時的に記憶するラッチ回路と、第１基準電位と前記内部データ出力ラインとの間に連結されるアドレスゲートとを含み、
    それぞれのページバッファを通じて延長される前記アドレスラインは、前記それぞれのページバッファの前記第１アドレスゲートに連結されることを特徴とする、請求項５０に記載の不揮発性メモリ装置。
52. 前記少なくとも一つのゲート回路は、前記ラッチ回路と第２基準電位との間に連結された第２アドレスゲートをさらに備え、
    それぞれのページバッファを通じて延長される前記アドレスラインは、前記それぞれのページバッファの前記第２アドレスゲートにさらに連結されることを特徴とする、請求項５１に記載の不揮発性メモリ装置。
53. 前記ページバッファは、第１方向に並置された対応する複数のページバッファ領域に順次配列され、
    前記複数のアドレスラインは、前記第１方向に垂直な第２方向に長く延長されることを特徴とする、請求項５０に記載の不揮発性メモリ装置。
54. 前記複数のページバッファは第１ページバッファブロックを定義し、
    前記不揮発性メモリ装置は、第２方向に前記第１ページバッファブロックに隣接して位置する第２ページバッファブロックをさらに備え、
    前記複数のアドレスラインはさらに延長されて、前記第２ページバッファブロックの複数の第２ページバッファの対応するゲート回路に連結されることを特徴とする、請求項５３に記載の不揮発性メモリ装置。
55. 前記内部データ出力ラインは、前記第１方向に長く延長されることを特徴とする、請求項５４に記載の不揮発性メモリ装置。
56. 前記隣接した第２ページバッファブロックの前記第１方向に長く延長される第２内部データ出力ラインをさらに備えることを特徴とする、請求項５５に記載の不揮発性メモリ装置。
57. 前記メモリセルは、フラッシュメモリセルであることを特徴とする、請求項５５に記載の不揮発性メモリ装置。
58. 前記メモリセルアレイは、ＮＡＮＤ型フラッシュメモリセルアレイであることを特徴とする、請求項５０に記載の不揮発性メモリ装置。
59. 不揮発性メモリ装置のページバッファにおいて、
    ラッチノードを含むラッチ回路と；
    前記ラッチノードの電圧を制御する内部データ入力ラインと；
    前記ラッチノードから電気的に隔離される内部データ出力ラインと；
    前記ラッチノードの前記電圧によって前記内部出力ラインの電圧を制御する出力ドライブ回路とを備えることを特徴とする、不揮発性メモリ装置のページバッファ。
60. 前記出力ドライブ回路は、
    前記ラッチノードの電圧によって、前記内部データ出力ラインを前記第１基準電位に選択的に連結することを特徴とする、請求項５９に記載の不揮発性メモリ装置のページバッファ。
61. 前記ラッチノードと前記第２基準電位との間に直列に連結され、前記内部データ入力ラインに連結されるゲートを含む少なくとも一つのトランジスタをさらに備えることを特徴とする、請求項５に記載の不揮発性メモリ装置のページバッファ。
62. 前記少なくとも一つのトランジスタは、前記ラッチノードと前記第２基準電位との間に直列に連結される第１および第２トランジスタを備え、
    前記第１トランジスタの導電状態は前記内部入力ラインによって制御され、前記第２トランジスタの導電状態はアドレスラインによって制御されることを特徴とする、請求項６１に記載の不揮発性メモリ装置のページバッファ。
63. 不揮発性半導体メモリ装置において、
    電気的にプログラムおよび消去可能な複数のメモリセル、複数のワードライン、および複数のビットラインを持つメモリセルアレイと；
    複数のページバッファと内部データ出力ラインとを持つ少なくとも一つのページバッファブロックであって、前記ページバッファのそれぞれはビットラインに連結され、複数のバッファ選択信号のなかで少なくとも一つに応答してイネーブルされ、前記ページバッファのそれぞれはビットライン上のデータに対応して、自分のラッチノードに記憶し、前記内部データ出力ラインは前記複数のページバッファに共有され、イネーブルされるページバッファのラッチノード上のデータによってドライビングされ、前記内部データ出力ラインは前記ページバッファのラッチノードから電気的に隔離されるようになった、前記少なくとも一つのページバッファブロックとを備えることを特徴とする、不揮発性半導体メモリ装置。
64. 前記ページバッファのそれぞれは、
    前記ラッチノードを持つラッチユニットと；
    前記バッファ選択アドレスのなかで前記少なくとも一つに応答してイネーブルされ、前記ラッチノードに記憶されたデータに対応して前記内部データ出力ラインにドライビングする出力ドライビングユニットとを備えることを特徴とする、請求項６３に記載の不揮発性半導体メモリ装置。
65. 前記ページバッファのそれぞれは、
    第１および第２内部データラインと；
    前記第１および第２内部入力ラインにそれぞれゲートされる第１および第２ラッチ伝送トランジスタを含むラッチ伝送ユニットとをさらに備え、
    前記第１および第２ラッチ伝送トランジスタは、前記ページバッファの前記ラッチノードおよび反転されたラッチノードのそれぞれの電圧を設定するように、前記第１および第２内部データ入力ラインにそれぞれ応答することを特徴とする、請求項６４に記載の不揮発性半導体メモリ装置。
66. 前記ページバッファのそれぞれは、
    前記バッファ選択アドレスに応答してゲートされ、所定のバッファ入力パスを介して、外部から印加されるデータと独立的なラッチドライビング電圧を前記ラッチ伝送ユニットに提供するようになったラッチドライビングユニットをさらに備え、
    前記バッファ入力パスは、前記内部データ出力ラインから電気的に隔離されることを特徴とする、請求項６５に記載の不揮発性半導体メモリ装置。
67. 前記ページバッファのそれぞれは、
    前記ビットライン上のデータに応答して所定のセンセング応答電圧を前記ラッチ伝送ユニットに提供するセンシング応答ユニットを備え、
    前記センシング応答電圧は、前記ラッチノードに記憶されるデータのフリップを誘発するのに十分な電圧であることを特徴とする、請求項６６に記載の不揮発性半導体メモリ装置。
68. 前記ラッチ伝送ユニットは、
    前記第１内部データ入力ライン上の前記データに応答して、前記ラッチユニットに前記ラッチドライビング電圧または前記センシング応答電圧を選択的に提供する第１ラッチ伝送トランジスタと；
    前記第２内部データ入力ライン上のデータに応答して、前記ラッチユニットに前記ラッチドライビング電圧または前記センシング応答電圧を選択的に提供する第２ラッチ伝送トランジスタとを備えることを特徴とする、請求項６７に記載の不揮発性半導体メモリ装置。
69. 前記センシング応答ユニットは、
    前記ビットライン上のデータに応答してゲートされるセンシング応答トランジスタと；
    前記センシング応答トランジスタに直列に連結される出力センシングトランジスタとを備え、
    前記出力センシングトランジスタは、
    前記ページバッファを選択するのに使用される読み出しラッチ信号に応答して、前記ラッチノードに記憶される前記ビットライン上のデータに対応するデータを制御することを特徴とする、請求項６８に記載の不揮発性半導体メモリ装置。
70. 前記ページバッファのそれぞれは、
    前記ビットライン上の前記データに対応するデータを前記センシング応答ユニットに提供する前記ビットラインに連結されるセンシングノードと；
    前記センシングノードをセッティング電圧に調節するためのセンシングセッティングユニットとをさらに備えることを特徴とする、請求項６８に記載の不揮発性半導体メモリ装置。
71. 前記ページバッファのそれぞれは、
    前記センシングノードへの前記ビットラインの連結を制御するためのビットライン遮断ユニットをさらに備えることを特徴とする、請求項７０に記載の不揮発性半導体メモリ装置。
72. 前記ビットライン遮断ユニットは、
    前記ビットラインを前記センシングノードに連結するように、ビットライン遮断信号に応答してゲートされるビットライン遮断トランジスタを備えることを特徴とする、請求項７１に記載の不揮発性半導体メモリ装置。
73. 前記ページバッファのそれぞれは、
    前記センシングノードと前記ラッチノードの連結を制御するバッファ選択ユニットをさらに備えることを特徴とする、請求項７２に記載の不揮発性半導体メモリ装置。
74. 前記バッファ選択ユニットは、
    前記センシングノードへの前記ラッチノードの連結を制御するバッファ選択信号に応答してゲートされるバッファ選択トランジスタを備えることを特徴とする、請求項７３に記載の不揮発性半導体メモリ装置。
75. 同一のページバッファブロック内に含まれる前記複数のページバッファは第１方向に並置され、
    前記内部データ出力ラインは前記第１方向に長く延長されることを特徴とする、請求項６３に記載の不揮発性半導体メモリ装置。
76. 第１グローバル入力ラインと；
    特定動作区間で、前記第１グローバル入力ラインの論理状態と反対の論理状態を持つ第２グローバル入力ラインと；
    メイン選択アドレスおよびサブ選択アドレスに応答してイネーブルされるページバッファデコーダとをさらに備え、
    前記ページバッファデコーダは、イネーブルされる時、前記第１および第２グローバル入力ライン上のデータに対応するデータをそれぞれ前記第１および第２内部データ入力ラインに提供する前記ページバッファデコーダをさらに備えることを特徴とする、請求項６３に記載の不揮発性半導体メモリ装置。
77. 前記ページバッファデコーダは、
    前記メイン選択アドレスと前記サブ選択アドレスの論理演算を行い、前記メイン選択アドレスと前記サブ選択アドレスとがともにアクティブ状態である時、アクティブになるブロックデコーディング信号を出力する第１デコーダ論理ゲートと；
    前記ブロックデコーディング信号に応答してイネーブルされ、論理演算結果を前記第１グローバル入力ラインのデータに応答して前記第１内部データ入力ラインに提供するようになった第２デコーダ論理ゲートと；
    前記ブロックデコーディング信号に応答してイネーブルされ、前記第２グローバル入力ライン上のデータに応答して論理演算結果を前記第２内部データ入力ラインに提供するようになった第３デコーダ論理ゲートとを備えることを特徴とする、請求項７６に記載の不揮発性半導体メモリ装置。
78. 前記第１デコーダ論理ゲートはＮＡＮＤゲートであり、
    前記第２および第３デコーダ論理ゲートはＮＯＲゲートであることを特徴とする、請求項７７に記載の不揮発性半導体メモリ装置。
79. グローバル出力ラインと；
    メイン選択アドレスとサブ選択アドレスとに応答してイネーブルされるページバッファデコーダとをさらに備え、
    前記ページバッファデコーダは、イネーブルされる時、前記内部データ出力ライン上のデータを前記グローバル出力ラインに提供することを特徴とする、請求項６３に記載の不揮発性半導体メモリ装置。
80. 前記ページバッファデコーダは、
    前記メイン選択アドレスと前記サブ選択アドレスの論理演算を行い、前記メイン選択アドレスと前記サブ選択アドレスとがともにアクティブ状態である時、アクティブになるブロックデコーディング信号を出力するための第１デコーダ論理ゲートと；
    前記ブロックデコーディング信号に応答して前記内部出力データライン上のデータを前記グローバル出力ラインに提供するためのデコーダトランジスタとを備えることを特徴とする、請求項７９に記載の不揮発性半導体メモリ装置。
81. 前記メモリセルアレイは、ＮＡＮＤ型フラッシュメモリセルアレイであることを特徴とする、請求項６３に記載の不揮発性半導体メモリ装置。

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