DE102012111829A1

DE102012111829A1 - Speichersysteme und Blockkopierverfahren davon

Info

Publication number: DE102012111829A1
Application number: DE102012111829A
Authority: DE
Inventors: Sangyong Yoon; Kitae PARK; Jinman Han
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2011-12-06
Filing date: 2012-12-05
Publication date: 2013-06-06
Also published as: DE102012111829A8

Abstract

Betriebsverfahren von Speichersystemen (10, 70, 80, 90, 10A, 1000) und nichtflüchtigen Speichervorrichtungen (120, 220, 320, 3200, 620, 720, 730, 820, 830, 840, 20, 930, 110, 5200) umfassen das Durchführen von error checking and correction (ECC) Arbeitsabläufen an M Seiten von Daten, die von einem ersten „Quell”-Anteil nicht-flüchtiger M-Bit Speicherzellen innerhalb der nicht-flüchjtigen Speichervorrichtung (120, 220, 320, 3200, 620, 720, 730, 820, 830, 840, 20, 930, 110, 5200) gelesen werden, um dadurch M Seiten an ECC-verarbeiteten Daten zu erzeugen, wobei M eine positive ganze Zahl größer als zwei (2) ist. Ein zweiter „Ziel”-Anteil der nicht-flüchtigen M-bit Speicherzellen innerhalb der nicht-flüchtigen Speichervorrichtung (120, 220, 320, 3200, 620, 720, 730, 820, 830, 840, 20, 930, 110, 5200) wird dann z. B. unter Verwendung einer adressverschlüsselten Reprogrammiertechnik mit den M Seiten an ECC-verarbeiteten Daten programmiert.

Description

BEZUGNAHME AUF EINE PRIORITÄTSANMELDUNG
Nach 35 U.S.C. § 119 wird die Priorität der koreanischen Patentanmeldung No. 10-2011-0129581 beansprucht, die am 06. Dezember 2011 eingereicht wurde, deren Gesamtheit hiermit durch Bezugnahme aufgenommen ist.
HINTERGRUND
Halbleiterspeichervorrichtungen können in flüchtige Halbleiterspeichervorrichtungen und nicht-flüchtige Halbleiterspeichervorrichtungen klassifiziert werden. Flüchtige Halbleiterspeichervorrichtungen können Lese- und Schreiboperationen mit hoher Geschwindigkeit ausführen, während Inhalte, die darin gespeichert sind, bei einer Stromabschaltung verloren gehen können. nicht-flüchtige Halbleiterspeichervorrichtungen können die darin gespeicherten Inhalte sogar bei einer Stromabschaltung erhalten. Die nicht-flüchtigen Halbleiterspeichervorrichtungen können verwendet werden, um Inhalte zu speichern, die erhalten werden müssen, unabhängig davon ob sie mit Strom versorgt sind. Die nicht-flüchtigen Halbleiterspeichervorrichtungen können einen Mask Read-Only Memory (MROM), einen Programmable ROM (PROM), einen Erasable Programmable ROM (EPROM), einen Electrically Erasable Programmable ROM (EEPROM) und dergleichen umfassen.
Eine repräsentative, nicht-flüchtige Speichervorrichtung kann eine Flash-Speichervorrichtung sein. Die Flash-Speichervorrichtung kann gemeinhin als ein Sprach- und Bilddatenspeichermedium innerhalb von Informationsgeräten verwendet werden, wie beispielsweise einem Computer, einem Mobiltelefon, einem PDA, einer Digitalkamera, einem Camcorder, einem Voicerecorder, einem MP3-Player, einem handheld PC, einer Spielekonsole, einem Faxgerät, einem Scanner, einem Drucker und dergleichen.
Eine Multi-Bit Speichervorrichtung, die Mutli-Bit Daten einer Speicherzelle speichert, hat entsprechend dem zunehmenden Bedarf an höherer Integrationsdichte zunehmende Verbreitung gefunden. Es ist wünschenswert eine Schwellspannungsverteilung von Multi-Bit Speicherzellen zu managen, um die Zuverlässigkeit dieser Zellen zu verbessern.
ZUSAMMENFASSUNG
Betriebsverfahren von Speichersystemen und nicht-flüchtigen Speichervorrichtungen gemäß Ausführungsformen der Erfindung umfassen das Durchführen von „error checking and correction” (ECC) Arbeitsabläufen auf M Seiten gelesener Daten von einem ersten ”Quell” Anteil von nicht-flüchtigen M-Bit Speicherzellen innerhalb der nicht-flüchtigen Speichervorrichtung, um dadurch M Seiten ECC-verarbeiteter Daten zu erzeugen, wobei M eine positive, ganze Zahl größer als zwei (2) ist. Ein zweiter ”Ziel” Anteil von nicht-flüchtigen M-Bit Speicherzellen innerhalb der nicht-flüchtigen Speichervorrichtung wird dann zum Beispiel mit den M Seiten an ECC-verarbeiteten Daten unter Verwendung einer adressverschlüsselten Reprogrammiertechnik programmiert.
Gemäß einigen dieser Ausführungsformen der Erfindung kann die nicht-flüchtige Speichervorrichtung mehrere nicht-flüchtige Speicherchips umfassen, die zusammen innerhalb eines gebündelten Speichersystems integriert seien können, das einen Memory-Controller enthält. Gemäß diesen Ausführungsformen der Erfindung können die ersten und zweiten Anteile von nicht-flüchtigen M-Bit Speicherzellen (d. h. die ”Quell” und ”Ziel” Anteile) auf den gleichen oder unterschiedlichen nicht-flüchtigen Speicherchips innerhalb der nicht-flüchtigen Speichervorrichtung angeordnet sein. Darüber hinaus kann die adressverschlüsselte Reprogrammiertechnik beinhalten, dass eine Vielzahl an nicht-flüchtigen M-Bit Speicherzellen mindestens M – 1-mal programmiert werden. Zum Beispiel kann die adressverschlüsselte Reprogrammiertechnik beinhalten, dass eine Vielzahl von nicht-flüchtigen M-Bit Speicherzellen in eine jeweilige Vielzahl von Programmierzuständen programmiert werden und dass dann die Vielzahl von nicht-volatilen M-Bit Speicherzellen reprogrammiert werden, so dass Schwellspannungen der Vielzahl von nicht-flüchtigen M-Bit Speicherzellen verändert sind, aber dass ihre jeweilige Vielzahl von Programmierzuständen unverändert bleibt. Insbesondere kann die adressverschlüsselte Reprogrammiertechnik zum Beispiel beinhalten, dass eine Zielseite von nicht-flüchtigen M-Bit Speicherzellen M mal unter Verwendung einer 2^M-1-2M-...2^M Programmiersequenz oder einer 2^M-2^M-...-2^M Programmiersequenz programmiert wird.
Gemäß noch weiterer Ausführungsformen der Erfindung kann der Ausführung von ECC-Arbeitsabläufen das Lesen von M Seiten an Daten von einer Quellseite nicht-flüchtiger M-Bit Speicherzellen in einen Seitenpuffer vorangehen, der mit einem ersten Block nicht-flüchtigen Speichers innerhalb der nicht-flüchtigen Speichervorrichtung in Zusammenhang steht. In diesem Fall kann den ECC-Arbeitsabläufen sequentielles Übertragen der M Seiten an Daten von dem Seitenpuffer zu einem ECC-Schaltkreis vorangehen. Die nicht-flüchtige Speichervorrichtung kann mindestens einen nichtflüchtigen Speicherchip und den Seitenpuffer umfassen und ein ECC-Schaltkreis kann auf dem gleichen nicht-flüchtigen Speicherchip angeordnet sein. Gemäß weiterer Ausführungsformen der Erfindung kann die nicht-flüchtige Speichervorrichtung einen nicht-flüchtigen Pufferspeicher aus nicht-flüchtigen Single-Bit Speicherzellen umfassen und den Programmierarbeitsabläufen kann ein Übertragen der M Seiten an ECC-verarbeiteten Daten zu dem nicht-flüchtigen Single-Bit Pufferspeicher voran gehen. Den Programmierarbeitsabläufen kann auch ein Lesen der M Seiten an ECC-verarbeiteten Daten von dem nicht-flüchtigen Single-Bit Pufferspeicher in den Seitenpuffer vorangehen.
Gemäß noch weiterer Ausführungsformen der Erfindung kann der ECC-Schaltkreis innerhalb eines Speicherkontrollers angeordnet sein, der einen Direktzugriffspufferspeicher (z. B. SDRAM) enthält. In den Programmierarbeitsabläufen kann auch ein Übertragen der M Seiten an ECC-verarbeiteten Daten zu dem Direktzugriffspufferspeicher und dann zu dem Seitenpuffer vorangehen. Der ECC-Schaltkreis kann innerhalb des Speicherkontrollers angeordnet sein, der den Direktzugriffspufferspeicher beinhaltet, und dem Programmieren kann ein Übertragen der M Seiten an ECC-verarbeiteten Daten direkt von dem ECC-Schaltkreis zu dem Seitepuffer vorangehen. In einigen Ausführungsformen der Erfindung können die Programmierarbeitsabläufe beinhalten, dass M Seiten an ECC-verarbeiteten Daten aus dem nicht-flüchtigen Pufferspeicher mehrere Male in den Seitenpuffer eingelesen werden.
Ein Betriebsverfahren einer nicht-flüchtigen Speichervorrichtung gemäß zusätzlicher Ausführungsformen der Erfindung kann beinhalten, dass M Seiten an Daten von einem ersten Anteil von nicht-flüchtigen M-Bit Speicherzellen innerhalb einer nicht-flüchtigen Speichervorrichtung gelesen werden, wobei M eine positive, ganze Zahl größer als zwei ist, und dass dann „error checking and correction” (ECC) Arbeitsabläufe an den M Seiten an Daten ausgeführt werden, um dadurch M Seiten an ECC-verarbeiteten Daten zu erzeugen. Es werden auch Arbeitsabläufe ausgeführt, um eine Vielzahl an nicht-flüchtigen Single-Bit Speicherzellen innerhalb der nicht-flüchtigen Speichervorrichtung mit den M Seiten an ECC-verarbeiteten Daten zu programmieren und um dann einen zweiten Anteil von nicht-flüchtigen M-Bit Speicherzellen innerhalb des nichtflüchtigen Speichers mit den M Seiten an ECC-verarbeiteten Daten unter Verwendung einer Reprogrammiertechnik zu programmieren. Diese Reprogrammiertechnik kann beinhalten, dass eine Vielzahl an nicht-flüchtigen M-Bit Speicherzellen in dem zweiten Anteil in eine jeweilige Vielzahl an Programmierzuständen programmiert wird und dass dann die Vielzahl an nicht-flüchtigen M-Bit Speicherzellen mindestens einmal reprogrammiert wird, so dass die Schwellspannungen der Vielzahl an nicht-flüchtigen M-Bit Speicherzellen verändert sind, aber dass ihre jeweilige Vielzahl an Programmierzuständen unverändert bleibt.
Gemäß weiterer Aspekte dieser Ausführungsformen der Erfindung kann die nicht-flüchtige Speichervorrichtung mindestens einen nicht-flüchtigen Speicherchip beinhalten und den ECC-Arbeitsabläufen kann ein Übertragen der M Seiten an Daten zu einem ECC-Schaltkreis vorangehen. Der erste Anteil an nicht-flüchtigen M-Bit Speicherzellen und der ECC-Schaltkreis können auf dem gleichen nicht-flüchtigen Speicherchip angeordnet sein. Gemäß weiterer Ausführungsformen der Erfindung kann die nicht-flüchtige Speichervorrichtung mindestens einen nicht-flüchtigen Speicherchip und einen Speicherkontroller beinhalten und den ECC-Arbeitsabläufen kann ein Übertragen der M Seiten an Daten zu dem ECC-Schaltkreis vorangehen, der innerhalb des Speicherkontrollers angeordnet ist. Gemäß noch weiterer Ausführungsformen der Erfindung kann die nicht-flüchtige Speichervorrichtung mindestens einen nicht-flüchtigen Speicherchip beinhalten und der erste Anteil an nicht-flüchtigen M-Bit Speicherzellen und die Vielzahl an nicht-flüchtigen Single-Bit Speicherzellen können auf dem gleichen oder auf verschiedenen nicht-flüchtigen Speicherchips angeordnet sein.
Gemäß zusätzlichen Ausführungsformen der Erfindung kann ein Betriebsverfahren einer nicht-flüchtigen Speichervorrichtung beinhalten, dass M Seiten an Daten von einem ersten Anteil an nicht-flüchtigen M-Bit Speicherzellen innerhalb der nicht-flüchtigen Speichervorrichtung gelesen werden, wobei M eine positive, ganze Zahl größer als zwei ist, und dass dann error checking and correction (ECC) Arbeitsabläufe an den M Seiten an Daten ausgeführt werden, um dadurch M Seiten an ECC-verarbeiteten Daten zu erzeugen. Eine Vielzahl an nicht-flüchtigen Single-Bit Speicherzellen innerhalb der nicht-flüchtigen Speichervorrichtung werden dann mit den M Seiten an ECC-verarbeiteten Daten reprogrammiert bevor ein zweiter Anteil an nicht-flüchtigen M-Bit Speicherzellen innerhalb der nicht-flüchtigen Speichervorrichtung mit den M Seiten an ECC-verarbeiteten Daten in der Vielzahl an nicht-flüchtigen Single-Bit Speicherzellen unter Verwendung einer Reprogrammiertechnik programmiert wird. Diese Reprogrammiertechnik kann beinhalten, dass die nicht-flüchtigen M-Bit Speicherzellen in dem zweiten Anteil wiederholt mit den gleichen M Seiten an Daten aus der Vielzahl an nicht-flüchtigen Single-Bit Speicherzellen gleichzeitig mit wiederholtem Übertragen der M Seiten an Daten in der Vielzahl von nicht-flüchtigen Single-Bit Speicherzellen in einem Seitenpuffer programmiert werden. In einigen dieser Ausführungsformen der Erfindung kann die nicht-flüchtige Speichervorrichtung mindestens einen nicht-flüchtigen Speicherchip beinhalten und der erste Anteil der nicht-flüchtigen M-Bit Speicherzellen und die Vielzahl der nicht-flüchtigen Single-Bit Speicherzellen können auf dem gleichen oder auf verschiedenen nicht-flüchtigen Speicherchips angeordnet sein.
Gemäß noch weiterer Ausführungsformen der Erfindung kann ein Verfahren der Ausführung eines gepufferten Kopierarbeitsablaufs in einem Speichersystem (das einen Speicherkontroller und mindestens einen nicht-flüchtigen Speicherchip beinhaltet) umfassen, dass error checking and correction (ECC) Arbeitsabläufe an M Seiten an Daten, die von einem ersten Anteil an nicht-flüchtigen M-Bit Speicherzellen innerhalb eines ersten nicht-flüchtigen Speicherchips zu einem ECC-Schaltkreis übertragen werden, ausgeführt werden, um dadurch M Seiten an ECC-verarbeiteten Daten zu erzeugen, wobei M eine positive, ganze Zahl größer als zwei ist. Ein zweiter Anteil an nicht-flüchtigen M-Bit Speicherzellen (innerhalb des ersten oder eines zweiten nicht-flüchtigen Speicherchips) kann dann zum Beispiel mit den M Seiten an ECC-verarbeiteten Daten unter Verwendung einer adressverschlüsselten Reprogrammiertechnik programmiert werden. Der Speicherkontroller kann den ECC-Schaltkreis und einen Pufferspeicher, der darin Speicherzellen aufweist, enthalten und dem Programmieren kann ein Übertragen der ECC-verarbeiteten Daten durch den Pufferspeicher vorangehen. Dieser Pufferspeicher kann ein synchroner, dynamischer Direktzugriffsspeicher (SDRAM) Puffer sein. Anderenfalls kann das Speichersystem den ECC-Schaltkreis und einen Pufferspeicher beinhalten, der darin nicht-flüchtige Speicherzellen aufweist. Beruhend auf diesen Ausführungsformen der Erfindung kann der Programmierung ein Übertragen der ECC-verarbeiteten Daten durch die nicht-flüchtigen Speicherzellen in dem Pufferspeicher vorangehen. Diese nicht-flüchtigen Speicherzellen in dem Pufferspeicher können nicht-flüchtige Single-Bit Speicherzellen sein.
KURZE BESCHREIBUNG DER FIGUREN
Die obigen und andere Objekte und Merkmale werden anhand der folgenden Beschreibung mit Bezugnahme auf die folgenden Figuren offenbart, wobei gleiche Referenzzeichen sich durchgehend durch die verschiedenen Figuren auf gleiche Teile beziehen, sofern nicht anders angegeben, und wobei:
1 ein Diagramm ist, das schematisch einen Programmarbeitsablauf darstellt, der in einer reprogrammierenden Weise gemäß einer Ausführungsform des erfinderischen Konzeptes ausgeführt wird.
2 ein Blockdiagramm ist, das schematisch ein Speichersystem darstellt, dass konzeptionell einen Programmarbeitsablauf in 1 beschreibt.
3 ein Diagramm ist, das schematisch eine Nutzerdatenregion einer nicht-flüchtigen Speichervorrichtung in 2 darstellt.
4A ein Diagramm ist, das eine Ausführungsform an 3-Bit Daten, die in einer Speicherzelle einer Nutzerdatenregion in 3 gespeichert sind, darstellt.
4B ein Diagramm ist, das eine andere Ausführungsform an 3-Bit Daten, die in einer Speicherzelleeiner Nutzerdatenregion in 3 gespeichert sind, darstellt.
4C ein Diagramm ist, das noch eine andere Ausführungsform an 3-Bit Daten, die in einer Speicherzelle einer Nutzerdatenregion in 3 gespeichert sind, darstellt.
5 ein Diagramm ist, das ein Adressverschlüsseln bei einem Programmarbeitsablauf einer Nutzerdatenregion gemäß einer Ausführungsform des erfinderischen Konzeptes darstellt.
6 ein Diagramm ist, das eine Zusammenführungsarbeitsablauf einer nicht-flüchtigen Speichervorrichtung gemäß einer Ausführungsform des erfinderischen Konzeptes darstellt.
7 ein Diagramm ist, das eine Ausführungsform eines Blockkopierverfahrens einer nicht-flüchtigen Speichervorrichtung darstellt, die in 2 dargestellt ist.
8A ein Blockdiagramm ist, das eine Ausführungsform eines Speichersystems darstellt, das ein Blockkopierverfahren verwendet, das in 7 beschrieben ist.
8B ein Blockdiagramm ist, das eine andere Ausführungsform eines Speichersystems darstellt, das ein Blockkopierverfahren verwendet, das in 7 beschrieben ist.
8C ein Blockdiagramm ist, das noch eine andere Ausführungsform eines Speichersystems darstellt, das ein Blockspeicherverfahren verwendet, das in 7 beschrieben ist.
9 ein Blockdiagramm ist, das noch eine andere Ausführungsform eines Speichersystems darstellt, das ein Blockkopierverfahren verwendet, das in 7 beschrieben ist.
10 ein Blockdiagramm ist, das noch eine andere Ausführungsform eines Speichersystems darstellt, das ein Blockkopierverfahren verwendet, das in 7 beschrieben ist.
11 ein Flussdiagramm ist, das ein Blockkopierverfahren beschreibt, das in 7 dargestellt ist.
12 ein Diagramm ist, das eine andere Ausführungsform eines Blockkopierverfahrens einer nicht-flüchtigen Speichervorrichtung darstellt, die in 2 dargestellt ist.
13 ein Blockdiagramm ist, das eine Ausführungsform an einem Speichersystem darstellt, das ein Blockkopierverfahren verwendet, das in 12 dargestellt ist.
14 ein Blockdiagramm ist, das eine andere Ausführungsform an einem Speichersystem darstellt, das ein Blockkopierverfahren verwendet, das in 12 dargestellt ist.
15 ein Blockdiagramm ist, das noch eine andere Ausführungsform an einem Speichersystem darstellt, das ein Blockkopierverfahren verwendet, das in 12 dargestellt ist.
16 ein Flussdiagramm ist, das ein Blockkopierverfahren beschreibt, das in 12 dargestellt ist.
17 ein Diagramm ist, das eine andere Ausführungsform an einem 3-Bit Programmarbeitsablauf darstellt, der in einer reprogrammierenden Weise gemäß des erfinderischen Konzepts ausgeführt wird.
18 ein Diagramm ist, das eine Ausführungsform an einem 4-Bit Programmarbeitsablauf darstellt, der in einer reprogrammierenden Weise gemäß der erfinderischen Konzepts ausgeführt wird.
19 ein Diagramm ist, das konzeptionell ein Blockkopierverfahren in einer anderen Ausführungsform an einem Speichersystem darstellt, das einen Multi-Bit Programmarbeitsablauf ausführt.
20 ein Diagramm ist, das konzeptionell ein Blockkopierverfahren in noch einer anderen Ausführungsform an einem Speichersystem darstellt, das einen Multi-Bit Programmarbeitsablauf ausführt.
21 ein Diagramm ist, das konzeptionell ein Blockkopierverfahren in noch einer anderen Ausführungsform an einem Speichersystem darstellt, das einen Multi-Bit Programmarbeitsablauf ausführt.
22 ein Blockdiagramm ist, das schematisch ein Speichersystem darstellt, das ein senkrechtes NAND beinhaltet, das einen Blockkopierarbeitsablauf gemäß dem erfinderischen Konzept ausführt.
23 ein Diagramm ist, das schematisch einen Block von VNAND darstellt, der in 22 dargestellt ist.
24 ein Blockdiagramm ist, das schematisch ein Speichersystem gemäß einer Ausführungsform des erfinderischen Konzeptes darstellt.
25 ein Blockdiagramm ist, das schematisch eine Speicherkarte gemäß einer Ausführungsform des erfinderischen Konzeptes darstellt.
26 ein Blockdiagramm ist, das schematisch ein moviNAND gemäß einer Ausführungsform des erfinderischen Konzeptes darstellt.
27 ein Blockdiagramm einer SSD gemäß einer Ausführungsform des erfinderischen Konzeptes ist.
28 ein Blockdiagramm ist, das schematisch ein Datenverarbeitungssystem gemäß einer Ausführungsform des erfinderischen Konzeptes darstellt, das eine SSD in 27 beinhaltet.
29 ein Blockdiagramm ist, das schematisch eine elektronische Vorrichtung gemäß einer Ausführungsform des erfinderischen Konzeptes darstellt, die eine SSD in 27 beinhaltet.
30 ein Blockdiagramm ist, das schematisch ein Serversystem gemäß einer Ausführungsform des erfinderischen Konzeptes darstellt, das eine SSD in 27 beinhaltet.
31 ein Diagramm ist, das schematische eine mobile Vorrichtung gemäß einer Ausführungsform des erfinderischen Konzeptes darstellt.
32 ein Diagramm ist, das schematisch ein elektronisches Handgerät gemäß einer Ausführungsform des erfinderischen Konzeptes darstellt.
DETAILLIERTE BESCHREIBUNG
Das erfinderische Konzept wird nachfolgend in größerer Breite mit Bezugnahme auf die begleitenden Figuren beschrieben, in denen Ausführungsformen des erfinderischen Konzeptes gezeigt sind. Dieses erfinderische Konzept kann allerdings in vielen verschiedenen Formen ausgeführt werden und sollte nicht als auf die Ausführungsformen beschränkt ausgelegt werden, die hier dargelegt sind. Vielmehr sind diese Ausführungsformen vorgesehen, damit diese Offenbarung gründlich und vollständig sein wird um denen, die über Fähigkeiten auf dem Fachgebiet verfügen, den Umfang des erfinderischen Konzepts vollständig zu vermitteln. In den Figuren können die Größe und relative Größen von Schichten und Regionen um der Klarheit willen übertrieben sein. Gleiche Nummern beziehen sich durchgehend auf gleiche Elemente.
Es ist so zu verstehen, dass, auch wenn die Begriffe erstes, zweites, drittes etc. hier verwendet werden können, um verschiedene Elemente, Komponenten, Regionen, Schichten und/oder Sektionen zu beschreiben, diese Elemente, Komponente, Regionen, Schichten und/oder Sektionen nicht durch dieses Begriffe limitiert sein sollten. Diese Begriffe werden nur verwendet, um ein Element, eine Komponente, Region, Schicht oder Sektion von einer anderen Region, Schicht oder Sektion zu unterscheiden. Somit könnte ein erstes Element, eine erste Komponente, Region, Schicht oder Sektion untenstehend besprochen als ein zweites Element, eine zweite Komponente, Region, Schicht oder Sektion benannt werden, ohne von den Lehren des erfinderischen Konzepts abzuweichen.
Räumlich relative Begriffe, wie in „neben”, „darunter”, „niedriger”, „unter”, „darüber”, „gehoben” und dergleichen, die hier für Einfachheit der Beschreibung verwendet werden, um die Beziehung eines Elements und Merkmals zu einem anderen Element(en) oder Merkmal(en) wie in den Figuren dargestellt, zu beschreiben. Es ist so zu verstehen, dass räumlich relative Begriffe gedacht sind, um verschieden Orientierungen der in Benutzung oder in Betrieb befindlichen Vorrichtung zusätzlich zu den Orientierungen, die in den Figuren abgebildet sind, zu umfassen. Zum Beispiel würden, wenn die Vorrichtung in den Figuren umgedreht ist, Elemente, die als „darunter” oder als „unterhalb” oder als „unter” anderen Elementen oder Merkmalen beschrieben werden, dann über den anderen Elementen oder Merkmalen orientiert sein. Dadurch können die beispielhaften Begriffe „darunter” und „unter” eine Orientierung von „darüber” und „darunter” beiden umfassen. Die Vorrichtung kann anderweitig orientiert sein (um 90 Grad gedreht oder anderen Orientierungen) und die räumlich relativen Deskriptoren, die hier verwendet werden, können dementsprechend interpretiert werden. Zusätzlich ist es so zu verstehen, dass, wenn auf eine Schicht als zwischen zwei Schichten befindlich Bezug genommen wird, sie die einzige Schicht zwischen den zwei Schichten sein kann oder eine oder mehrere zwischengelagerte Schichten ebenfalls vorhanden sein können.
Die hier verwendete Terminologie ist nur für die Aufgabe des Beschreibens bestimmter Ausführungsformen und ist nicht gedacht, für das erfinderische Konzept limitierend zu sein. Wie hier verwendet, sind die Singularformen „ein”, „eine” und „der”, „die”, „das” so gemeint, dass sie die Pluralformen ebenfalls beinhalten, sofern der Zusammenhang nicht klar auf anderes hinweist. Es ist weiterhin so zu verstehen, dass die Begriffe „umfasst” und/oder „umfassend”, wenn sie in dieser Beschreibung verwendet werden, die Gegenwart eines genannten Merkmals, einer Zahl, eines Schritts, eines Arbeitsablaufs, eines Elements und/oder einer Komponente bezeichnen, aber nicht die Gegenwart oder Hinzufügung eines oder mehrerer Merkmale, Zahlen, Schritten, Arbeitsabläufe, Elemente, Komponenten und/oder Gruppen davon ausschließen. Wie hier verwendet, schließt der Begriff „und/oder” jede(s) und alle Kombinationen von einem oder mehreren der zugehörenden aufgelisteten Gegenstände eine.
Es ist so zu verstehen, dass, wenn auf ein Element oder eine Schicht Bezug genommen wird, als befindlich „auf”, als „verbunden mit”, als „gekoppelt mit” oder als „angrenzend an” ein anderes Element oder eine Schicht, es direkt auf, verbunden, gekoppelt oder angrenzend zu dem anderen Element oder der Schicht sein kann oder dazwischen gelagerte Elemente oder Schichten auch gegenwärtig sein können. Im Gegensatz sind keine dazwischen gelagerten Elemente oder Schichten zugegen, wenn auf ein Element als „direkt auf”, „direkt verbunden mit”, „direkt gekoppelt mit” oder „unmittelbar angrenzend an” ein anderes Element oder eine Schicht Bezug genommen wird.
Wenn nicht anders definiert, haben alle Begriffe (einschließlich technischer und wissenschaftlicher Begriffe), die hier verwendet werden, die gleiche Bedeutung, wie sie gemeinhin von jemanden mit gewöhnlichen Fähigkeiten auf dem Fachgebiet, zu dem dieses erfinderische Konzept gehört, verstanden wird. Es ist weiterhin so zu verstehen, dass Begriffe, wie solche, die in gewöhnlich verwendeten Wörterbüchern definiert sind, so interpretiert werden sollten, dass sie eine Bedeutung aufweisen, die konsistent ist mit ihrer Bedeutung im Kontext des Standes der Technik und/oder der gegenwärtigen Beschreibung und nicht in einem idealisierten oder übermäßig formalen Sinn interpretiert werden, sofern hier nicht ausdrücklich so definiert.
Das erfinderische Konzept kann einen Multi-Bit Programmarbeitsablauf vorsehen, der auf eine reprogrammierende Weise ausgeführt wird. Hiermit kann die reprogrammierende Weise auf eine solche Weise hinweisen, dass eine Vielzahl an Programmieren ausgeführt wird, um eine Weite einer Schwellenspannungsverteilung entsprechend eines zu speichernden Datenwertes einzuengen. Das heißt, die reprogrammierende Weise kann bedeuten, eine Weise, bei der programmvollständige Speicherzellen in unebenen Schwellenspannungsverteilungen erneut programmiert werden, um feine Schwellenspannungsverteilungen aufzuweisen. Beispielreprogrammierungsweisen sind in US Patentveröffentlichungen Nos. 2011/0194346 , 2011/0205817 und 2011/0222342 offenbart, deren Gesamtheit hiermit durch Bezugnahme aufgenommen ist.
1 ist ein Diagramm, das schematisch einen Programmarbeitsablauf darstellt, der in einer reprogrammierenden Weise gemäß einer Ausführungsform des erfinderischen Konzepts ausgeführt wird. Mit Bezug auf 1 kann eine 3-Bit Programmarbeitsablauf gemäß einer dreistufigen reprogrammierenden Weise ausgeführt werden (erstes Programmieren → zweites Programmieren → drittes Programmieren).
Bei dem ersten Programmieren können jeweilige Speicherzellen von einem gelöschten Zustand zu einem aus acht Zuständen, E und P11 bis P17, programmiert werden. Hier können die acht Zustände, E und P11 bis P17, wie in 1 dargestellt, aneinander angrenzend sein und keine Leseabstände dazwischen aufweisen. Das heißt, bei dem ersten Programmieren können Daten grob programmiert werden.
In Beispielausführungsformen kann das erste Programmieren unter Verwendung einer Incremental Step Pulse Programming (ISPP) Weise ausgeführt werden. In Beispielsausführungsformen kann bei einem Verifikationsarbeitsablauf des ersten Programmierens ein Verifikationsarbeitsablauf an mindestens einem Programmierzustand ausgeführt werden. Zum Beispiel können bei dem ersten Programmieren die geraden Programmierzustände P12, P14 und P16 verifiziert werden, während die ungeraden Programmierzuständen P11, P13 und P15 und P17 nicht verifiziert werden können. Das heißt, das erste Programmieren ist vollständig, wenn die geraden Programmierzustände P12, P14 und P16 die Verifikation bestanden haben.
Das zweite Programmieren kann so ausgeführt werden, dass die ersten programmierten Zustände P11 bis P17 zu dichteren Zuständen P21 bis P27 reprogrammiert werden. Hier können die Zustände P21 bis P27, wie in 1 dargestellt, benachbart sein und vorbestimmte Leseabstände aufweisen. Das heißt, 3-Bit Daten, die bei dem ersten Programmieren programmiert wurden, können bei dem zweiten Programmieren reprogrammiert werden. Zum Beispiel kann der Zustand P11 des ersten Programmierens zu einem Zustand P21 des zweiten Programmierens reprogrammiert werden. Als ein Ergebnis kann eine Schwellenspannungsverteilung, die dem Zustand P21 des zweiten Programmierens entspricht, enger in einer Breite sein als die, die dem Zustand P11 des ersten Programmierens entspricht. In anderen Worten, kann eine Verifikationsspannung VR21 zum Verifizieren des Zustands P21 des zweiten Programmierens höher als eine Verifikationsspannung VR11 zum Verifizieren des Zustands P11 des ersten Programmierens. In Beispielausführungsformen kann das zweite Programmieren auch in der ISPP Weise vorgenommen werden. Alle Programmierzustände können unter Verwendung eines Verifikationsarbeitsablaufs des zweiten Programmierens verifiziert werden. Das heißt, das zweite Programmieren ist vollständig, wenn alle Programmierzustände P21 bis P27 die Verifikation bestehen.
Das dritte Programmieren kann ausgeführt werden, um zweite programmierte Zustände P21 bis P27 zu dichteren Zuständen P31 bis P37 zu reprogrammieren. Hier können die Zustände P31 bis P37, wie in 1 dargestellt, miteinander benachbart sein, sodass sie vorbestimmt Leseabstände aufweisen, die größer sind als die des zweiten Programmierens. Das heißt, 3-Bit Daten, die bei dem zweiten Programmieren programmiert wurden, können bei dem dritten Programmieren reprogrammiert werden. Zum Beispiel kann der Zustand P21 des zweiten Programmierens zu einem Zustand P31 des dritten Programmierens reprogrammiert werden. Als ein Ergebnis kann eine Schwellenspannungsverteilung, die dem Zustand P31 des dritten Programmierens entspricht enger in einer Breite sein, als die, die dem Zustand P21 des zweiten Programmierens entspricht. In anderen Worten kann eine Verifizierungsspannung VR31 zum Verifizieren des Zustands P31 des zweiten Programmierens höher sein, als eine Verifizierungsspannung VR21 zum Verifizieren des Zustands P21 des zweiten Programmierens. In Beispielsausführungsformen kann das dritte Programmieren in der ISPP Weise vorgenommen werden. In Beispielsauführungsformen können alle Programmierzustände bei einem Verifikationsarbeitsablauf des dritten Programmierens verifiziert werden. Das heißt, das dritte Programmieren ist vollständig, wenn alle Programmierzustände P31 bis P37 die Verifizierung bestanden haben.
In Beispielausführungsformen kann eine Differenz (z. B. VR31 – VR21) zwischen einer Verifizierungsspannung des dritten Programmierens und einer entsprechenden Verifizierungsspannung des zweiten Programmierens kleiner sein als eine Differenz (z. B. VR21 – VR11) zwischen einer Verifizierungsspannung des zweiten Programmierens und einer entsprechenden Verifizierungsspannung des ersten Programmierens. Das heißt, verglichen mit dem zweiten Programmieren können Speicherzellen bei dem dritten Programmieren feiner programmiert werden. Andererseits kann eine Differenz (z. B. VR31 – VR21) zwischen einer Verifizierungsspannung des dritten Programmierens und einer entsprechenden Verifizierungsspannung des zweiten Programmierens größer sein als eine Differenz (z. B. VR21 – VR11) zwischen einer Verifizierungsspannung des zweiten Programmierens und einer entsprechenden Verifizierungsspannung des ersten Programmierens. Das heißt, verglichen mit dem dritten Programmieren, können Speicherzellen bei dem zweiten Programmieren feiner programmiert werden.
3-Bit Daten können bei dem ersten Programmieren, das in 1 darstellt ist, programmiert werden. Allerdings ist das erfinderische Konzept nicht darauf limitiert. Zum Beispiel können 2-Bit Daten bei dem ersten Programmieren programmiert werden. Nachdem das erste Programmieren an den 2-Bit Daten vollständig ist, können bei dem zweiten Programmieren 3-Bit Daten programmiert werden. Ein 3-Bit Programmarbeitsablauf ist unter Verwendung einer 3-Schritt Programmierweise (1^st PGM, 2^nd PGM und 3^rd PGM) beschrieben. Allerdings ist das erfinderische Konzept nicht darauf limitiert. Zum Beispiel kann eine Programmarbeitsablauf des erfinderischen Konzepts in einer 2-Schritt reprogrammierenden Weise ausgeführt werden. Eine Programmarbeitsablauf, der in einer reprogrammierenden Weisen ausgeführt wird, kann aus 3-Schritt Programmieren gebildet sein, das so ausgeführt wird, das eine Weite einer Schwellenspannungsverteilung, die einen zu speichernden Datenwert entspricht, eng wird (oder fein).
2 ist ein Blockdiagramm, das schematisch ein Speichersystem darstellt, das konzeptionell einen Programmarbeitsablauf in 1 beschreibt. Mit Bezug auf 2 kann ein Speichersystem 10 einen Speichercontroller 110 und eine nicht-flüchtige Speichervorrichtung 120 umfassen. Mit einem Programmarbeitsablauf des erfinderischen Konzepts können Daten, die einen Puffer RAM 112 des Speichersystems 10 eingegeben werden, erst in eine Single-Level Cell (SLC) Pufferregion 122 der nicht-flüchtigen Speichervorrichtung 120 programmiert werden und danach können ein erstes Programmieren, ein zweites Programmieren und ein drittes Programmieren sequentiell auf einer Multi-Level Cell (MCL) Nutzerdatenregion (hiernach als Nutzerdatenregion bezeichnet) 124 ausgeführt werden. Der Puffer RAM 112 kann eine flüchtige Speichervorrichtung beinhalten, wie einen DRAM, SRAM oder dergleichen. In Beispielausführungsformen kann die SLC Pufferregion 122 durch Verändern eines Teils der Nutzerdatenregion 124 implementiert sein.
3 ist ein Diagramm, das schematisch eine Nutzerdatenregion einer nichtflüchtigen Speichervorrichtung in 2 darstellt. Mit Bezug auf 3 kann eine Nutzerdatenregion 124 eine Vielzahl an Blöcken BLK0 bis BLKi beinhalten (wobei i eine natürliche Zahl ist). Untenstehend wird ein erster Block BLK0 vollständiger beschrieben. Der Block BLK0 kann eine Vielzahl von Strings umfassen, von denen jeder einen Strings Selection Transistor SST aufweist, der mit einer String Selection Line SSL verbunden ist, eine Vielzahl an Speicherzellen MC0 bis MCm, die jeweils mit einer Vielzahl von Wortleitungen WL0 bis WLm verbunden sind (wobei m eine natürliche Zahl ist), und einen Ground Selection Transistor GST, der mit einer Ground Selection Line GSL verbunden ist. Hierbei können die Ground Selection Transistoren jeweils mit entsprechenden Bitleitungenn BL0 bis BLn verbunden sein. Die Ground Selection Transistoren GST können mit einer Common Source Linie CSL verbunden sein. Hierbei kann der Common Source Linie CSL eine Erdungsspannung oder eine CSL Spannung (z. B. eine Versorgungsspannung) von einem CSL Driver (nicht gezeigt) zugeführt werden. Speicherzellen, die mit jeder der Wortleitungen WL0 bis WLm verbunden sind, können als Seite bezeichnet werden. Hierbei kann jede Speicherzelle 3-Bit Daten speichern.
Der Speicherblock BLK0, der in 3 gezeigt ist, kann eine von der All Bitleitungsarchitektur und der Even-odd Bitleitungsarchitektur aufweisen. Beispiele der All Bitleitungsarchitektur und der Even-odd Bitleitungsarchitektur sind in US Patent No. 7,379,333 offenbart, dessen Gesamtheit hiermit durch Bezugnahme aufgenommen ist. Auch wenn nicht 3 gezeigt, kann ein Block des erfinderischen Konzepts so gebildet sein, dass er die Shared Bitleitungsarchitektur aufweist, in der mindestens zwei Strings mit einer Bitleitungen verbunden sind. Eine SLC Pufferregion 122, die in 2 gezeigt ist, kann mindestens einen Block beinhalten, der so gebildet ist, dass er im Wesentlichen gleich ist mit dem Block BLK0, der in 3 gezeigt ist. Speicherzellen in der SLC Pufferregion 122 können einen 1-Bit Daten speichern.
4A ist ein Diagramm, das eine Ausführungsform an 3-Bit Daten darstellt, die in einer Speicherzelle einer Nutzerdatenregion 3 gespeichert sind. Mit Bezug auf 4A können Verteilungen von Programmierzuständen P1 bis P7 schmäler werden, während das Programmieren 1^st PGM, 2^nd PGM und 3^rd PGM zunimmt. Bei einem Löschzustand kann ein höchstwertiges Bit (MSB) Daten'1' entsprechen, ein mittelwertiges Bit (CSB) kann Daten'1' entsprechen und ein niedrigstwertiges Bit (LSB) kann Daten'1' entsprechen. Das heißt, wenn eine Speicherzelle bei dem Löschzustand E ist, können das höchstwertige Bit an Daten'1', das mittelwertige Bit an Daten'1' und das niedrigstwertige Bit an Daten'1' in der Speicherzelle gespeichert sein.
Bei einem ersten Programmierzustand P1 kann ein höchstwertiges Bit (MSB) Daten'0' entsprechen, ein mittelwertiges Bit (CSB) kann Daten'1' entsprechend und eine niedrigstwertiges Bit (LSB) kann Daten'1' entsprechen. Bei einem zweiten Programmierzustand P1 kann ein höchstwertiges Bit (MSB) Daten'0' entsprechen, eine mittelwertiges Bit (CSB) kann Daten'0' entsprechen und ein niedrigstwertiges Bit (LSB) kann Daten'1' entsprechen. Bei einem dritten Programmierzustand P3 kann ein höchstwertiges Bit (MSB) Daten'1' entsprechen, ein mittelwertiges Bit (CSB) kann Daten'0' entsprechen und ein niedrigstwertiges Bit (LSB) kann Daten'1' entsprechen. Bei einem vierten Programmierzustand P4 kann ein höchstwertiges Bit (MSB) Daten'1' entsprechen, ein mittelwertiges Bit (CSB) kann Daten'0' entsprechen und ein niedrigstwertiges Bit (LSB) kann Daten'0' entsprechen.
Bei einem fünften Programmierzustand P5 kann ein höchstwertiges Bit (MSB) Daten'0' entsprechen, ein mittelwertiges Bit (CSB) kann Daten'0' entsprechen und ein niedrigstwertiges Bit (LSB) kann Daten'0' entsprechen. Bei einem sechsten Programmierzustand P6 kann ein höchstwertiges Bit (MSB) Daten'0' entsprechen, ein mittelwertiges Bit (CSB) kann Daten'1' entsprechen und ein niedrigstwertiges Bit (LSB) kann Daten'1' entsprechen. Bei einem siebten Programmierzustand P7 kann ein höchstwertiges Bit (MSB) Daten'1' entsprechen, ein mittelwertiges Bit (CSB) kann Daten'1' entsprechen und ein niedrigstwertiges Bit (LSB) kann Daten'1' entsprechen. Zusammenhänge zwischen MSB, LSB und CSB, die den Schwellspannungszuständen E und P1 bis P7 entsprechen, die in 4 dargestellt sind, können beispielhaft sein. Zusammenhänge zwischen MSB, LSB und CSB, die den Schwellspannungszuständen E und P1 bis P7 des erfinderischen Konzepts entsprechen können unterschiedlich kombiniert werden.
4B ist ein Diagramm, das eine andere Ausführungsform an 3-Bit Daten darstellt, die in einer Speicherzelle einer Nutzerdatenregion in 3 gespeichert sind. Mit Bezug auf 4B kann ein Löschzustand E Daten'111' entsprechen, ein erster Programmierzustand P1 Daten'110', ein zweiter Programmierzustand P2 Daten'100', ein dritter Programmierzustand P3 Daten'101' ein vierter Programmierzustand P4 Daten'001', eine fünfter Programmierzustand P5 Daten'000', ein sechster Programmierzustand P6 Daten'010' und eine siebter Programmierzustand P7 Daten'011'.
4C ist ein Diagramm, das noch eine andere Ausführungsform an 3-Bit Daten darstellt, die in einer Speicherzelle einer Nutzerdatenregion in 3 gespeichert sind. Mit Bezug auf 4C kann ein Löschzustand E Daten'111' entsprechen, ein erster Programmierzustand P1 Daten'011', ein zweiter Programmierzustand P2 Daten'001', ein dritter Programmierzustand P3 Daten'000' ein vierter Programmierzustand P4 Daten'010', eine fünfter Programmierzustand P5 Daten'110', ein sechster Programmierzustand P6 Daten'100' und eine siebter Programmierzustand P7 Daten'101'. Wie in 4A, 4B und 4C dargestellt, kann jede der Speicherzellen in einer Nutzerdatenregion 124 MSB, CSB und LSB speichern. Somit können drei Weiten programmiert sein, wenn Speicherzellen (oder eine Seite), die mit einer Wortleitung der Nutzerdatenregion 124 verbunden sind, programmiert werden.
5 ist ein Diagramm, das ein Adressverschlüsselung bei einem Programmarbeitsablauf einer Nutzerdatenregion gemäß einer Ausführungsform des erfinderischen Konzepts darstellt. Mit Bezug auf 5 können drei Seiten, MSB Seite, CSB Seite und LSB Seite, in Speicherzellen, die jeder der Wortleitungn WL0, WL1 etc. entsprechen, programmiert sein und die drei Seiten MSB Seite, CSB Seite und LSB Seite können von einem Programmarbeitsablauf, der gemäß den drei Schritten 1^st PGM, 2^nd PGM und 3^rd PGM ausgeführt wird, programmiert sein. Wie in 5 dargestellt, kann das Programmieren der 1^st PGM, 2^nd PGM und 3^rd PGM von drei Seiten 0, 1 und 2, die einer Wortleitung (z. B. WL0) entsprechen, nicht kontinuierlich sein. Das heißt, ein Programmieren wird ausgeführt und ein nächstes Programmieren kann ausgeführt werden nachdem mindestens ein Programmieren von mindestens einer anderen Wortleitung (z. B. WL1 oder WL2) ausgeführt ist. Zum Beispiel kann ein zweites Programmieren 2^nd PGM einer ersten Wortleitung WL0 nicht kontinuierlich sein mit einem ersten Programmieren 1^st PGM einer ersten Wortleitung WL0 und kann nach dem ersten Programmieren 1^st PGM einer zweiten Wortleitung WL1 ausgeführt werden. Weiterhin kann ein drittes Programmieren 3^rd PGM der ersten Wortleitung WL0 nicht kontinuierlich mit dem zweiten Programmieren 2^nd PGM der ersten Wortleitung WL0 sein und kann nach dem zweiten Programmieren 2^nd PGM der zweiten Wortleitung WL1 ausgeführt werden, wie in 5 dargestellt. Das erfinderische Konzept ist nicht auf die Adressverschlüsselung, die in 5 dargestellt ist, limitiert. Adressverschlüsselung des erfinderischen Konzepts kann unterschiedlich implementiert sein. Beispieladressverschlüsselung ist US Patent No. 8,027,194 und US Patent Veröffentlichungen Nos. 2011/020581 und 2011/022234 offenbart, deren Gesamtheit hiermit durch Bezugnahme aufgenommen ist. Ein Programmarbeitsablauf gemäß einer Ausführungsform des erfinderischen Konzeptes kann auf eine Blockkopie anwendbar sein. Hierbei kann die Blockkopie bei einem Rückkopierarbeitsablauf oder einem Zusammenführungsarbeitsablauf einer nicht-flüchtigen Speichervorrichtung verwendet werden. Hierbei kann der Zusammenführungsarbeitsablauf das Programmieren valider Seiten in mindestens zwei Blöcken in einen neuen Block bedeuten.
6 ist ein Diagramm, das einen Zusammenführungsarbeitsablauf einer nichtflüchtigen Speichervorrichtung gemäß einer Ausführungsform des erfinderischen Konzepts beschreibt. Für die Einfachheit der Beschreibung wird angenommen, dass jeder Block vier physikalische Seiten beinhaltet. Da Daten, die in Speicherzellen einer Nutzerdatenregion 124 einer nicht-flüchtigen Speichervorrichtung 120 (mit Bezug auf 2) 3-Bit Daten sind, kann jede physikalische Seite eine LSB Seite, eine CSB Seite und eine MSB Seite beinhalten. Weiterhin wird angenommen, dass ein erster Quellblock erste, zweite und dritte Seiten PPN1, PPN12 und PPN13 aufweist, die aus validen Daten bestehen und eine vierte Seite PPN14, die aus invaliden Daten besteht und dass ein zweiter Quellblock eine erste Seite PPN21 aufweist, die aus validen Daten besteht und zweite, dritte und vierte Seiten PPN22, PPN23 und PPN24, die aus invaliden Daten bestehen. Nachfolgend kann eine Seite, die valide Daten aufweist, als valide Seite bezeichnet werden und eine Seite, die invalide Daten aufweist, kann als eine invalide Seite bezeichnet werden.
Wenn ein Zusammenführungsarbeitsablauf durchgeführt wird, können valide Seiten PPN11, PPN12 und PPN13 des ersten Quellblocks und eine valide Seite PPN21 des zweiten Quellblocks gemäß einer vorbestimmten Reihenfolge jeweils auf die Seiten PPN31, PPN32, PPN33 und PPN34 eines Zielblocks programmiert werden. Wenn ein Programmarbeitsablauf auf dem Zielblock fertiggestellt ist können die ersten und zweiten Quellblöcke gelöscht werden. Ein Zusammenführungsarbeitsablauf auf einer physikalischen Seite in 6 dargestellt. Allerdings ist ein Zusammenführungsarbeitsablauf des erfinderischen Konzepts nicht darauf limitiert. Zum Beispiel kann ein Zusammenführungsarbeitsablauf auf einer logischen Seite damit vergleichbar sein. Ein Beispielzusammenführungsarbeitsablauf ist in US Patent Veröffentlichungen Nos. 2006/0179212 und 2011/0099326 offenbart, deren Gesamtheit hiermit durch Bezugnahme aufgenommen ist.
7 ist ein Diagramm, das eine Ausführungsform eines Blockkopierverfahrens einer nicht-flüchtigen Speichervorrichtung, die in 2 dargestellt ist, darstellt. Ein Blockkopierverfahren in 7 kann der Adressverschlüsselung, die in 5 dargestellt ist, folgen. Für die Einfachheit der Beschreibung wird dort ein Ablauf dargestellt, bis ein erstes, zweites und drittes Programmieren 1^st PGM, 2^nd PGM und 3^rd PGM an einer Wortleitung WL0 fertig gestellt ist. Die Seiten 0, 1 und 2 können von mindestens einem Quellblock (➀) gelesen werden. Hierbei können 0, 1 und 2 einer ersten Seite, einer zweiten Seite und einer dritten Seite entsprechen, die von Speicherzellen gelesen werden, die jeweils mindestens mit einer Wortleitung des Quellblocks verbunden sind. Zum Beispiel können die erste Seite, die zweite Seite und die dritte Seite einer LSB Seite, einer CSB Seite und einer MSB Seite entsprechen, die von einer Speicherzelle, die mit einer Wortleitung des Quellblocks verbunden ist, gelesen werden. Nach einer Fehlerkorrektur können die gelesenen Seiten 0, 1 und 2 durch eine Pufferregion, die einer Zielwortleitung wie LJ-1 entspricht, gepuffert werden. Hierbei kann die Pufferregion aus RAM oder Single Level Zellen gebildet sein. Nachfolgend kann ein erstes Programmieren 1^st PGM ausgeführt werden, sodass die gepufferten Seiten 0, 1 und 2 in Speicherzellen, die mit einer Wortleitung WL0 (➁) verbunden sind, programmiert werden. Nachfolgend können drei Seiten 3, 4 und 5, die sich von den zuvor gelesenen Seiten 0, 1 und 2 unterscheiden, von dem mindestens einen Quellblock (➂) gelesen werden. Nachdem sie fehlerkorrigiert sind, können die Gelesenen Seiten 3, 4 und 5 durch eine Pufferregion, die einer Zielwortleitung WLj entspricht, gepuffert werden. Nachfolgend kann ein erstes Programmieren 1^st PGM so ausgeführt werden, dass die gepufferten Seiten 3, 4 und 5 in Speicherzellen, die mit einer Wortleitung WL1 (➃) verbunden sind, programmiert werden. Ein zweites Programmieren 2^nd PGM kann so ausgeführt werden, dass erstprogrammierte Speicherzellen, die mit der Wortleitung WL0 verbunden sind, fein unter Verwendung der Seiten 0, 1 und 2, die von der Pufferregion, die der Zielwortleitung WL1 (➇) entspricht, gepuffert sind, programmiert werden. Nachfolgen können drei Seiten 6, 7 und 8, die sich von den zuvor gelesenen Seiten 0 bis 5 unterscheiden, von dem mindestens einen Quellblock (➅) gelesen werden. Nach Fehlerkorrektur können die Gelesene Seiten 6, 7 und 8 durch eine Pufferregion, die einer Zielwortleitung WLj + 1 entspricht, gepuffert werden. Nachfolgend kann ein erstes Programmieren 1^st PGM so ausgeführt werden, dass gepufferte Seiten 6, 7 und 8 in Speicherzellen, die mit einer Wortleitung WL2 (➆) verbunden sind programmiert werden. Ein zweites Programmieren 2^nd PGM kann so ausgeführt werden, dass erstprogrammierte Zellen, die mit der Wortleitung WL1 verbunden sind, fein unter Verwendung der Seiten 3, 4 und 5, die von der Pufferregion, die der Zielwortleitung WLj (➄) entspricht, gepuffert sind, programmiert werden. Nachfolgend kann ein drittes Programmieren 3^rd PGM so ausgeführt werden, dass zweitprogrammierte Speicherzellen, die mit der Wortleitung WL0 verbunden sind, noch feiner unter Verwendung der Seiten 0, 1 und 2, die von der Pufferregion, die der Ziel Wortleitung WLj – 1 (➈) entspricht, gepuffert sind, programmiert werden. Nachfolgend können das erste, zweite und dritte Programmieren 1^st PGM, 2^nd PGM und 3^rd PGM an der Wortleitung WL0 fertig gestellt werden. Die oben beschriebene Weise kann vergleichbar auf die verbleibenden Wortleitungen angewendet werden. Wie in 7 dargestellt, können drei Programmierungen 1^st PGM, 2^nd PGM und 3^rd PGM, die mit einer Wortleitung in Zusammenhang stehen, diskontinuierlich sein. Mit einem Blockkopierverfahren des erfinderischen Konzepts können fehlerkorrigierte Seiten gepuffert werden, um drei Programmierungen 1^st PGM, 2^nd PGM und 3^rd PGM, die diskontinuierlich sind, auszuführen.
8 ist ein Blockdiagramm, das eine Ausführungsform eines Speichersystems darstellt, das ein Blockkopierverfahren, das in 7 beschrieben ist, verwendet. Für die Einfachheit der Beschreibung ist dort ein Ablauf dargestellt, in dem die Seiten LSB-Seite, CSB-Seite und MSB-Seite, die einer Quellwortleitung 124_1 entsprechen, in entsprechende Seiten LSB-Seite, CSB-Seite und MSB-Seite, die einer Zielwortleitung 124_2 entsprechen, programmiert werden. Mit Bezug auf 8A kann eine LSB-Seite von einer Speicherzelle, die mit der Quellwortleitung 124_1 verbunden ist, gelesen werden und die Lese-LSB-Seite kann in einem Seitenpuffer 126 (➀) gespeichert werden. Die LSB-Seite, die in dem Seitenpuffer 126 gespeichert ist, kann an einen ECC-Schaltkreis 111 oder einen Speichercontroller 110 (➁) gesendet werden. Nachdem sie durch den ECC-Schaltkreis 111 fehlerkorrigiert ist, kann die LSB-Seite zu einem Puffer-RAM 112 (➅) übertragen werden. Eine CSB-Seite kann von Speicherzellen, die mit der Quellwortleitung 124_1 verbunden sind, gelesen werden und die gelesene CSB-Seite kann in dem Seitenpuffer 126 (➃) gespeichert werden. Die CSB-Seite, die in dem Seitenpuffer 126 gespeichert ist, kann zu dem ECC-Schaltkreis 111 des Speichercontrollers 110 (➄) übertragen werden. Nachdem sie durch den ICC-Schaltkreis 111 fehlerkorrigiert ist, kann die CSB-Seite zu dem Puffer-RAM 112 (➅) übertragen werden. Eine MSB-Seite kann von den Speicherzellen, die mit der Wortleitung 124_1 verbunden sind, gelesen werden und die gelesene MSB-Seite kann in einem Seitenpuffer 126 (➆) gespeichert werden. Die MSB-Seite, die in dem Seitenpuffer 126 gespeichert ist, kann an den ECC-Schaltkreis 111 des Speichercontrollers 110 (➇) übertragen werden. Nachdem sie durch den ECC-Schaltkreis 111 fehlerkorrigiert ist, kann die MSB-Seite an den Puffer-RAM 112 (➈) übertragen werden. Wie anhand der obenstehenden Beschreibung zu verstehen, können korrigierte LSB-, CSB- und MSB-Seiten in dem Puffer-RAM 112 gespeichert werden.
Nachfolgend kann Dreischrittprogrammieren 1^st PGM, 2^nd PGM und 3^rd PGM an Speicherzellen, in die mit der Zielwortleitung 1242 verbunden sind, unter Verwendung der LSB-, CSB- und MSB-Seiten, die in dem Puffer-RAM 112 gespeichert sind, durchgeführt werden. Als erste kann das erste Programmieren 1^st PGM beginnen. Die LSB-, PSB- und MSB-Seiten, die in dem Puffer-RAM 112 gespeichert sind, können sequentiell zu dem Seitenpuffer 126 (➉) übertragen werden und das erste Programmieren 1^st PGM kann an Speicherzellen, die mit der Zielwortleitung 1242
verbunden sind, ausgeführt werden. In Beispielausführungsformen kann der Seitenpuffer 126 so gebildet sein, dass er mindestens drei Seiten an Daten speichert. Dann kann ein zweites Programmieren 2^nd PGM entsprechend einem Adressverschlüsseln, das in 7 dargestellt ist, beginnen. Die LSB-, CSB- und MSB-Seiten, die in dem Puffer-RAM 112 gespeichert sind, können sequentiell zu dem Seitenpuffer 126
übertragen werden, und das zweite Programmieren 2^nd PGM kann an Speicherzellen, die mit der Zielwortleitung 124_2
verbunden sind, ausgeführt werden. Dann kann ein drittes Programmieren 3^rd PGM gemäß dem Adressverschlüsseln, das in 7 dargestellt ist, beginnen. Die LSB-, CSB- und MSB-Seiten, die in dem Puffer-RAM 112 gespeichert sind, können sequentiell an den Seitenpuffer 126
übertragen werden und das dritte Programmieres 3^rd PGM kann an Speicherzellen, die mit der Zielwortleitung 124_2
verbunden sind, ausgeführt werden.
In 8A ist ein Blockkopierverfahren dargestellt, das LSB-, CSB- und MSB-Seiten, die einer Quellwortleitung 124_1 entsprechen, in Speicherzellen, die mit einer Zielwortleitung 124_2 verbunden sind, programmiert werden. Allerdings ist das erfinderische Konzept nicht darauf limitiert. Mindestens eine Seite, die mindestens einer Quellwortleitung entspricht, kann in Speicherzellen, die mit einer Zielwortleitung verbunden sind, programmiert werden. Zum Beispiel können eine LSB-Seite, die einer ersten Quellwortleitung entspricht, eine LSB-Seite, die einer zweiten Quellwortleitung entspricht oder eine CSB-Seite, die einer dritten Quellwortleitung entspricht, in Speicherzellen, die einer Zielwortleitung entsprechen, programmiert werden. Für das Blockkopierverfahren gemäß einer Ausführungsform des erfinderischen Konzeptes können Reprogrammierungen (1^st PGM, 2^nd PGM und 3^rd PGM) ausgeführt werden, nachdem fehlerkorrigierte LSD-, CSB- und MSB-Seiten in dem Puffer-RAM 112 gespeichert sind. In 8A werden LSB-, CSB- und MSB-Seiten, die in Speicherzellen gespeichert sind, die mit einer Quellwortleitung 124_1 verwendet sind, in Speicherzellen kopiert, die mit einer Zielwortleitung 124_2 verbunden sind. Allerdings ist das erfinderische Konzept nicht darauf limitiert. Für das Kopierverfahren des erfinderischen Konzepts können Daten, die in Speicherzellen gespeichert sind, die mit mindestens zwei Quellwortleitung verbunden sind, in Speicherzellen kopiert werden, die mit mindestens einer Zielwortleitung verbunden sind.
8B ist ein Blockdiagramm, das eine andere Ausführungsform eines Speichersystems darstellt, das ein Blockkopierverfahren verwendet, das in 7 beschrieben ist.
Für die Einfachheit der Beschreibung ist dort ein Ablauf dargestellt, in dem erste und zweite Seiten, die einer ersten Quellwortleitung 124_1 entsprechen und eine dritte Seite, die einer zweiten Quellwortleitung 124_1a entspricht, in entsprechende Seiten LSB-Seite, CSB-Seite und MSB-Seite, die einer Zielwortleitung 124_2 entsprechen, programmiert werden. Mit Bezug auf 8B kann eine erste Seite von den Speicherzellen, die mit der ersten Quellwortleitung 124_1a verbunden sind, gelesen werden und die gelesene erste Seite kann in einem Seitenpuffer 126 (➀) gespeichert werden. Hierbei kann die erste Seite eine von LSB-, CSB- und MSB-Seiten sein, die der ersten Quellwortleitung 124_1a entsprechen. Die erste Seite, die in dem Seitenpuffer 126 gespeichert ist, kann an den ECC-Schaltkreis 111 (➁) gesendet werden. Nachdem sie durch den ECC-Schaltkreis 111 fehlerkorrigiert ist, kann die erste Seite an einen Puffer-RAM 112 (➃) übertragen werden. Und dann kann eine zweite Seite von Speicherzellen, die mit der ersten Quellwortleitung 124_1a verbunden sind, gelesen werden, und die gelesene zweite Seite kann in einem Seitenpuffer 126 (➃) gespeichert werden. Hierbei kann die zweite Seite eine von LSB-, CSB- und MSB-Seiten sein, die der ersten Quellwortleitung 124_1a entsprechen, und sie kann sich von der ersten Seite unterscheiden. Auch wenn nicht in den Figuren gezeigt, kann die zweite Seite eine von LSB-, CSB- und MSB-Seiten sein, die der zweiten Quellwortleitung 124_1b entsprechen. Und sie kann sich von der ersten Seite unterscheiden. Die zweite Seite, die in den Seitenpuffer 126 gespeichert ist, kann an den ECC-Schaltkreis 111 eines Speichercontrollers 110 (➄) gesendet werden. Nachdem sie durch den ECC-Schaltkreis 111 fehlerkorrigiert ist, kann die zweite Seite an einem Puffer-RAM 112 (➅) übertragen werden. Nachfolgend kann eine dritte Seite von Speicherzellen gelesen werden, die mit der zweiten Quellwortleitung 124_1b verbunden sind und die gelesene dritte Seite kann in dem Seitenpuffer 126 (➆) gespeichert werden. Hierbei kann die dritte Seite eine von den LSB-, CSB- und MSB-Seiten sein, die der zweiten Quellwortleitung 124_1b entsprechen. Die dritte Seite, die in dem Seitenpuffer 126 gespeichert ist, kann an den ECC-Schaltkreis 111 (➇) gesendet werden. Nachdem sie durch den ECC-Schaltkreis 111 fehlerkorrigiert ist, kann die dritte Seite an einen Puffer-RAM 112 (➈) übertragen werden. Wie anhand der obenstehenden Beschreibung zu verstehen, können korrigierte erste, zweite und dritten Seiten in den Puffer-RAM 112 gespeichert werden.
Nachfolgend kann Dreischrittprogramieren (1^st PGM, 2^nd PGM und 3^rd PGM) unter Verwendung der ersten, zweiten und dritten Seiten, die in dem Puffer-RAM 112 gespeichert sind, an Speicherzellen, die mit einer Zielwortleitung 124_2 verbunden sind, ausgeführt werden. Zuerst kann das erste Programmieren 1^st PGM beginnen. Die ersten, zweiten und dritten Seiten, die im Puffer-RAM 112 gespeichert sind, können sequentiell in dem Seitenpuffer 126 (➉) übertragen werden und das erste Programmieren 1^st PGM kann an Speicherzellen, die mit der Zielwortleitung 124_2
verbunden sind, ausgeführt werden. In Beispielausführungsformen kann der Seitenpuffer 126 so ausgebildet sein, dass er mindestens drei Seiten an Daten speichern kann. Dann kann ein zweites Programmieren 2^nd PGM gemäß einer Adressverschlüsselung, die in 7 dargestellt ist, beginnen. Die ersten, zweiten und dritten Seiten, die in dem Puffer-RAM 112 gespeichert sind, können sequentiell an den Seitenpuffer 126
übertragen werden und das zweite Programmieren 2^nd PGM kann an Speicherzellen ausgeführt werden, die mit der Zielwortleitung 124_2
verbunden sind. Nachfolgend kann das dritte Programmieren 3^rd PGM gemäß der Adressverschlüsselung, die in 7 dargestellt ist, beginnen. Die ersten, zweiten und dritten Seiten, die in dem Puffer-RAM 112 gespeichert sind, können sequentiell an den Seitenpuffer 126
übertragen werden und das zweite Programmieren 2^nd PGM kann an Speicherzellen ausgeführt werden, die mit der Zielwortleitung 124_2
verbunden sind. Für das Blockkopierverfahren gemäß einer anderen Ausführungsform des erfinderischen Konzepts können erste, zweite und dritte Seiten, die mit Quellwortleitungen 124_1a und 124_1b in Zusammenhang stehen, nachdem sie durch den Puffer-RAM 112 gepuffert sind, in Speicherzellen reprogrammiert werden, die mit einer Zielwortleitung verbunden sind.
8C ist ein Blockdiagramm, das noch eine andere Ausführungsform eines Speichersystems darstellt, das ein Blockkopierverfahren verwendet, das in 7 beschrieben ist. Für die Einfachheit der Beschreibung ist dort ein Ablauf dargestellt, in dem eine erste Seite, die einer ersten Quellwortleitung 124_1a entspricht, eine zweite Seite, die einer zweiten Quellwortleitung 124_1b entspricht und eine dritte Seite, die einer dritten Quellwortleitung 124_1c entspricht, in entsprechende Seiten LSB-Seite, CSB-Seite und MSB-Seite, die einer Zielwortleitung 124_2 entsprechen, programmiert werden. Mit Bezug auf 8C kann eine erste Seite von Speicherzellen gelesen werden, die mit der ersten Quellwortleitung 124_1a verbunden sind, und die gelesene erste Seite kann in einem Seitenpuffer 126 (➀) gespeichert werden. Hierbei kann die erste Seite eine vorn LSB-, CSB- und MSB-Seiten sein, die der ersten Quellwortleitung 124_1a entsprechen. Die erste Seite, die in dem Seitenpuffer 126 gespeichert ist, kann an den ECC-Schaltkreis 111 eines Speichercontrollers 110 (➁) gesendet werden. Nachdem sie durch den ECC-Schaltkreis 111 fehlerkorrigiert ist, kann die erste Seite an einen Puffer-RAM 112 (➂) übertragen werden. Und dann kann eine zweite Seite von Speicherzellen gelesen werden, die mit der zweiten Quellwortleitung 124_1b verbunden sind, und die gelesene zweite Seite kann an einem Seitenpuffer 126 (➃) gespeichert werden. Hierbei kann die zweite Seite eine von den LSB-, CSB- und MSB-Seiten sein, die der zweiten Quellwortleitung 124_1b entsprechen. Die zweite Seite, die in dem Seitenpuffer 126 gespeichert ist, kann an den ECC-Schaltkreis 111 des Speichercontrollers 110 (➄) gesendet werden. Nachdem sie durch den ECC-Schaltkreis 111 fehlerkorrigiert ist, kann die zweite Seite an den Puffer-RAM 112 (➅) gesendet werden. Nachfolgend kann eine dritte Seite von Speicherzellen gelesen werden, die mit einer dritten Quellwortleitung 124_1c verbunden sind, und die gelesene dritte Seite kann in dem Seitenpuffer 126 (➆) gespeichert werden. Hierbei kann die dritte Seite eine von den LSB-, CSB- und MSB-Seiten sein, die der dritten Quellwortleitung 124_1c entsprechen. Die dritte Seite, die in dem Seitenpuffer 126 gespeichert ist, kann an den ECC-Schaltkreis 111 (➇) gesendet werden. Nachdem sie durch den ECC-Schaltkreis 111 fehlerkorrigiert ist, kann die dritte Seite an einen Puffer-RAM 112 (➈) übertragen werden. Wie anhand der obenstehenden Beschreibung zu verstehen, können korrigierte erste, zweite und dritte Seiten in dem Puffer-RAM 112 gespeichert sein.
Nachfolgend kann Dreischrittprogrammieren (1^st PGM, 2^nd PGM und 3^rd PGM) unter Verwendung der ersten, zweiten und dritten Seiten, die in dem Puffer-RAM 112 gespeichert sind, an Speicherzellen ausgeführt werden, die mit einer Zielwortleitung 124_2 verbunden sind. Zuerst kann ein erstes Programmieren 1^st PGM beginnen. Die ersten, zweiten und dritten Seiten, die in dem Puffer-RAM 112 gespeichert sind, können sequentiell an den Seitenpuffer 126 (➉) übertragen werden und das erste Programmieren 1^st PGM kann an Speicherzellen ausgeführt werden, die mit der Zielwortleitung 124_2
verbunden sind. In Beispielausführungsformen kann der Seitenpuffer 126 so gebildet sein, dass er mindestens drei Seiten an Daten speichern kann. Dann kann gemäß der Adressverschlüsselung, die in 7 dargestellt ist, das zweite Programmieren 2^nd PGM beginnen. Die ersten, zweiten und dritten Seiten, die in dem Puffer-RAM 112 gespeichert sind, können sequentiell an den Seitenpuffer 126
übertragen werden und das zweite Programmieren 2^nd PGM kann an Speicherzellen ausgeführt werden, die mit der Zielwortleitung 124_2
verbunden sind. Nachfolgend kann das dritte Programmieren gemäß der Adressverschlüsselung, die in 7 dargestellt ist, beginnen. Die ersten, zweiten und dritten Seiten, die in dem Puffer-RAM 112 gespeichert sind, können sequentiell an den Seitenpuffer 126
übertragen werden und das zweite Programmieren 2^nd PGM kann an Speicherzellen ausgeführt werden, die mit der Zielwortleitung 124_2
verbunden sind. Für das Blockkopierverfahren gemäß einer anderen Ausführungsform des erfinderischen Konzeptes können, nachdem sie von dem Puffer-RAM 112 gepuffert sind, die ersten, zweiten und dritten Seiten, die mit zwei Quellwortleitungen 124_1a und 124_1b in Zusammenhang stehen, in die Speicherzellen programmiert werden, die mit einer Zielwortleitung verbunden sind. In 8A, 8B und 8C kann ein Reprogrammieren unter Verwendung fehlerkorrigierter LSB-, CSB- und MSB-Seiten ausgeführt werden, die in dem Puffer-RAM 122 gespeichert wurden. Allerdings ist das erfinderische Konzept nicht darauf limitiert. Zum Beispiel kann ein Reprogrammieren unter Verwendung fehlerkorrigierter LSB-, CSB- und MSB-Seiten ausgeführt werden, die in einer SLC-Pufferregion einer nicht-flüchtigen Speichervorrichtung gespeichert wurden.
9 ist ein Blockdiagramm, das noch eine andere Ausführungsform eines Speichersystems darstellt, das ein Blockkopierverfahren verwendet, das in 7 beschrieben ist. Eine LSB-Seite kann von Speicherzellen, die mit einer Quellwortleitung 224_1 verbunden sind, gelesen werden und die gelesene LSB-Seite kann an einem Seitenpuffer 126 (➀) gespeichert werden. Die LSB-Seite, die in dem Seitenpuffer 126 gespeichert ist, kann an den ECC-Schaltkreis 211 eines Speichercontrollers 210 (➁) gesendet werden. Nachdem sie durch den ECC-Schaltkreis 211 fehlerkorrigiert ist, kann die LSB-Seite zurück zu dem Seitenpuffer 226 (➀) übertragen werden. Die LSB-Seite, die zu dem Seitenpuffer 226 übertragen wurde, kann in Speicherzellen pufferprogrammiert werden, die mit einer ersten Pufferwortleitung 222_1 einer SLC-Pufferregion 222 (➃) verbunden sind. Nachfolgend kann eine CSB-Seite aus Speicherzellen gelesen werden, die mit der Quellwortleitung 224_1 verbunden sind, und die gelesene CSB-Seite kann in einem Seitenpuffer 126 (➄) gespeichert werden. Die CSB-Seite, die in dem Seitenpuffer 126 gespeichert ist, kann an den ECC-Schaltkreis 211 des Speichercontrollers 210 (➅) gesendet werden. Nachdem sie durch den ECC-Schaltkreis 211 fehlerkorrigiert ist, kann die CSB-Seite zurück an den Seitenpuffer 226 (➆) übertragen werden. Die CSB-Seite, die an den Seitenpuffer 226 übertragen wurde, kann in Speicherzellen pufferprogrammiert werden, die mit einer zweiten Pufferwortleitung 222_2 der SLC-Pufferregion 222 (➇) verbunden sind. Nachfolgend kann eine MSB-Seite von Speicherzellen gelesen werden, die mit der Quellwortleitung 224_1 verbunden sind, und die gelesene MSB-Seite kann in dem Seitenpuffer 126 (➈) gespeichert werden. Die MSB-Seite, die in dem Seitenpuffer 126 gespeichert ist, kann an den ECC-Schaltkreis 211 des Speichercontrollers 210 (➉) gesendet werden. Nachdem sie durch den ECC-Schaltkreis 211 fehlerkorrigiert ist, kann die MSB-Seite zu dem Seitenpuffer 226
übertragen werden. Die MSB-Seite, die zu dem Seitenpuffer 226 übertragen wurde, kann in Speicherzellen pufferprogrammiert werden, die mit einer dritten Pufferwortleitung 222_3 der SLC-Pufferregion 222
verbunden sind.
Eine nicht-flüchtige Speichervorrichtung 220 kann LSB, CSB und MSB Seiten lesen, die in der SLC Pufferregion 222 gespeichert sind und sie kann die gelesenen LSB, CSB und MSB Seiten gemäß Dreischrittprogrammieren (1^st PGM, 2^nd PGM, und 3^rd PGM) in Speicherzellen programmieren, die mit einer Zielwortleitung 224_2 einer Nutzerdatenregion 224 verbunden sind. Hierbei kann das Dreischrittprogrammieren gemäß der Adressverschlüsselung, die in 7 dargestellt ist, ausgeführt werden. Für ein Blockkopierverfahren gemäß einer Ausführungsform des erfinderischen Konzepts kann das Reprogrammieren unter Verwendung fehlerkorrigierter LSB, CSB und MSB Seiten, die in der SLC Pufferregion 222 gespeichert waren, ausgeführt werden. In 8 und 9 können gelesene LSB, CSB und MSB Seiten unter Verwendung eines ECC Schaltkreises 111/211 eines Speichercontrollers 110/210 fehlerkorrigiert werden. Allerdings ist das erfinderische Konzept nicht darauf limitiert. Ein Fehlerkorrekturarbeitsablauf an den gelesenen Seiten kann innerhalb einer nicht-flüchtigen Speichervorrichtung ausgeführt werden.
10 ist ein Blockdiagramm, das noch eine andere Ausführungsform eines Speichersystems darstellt, das ein Blockkopierverfahren verwendet, das in 7 beschrieben ist. Eine LSB Seite kann von Speicherzellen gelesen werden, die mit einer Quell Wortleitung 324_1 verbunden sind und die gelesene LSB Seite kann einen Seitenpuffer 326 (➀) gespeichert werden. Die LSB Seite, die in dem Seitenpuffer 326 gespeichert ist, kann durch einen ECC Schaltkreis 328 einer nicht-flüchtigen Speichervorrichtung 320 (➁) korrigiert werden und die fehlerkorrigierte LSB Seite kann in Speicherzellen programmiert werden, die mit einer ersten Pufferwortleitung 322_1 einer SLC Pufferregion 322 (➂) verbunden sind. Nachfolgend kann eine CSB Seite von Speicherzellen gelesen werden, die mit der Quellwortleitung 324_1 verbunden sind und die gelesene CSB Seite kann in dem Seitenpuffer 326 (➃) gespeichert werden. Die CSB Seite, die in dem Seitenpuffer 326 gespeichert ist, kann durch den ECC Schaltkreis 328 der nicht-flüchtigen Speichervorrichtung 320 (➄) korrigiert werden und die fehlerkorrigierte CSB Seite kann in Speicherzellen programmiert werden, die mit einer zweiten Pufferwortleitung 322_2 der SLC Pufferregion 322 (➅) verbunden sind. Nachdem die CSB Seite programmiert ist, kann eine MSB Seite von Speicherzellen gelesen werden, die mit der Quellwortleitung 324_1 verbunden sind und die gelesene MSB Seite kann in den Seitenpuffer 326 (➆) gespeichert werden. Die MSB Seite, die in dem Seitenpuffer 326 gespeichert ist, kann durch den ECC Schaltkreis der nicht-flüchtigen Speichervorrichtung 320 (➇) korrigiert werden und die fehlerkorrigierte MSB Seite kann in Speicherzellen programmiert werden, die mit einer dritten Pufferwortleitung 322_2 der SLC Pufferregion 322 (➈) verbunden sind. Wie oben stehend beschrieben kann ein Pufferprogrammarbeitsablauf so ausgeführt werden, dass fehlerkorrigierte LSB, CSB und MSB Seiten in der SLC Pufferregion 322 gespeichert werden.
Nachfolgend kann die nicht-flüchtige Speichervorrichtung 320 LSB, CSB und MSB Seiten lesen, die in der SLC Pufferregion 322 gespeichert sind und sie kann den lesenden LSB, CSB und MSB Seiten gemäß Dreischrittprogrammieren (1^st PGM, 2^nd PGM und 3^rd PGM) in Speicherzellen programmieren, die mit eine Zielwortleitung 324_2 einer Nutzerdatenregion 324 verbunden sind. Hierbei kann das 3-Schritt Programmieren gemäß einer Adressverschlüsselung, die in 7 dargestellt ist, ausgeführt werden. Für ein Blockkopierverfahren gemäß einer Ausführungsform des erfinderischen Konzeptes kann ein Reprogrammieren unter Verwendung von LSB, CSB und MSB Seiten ausgeführt werden, die innerhalb der nicht-flüchtigen Speichervorrichtung 3200 fehlerkorrigiert wurden und die in der SLC Pufferregion 322 gespeichert waren.
11 ist ein Flussdiagramm, das ein Blockkopierverfahren beschreibt, das in 7 dargestellt ist. Untenstehend wird ein Blockkopierverfahren mit Bezugnahme auf 7 bis 11 vollständiger beschrieben. In Arbeitsablauf S110 können Daten von einem Quellblock gelesen werden. In Arbeitsablauf S120 können die gelesenen Daten fehlerkorrigiert werden. Hierbei kann die Fehlerkorrektur durch einen ECC Schaltkreis 111/211 (Bezug zu 8A oder 9) eines Speichercontrollers ausgeführt werden oder durch einen ECC Schaltkreis 328 (Bezug zu 10) einer nicht-flüchtigen Speichervorrichtung. In Arbeitsablauf S130 können die fehlerkorrigierten Daten gepuffert werden. In Arbeitsablauf S140 können die gepufferten Daten gemäß einer Adressverschlüsselung, die in 7 dargestellt ist, in einen Zielblock reprogrammiert werden. Nachfolgend kann das Verfahren beendet werden. Mit einem Blockkopierverfahren des erfinderischen Konzepts können gelesene Daten gepuffert werden und Reprogrammierung kann unter Verwendung der gepufferten Daten ausgeführt werden. In 7 bis 11 können gelesene Daten gepuffert werden und Reprogrammierung kann unter Verwendung der gepufferten Daten ausgeführt werden. Allerdings ist das erfinderische Konzept nicht darauf limitiert. Ein Reprogrammieren kann ohne Puffern der gelesenen Daten bei einem Blockkopierarbeitsablauf des erfinderischen Konzepts ausgeführt werden.
12 ist ein Diagramm, das eine andere Ausführungsform eines Blockkopierverfahrens einer nicht-flüchtigen Speichervorrichtung darstellt, die in 2 dargestellt ist. Mit einem Blockkopierverfahren in 12 kann ein Programmieren in der gleichen Reihenfolge ausgeführt werden, wie eine Adressverschlüsselung, die in 5 dargestellt ist. Für die Einfachheit der Beschreibung ist dort ein Ablauf dargestellt, bis ein erstes, zweites und drittes Programmieren 1^st PGM, 2^nd PGM und 3^rd PGM an einer Wortleitung WL0 fertig gestellt ist.
Drei Seiten 0, 1 und 2 können von mindestens einem Quellblock (➀) gelesen werden. Hierbei können 0, 1 und 2 einer ersten Seite, einer zweiten Seite und einer dritten Seite entsprechen, die von Speicherzellen gelesen werden, die mit mindestens einer Wortleitung eines Quellblocks verbunden sind. Die gelesenen Seiten 0, 1 und 2 können fehlerkorrigiert werden. Es kann ein erstes Programmieren 1^st PGM durchgeführt werden, bei dem die fehlerkorrigierten Seiten 0, 1 und 2 in Speicherzellen programmiert werden, die mit einer Wortleitung WL0 (➁) verbunden sind. Nachfolgend können drei Seiten 3, 4 und 5 von mindestens einem Quellblock (➂) gelesen werden. Nachdem die gelesenen Seiten 3, 4 und 5 fehlerkorrigiert sind, kann ein erstes Programmieren 1^st PGM ausgeführt werden, bei dem die fehlerkorrigierten Seiten 3, 4 und 5 in Speicherzellen programmiert werden, die mit einer Wortleitung WL1 (➃) verbunden sind. Die drei Seiten 0, 1 und 2 können von mindestens einem Quellblock gelesen werden, um das zweite Programmieren 2^nd PGM an der Wortleitung WL0 (➄) auszuführen. Nachdem die gelesenen Seiten 0, 1 und 2 fehlerkorrigiert sind, kann ein erstes Programmieren 1^st PGM ausgeführt werden, bei dem die fehlerkorrigierten Seiten 0, 1 und 2 dicht in die Speicherzellen programmiert werden, die mit der Wortleitung WL0 (➅) verbunden sind. Nach dem zweiten Programmieren 2^nd PGM an der Wortleitung WL0 können drei Seiten 6, 7 und 8 von dem mindestens einen Quellblock (➆) gelesen werden. Nachdem die gelesenen Seiten 6, 7 und 8 fehlerkorrigiert sind, kann ein erstes Programmieren 1^st PGM ausgeführt werden, bei dem die fehlerkorrigierten Seiten 6, 7 und 8 in Speicherzellen programmiert werden, die mit einer Wortleitung WL2 (➇) verbunden sind. Nachfolgend können die drei Seiten 3, 4 und 5 von mindestens einem Quellblock gelesen werden, um das zweite Programmieren 2^nd PGM an der Wortleitung WL1 (➈) auszuführen. Nachdem die gelesenen Seiten 3, 4 und 5 fehlerkorrigiert sind, kann ein erstes Programmieren 2^nd PGM ausgeführt werden, in dem die fehlerkorrigierten Seiten 3, 4 und 5 dicht in Speicherzellen programmiert werden, die mit einer Wortleitung WL1 (➉) verbunden sind.
Drei Seiten 0, 1 und 2 können von mindestens einem Quellblock gelesen werden, um das dritte Programmieren 3^rd PGM an der Wortleitung WL0
auszuführen. Nachdem die gelesenen Seiten 0, 1 und 2 fehlerkorrigiert sind, kann ein drittes Programmieren 3^rd PGM ausgeführt werden, bei dem die fehlerkorrigierten Seiten 0, 1 und 2 noch dichter in die Speicherzellen programmiert werden, die mit der Wortleitung WL0
verbunden sind. Somit kann ein Dreischrittprogrammieren 1^st PGM, 2^nd PGM, und 3^rd PGM an der Wortleitung WL0 fertig gestellt werden. Ein Dreischrittprogrammieren an den verbleibenden Wortleitungen kann in der gleichen Weise, wie oben beschrieben, ausgeführt werden. Wie in 12 dargestellt können drei Programmierungen 1^st PGM, 2^nd PGM, und 3^rd PGM, die mit einer Wortleitung im Zusammenhang stehen, diskontinuierlich sein. Mit einem Blockkopierverfahren des erfinderischen Konzeptes, um drei Programmierungen 1^st PGM, 2^nd PGM, und 3^rd PGM auszuführen, die diskontinuierlich sind, können benötigte Seiten gelesen und fehlerkorrigiert werden wann immer jedes Programm hierin ausgeführt wird.
13 ist ein Blockdiagramm, das einer Ausführungsform an einem Speichersystem darstellt, das ein Blockkopierverfahren, das in 12 dargestellt ist, verwendet. Ein erstes Programmieren 1^st PGM wird wie folgt ausgeführt. LSB, CSB, und MSB Seiten können sequenziell von Speicherzellen gelesen werden, die mit einer Quellwortleitung 424_1 verbunden sind und die gelesenen LSB, CSB, und MSB Seiten können fehlerkorrigiert werden. Z. B. kann die gelesene LSB Seite in dem Seitenpuffer 426 (➀) gespeichert werden und die LSB Seite, die in dem Seitenpuffer 426 gespeichert ist, kann an dem ECC Schaltkreis 411 (➁) gesendet werden. Nachdem sie durch den ECC Schaltkreis 411 fehlerkorrigiert ist kann die LSB Seite an einem Puffer RAM 412 (➂) übertragen werden. Die CSB und MSB Seiten können in dem Puffer RAM 412 auf gleiche Weise, wie oben beschrieben, gespeichert werden. Somit können die fehlerkorrigierten CSB und MSB Seiten in dem Puffer RAM 412 gespeichert werden.
Nachfolgend können die LSB, CSB und MSB Seiten an dem Seitenpuffer 426 (➉) gesendet werden und ein erstes Programmieren an Speicherzellen, die mit einer Zielwortleitung 424_2 verbunden sind kann unter Verwendung der LSB, CSB und MSB Seiten ausgeführt werden, die in dem Seitenpuffer 426
gespeichert sind. Somit kann das erste Programmieren 1^st PGM fertig gestellt werden. Ein zweites Programmieren 2^nd PGM kann gemäß einer Adressverschlüsselung, die in 12 dargestellt ist, auf ähnliche Weise wie das erste Programmieren 1^st PGM (siehe eingekreiste 12 bis 22) ausgeführt werden. Hierbei können die Verifikationsspannungen, die den Programmierzuständen P21 bis P27 (siehe 1) entsprechen des zweiten Programmierens 2^nd PGM höher sein als die Verifikationsspannungen, die den Programmierzuständen P11 bis P17 (siehe 1) des ersten Programmierens 1^st PGM entsprechen. Somit kann das zweite Programmieren 2^nd PGM beendet werden. Ein drittes Programmieren 3^rd PGM kann gemäß einer Adressverschlüsselung, die in 12 (23 bis 33 in Kreisen) dargestellt ist, ausgeführt werden. Hierbei können Verifikationsspannungen, die den Programmierzuständen P31 bis P37 (siehe 1) des dritten Programmierens 3^rd PGM entsprechen höher sein als Verifikationsspannungen, die den Programmierzuständen P21 bis P27 (siehe 1) des zweiten Programmierens 2^nd PGM entsprechen. Somit kann das dritte Programmieren 3^rd PGM beendet werden. Wie oben stehend beschrieben können Daten, die in Speicherzellen gespeichert sind, die mit einer Quellwortleitung 424_1 verbunden sind, mit dem Dreischrittprogrammieren 1^st PGM, 2^nd PGM und 3^rd PGM in Speicherzellen reprogrammiert werden, die mit einer Zielwortleitung 424_2 verbunden sind. Mit einem Blockkopierverfahren des erfinderischen Konzeptes können Daten gelesen und fehlerkorrigiert werden wann immer dieses Programmieren ausgeführt wird. Nachfolgend kann ein Reprogrammieren ausgeführt werden. In 13 können Daten bei einem Blockkopierverfahren einen Puffer-RAM 412 passieren. Allerdings ist das erfinderische Konzept nicht darauf limitiert. Nachdem sie fehlerkorrigiert sind können Daten ohne passieren des Puffer RAM 412 an einen Seitenpuffer übertragen werden.
14 ist ein Blockdiagramm, das eine andere Ausführungsform an ein Speichersystem darstellt, das ein Blockkopierverfahren verwendet, das in 12 dargestellt ist. Ein erstes Programmieren wird wie folgt ausgeführt. LSB, CSB und MSB Seiten können sequentiell von Speicherzellen gelesen werden, die mit einer Quellwortleitung 524_1 verbunden sind und die gelesenen LSB, CSB und MSB Seiten können fehlerkorrigiert werden. Z. B. kann die gelesene LSB Seite an den Seitenpuffer 526 (➀) gespeichert werden und die LSB Seite, die in dem Seitenpuffer 526 gespeichert ist, kann an dem ECC Schaltkreis 511 (➁) gesendet werden. Nachdem sie durch den ECC Schaltkreis 511 fehlerkorrigiert ist kann die LSB Seite an einem Seitenpuffer 526 (➂) übertragen werden. Die CSB Seite kann in dem Seitenpuffer 526 auf gleiche Weise wie oben stehend beschrieben (➃, ➄, ➅ gespeichert werden und die MSB Seite kann in dem Seitenpuffer 526 auf gleiche Weise wie oben stehend beschrieben (➆, ➇, ➈) gespeichert werden. Somit können die fehlerkorrigierten LSB, CSB und MSB Seiten in dem Seitenpuffer 526 gespeichert werden. Das erste Programmieren 1^st PGM kann unter Verwendung der LSB, CSB und MSB Seiten ausgeführt werden, die in dem Seitenpuffer 526 (➉) gespeichert sind. Somit kann das erste Programmieren 1^st PGM beendet werden. Ein zweites Programmieren 2^nd PGM kann gemäß einer Adressverschlüsselung, die in 12 dargestellt ist, auf ähnliche Weise wie das erste Programmieren 1^st PGM (siehe 11 bis 20 in Kreisen) ausgeführt werden. Somit kann das zweite Programmieren 2^nd PGM beendet werden. Ein drittes Programmieren 3^rd PGM kann gemäß einer Adressverschlüsselung, die in 12 dargestellt ist (21 bis 30 in Kreisen) ausgeführt werden. Somit kann das dritte Programmieren 3^rd PGM beendet werden. Wie oben stehend beschrieben können Daten, die in Speicherzellen gespeichert sind, die mit einer Quellwortleitung 524_1 verbunden sind durch das Dreischrittprogrammieren 1^st PGM, 2^nd PGM und 3^rd PGM in Speicherzellen reprogrammiert werden, die mit einer Zielwortleitung 524_2 verbunden sind. Für ein Blockkopierverfahren des erfinderischen Konzeptes können Daten gelesen und fehlerkorrigiert werden wann immer jenes Programmieren ausgeführt wird. Nachfolgend kann ein Reprogrammieren ausgeführt werden. Mit einem Blockkopierverfahren, das in 13 und 14 dargestellt ist, kann eine Fehlerkorrektur von einem Speichercontroller ausgeführt werden. Allerdings ist das erfinderische Konzept nicht darauf limitiert. Z. B. kann ein Blockkopierverfahren des erfinderischen Konzeptes eine Fehlerkorrektur innerhalb einer nicht flüchtigen Speichervorrichtung ausführen.
15 ist ein Blockdiagramm das noch einer anderer Ausführungsform an einem Speichersystem darstellt, das ein Blockkopierverfahren verwendet, das in 12 dargestellt ist. Ein Blockkopierverfahren wird mit Bezugnahme auf 14 beschrieben. Ein erstes Programmieren kann wie folgt ausgeführt werden. Eine LSB Seite, die von Speicherzellen gelesen wurde, die zu einer Quellwortleitung 624_1 verbunden sind, kann in dem Seitenpuffer 626 (➀) gespeichert werden. Die gelesene LSB Seite kann durch den ECC Schaltkreis 628 einer nicht flüchtigen Speichervorrichtung 620 fehlerkorrigiert werden und dann kann die korrigierte LSB Seite in dem Seitenpuffer 626 (➁) gespeichert werden. Eine CSB Seite, die aus Speicherzellen gelesen wurde, die mit der Quellwortleitung 624_1 verbunden sind, kann in dem Seitenpuffer 626 (➂) gespeichert werden. Die gelesene CSB Seite kann durch den ECC Schaltkreis 628 einer nicht flüchtigen Speichervorrichtung 620 fehlerkorrigiert werden und dann kann die korrigierte CSB Seite in dem Seitenpuffer 626 (➃) gespeichert werden. Eine MSB Seite, die aus Speicherzellen gelesen wurde, die mit der Quellwortleitung 624_1 verbunden sind, kann in dem Seitenpuffer 626 (➄) gespeichert werden. Die gelesen MSB Seite kann durch den ECC Schaltkreis 628 der nicht flüchtigen Speichervorrichtung 620 fehlerkorrigiert werden und damit kann die korrigierte MSB Seite in dem Seitenpuffer 626 (➅) gespeichert werden. Mit der oben stehenden Beschreibung können die fehlerkorrigierten LSB, CSB und MSB Seiten in dem Seitenpuffer 626 gespeichert werden. Nachfolgend kann unter Verwendung der LSB, CSB und MSB Seiten, die in dem Seitenpuffer 626 (➆) gespeichert sind ein erstes Programmieren 1^st PGM ausgeführt werden. Somit kann das erste Programmieren 1^st PGM an der Quellwortleitung 624_1 fertig gestellt werden. Ein zweites Programmieren 2^nd PGM kann gemäß einer Adressverschlüsselung, die in 12 dargestellt ist, auf ähnliche Weise wie das erste Programmieren 1^st PGM (siehe 8 bis 14) ausgeführt werden. Ein drittes Programmieren 3^rd PGM kann gemäß der Adressverschlüsselung, die in 12 dargestellt ist, auf ähnliche Weise wie das erste Programmieren 1^st PGM (siehe 15 bis 21 in Kreisen) ausgeführt werden. Mit einem Blockkopierverfahren des erfinderischen Konzepts können Daten gelesen werden wann immer jedes Programmieren ausgeführt wird und die gelesenen Daten können innerhalb der nicht-flüchtigen Speichervorrichtung 620 korrigiert werden. Nachfolgend kann ein Reprogrammieren ausgeführt werden.
16 ist ein Flussdiagramm, das ein Blockkopierverfahren darstellt, das in 12 dargestellt ist. Untenstehend wird ein Blockkopierverfahren mit Bezugnahme auf 12 bis 16 vollständiger beschrieben. In Arbeitsablauf S210 können Daten von einem Quellblock gelesen werden. In Arbeitsablauf S220 können die gelesenen Daten fehlerkorrigiert werden. Hierbei kann eine Fehlerkorrektur durch einen ECC Schaltkreis 411/511 (siehe 13 oder 14) eines Speichercontrollers ausgeführt werden oder durch einen ECC Schaltkreis 528 (siehe 15) einer nicht-flüchtigen Speichervorrichtung. In Arbeitsablauf S230 kann ein Reprogrammieren unter Verwendung der fehlerkorrigierten Daten gemäß einer Adressverschlüsselung, die in 12 dargestellt ist, ausgeführt werden. In Arbeitsablauf S240 kann beurteilt werden, ob ein Reprogrammieren der letzte Schritt ist. Wenn nicht, fährt das Verfahren mit Arbeitsablauf S210 fort. Wenn es der Fall ist, kann das Verfahren beendet werden. Mit einem Blockkopierverfahren der erfinderischen Konzepts können Daten bei jedem Programmieren gelesen werden, die gelesenen Daten können fehlerkorrigiert werden und ein Reprogrammieren kann unter Verwendung fehlerkorrigierter Daten vorgenommen werden. Für ein 3-Bit Programmverfahren, das gemäß Reprogrammierweisen, die in 1 bis 16 dargestellt sind, ausgeführt wird, können Daten jeweils bei einem ersten, zweiten und dritten Programmieren 1^st PGM, 2^nd PGM und 3^rd PGM programmiert werden. In anderen Worten kann ein Reprogrammieren auf eine 8-8-8 Weise ausgeführt werden. Allerdings ist das erfinderische Konzept nicht darauf limitiert. Ein 3-Bit Programmarbeitsablauf, der auf eine reprogrammierende Weise des erfinderischen Konzepts ausgeführt wird, kann aus dem ersten Programmieren zum Programmieren von 2-Bit Daten und dem zweiten und dritten Programmieren 2^nd PGM und 3^rd PGM zum Programmieren von 3-Bit Daten aufgebaut sein.
17 ist ein Diagramm, das eine andere Ausführungsform an einem 3-Bit Programmarbeitsablauf darstellt, der auf eine reprogrammierende Weise gemäß des erfinderischen Konzeptes ausgeführt wird. Mit Bezug auf 17 kann ein 3-Bit Programmarbeitsablauf unter Verwendung eines Dreischrittreprogrammierens 1^st PGM, 2^nd PGM und 3^rd PGM ausgeführt werden. Hierbei kann ein 2-Bit Programmarbeitsablauf während des ersten Programmierens 1^st PGM ausgeführt werden und ein 3-Bit Programmarbeitsablauf kann während des zweiten und dritten Programmierens 2^nd PGM und 3^rd PGM ausgeführt werden. Während des ersten Programmierens 1^st PGM kann ein Löschzustand E 2-Bit Daten entsprechend auf einen von vier Zuständen E und P11 bis P13 programmiert werden. Das heißt, bei dem ersten Programmieren 1^st PGM können erste und zweite Seiten (z. B. eine LSB Seite und CSB Seite) zu vier Niveauzuständen programmiert werden.
Während des zweiten Programmierens 2^nd PGM, können erste, zweite und dritte Seiten (z. B. LSB, CSB und MSB Seiten) unter Verwendung erstes programmierter Zustände P11 bis P13 grob zu acht Niveauzuständen programmiert werden. Zum Beispiel kann ein Zustand P11 des ersten Programmierens 1^st PGM zu einem Zustand P22 oder P23 des zweiten Programmierens 2^nd PGM programmiert werden. Während des dritten Programmierens 3^rd PGM, können zweite programmierte Zustände P21 bis P27 fein zu acht Niveauzuständen P31 bis P37 programmiert werden. Bei dem dritten Programmieren 3^rd PGM können 3-Bit Daten, die bei dem zweiten Programmieren 2^nd PGM programmiert worden sind, reprogrammiert werden. Zum Beispiel kann ein Zustand P21 des zweiten Programmierens 2^nd PGM zu einem Zustand P31 des dritten Programmierens 3^rd PGM reprogrammiert werden. Als ein Ergebnis kann eine Schwellspannungsverteilung des dritten Programmierens 3^rd PGM, die dem Zustand P31 entspricht, enger sein als die, die dem Zustand P21 des zweiten Programmierens 2^nd PGM entspricht. Somit kann ein abschließender 3-Bit Programmarbeitsablauf fertig gestellt werden. Ein Programmarbeitsablauf, der in 17 dargestellt ist, kann ein Reprogrammieren einer 4-8-8 Weise verwenden. Ein 3-Bit Programmarbeitsablauf gemäß des erfinderischen Konzeptes kann auf eine reprogrammierende Weise ausgeführt werden, die aus drei Programmierungsabläufen 1^st PGM, 2^nd PGM und 3^rd PGM aufgebaut ist. Mindestes einer von den drei Programmiervorgängen 1^st PGM, 2^nd PGM und 3^rd PGM kann einen Different Bit Programmarbeitsablauf ausführen.
18 ist ein Diagramm, das eine Ausführungsform an einem 4-Bit Programmarbeitsablauf darstellt, der auf reprogrammierende Weise gemäß des erfinderischen Konzepts durchgeführt wird. Mit Bezug auf 18 kann ein 4-Bit Programmarbeitsablauf auf eine reprogrammierende Weise ausgeführt werden, die aus drei Reprogrammiervorgängen 1^st PGM, 2^nd PGM und 3^rd PGM aufgebaut ist. Hierbei kann jedes Programmieren den gleichen 4-Bit Programmarbeitsablauf (oder einen 16-Niveauprogrammarbeitsablauf) beinhalten.
Eine nicht-flüchtige Speichervorrichtung in jedem Speichersystem, das in 1 bis 18 dargestellt ist, kann eine Nutzerdatenregion und eine SLC Pufferregion beinhalten. Allerdings ist das erfinderische Konzept nicht darauf limitiert. Ein Speichersystem gemäß dem erfinderischen Konzept kann so implementiert werden, dass eine nichtflüchtige Speichervorrichtung, die eine SLC Pufferregion für einen Pufferprogrammarbeitsablauf aufweist, weiterhin vorgesehen ist.
19 ist ein Diagramm, das konzeptionell ein Blockkopierverfahren in einer anderen Ausführungsform an einem Speichersystem darstellt, das einen Multi-Bit Programmarbeitsablauf ausführt. Mit Bezug auf 19 kann ein Speichersystem 70 mindestens eine erste nicht-flüchtige Speichervorrichtung 720 beinhalten, die eine SLC Pufferregion 722 aufweist und mindestens eine zweite nicht-flüchtige Speichervorrichtung 730, die eine Nutzerdatenregion 734 aufweist.
Untenstehend wird ein Blockkopierverfahren, das auf eine reprogrammierende Weise einer Nutzerdatenregion 734, die in 19 dargestellt ist, ausgeführt wird, vollständiger beschrieben. Zuerst können Daten, die von einem Quellblock 743_1 gelesen wurden, durch einen ECC Schaltkreis 711 korrigiert werden und die fehlerkorrigierten Daten können in die SLC Pufferregion 722 der nicht-volatilen SLC Speichervorrichtung 720 Puffer programmiert werden. Nachfolgend können Daten, die in der SLC Pufferregion 722 gespeichert sind, gemäß einer vorbestimmten Adressverschlüsselung auf einen Zielblock 734_2 programmiert werden. Zu dieser Zeit kann ein Reprogrammieren gemäß drei Programmiervorgängen 1^st PGM, 2^nd PGM und 3^rd PGM ausgeführt werden. Wenn das Speichersystem 70 einen 3-Bit Programmarbeitsablauf ausführt, können die Programmiervorgänge 1^st PGM, 2^nd PGM und 3^rd PGM auf eine 4-8-8 Weise oder eine 8-8-8 Weise ausgeführt werden. Mit einem Blockkopierverfahren des erfinderischen Konzeptes können zu programmierende Daten durch die erste nicht-flüchtige Speichervorrichtung 720 gepuffert werden und die gepufferten Daten können auf eine reprogrammierende Weise auf den Zielblock 734_2 der zweiten nicht-flüchtigen Speichervorrichtung 730 programmiert werden. In 19 könnend der Quellblock 734_1 und der Zielblock 734_2 innerhalb der gleichen nicht-flüchtigen Speichervorrichtung eingeschlossen sein. Allerdings ist das erfinderische Konzept nicht darauf limitiert. Quell- und Zielblöcke können innerhalb unterschiedlicher nicht-flüchtiger Speichervorrichtungen eingeschlossen sein.
20 ist ein Diagramm, das konzeptionell ein Blockkopierverfahren in noch einer anderen Ausführungsform an einem Speichersystem darstellt, das ein Multi-Bit Programmarbeitsablauf ausführt. Mit Bezug auf 20 kann ein Speichersystem 80 mindestens eine erste nicht-flüchtige Speichervorrichtung 820 beinhalten, die eine SLC Pufferregion 822 aufweist, eine zweite nicht-flüchtige Speichervorrichtung 830, die einen Quellblock 834_1 aufweist und eine dritte nicht-flüchtige Speichervorrichtung 840, die einen Zielblock 844_1 aufweist. Untenstehend wird ein Blockkopierverfahren vollständiger beschrieben, das auf eine reprogrammierende Weise ausgeführt wird, die 20 dargestellt ist. Zuerst können Daten, die von einem Quellblock 843_1 der zweiten nicht-flüchtigen Speichervorrichtung 830 gelesen wurden, durch einen ECC Schaltkreis 811 korrigiert werden und die fehlerkorrigierten Daten können in die SLC Pufferregion 822 der ersten nicht-flüchtigen Speichervorrichtung 820 programmiert werden. Nachfolgend können die Daten, die in der SLC Pufferregion 822 gespeichert sind, gemäß einer vorbestimmten Adressverschlüsselung, in einen Zielblock 844_1 der zweiten nicht-flüchtigen Speichervorrichtung 840 programmiert werden. Zu dieser Zeit kann ein Reprogrammieren gemäß drei Programmiervorgängen 1^st PGM, 2^nd PGM und 3^rd PGM ausgeführt werden. Mit einem Blockkopierverfahren des erfinderischen Konzeptes können Daten der zweiten, nicht-flüchtigen Speichervorrichtung 830 durch die erste nicht-flüchtige Speichervorrichtung 820 gepuffert werden und die gepufferten Daten können auf eine reprogrammierenden Weise in die dritte nicht-flüchtige Speichervorrichtung 840 programmiert werden. In 20 kann eine nicht-flüchtige Speichervorrichtung 820, die Daten puffert, sich von einer zu reprogrammierenden nichtflüchtigen Speichervorrichtung 840 unterscheiden. Allerdings ist das erfinderische Konzept nicht darauf limitiert. Eine nicht-flüchtige Speichervorrichtung, die Daten puffert, kann gleich sein wie eine zu reprogrammierende nicht-flüchtige Speichervorrichtung.
21 ist ein Diagramm, dass konzeptionell ein Blockkopierverfahren einer anderen Ausführungsform an einem Speichersystem darstellt, das einen multi-Bit Programmarbeitsablauf ausführt. Mit Bezug auf 21 kann ein Speichersystem 90 eine erste nicht-flüchtige Speichervorrichtung 20 beinhalten, die einen Quellblock 924_1 aufweist und eine zweite nicht-flüchtige Speichervorrichtung 930, die eine SLC Pufferregion und einen Zielblock 934_1 aufweist. Untenstehend wird ein Blockkopierverfahren, das in einer reprogrammierenden Weise, die in 21 dargestellt ist, ausgeführt wird, vollständiger beschrieben. Zuerst können Daten, die von einem Quellblock 924_1 der ersten nicht-flüchtigen Speichervorrichtung gelesen wurden, durch einen ECC Schaltkreis 911 korrigiert werden und die fehlerkorrigierten Daten können in eine SLC Pufferregion 932 der zweiten nicht-flüchtigen Speichervorrichtung 930 programmiert werden. Nachfolgend können Daten, die in der SLC Pufferregion 822 gespeichert sind gemäß einer vorbestimmten Adressverschlüsselung in einen Zielblock 934_1 der zweiten nicht-flüchtigen Speichervorrichtung 930 programmiert werden. Zu dieser Zeit kann ein Reprogrammieren gemäß drei Programmiervorgängen 1^st PGM, 2^nd PGM und 3^rd PGM ausgeführt werden. Mit einem Blockkopierverfahren des erfinderischen Konzeptes können Daten der ersten nicht-flüchtigen Speichervorrichtung 920 durch die SLC Pufferregion 932 der zweiten nicht-flüchtigen Speichervorrichtung 930 gepuffert werden und die gepufferten Daten können auf eine reprogrammierende Weise in die Nutzerdatenregion 934 der zweiten nicht-flüchtigen Speichervorrichtung 930 programmiert werden. Ein Blockkopierverfahren gemäß einer Ausführungsform des erfinderischen Konzepts ist auch ein Speichersystem anwendbar, das ein vertikal NAND (VNAND) aufweist.
22 ist ein Blockdiagramm, das schematisch ein Speichersystem darstellt, das einen vertikalen NAND beinhaltet, das Blockkopierarbeitsablauf gemäß dem erfinderischen Konzept ausführt. Mit Bezug auf 22 kann ein Speichersystem 10A, ein Speichercontroller 110A, mindestens einen Phace-change RAM (PRAM) 120A und mindestens ein vertikales NAND (VNAND) 130A beinhalten. Der PRAM 120A kann Speicherzellen beinhalten, die Daten entsprechen eines Zustandes (eines kristallinen Zustandes oder eines amorphen Zustandes) eines Phasenwechselmaterials speichern. Beispiele des PRAM 120A sind in US Patent Nos. 7,085,154 , 7,277,776 , 7,304,886 , und 8,040,720 offenbart, deren Gesamtheit hiermit durch Bezugnahme aufgenommen ist. Beispiele des VNAND 130A sind in US Patentveröffentlichungen Nos. 2009/0310415 , 2010/0078701 , 2010/0117141 , 2010/0140685 , 2010/0224929 , 2010/0315875 , 2010/0322000 , 2011/0013458 und 2011/0018036 offenbart, deren Gesamtheit hiermit durch Bezugnahme aufgenommen ist.
Untenstehend wird ein Arbeitsablauf des Kopierens von Daten von einem Quellblock 134A_1 zu einem Zielblock 134A_2 beschrieben. Daten können von dem Quellblock 134A_1 gelesen werden, die gelesenen Daten können durch einen ECC Schaltkreis 111A fehlerkorrigiert werden und die fehlerkorrigierten Daten können in den PRAM 120A pufferprogrammiert werden. Nachfolgend können die pufferprogrammierten Daten in den Zielblock 134A_2 des VNAND 130A programmiert werden. Hierbei kann eine reprogrammierende Weise selektiv verwendet werden, wenn die pufferprogrammierten Daten in den Zielblock 134A_2 programmiert werden. Das heißt, an die pufferprogrammierten Daten werden unter Verwendung einer reprogrammierenden Weise oder ohne Verwendung einer reprogrammierenden Weise in den Zielblock 134A_2 programmiert. Mit einem Blockkopieverfahren eines Speichersystems 10A des erfinderischen Konzeptes können Daten, die von dem Quellblock 134A_1 des VNAND 130A gelesen werden, durch den PRAM 120A gepuffert werden und die gepufferten Daten können in den Zielblock 134A_2 des VNAND 130A programmiert werden.
23 ist ein Diagramm, das schematisch einen Block eines VNAND darstellt, der in 22 dargestellt ist. Mit Bezug auf 23 können vier Unterblöcke auf einem Substrat einen Block bilden. Jeder Unterblock kann durch Stapeln einer Ground-Selection-Line GSL, einer Vielzahl an Word-Linien WL und mindestens einer String-Selection-Line SSL zwischen Wortleitungsabschnitten gebildet sein. Hierbei kann die mindestens eine string-selection-line durch einen string-selection-line-Abschnitt abgetrennt sein. Auch wenn nicht in 23 gezeigt, kann jeder Wortleitungsabschnitt eine Common-Source-Line CSL beinhalten. In Beispielausführungsformen können common-source-lines, die von Wortleitungsabschnitten eingeschlossen sind, gemeinsam verbunden sein. Das erfinderische Konzept ist auf verschiedene Vorrichtungen anwendbar.
24 ist ein Blockdiagramm, das schematisch ein Speichersystem gemäß einer Ausführungsform des erfinderischen Konzeptes darstellt. Mit Bezug auf 24 kann ein Speichersystem 1000 mindestens eine nicht flüchtige Speichervorrichtung 1100 und einen Speicherkontroller 1200 beinhalten. Ein Blockkopierverfahren, das auf eine reprogrammierende Weise ausgeführt wird, die in Bezug auf 1 bis 23 beschrieben ist, kann auf das Speichersystem 1000 angewendet werden. Die nicht-flüchtige Speichervorrichtung 1100 kann optional mit einer hohen Spannung VPP von außerhalb versorgt werden. Der Speicherkontroller 1200 kann mit der nicht-flüchtigen Speichervorrichtung 1100 über eine Vielzahl an Kanälen verbunden sein. Der Speicherkontroller kann mindestens einen Zentralprozessor (CPU) 1210 beinhalten, einen Pufferspeicher 1220, einen ECC Schaltkreis 1230, einen Festwertspeicher (ROM) 1240, eine Hostschnittstelle 1250 und eine Speicherschnittstelle 1260. Auch wenn nicht in 24 gezeigt, kann der Speicherkontroller 1200 weiterhin einen Randomisierungsschaltkreis enthalten, der Daten randomisiert und derandomisiert. Das Speichersystem 1000 gemäß einer Ausführungsform des erfinderischen Konzeptes ist anwendbar auf einen Perfect Page New (PPN) Speicher. Eine detaillierte Beschreibung des Speichersystems ist in US Patent No. 8,027,194 und US Patent Veröffentlichung No. 2010/0082890 offenbart, deren Gesamtheit hiermit durch Bezugnahme aufgenommen ist.
25 ist ein Blockdiagramm das schematisch eine Speicherkarte gemäß einer Ausführungsform der erfinderischen Konzeptes darstellt. Mit Bezug auf 25 kann eine Speicherkarte 2000 mindestens eine Flashspeichervorrichtung 2100, eine Pufferspeichervorrichtung 2200 und einen Speicherkontroller 2300 zum Kontrollieren des Flashspeichers 2100 und des Pufferspeichers 2200 umfassen. Ein Blockkopierverfahren das in einer reprogrammierenden Weise ausgeführt wird, wie in 1 bis 23 beschrieben, kann auf die Speicherkarte 2000 angewendet werden. Die Pufferspeichervorrichtung 2200 kann verwendet werden um Daten temporär zu speichern, die während des Betriebs der Speicherkarte 2000 erzeugt werden. Die Pufferspeichervorrichtung 2200 kann unter Verwendung eines DRAM oder eines SRAM implementiert sein. Der Speicherkontroller 1300 kann über eine Vielzahl an Kanälen mit der Flashspeichervorrichtung 2100 verbunden sein. Der Speicherkontroller 2300 kann zwischen einem Host und dem Flashspeicher 2100 geschaltet sein. Der Speicherkontroller 2300 kann so konfiguriert sein, dass er als Antwort auf eine Anfrage von dem Host auf den Flashspeicher 2100 zugreift. Der Speicherkontroller 2300 kann mindestens einen Mikroprozessor 2310, eine Hostschnittstelle 2320 und eine Flashschnittstelle 2330 umfassen. Der mindestens eine Mikroprozessor 2310 kann so konfiguriert sein, dass er Firmware steuert. Für Datenaustauschvorgänge zwischen dem Host und der Speicherschnittstelle 2330 kann die Hostschnittstelle 2320 über ein Kartenprotokoll (z. B. DS/MMC) mit dem Host verbinden. Die Speicherkarte 2200 kann auf Multimediakarten (MMCs), Security Digitals (SDs), Speichersticks, Smartmedia und Transflashkarten anwendbar sein. Eine detaillierte Beschreibung der Speicherkarte 2000 ist in US Patentveröffentlichung No. 2010/0306583 offenbart, deren Gesamtheit hiermit durch Bezugnahme aufgenommen ist.
26 ist ein Blockdiagramm, das schematisch ein moviNAND gemäß einer Ausführungsform des erfinderischen Konzepts zeigt. Mit Bezug auf 26 kann eine moviNAND Vorrichtung 3000 mindestens eine NAND Flashspeichervorrichtung 3100 und einen Controller 3200 umfassen. Die moviNAND-Vorrichtung 3000 kann den MMC 4.4 (genannnt eMMC) Standard unterstützen. Ein Blockkopierverfahren, das in reprogrammierender Weise ausgeführt wird, wie in 1 bis 23 beschrieben, kann auf die moviNAND Vorrichtung 3000 angewendet werden.
Die NAND Flashspeichervorrichtung 3100 kann wahlweise mit einer hohen Spannung Vpp von außerhalb versorgt werden. Die NAND Flashspeichervorrichtung 3100 kann eine Single Date Rate (SDR) oder Double Data Rate (DDR) NAND Flashspeichervorrichtung sein. In Beispielausführungsformen kann die NAND Flashspeichervorrichtung 3100 einheitliche NAND Flashspeichervorrichtungen umfassen. Hierbei können einheitliche NAND Flashspeichervorrichtungen innerhalb eines Pakets gestapelt sein (z. B. Finepitch Kugelgitteranordnung (FBGA)).
Der Speichercontroller 3200 kann über eine Vielzahl an Kanälen CH1 bis CH4 mit der Flashspeichervorrichtung 3100 verbunden sein. Allerdings ist die Anzahl der Kanäle nicht darauf limitiert. Der Controller 3200 kann mindestens einen Controllerkern 3210, eine Hostschnittstelle 3220 und eine NAND Schnittstelle 3230 umfassen. Der Controllerkern 3210 kann einen grundlegenden Betrieb der moviNAND Vorrichtung 3000 steuern.
Die Hostschnittstelle 3220 kann eine Schnittstelle zwischen dem Controller 3210 und dem Host zur Verfügung stellen. Die NAND Schnittstelle 3230 kann so konfiguriert sein, dass sie zwischen der NAND Flashspeichervorrichtung 3100 und dem Controller 3200 verbindet. In Beispielausführungsformen kann die Hostschnittstelle 3220 eine Parallelschnittstelle sein (z. B. eine MMC Schnittstelle). In anderen Beispielausführungsformen kann die Hostschnittstelle 3220 des moviNAND 3000 eine serielle Schnittstelle sein (z. B. UHS-II oder UFS Schnittstelle).
Die moviNAND Vorrichtung 3000 kann Versorgunsspannungen Vcc und Vccq von dem Host empfangen. Hierbei kann die Versorgungsspannung Vcc (ungefähr 3,3 V) der NAND Flashspeichervorrichtung 3100 und der NAND Schnittstelle 3230 zugeführt werden, während die Versorgungsspannung Vccq (ungefähr 1,8 V/3,3 V) dem Controller 3200 zugeführt werden kann. In Beispielausführungsformen kann das moviNAND 3000 wahlweise mit einer hohen Spannung Vpp von außerhalb versorgt werden. Das moviNAND 3000 gemäß einer Ausführungsform des erfinderischen Konzepts kann vorteilhaft sein, um Massendaten zu speichern, und kann auch eine verbesserte Lesecharakteristik aufweisen. Das moviNAND 3000 gemäß einer Ausführungsform des erfinderischen Konzepts ist anwendbar auf kleine und stromsparende mobile Produkte (z. B. ein Galaxy S, iPhone etc.).
Dem moviNAND 3000 in 26 können eine Vielzahl von Versorgungsspannungen Vcc und Vccq zugeführt werden. Allerdings ist das erfinderische Konzept nicht darauf limitiert. Das moviNAND des erfinderischen Konzeptes kann so implementiert sein, dass es durch internes Boosten oder Regulieren einer Eingangsversorgungsspannung Vcc eine Versorgungsspannung (z. B. 3,3 V) erzeugt, die für eine NAND Schnittstelle und einen NAND Flashspeicher geeignet ist. Diese Technik ist in US Patent No. 7,092,308 offenbart, dessen Gesamtheit hiermit durch Bezugnahme aufgenommen ist. Das erfinderische Konzept ist anwendbar auf ein Solid-State-Drive (SSD).
27 ist ein Blockdiagramm einer SSD gemäß einer Ausführungsform des erfinderischen Konzepts. Mit Bezug auf 27 kann eine SSD 4000 eine Vielzahl an Flashspeichervorrichtungen 4100 und einen SSD Controller 4200 umfassen. Ein Blockkopierverfahren, das auf eine reprogrammierende Weise ausgeführt wird, wie in Zusammenhang mit 1 bis 23 beschrieben, kann auf die SSD 4000 angewendet werden.
Die Flashsspeichervorrichtungen 4100 können wahlweise mit einer hohen Spannung Vpp von außerhalb versorgt werden. Der SSD Controller 4200 kann mit den Flashspeichervorrichtungen 4100 über eine Vielzahl an Kanälen CH1 bis CHi verbunden sein (wobei i eine ganze Zahl von 2 oder mehr ist). Der SSD Controller 4200 kann mindestens eine CPU 4210, eine Hostschnittstelle 4220, einen Pufferspeicher 4230 und eine Flashschnittstelle 4240 umfassen.
Unter der Kontroller der CPU 4210 kann die Hostschnittstelle 4220 mit einem Host durch das Kommunikationsprotokoll Daten austauschen. In Beispielausführungsformen kann das Kommunikationsprotokoll das Advanced Technology Attachement (ATA) Protokoll umfassen. Das ATA Protokoll kann eine Serial Advanced Technology Attachement (SATA) Schnittstelle, eine Parallel Advanced Technology Attachement (PAPA) Schnittstelle, eine externe SATA (ESATA) Schnittstelle und dergleichen umfassen. In anderen Beispielausführungsformen kann das Kommunikationsprotokoll das Universal Serial Bus (UBS) Protokoll umfassen. Von oder zu dem Host durch die Host Schnittstelle 4220 zu empfangende oder zu sendende Daten können unter der Steuerung der CPU 4210 durch den Pufferspeicher 4230 ohne einen CPU Bus zu passieren übermittelt werden.
Der Pufferspeicher 4230 kann verwendet werden, um vorübergehend Daten zu speichern, die zwischen einer externen Vorrichtung und den Flashspeichervorrichtungen 4100 übertragen werden. Der Pufferspeicher 4230 kann verwendet werden, um Programme zu speichern, die von der CPU 4210 ausgeführt werden sollen. Der Pufferspeicher 4230 kann unter Verwendung eines SRAM oder DRAM implementiert sein. Der Pufferspeicher 4230 in 27 kann innerhalb des SSD Controllers 4200 eingeschlossen sein. Allerdings ist das erfinderische Konzept nicht darauf limitiert. Der Pufferspeicher 4230 gemäß einer Ausführungsform des erfinderischen Konzepts kann außerhalb des SSD Controllers 4200 vorgesehen sein.
Die Flash Schnittstelle 4240 kann so konfiguriert sein, dass sie zwischen dem SSD Controller 4200 und den Flashspeichervorrichtungen 4100 verbindet, die als Speichervorrichtungen verwendet werden. Die Flash Schnittstelle 4240 kann so konfiguriert sein, dass sie NAND Flashspeicher One-NAND Flashspeicher, Multi-Level Flashspeicher oder Single Level Flashspeicher unterstützt. Die SSD 4000 gemäß einer Ausführungsform des erfinderischen Konzepts kann durch Speichern von zufälligen Daten während eines Programmarbeitsablaufs die Integrität von Daten verbessern. Somit kann die SSD 4000 die Integrität gespeicherten Daten verbessern. Eine detailliertere Beschreibung der SSD 4000 ist in US Patent No. 8,027,194 und US Patent Veröffentlichung No. 2010/0082890 offenbart, deren Gesamtheit hiermit durch Bezugnahme aufgenommen ist.
28 ist ein Blockdiagramm, das schematisch ein Datenverarbeitungssystem gemäß einer Ausführungsform des erfinderischen Konzepts darstellt, das eine SSD in 27 umfasst. Mit Bezug auf 28 kann ein Datenverarbeitungssystem 5000 mindestens eine CPU 5100, eine nicht-flüchtige Speichervorrichtung 5200, einen RAM 5300, eine Eingabe-/Ausgabe (I/O) Vorrichtung 5400 und mindestens eine SSD 5500 umfassen. Die CPU 5100 kann mit einem Systembus verbunden sein. Die nicht-flüchtige Speichervorrichtung 5200 kann Daten speichern, die verwendet werden, um das Datenverarbeitungssystem 5000 zu betreiben. Hierbei können die Daten eine Startbefehlssequenz oder eine Basic I/O System (BIOS) Sequenz umfassen. Der RAM 5300 kann vorübergehend Daten speichern, die während der Ausführung der CPU 5100 erzeugt werden. Die I/O Vorrichtung 5400 kann mit dem Systembus durch eine I/O Vorrichtungsschnittstelle verbunden sein, wie Keyboards, Zeigevorrichtungen (z. B. Maus), Monitore, Modems und dergleichen. Die SSD 5500 kann eine lesbare Speichervorrichtung sein und kann auf gleiche Weise wie die SSD 4000 aus 27 implementiert sein.
29 ist ein Blockdiagramm, das schematisch eine elektronische Vorrichtung gemäß einer Ausführungsform des erfinderischen Konzeptes darstellt, die eine SSD in 27 umfasst. Mit Bezug auf 29 kann eine elektronische Vorrichtung 6000 einen Prozessor 6100, einen ROM 6200, einen RAM 6300, eine Flashschnittstelle 6400 und mindestens eine SSD 6500 umfassen. Der Prozessor 6100 kann auf den RAM 6300 zugreifen, um Firmwarecodes oder andere Codes auszuführen. Der Prozessor 6100 kann auch auf den ROM 6200 zugreifen, um feststehende Befehlssequenzen auszuführen, wie eine Startbefehlssequenz und eine Basic-I/O-System(BIOS)-Sequenz. Die Flashschnittstelle kann so konfiguriert sein, dass sie zwischen der elektronischen Vorrichtung 600 und der SSD 6500 verbindet. Die SSD 6500 kann von der elektronischen Vorrichtung 6000 abnehmbar sein. Die SSD 6500 kann auf gleiche Weise wie die SSD 400 aus 27 implementiert sein. Die elektronische Vorrichtung 6000 kann mobile Telefone, Personal Digital Systems (PDAs), Digitalkameras, Camcorder, tragbare Audioabspielgeräte (z. B. MP3) und tragbare Medienabspielgeräte (PMPs) umfassen.
30 ist ein Blockdiagramm, das schematische ein Serversystem gemäß einer Ausführungsform des erfinderischen Konzeptes darstellt, das eine SSD in 17 umfasst. Mit Bezug auf 30 kann ein Serversystem 700 einen Server 7100 und eine SSD 7200 umfassen, die Daten speichert, die verwendet werden um den Server 7100 zu betreiben. Die SSD 7200 kann auf gleiche Weise konfiguriert sein wie eine SSD 400 aus 27. Der Server 7100 kann ein Anwendungskommunikationsmodul 7110, ein Datenverarbeitungsmodul 7120, eine Upgrademodul 7130, ein Planungszentrum 7140, ein lokales Ressourcenmodul 7150 und ein Reparaturinformationsmodul 7160 umfassen. Das Anwendungskommunikationsmodul 7110 kann so konfiguriert sein, dass es mit einem Datenverarbeitungssystem kommuniziert, das mit einem Netzwerk und dem Server 7100 verbunden ist, oder dass es dem Server 7100 erlaubt mit der SSD 7200 zu kommunizieren. Das Anwendungskommunikationsmodul 7110 kann Daten oder Informationen an das Datenverarbeitungsmodul 7120 übertragen, die durch eine Nutzerschnittstelle bereitgestellt werden.
Das Datenverarbeitungsmodul 7120 kann mit dem lokalen Ressourcenmodul 7150 verbunden sein. Hierbei kann das lokale Ressourcenmodul 7150 basierend auf Informationen oder Daten, die in den Server 7100 eingegeben wurden, einem Nutzer eine Liste von Reparaturgeschäften/Händlern/technischen Informationen bereitstellen. Das Upgrademodul 7130 kann mit dem Datenverarbeitungsmodul 7120 verbinden. Basierend auf Informationen oder Daten die von der SSD 7200 empfangen werden, kann das Upgrademodul 7130 Upgrades einer Firmware eines Resetcodes, eines Diagnosesystems oder anderer Informationen oder elektronischer Geräte ausführen.
Das Planungszentrum 71400 kann basierend auf den Informationen oder Daten, die in dem Server 7100 eingegeben sind, an den Nutzer Echtzeitoptionen zur Verfügung stellen. Das Reparaturinformationsmodul 7160 kann mit dem Datenverarbeitungsmodul 7120 verbinden. Das Reparaturinformationsmodul 7160 kann verwendet werden, um dem Nutzer Reparaturbezogene Informationen (z. B. Audio-, Video- oder Dokumentdateien) zur Verfügung zu stellen. Das Verarbeitungsmodul 7120 kann Informationen bündeln, die mit den Informationen in Zusammenhang stehen, die von der SSD 7200 empfangen werden. Die gebündelten Informationen können zu der SSD 7200 übertragen werden oder sie können für den Nutzer dargestellt werden.
31 ist ein Diagramm, das schematisch eine mobile Vorrichtung gemäß einer Ausführungsform des erfinderischen Konzeptes darstellt. Mit Bezug auf 31 kann eine mobile Vorrichtung eine Kommunikationseinheit 8100, einen Controller 8200, eine Speichereinheit 8300, eine berührungsempfindliche Bildschirmeinheit 8500 und eine Audioeinheit 8600 umfassen. Die Speichereinheit 8300 kann mindestens einen DRAM 8310, mindestens eine OneNAND 8320 und mindestens eine MoviNAND 8330 umfassen. Ein Blockkopierverfahren, das auf reprogrammierende Weise ausgeführt wird, die in Zusammenhang mit 1 bis 23 beschrieben ist, kann auf mindestens eines von dem OneNAND und dem MoviNAND 8330 angewendet werden. Eine detaillierte Beschreibung der mobilen Vorrichtung ist in US-Patentveröffentlichungen Nr. 2010/0010040 , 2010/0062715 , 2010/0309237 , and 2010/0315325 offenbart, deren Gesamtheit hiermit durch Bezugnahme aufgenommen ist. Eine nichtflüchtige Speichervorrichtung gemäß einer Ausführungsform des erfinderischen Konzeptes ist anwendbar auf Tabletprodukte (z. B. Galaxy Tab, iPad, etc.).
32 ist ein Diagramm, das schematisch eine elektronische Handvorrichtung gemäß einer Ausführungsform des erfinderischen Konzeptes darstellt. Mit Bezug auf 32 kann eine elektronische Handvorrichtung 9000 mindestens ein computerlesbares Medium 9020, ein Verarbeitungssystem 9040, ein Eingabe/Ausgabeuntersystem 9060, einen Radiofrequenzschaltkreis 9080 und einen Audioschaltkreis 9100 umfassen. Die jeweiligen Bestandteile können untereinander durch mindestens einen Kommunikationsbus oder eine Signalleitung 9030 verbunden sein.
Die elektronische Handvorrichtung 9000 kann eine tragbare elektronische Vorrichtung sein, die einen Handcomputer, einen Tabletcomputer, ein mobiles Telefon, einen Medienabspielgerät, einen PDA oder eine Kombination von zwei oder mehr davon umfasst. Hierbei kann ein Blockkopierverfahren, das auf eine reprogrammierende Weise ausgeführt wird, die in Zusammenhang mit 1 bis 23 beschrieben ist, auf das mindestens eine computerlesbare Medium 9020 angewendet werden. Eine detaillierte Beschreibung der elektronischen Handvorrichtung ist in US Patent Nr. 7,509,588 offenbart, dessen Gesamtheit hiermit durch Bezugnahme aufgenommen ist.
Ein Speichersystem oder eine Speichervorrichtung gemäß des erfinderischen Konzeptes kann in verschienen Typen von Paketen montiert sein. Beispiel der Pakete des Speichersystems oder der Speichervorrichtung gemäß des erfinderischen Konzepts können Package an Package (POP), Kugelgitteranordnungen (BGAs), Chip Scale Packages (CSPs),), Chip Scale Packages (CSPs), Plastic Leaded Chip Carrier (PLCC), Plastic Dual In-line Package (PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board (COB), Ceramic Dual In-line Package (CERDIP), Plastic Metric Quad Flat Pack (MQFP), Thin Quad Flat Pack (TQFP), Small Outline Integrated Circuit (SOIC), Shrink Small Outline Package (SSOP), Thin Small Outline Package (TSOP), System In Package (SIP), Multi Chip Package (MCP), Wafer-level Fabricated Package (WFP) und Wafer-level Processed Stack Package (WSP) sein.
Die oben stehend offenbarte Gegenstände sind als darstellend und nicht als einschränkend zu betrachten und die angehängten Ansprüche sind dazu gedacht, alle Modifikationen, Verbesserungen und andere Ausführungsformen abzudecken, die in den wahren Sinn und Umfang fallen. Somit ist der Umfang in dem maximalen Ausmaß, das vom Gesetz erlaubt wird, anhand der breitesten zulässigen Interpretation der folgenden Ansprüche und Ihrer Äquivalente zu bestimmen und sollte nicht durch die vorangegangene detaillierte Beschreibung eingeschränkt oder limitiert sein.
ZITATE ENTHALTEN IN DER BESCHREIBUNG
Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
Zitierte Patentliteratur

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Zitierte Nicht-Patentliteratur

35 U.S.C. § 119 [0001]

Claims

Verfahren zum Betrieb einer nicht-flüchtigen Speichervorrichtung (120, 220, 320, 3200, 620, 720, 730, 820, 830, 840, 20, 930, 110, 5200), wobei das Verfahren aufweist: das Durchführen von error checking and correction (ECC) Arbeitsabläufen an M Seiten von gelesenen Daten von einem ersten Anteil nicht-flüchtiger M-Bit Speicherzellen innerhalb der nicht-flüchtigen Speichervorrichtung (120, 220, 320, 3200, 620, 720, 730, 820, 830, 840, 20, 930, 110, 5200), um dadurch M Seiten an ECC-verarbeiteten Daten zu erzeugen, wobei M eine positive ganze Zahl größer als zwei ist; und das Programmieren eines zweiten Anteils nicht-flüchtiger M-Bit Speicherzellen innerhalb der nicht-flüchtigen Speichervorrichtung (120, 220, 320, 3200, 620, 720, 730, 820, 830, 840, 20, 930, 110, 5200) mit den M Seiten an ECC-verarbeiteten Daten unter Verwendung einer adressverschlüsselten Reprogrammiertechnik.
Verfahren nach Anspruch 1, wobei die nicht-flüchtige Speichervorrichtung (120, 220, 320, 3200, 620, 720, 730, 820, 830, 840, 20, 930, 110, 5200) eine Vielzahl nicht-flüchtiger Speicherchips aufweist; und wobei die ersten und zweiten Anteile der nicht flüchtigen M-Bit Speicherzellen auf dem gleichen oder auf unterschiedlichen nicht-flüchtigen Speicherchips innerhalb der nicht-flüchtigen Speichervorrichtung (120, 220, 320, 3200, 620, 720, 730, 820, 830, 840, 20, 930, 110, 5200) angeordnet sind.
Verfahren nach Anspruch 1, wobei die beschriebene adressverschlüsselte Reprogrammiertechnik das mindestens M – 1-malige Programmieren einer Vielzahl von nicht-flüchtigen M-Bit Speicherzellen umfasst.
Verfahren nach Anspruch 1, wobei die beschriebene adressverschlüsselte Reprogrammiertechnik aufweist: das Programmieren einer Vielzahl nichtflüchtiger M-Bit Speicherzellen in eine jeweilige Vielzahl von Programmierzuständen und dann das Reprogrammieren der Vielzahl von nichtflüchtigen M-Bit Speicherzellen, so dass Schwellspannungen der Vielzahl von nicht-flüchtigen M-Bit Speicherzellen verändert werden aber ihre jeweilige Vielzahl von Programmierzuständen unverändert bleibt.
Verfahren nach Anspruch 4, wobei die adressverschlüsselte Reprogrammiertechnik das M-malige Programmieren einer Zielseite von nichtflüchtigen M-Bit Speicherzellen unter Verwendung einer 2^M-1-2^M-...-2^M Programmiersequenz oder einer 2^M-2^M-...-2^M Programmiersequenz umfasst.
Verfahren nach Anspruch 1, wobei dem beschriebenen Durchführen von ECC-Arbeitsabläufen das Lesen von M Seiten von Daten von einer Quellseite nichtflüchtiger M-Bit Speicherzellen in einen Seitenpuffer (126, 226, 326, 426, 526, 626) vorausgeht, der mit einem ersten Block von nicht-flüchtigen Speicherzellen innerhalb der nicht-flüchtigen Speichervorrichtung (120, 220, 320, 3200, 620, 720, 730, 820, 830, 840, 20, 930, 110, 5200) in Zusammenhang steht.
Verfahren nach Anspruch 6, wobei dem beschriebenen Durchrühren von ECC-Arbeitsabläufen ein sequenzielles Übertragen der M Seiten von Daten von dem Seitenpuffer (126, 226, 326, 426, 526, 626) an einem ECC-Schaltkreis (111, 211) vorausgeht.
Verfahren nach Anspruch 7, wobei die nicht-flüchtige Speichervorrichtung (120, 220, 320, 3200, 620, 720, 730, 820, 830, 840, 20, 930, 110, 5200) mindestens einen nicht-flüchtigen Speicherchip aufweist; und wobei der Seitenpuffer (126, 226, 326, 426, 526, 626) und der ECC-Schaltkreis (111, 211) auf dem gleichen nicht-flüchtigen Speicherchip angeordnet sind.
Verfahren nach Anspruch 7, wobei die nicht-flüchtige Speichervorrichtung (120, 220, 320, 3200, 620, 720, 730, 820, 830, 840, 20, 930, 110, 5200) einen nichtflüchtigen Pufferspeicher (2200, 4230) aus nicht-flüchtigen Single-Bit Speicherzellen aufweist; und wobei dem beschriebenen Programmieren ein Übertragen der M Seiten an ECC-verarbeiteten Daten zu dem nicht-flüchtigen Pufferspeicher (2200, 4230) vorausgeht.
Verfahren nach Anspruch 9, wobei dem beschriebenen Programmieren das Lesen der M Seiten von ECC-verarbeiteten Daten von der nicht-flüchtigen Speichervorrichtung (120, 220, 320, 3200, 620, 720, 730, 820, 830, 840, 20, 930, 110, 5200) in den Seitenpuffer (126, 226, 326, 426, 526, 626) vorausgeht.
Verfahren nach Anspruch 7, wobei der ECC-Schaltkreis (111, 211) innerhalb eines Speichercontrollers (110, 210, 110A, 3200) aus angeordnet ist, der einen Direktzugriffspufferspeicher aufweist; und wobei dem beschriebenen Programmieren ein Übertragen der M Seiten von ECC-verarbeiteten Daten an den Direktzugriffspufferspeicher und dann an den Seitenpuffer (126, 226, 326, 426, 526, 626) vorausgeht.
Verfahren nach Anspruch 7, wobei der ECC-Schaltkreis (111, 211) innerhalb eines Speichercontrollers angeordnet ist, der einen Direktzugriffsspeicher aufweist; und wobei dem beschriebenen Programmieren ein Übertragen der M Seiten von ECC-verarbeiteten Daten direkt von den ECC-Schaltkreis (111, 211) an den Seitenpuffer (126, 226, 326, 426, 526, 626) vorausgeht.
Verfahren nach Anspruch 9, wobei das beschriebene Programmieren das mehrmalige Lesen der M Seiten von ECC-verarbeiteten Daten von dem nichtflüchtigen Pufferspeicher (2200, 4230) in den Seitenpuffer (126, 226, 326, 426, 526, 626) umfasst.
Verfahren nach Anspruch 9, wobei das beschriebene Programmieren gleichzeitig mit dem Lesen der M Seiten von ECC-verarbeiteten Daten von dem nichtflüchtigen Pufferspeicher in den Seitenpuffer (126, 226, 326, 426, 526, 626) ausgeführt wird.
Verfahren zum Betrieb einer nicht-flüchtigen Speichervorrichtung (120, 220, 320, 3200, 620, 720, 730, 820, 830, 840, 20, 930, 110, 5200), wobei das Verfahren aufweist: das Lesen von M Seiten von Daten von einem ersten Anteil nicht-flüchtiger M-Bit Speicherzellen innerhalb einer nicht-flüchtigen Speichervorrichtung (120, 220, 320, 3200, 620, 720, 730, 820, 830, 840, 20, 930, 110, 5200), wobei eine positive ganze Zahl größer als zwei ist; das Durchführen von error checking and correction (ECC) Arbeitsabläufen an den M Seiten von Daten, um dadurch M Seiten an ECC-verarbeiteten Daten zu erzeugen; das Programmieren einer Vielzahl von nicht-flüchtigen Single-Bit Speicherzellen innerhalb der nicht-flüchtigen Speichervorrichtung (120, 220, 320, 3200, 620, 720, 730, 820, 830, 840, 20, 930, 110, 5200) mit den M Seiten von ECC-verarbeiteten Daten; und das Programmieren eines zweiten Anteils von nicht-flüchtigen M-Bit Speicherzellen innerhalb der nicht-flüchtigen Speichervorrichtung (120, 220, 320, 3200, 620, 720, 730, 820, 830, 840, 20, 930, 110, 5200) mit den M Seiten von ECC-verarbeiteten Daten in der Vielzahl von nicht-flüchtigen Single-Bit Speicherzellen unter Verwendung einer reprogrammierenden Technik, wobei die beschriebene reprogrammierende Technik aufweist: das Programmieren einer Vielzahl von nicht-flüchtigen M-Bit Speicherzellen in dem zweiten Anteile in einer jeweilige Vielzahl von Programmierzuständen und dann das mindestens einmalige Reprogrammieren der Vielzahl von nicht-flüchtigen M-Bit Speicherzellen, so das Schwellspannungen der Vielzahl von nicht-flüchtigen-Bit Speicherzellen verändert werden aber ihre jeweilige Vielzahl von Programmierzuständen unverändert bleibt.
Verfahren nach Anspruch 15, wobei die nicht-flüchtige Speichervorrichtung (120, 220, 320, 3200, 620, 720, 730, 820, 830, 840, 20, 930, 110, 5200) mindestens einen nicht-flüchtigen Speicherchip aufweist; wobei dem beschriebenen Durchführen der ECC-Arbeitsabläufe das Übertragen der M Seiten von Daten an den ECC-Schaltkreis (111, 211) vorausgeht; und wobei der erste Anteil von nichtflüchtigen M-Bit Speicherzellen und der ECC-Schaltkreis (111, 211) auf dem gleichen nicht-flüchtigen Speicherchip angeordnet sind.
Verfahren nach Anspruch 15, wobei die nicht-flüchtige Speichervorrichtung (120, 220, 320, 3200, 620, 720, 730, 820, 830, 840, 20, 930, 110, 5200) mindestens einen nicht-flüchtigen Speicherchip und einen Speichercontroller (110, 210, 110A, 3200) aufweist; wobei dem beschriebenen Durchführen der ECC-Arbeitsabläufe ein Übertragen der M Seiten von Daten zu dem ECC-Schaltkreis (111, 211) vorausgeht; und wobei der ECC-Schaltkreis (111, 211) innerhalb des Speichercontrollers (110, 210, 110A, 3200) angeordnet ist.
Verfahren nach Anspruch 15, wobei die nicht-flüchtige Speichervorrichtung mindestens einen nicht-flüchtigen Speicherchip aufweist; und wobei der erste Anteil von nicht-flüchtigen M-Bit Speicherzellen und die Vielzahl von nicht-flüchtigen Single-Bit Speicherzellen sich auf dem gleichen oder auf unterschiedlichen nicht-flüchtigen Speicherchips befinden.
Verfahren zum Betrieb einer nicht-flüchtigen Speichervorrichtung (120, 220, 320, 3200, 620, 720, 730, 820, 830, 840, 20, 930, 110, 5200), wobei das Verfahren aufweist: das Lesen von M Seiten von Daten von einem ersten Anteil nicht-flüchtiger M-Bit Speicherzellen innerhalb einer nicht-flüchtigen Speichervorrichtung (120, 220, 320, 3200, 620, 720, 730, 820, 830, 840, 20, 930, 110, 5200), wobei eine positive ganze Zahl größer als zwei ist; das Durchführen von error checking and correction (ECC) Arbeitsabläufen an den M Seiten von Daten, um dadurch M Seiten an ECC-verarbeiteten Daten zu erzeugen; das Programmieren einer Vielzahl von nicht-flüchtigen Single-Bit Speicherzellen innerhalb der nicht-flüchtigen Speichervorrichtung (120, 220, 320, 3200, 620, 720, 730, 820, 830, 840, 20, 930, 110, 5200) mit den M Seiten von ECC-verarbeiteten Daten; und das Programmieren eines zweiten Anteils von nicht-flüchtigen M-Bit Speicherzellen innerhalb der nicht-flüchtigen Speichervorrichtung (120, 220, 320, 3200, 620, 720, 730, 820, 830, 840, 20, 930, 110, 5200) mit den M Seiten von ECC-verarbeiteten Daten in der Vielzahl von nicht-flüchtigen Single-Bit Speicherzellen unter Verwendung einer reprogrammierenden Technik, wobei die beschriebene reprogrammierende Technik aufweist: das wiederholte Programmieren der nicht-flüchtigen M-Bit Speicherzellen in dem zweiten Anteil mit den gleichen M Seiten von Daten von der Vielzahl von nicht-flüchtigen Single-Bit Speicherzellen gleichzeitig mit dem wiederholten Übertragen der M Seiten von Daten in der Vielzahl von nicht-flüchtigen Single Bit Speicherzellen in einen Seitenpuffer (126, 226, 326, 426, 526, 626).
Verfahren nach Anspruch 19, wobei die nicht-flüchtige Speichervorrichtung (120, 220, 320, 3200, 620, 720, 730, 820, 830, 840, 20, 930, 110, 5200) mindestens einen nicht-flüchtigen Speicherchip aufweist; und wobei der erste Anteil von nicht-flüchtigen M-Bit Speicherzellen und die Vielzahl von nicht-flüchtigen Single-Bit Speicherzellen auf dem gleichen oder auf unterschiedlichen nicht-flüchtigen Speicherchips angeordnet sind.
Verfahren zum Ausführen eines gepufferten Kopierarbeitsablaufes in einem Speichersystem (10, 70, 80, 90, 10A, 1000), das einen Speichercontroller (110, 210, 110A, 3200) und mindestens einen nicht-flüchtigen Speicherchip umfasst, wobei das Verfahren aufweist: das Ausführen von error checking and correction (ECC) Arbeitsabläufen an M Seiten von Daten, die von einem ersten Anteil von nicht-flüchtigen M-Bit Speicherzellen innerhalb eines ersten nicht-flüchtigen Speicherchips zu einem ECC-Schaltkreis (111, 211) übertragen werden, um dadurch M Seiten von ECC-verarbeiteten Daten zu erzeugen, wobei M eine positive ganze Zahl größer als zwei ist; und das Programmieren eines zweiten Anteils von nicht-flüchtigen M-Bit Speicherzellen innerhalb des ersten oder eines zweiten nicht-flüchtigen Speicherchips mit den M Seiten von ECC-verarbeiteten Daten unter Verwendung einer adressverschlüsselten reprogrammierenden Technik.
Verfahren nach Anspruch 21, wobei der Speichercontroller (110, 210, 110A, 3200) den ECC-Schaltkreis (111, 211) und einen Pufferspeicher (2200, 4230) enthält, der darin nicht-flüchtige Speicherzellen aufweist; und wobei dem beschriebenen Programmieren das Übertragen der ECC-verarbeiteten Daten durch den Pufferspeicher (2200, 4230) vorausgeht.
Verfahren nach Anspruch 22, wobei der Pufferspeicher (2200, 4230) ein synchroner Direktzugriffsspeicher (SDRAM) Puffer ist.
Verfahren nach Anspruch 21, wobei das Speichersystem (10, 70, 80, 90, 10A, 1000) den ECC-Schaltkreis (111, 211) und einen Pufferspeicher (2200, 4230) enthält, der darin nicht-flüchtige Speicherzellen aufweist; und wobei dem beschriebenen Programmieren das Übertragen der ECC-verarbeiteten Daten durch die nicht-flüchtigen Speicherzellen in dem Pufferspeicher (2200, 4230) vorausgeht.
Verfahren nach Anspruch 24, wobei die nicht-flüchtigen Speicherzellen in dem Pufferspeicher (2200, 4230) nicht-flüchtige Single-Bit Speicherzellen sind.
Verfahren nach Anspruch 21, wobei der erste Nicht-flüchtige Speicherchip einen Pufferspeicher (2200, 4230) enthält, der darin nicht-flüchtige Speicherzellen aufweist; und wobei dem beschriebenen Programmieren das Übertragen der ECC-verarbeiteten Daten durch die nicht-flüchtigen Single-Bit Speicherzellen in dem Pufferspeicher (2200, 4230) vorausgeht.
Verfahren nach Anspruch 26, wobei der erste nicht-flüchtige Speicherchip den ECC-Schaltkreis (111, 211) enthält.
Verfahren nach Anspruch 27, wobei die adressverschlüsselnde Reprogrammiertechnik das M-malige Programmieren einer Zielseite von nichtflüchtigen M-Bit Speicherzellen unter Verwendung einer 2^M-1-2^M-...-2^M Programmiersequenz oder einer 2^M-2^M-...-2^M Programmiersequenz umfasst.
Verfahren nach Anspruch 21, wobei der erste nicht-flüchtige Speicherchip den ECC-Schaltkreis (111, 211) enthält.
Verfahren nach Anspruch 21, wobei die adressverschlüsselnde Reprogrammiertechnik das M-malige Programmieren einer Zielseite von nicht-flüchtigen M-Bit Speicherzellen unter Verwendung einer 2^M-1-2^M-...-2^M Programmiersequenz oder einer 2^M-2^M-...-2^M Programmiersequenz umfasst.