DE102014103125A1 - Verfahren und Vorrichtung zum Optimieren des Log-Likelihood-Quotienten (LLR), die verwendet werden für eine nichtflüchtige Speichervorrichtung und zum Korrigieren von Fehlern in einer nichtflüchtigen Speichervorrichtung - Google Patents

Verfahren und Vorrichtung zum Optimieren des Log-Likelihood-Quotienten (LLR), die verwendet werden für eine nichtflüchtige Speichervorrichtung und zum Korrigieren von Fehlern in einer nichtflüchtigen Speichervorrichtung Download PDF

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Sang-Yong Yoon
Kyung-Ryun Kim
Jin-Young Chun
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Abstract

In einem Verfahren zum Optimieren eines Log-Likelihood-Quotienten (LLR), das verwendet wird, um Fehler bezüglich von Daten, die in einer nicht-flüchtigen Speichervorrichtung gespeichert sind, zu korrigieren, wird eine Veränderung einer Schwellspannungsverteilung für eine Mehrzahl von Speicherzellen, die in der nicht-flüchtigen Speichervorrichtung enthalten sind, kontrolliert und der LLR für die Speicherzellen wird auf Grundlage eines Kontrollergebnisses aktualisiert. Obwohl die Eigenschaften der Speicherzellen verschlechtert sind, wird der LLR kontinuierlich auf dem optimalen Wert gehalten.

Description

  • QUERVERWEIS AUF VERWANDT ANMELDUNG
  • Diese Anmeldung beansprucht Priorität nach 35 U.S.C. § 119 der am 15. März 2013 bei dem Koreanischen Amt für Geistiges Eigentum eingereichten koreanischen Patentanmeldung Nr. 10-2013-0028266 , deren gesamte Offenbarung hier durch Bezugnahme aufgenommen ist.
  • HINTERGRUND
  • 1. Technisches Gebiet
  • Beispielhafte Ausführungsformen beziehen sich im Allgemeinen auf eine nicht-flüchtige Speichervorrichtung und insbesondere auf ein Verfahren zum Optimieren eines Log-Likelihood-Quotienten (LLR), das in einer nicht-flüchtigen Speichervorrichtung verwendet wird, und auf ein Verfahren zum Korrigieren von Fehlern in einer nicht-flüchtigen Speichervorrichtung, die dasselbe verwendet.
  • 2. Beschreibung des Stands der Technik
  • Halbleiterspeichervorrichtungen können in flüchtige Speichervorrichtungen und nicht-flüchtige Speichervorrichtung klassifiziert werden, abhängig davon, ob oder ober nicht gespeicherte Daten verloren werden, wenn eine Spannungsversorgung abgeschaltet wird. Die Betriebsmodi der nicht-flüchtigen Speichervorrichtung werden in einen Schreibmodus (oder Programmiermodus), um Daten in einer Speicherzellen zu speichern, einen Lesemodus, um Daten, die in der Speicherzelle gespeichert sind auszulesen, und einen Löschmodus, um die gespeicherten Daten zu löschen, um die Speicherzelle zu initialisieren, klassifiziert. Im Allgemeinen wird in der nicht-flüchtigen Speichervorrichtung eine Fehlerkorrekturkodierung mit Bezug auf programmierte Daten durchgeführt und eine Fehlerkorrekturdekodierung wird mit Bezug auf ausgelesene Daten durchgeführt.
  • ZUSAMMENFASSUNG
  • Manche beispielhafte Ausführungsformen stellen ein Verfahren zum Optimieren eines Log-Likelihood-Quotienten(LLR)-Algorithmus zur Verfügung, der verwendet wird, wenn Fehler korrigiert werden, die mit Daten zusammenhängen, die in einer nicht-flüchtigen Speichervorrichtung gespeichert sind.
  • Manche beispielhafte Ausführungsformen stellen ein Verfahren zum Korrigieren von Fehlern durch die nicht-flüchtige Speichervorrichtung zur Verfügung, welches den optimierten LLR verwendet.
  • In einem Verfahren zum Optimieren eines Log-Likelihood-Quotienten (LLR), welches verwendet wird, um Fehler zu korrigieren, die mit Daten zusammenhängen, die in einer nicht-flüchtigen Speichervorrichtung gespeichert sind, wird eine Veränderung einer Schwellspannungsverteilung für eine Mehrzahl von Speicherzellen, die in der nicht-flüchtigen Speichervorrichtung enthalten sind, überwacht und der LLR für die Speicherzellen wird auf Grundlage eines Resultats der Überwachung aktualisiert.
  • In beispielhaften Ausführungsformen kann die Überwachung der Veränderung der Schwellspannungsverteilung Erfassen einer aktuellen Schwellspannungsverteilung für die Speicherzellen und Abschätzen einer Veränderungsrichtung und eines Veränderungsgrads der Schwellspannungsverteilung durch Vergleichen einer zuvor gespeicherten anfänglichen Schwellspannungsverteilung für die Speicherzellen mit der aktuellen Schwellspannungsverteilung aufweisen.
  • Die anfängliche Schwellspannungsverteilung kann einer Anzahl von ersten Speicherzellen unter den Speicherzellen der nicht-flüchtigen Speichervorrichtung, die eine Schwellspannung haben, die kleiner ist als eine erste Spannung in einer anfänglichen Betriebsphase der nicht-flüchtigen Speichervorrichtung, und einer Anzahl von zweiten Speicherzellen entsprechen unter den Speicherzellen der nicht-flüchtigen Speichervorrichtung, die eine Schwellspannung haben, die größer ist als eine zweite Spannung in der anfänglichen Betriebsphase der nicht-flüchtigen Speichervorrichtung. Die aktuelle Schwellspannungsverteilung kann einer Anzahl von dritten Speicherzellen unter den Speicherzellen der nicht-flüchtigen Speichervorrichtung, die eine Schwellspannung haben, die kleiner ist als die erste Spannung in einem aktuellen Zustand, und einer Anzahl von vierten Speicherzellen unter den Speicherzellen der nicht-flüchtigen Speichervorrichtung entsprechen, die eine Schwellspannung haben, die größer ist als die zweite Spannung in dem aktuellen Zustand.
  • Jede der Speicherzellen kann eine Ein-Niveau-Speicherzelle (ENZ) sein, um ein Datenbit darin zu speichern. Die erste Spannung kann eine Spannung sein, die einem gelöschten Zustand entspricht, und die zweite Spannung kann eine Spannung sein, die einem programmierten Zustand entspricht.
  • Jede der Speicherzellen kann eine Mehr-Niveau-Speicherzelle (MNZ) sein, um eine Mehrzahl von Datenbits darin zu speichern. Die erste Spannung kann eine Spannung sein, die einem gelöschten Zustand entspricht, und die zweite Spannung kann eine Spannung sein, die einem programmierten Zustand mit einem höchsten Pegel entspricht.
  • Die MNZ kann eine 2-Bit-Speicherzelle, um 2-Bit-Daten zu speichern, oder eine 3-Bit-Speicherzelle sein, um 3-Bit-Daten zu speichern.
  • Das Überwachen der Veränderung der Schwellspannungsverteilung kann Abschätzen einer Veränderungsrichtung und eines Veränderungsgrads der Schwellspannungsverteilung auf Grundlage einer Differenz zwischen einer Anzahl von ersten Speicherzellen unter den Speicherzellen der nicht-flüchtigen Speichervorrichtung, die eine Schwellspannung zwischen einer ersten Spannung und einer zweiten Spannung in einem aktuellen Zustand haben, und einer Anzahl von zweiten Speicherzellen unter den Speicherzellen der nicht-flüchtigen Speichervorrichtung, die eine Schwellspannung zwischen der ersten Spannung und einer dritten Spannung in dem aktuellen Zustand haben, aufweisen.
  • Die erste Spannung kann eine Spannung sein, die einer Hard-Decision-Ausleseoperation entspricht und die zweite und dritte Spannung können Spannungen sein, die einer Soft-Decision-Ausleseoperation entsprechen.
  • In beispielhaften Ausführungsformen kann die Schwellspannungsverteilung verändert werden aufgrund von wenigstens einem von einer Störung zwischen benachbarten Speicherzellen und einem Ablauf von einer Datenvorhaltezeit.
  • Die Schwellspannungsverteilung kann in eine erste Richtung verschoben werden aufgrund der Störung zwischen den benachbarten Speicherzellen und kann in eine zweite Richtung, die verschieden ist von der ersten Richtung, aufgrund des Ablaufs der Datenvorhaltezeit verschoben werden.
  • In einem Verfahren zum Korrigieren von Fehlern bezüglich von Daten, wenn die Daten, die in einer nicht-flüchtigen Speichervorrichtung speichert sind, ausgelesen werden, wird ein LLR für einer Mehrzahl von Speicherzellen, die in der nicht-flüchtigen Speichervorrichtung enthalten sind, optimiert und Fehlerkorrektur für die speicherten Daten wird auf Grundlage des optimierten LLR durchgeführt. Das Optimieren des LLR weist Überwachen einer Veränderung einer Schwellspannungsverteilung für die Speicherzellen und Aktualisieren des LLR für die Speicherzellen auf Grundlage eines Ergebnisses der Überwachung auf.
  • In beispielhaften Ausführungsformen kann das Durchführen der Fehlerkorrektur für die gespeicherten Daten Durchführen von Fehlerkorrektur für die gespeicherten Daten durch Verwenden eines Low-Density-Parity-Check-Codes (LDPC) aufweisen.
  • In beispielhaften Ausführungsformen kann das Optimieren des LLR und das Durchführen der Fehlerkorrektur mit einer Speichersteuerung durchgeführt werden, die außerhalb der nicht-flüchtigen Speichervorrichtung gegeben ist.
  • In beispielhaften Ausführungsformen kann die nicht-flüchtige Speichervorrichtung eine Speichervorrichtung eines vertikalen Typs sein, in der eine Mehrzahl von Wortleitungen vertikal gestapelt ist.
  • In beispielhaften Ausführungsformen kann die nicht-flüchtige Speichervorrichtung eine Speicherzellen-Matrix, die die Speicherzellen enthält, die mit einer Mehrzahl von Wortleitungen und einer Mehrzahl von Bitleitungen verbunden sind, einen Zeilen-Dekodierer, der mit den Wortleitungen verbunden ist, und einen Seiten-Zwischenspeicher aufweisen, der mit den Bit-Leitungen verbunden ist.
  • Ein Herstellungsartikel umfasst: einen Log-Likelihood-Quotienten(LLR)-Optimierer, der ausgelegt ist, einen Log-Likelihood-Quotienten für einer Mehrzahl von Speicherzellen, die in einer nicht-flüchtigen Speichervorrichtung enthalten sind, zu optimieren; und einen Fehlerkorrekturcode(ECC)-Dekodierer, der ausgelegt ist, Fehlerkorrektur für die gespeicherten Daten auf Grundlage des optimierten LLR durchzuführen. Der Log-Likelihood-Quotienten-Optimierer ist ausgelegt, eine Veränderung einer Schwellspannungsverteilung für die Speicherzellen zu überwachen und den LLR für die Speicherzellen auf Grundlage eines Ergebnisses der Überwachung zu aktualisieren.
  • In beispielhaften Ausführungsformen umfasst der Herstellungsartikel eine Speichersteuerung, die den Log-Likelihood-Quotienten-Optimierer und den ECC-Dekodierer enthält.
  • In beispielhaften Ausführungsformen umfasst der Herstellungsartikel ferner die nicht-flüchtige Speichervorrichtung.
  • In beispielhaften Ausführungsformen ist der Log-Likelihood-Quotienten-Optimierer ausgelegt, die Veränderung der Schwellspannungsverteilung zu überwachen durch: Erfassen einer aktuellen Schwellspannungsverteilung für die Speicherzellen; und Abschätzen einer Veränderungsrichtung und eines Veränderungsgrads der Schwellspannungsverteilung durch Vergleichen von einer zuvor gespeicherten anfänglichen Schwellspannungsverteilung für die Speicherzellen mit der aktuellen Schwellspannungsverteilung.
  • In beispielhaften Ausführungsformen ist der Log-Likelihood-Quotienten-Optimierer ausgelegt, die Veränderung der Schwellspannungsverteilung zu überwachen durch: Abschätzen einer Veränderungsrichtung und eines Veränderungsgrads der Schwellspannungsverteilung auf Grundlage einer Differenz zwischen einer Anzahl von ersten Speicherzellen unter den mehreren Speicherzellen der nicht-flüchtigen Speichervorrichtung, die eine Schwellspannung zwischen einer ersten Spannung und einer zweiten Spannung in einem aktuellen Zustand der nicht-flüchtigen Speichervorrichtung haben, und einer Anzahl von zweiten Speicherzellen unter den Speicherzellen der nichtflüchtigen Speichervorrichtung, die eine Schwellspannung zwischen der ersten Spannung und einer dritten Spannung in dem aktuellen Zustand haben.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Veranschaulichende, nicht-einschränkende beispielhafte Ausführungsformen werden klarer einsichtig werden anhand der folgenden detaillierten Beschreibung in Verbindung mit den begleitenden Zeichnungen.
  • 1 ist ein Flussdiagramm, das ein Verfahren zum Optimieren eines LLR (Log-Likelihood-Quotienten) illustriert, das in einer nicht-flüchtigen Speichervorrichtung gemäß beispielhaften Ausführungsformen verwendet wird.
  • 2A, 2B, 3A und 3B sind Ansichten, um das Verfahren zum Optimieren des LLR, das in der nicht-flüchtigen Speichervorrichtung von 1 verwendet wird, zu erklären.
  • 4A und 4B sind Ansichten, um eine Situation zu erklären, in der die Eigenschaften von Speicherzellen, die in der nicht-flüchtigen Speichervorrichtung enthalten sind, verschlechtert sind.
  • 5 ist ein Flussdiagramm, das ein Beispiel eines Schritts zum Überwachen der Veränderung in der Schwellspannungsverteilung illustriert.
  • 6 und 7 sind Ansichten, um den Schritt zum Überwachen der Veränderung in der Schwellspannungsverteilung von 5 erklären.
  • 8 ist eine Ansicht, um ein anderes Beispiel eines Schritts zum Überwachen der Veränderung in der Schwellspannungsverteilung von 1 zu erklären.
  • 9 ist ein Flussdiagramm, das ein Verfahren zum Korrigieren von Fehlern in einer nicht-flüchtigen Speichervorrichtung gemäß beispielhaften Ausführungsformen illustriert.
  • 10 ist ein Flussdiagramm, das ein Beispiel eines Schritts zum Durchführen einer Fehlerkorrektur von Daten, die in Speicherzellen gespeichert sind, für das Verfahren, das in 9 illustriert ist, illustriert.
  • 11 ist eine Ansicht, um ein Beispiel einer 2-Bit-Soft-Decision-Ausleseoperation zu erklären.
  • 12 ist eine Ansicht, um ein Beispiel einer 3-Bit-Soft-Decision-Ausleseoperation zu erklären.
  • 13A bis 13C sind Ansichten, um ein Beispiel einer Soft-Decision-Ausleseoperation, die in einer nicht-flüchtigen Speichervorrichtung durchgeführt wird, welche eine 3-Bit-Mehrniveau-Zelle aufweist, zu erklären.
  • 14 ist ein Blockdiagramm, das eine nicht-flüchtige Speichervorrichtung gemäß beispielhaften Ausführungsformen illustriert.
  • 15A, 15B und 15C sind Ansichten, die Beispiele einer Speicherzellen-Matrix illustrieren, die in der nicht-flüchtigen Speicherzelle von 14 enthalten ist.
  • 16 ist ein Blockdiagramm, das ein Beispiel eines Speichersystems, das eine nicht-flüchtige Speichervorrichtung und eine Speichersteuerung gemäß einer beispielhaften Ausführungsform enthält, illustriert.
  • 17 ist ein Blockdiagramm, das ein anderes Beispiel eines Speichersystems, das eine nicht-flüchtige Speichervorrichtung und eine Speichersteuerung gemäß beispielhaften Ausführungsformen enthält, illustriert.
  • 18 ist eine Ansicht, die ein Beispiel illustriert, in dem ein Speichersystem gemäß beispielhaften Ausführungsformen auf eine Speicherkarte angewendet wird.
  • 19 ist eine Ansicht, die ein Beispiel illustriert, in dem das Speichersystem gemäß beispielhaften Ausführungsformen auf ein Festkörperlaufwerk angewendet wird.
  • 20 ist ein Blockdiagramm, das ein Rechnersystem gemäß beispielhaften Ausführungsformen illustriert.
  • AUSFÜHRLICHE BESCHREIBUNG DER AUSFÜHRUGSFORMEN
  • Verschiedene beispielhafte Ausführungsformen werden vollständiger mit Bezug auf die begleitenden Zeichnungen beschrieben werden, in denen einige beispielhafte Ausführungsformen gezeigt sind. Das vorliegende erfinderische Konzept kann allerdings in vielen verscheiden Formen realisiert sein und sollte nicht als auf die Ausführungsformen, die hier dargelegt sind, beschränkt angesehen werden. Vielmehr werden diese Ausführungsformen zur Verfügung gestellt, so dass diese Offenbarung gründlich und vollständig sein wird und dem Fachmann den Umfang des vorliegenden erfinderischen Konzepts vollständig aufzeigt. Gleiche Bezugsziffern beziehen sich auf gleiche Elemente durch diese Anmeldung hindurch.
  • Obwohl die Begriffe erste(r), zweite(r) usw. hier verwendet werden können, um verschiedene Elemente zu beschreiben, wird offensichtlich sein, dass diese Elemente nicht durch diese Begriffe eingeschränkt werden sollten. Diese Begriffe werden nur verwendet, um ein Element von einem anderen Element zu unterscheiden. Zum Beispiel könnte ein erstes Element ein zweites Element genannt werden und in ähnlicher Weise könnte ein zweites Element ein erstes Element genannt werden, ohne von dem Umfang des vorliegenden erfinderischen Konzepts abzuweichen. So wie er hier verwendet wird, schließt der Begriff „und/oder” jede beliebige und alle Kombinationen von einem oder mehreren der zugehörigen aufgeführten Objekte ein.
  • Wenn ein Element als „verbunden mit” oder „gekoppelt mit” einem anderen Element bezeichnet wird, versteht es sich, dass es direkt verbunden mit oder gekoppelt mit dem anderen Element sein kann oder dass dazwischentretende Elemente vorhanden sein können. Wenn dagegen ein Element als „direkt verbunden mit” oder „direkt gekoppelt mit” einem anderen Element bezeichnet wird, sind keine dazwischentretenden Elemente vorhanden. Andere Wörter, die verwendet werden, um die Beziehung zwischen Elementen zu beschreiben, sollten in einer ähnlichen Weise interpretiert werden (z. B. „zwischen” im Gegensatz zu „direkt zwischen”, „benachbart” im Gegensatz zu „direkt benachbart” usw.).
  • Die Terminologie, die hier verwendet wird, dient nur dem Zweck, spezielle Ausführungsformen zu beschreiben, und soll nicht einschränkend für das erfinderische Konzept sein. Die Singularformen „ein(e)” und „der/die/das” sollen, so wie sie hier verwendet werden, auch die Pluralformen einschließen, wenn der Zusammenhang es nicht klar anders anzeigt. Es versteht sich ferner, dass die Begriffe „aufweisen”, „aufweisend”, „umfassen” und/oder „umfassend” das Vorhandensein von angegebenen Eigenschaften, Ganzen Zahlen, Schritten, Vorgängen, Elementen und/oder Komponenten spezifizieren, wenn sie hier verwendet werden, aber nicht das Vorhandensein oder die Hinzufügung von einer oder mehreren anderen Eigenschaften, Ganzen Zahlen, Schritten, Vorgängen, Elementen, Komponenten und/oder Gruppen davon ausschließen.
  • Wenn es nicht anders definiert wird, haben alle Begriffe, die hier verwendet werden (einschließlich technischer und wissenschaftlicher Begriffe), dieselbe Bedeutung, wie sie gewöhnlich von einem Fachmann auf dem Gebiet verstanden wird, zu dem das erfinderische Konzept gehört. Es versteht sich ferner, dass Begriffe wie etwa diejenigen, die in einschlägigen Wörterbüchern definiert sind, mit einer Bedeutung interpretiert werden sollen, die konsistent mit ihrer Bedeutung in dem Zusammenhang der relevanten Technik ist, und nicht in einem idealisierten oder übermäßig förmlichen Sinn interpretiert werden, wenn sie nicht ausdrücklich so hier definiert werden.
  • 1 ist ein Flussdiagramm, das ein Verfahren zum Optimieren eines LLR (Log-Likelihood-Quotienten) illustriert, welches in einer nicht-flüchtigen Speichervorrichtung gemäß beispielhaften Ausführungsformen verwendet wird. 2A, 2B, 3A und 3B sind Ansichten, um das Verfahren zum Optimieren des LLR, das in der nicht-flüchtigen Speichervorrichtung von 1 verwendet wird, zu erklären.
  • Das Verfahren zum Optimieren des LLR, das in der nicht-flüchtigen Speichervorrichtung, die in 1 illustriert ist, verwendet wird, kann auf die nicht-flüchtige Speichervorrichtung angewendet werden, um eine Fehlerkorrektur bezüglich von Daten, die in dem Vorgang des Auslesens von Daten gespeichert werden, durchzuführen. Die Ausleseoperation, die in der nicht-flüchtigen Speichervorrichtung durchgeführt wird, kann eine Hard-Decision-Ausleseoperation und/oder eine Soft-Decision-Ausleseoperation einschließen. Der LLR wird verwendet, um Fehler bezüglich der Daten, die in der nicht-flüchtigen Speichervorrichtung gespeichert sind, zu korrigieren. Insbesondere kann der LLR verwendet werden, wenn Fehler unter Verwendung eines Low-Density-Parity-Check(LDPC)-Codes korrigiert werden. Von nun an werden die beispielhaften Ausführungsformen beschrieben werden mit einem Schwerpunkt auf einer Flash-Speichervorrichtung. Das Verfahren zum Optimieren des LLR, das in der nicht-flüchtigen Speichervorrichtung gemäß den beispielhaften Ausführungsformen verwendet wird, kann verwendet werden in vorher festgelegten nicht-flüchtigen Speichervorrichtungen wie zum Beispiel einem Phasenänderung-Direktzugriffspeicher (PRAM, engl.: Phase Change Random Access Memory), einem Widerstands-Direktzugriffspeicher (RRAM, engl.: Resistance Random Access Memory), einem magnetischen Direktzugriffspeicher (MRAM, engl.: Magnetic Random Access Memory) oder einem ferroelektrischen Direktzugriffspeicher (FRAM, engl.: Ferroelectric random acess memory).
  • Bezug nehmend auf 1, 2A, 2B, 3A und 3B wird in dem Verfahren zum Optimieren des LLR, das in der nicht-flüchtigen Speichervorrichtung gemäß den beispielhaften Ausführungsformen verwendet wird, die Veränderung in der Schwellspannungsverteilung für einer Mehrzahl von Speicherzellen, die in der nicht-flüchtigen Speichervorrichtung enthalten sind, überwacht (Schritt S110). Der LLR wird mit Bezug auf die Speicherzellen auf Grundlage des Überwachungsergebnisses aktualisiert (Schritt S130).
  • Der LLR ist ein Wert, der erhalten wird, indem ein Logarithmus (Log) auf den Wahrscheinlichkeitsquotienten angewendet wird, mit dem Daten, die in den Speicherzellen gespeichert sind, „1” oder „0” entsprechen. Eine anfängliche Schwellspannungsverteilung wird bezüglich der Speicherzellen zu einem Zeitpunkt abgeschätzt, zu dem die nicht-flüchtige Speichervorrichtung entworfen/hergestellt wird, und der anfängliche Wert des LLR kann auf Grundlage von einer anfänglichen Schwellspannungsverteilung bestimmt werden. Allerdings kann die anfängliche Schwellspannungsverteilung deformiert/verzerrt sein aufgrund der Verschlechterung in den Eigenschaften der Speicherzellen. Wenn der LLR mit dem anfänglichen Wert verwendet wird, wenn die anfängliche Schwellspannungsverteilung deformiert/verzerrt ist, wie oben beschrieben ist, kann die Fehlerkorrektur nicht mit Genauigkeit oder Präzision durchgeführt werden.
  • Zum Beispiel kann die nicht-flüchtige Speichervorrichtung die anfängliche Schwellspannungsverteilung wie in 2A und 2B illustriert haben. Die anfängliche Schwellspannungsverteilung kann einen ersten Zustand Si, der Daten entspricht, die einem logischen Wert von „1” haben, und einen zweiten Zustand Si + 1 haben, der Daten entspricht, die einen logischen Wert von „0” haben. Wenn die nicht-flüchtige Speichervorrichtung die Hard-Decision-Ausleseoperation und die 2-Bit-Soft-Decision-Auslese-Operation durchführt, kann die anfängliche Schwellspannungsverteilung in vier Abschnitte 110, 120, 130 und 140 basierend auf drei Spannungen V1, V2 und V3 aufgeteilt werden. Die Hard-Decision-Ausleseoperation und die 2-Bit-Soft-Decision-Ausleseoperation werden später mit Bezug auf 11 beschrieben werden.
  • Weil LLQs nicht bezüglich aller Speicherzellen optimiert werden können, können die anfänglichen Werte der LLQs so bestimmt werden, dass die anfängliche Schwellspannungsverteilung in vier Abschnitte 110, 120, 130 und 140 aufgeteilt ist, und Speicherzellen, die zu einem Abschnitt gehören, werden auf denselben Werten festgelegt. In einem Beispiel kann der anfängliche Wert des LLR für Abschnitt 120 auf Grundlage der folgenden Gleichung 1 erfasst werden.
  • Gleichung 1
    Figure DE102014103125A1_0002
  • In Gleichung 1 kann A1 einer Fläche A1 von 2A entsprechen und B1 kann einer Fläche B1 von 2B entsprechen. A1 kann eine Wahrscheinlichkeit darstellen, mit der Daten, die in Speicherzellen gespeichert sind, einem logischen Wert von „1” entsprechen, und kann die Anzahl von Speicherzellen, in denen Daten gespeichert sind, die dem logischen Wert von „1” entsprechen, von einer Mehrzahl von Speicherzellen darstellen, die eine Schwellspannung zwischen der ersten und der zweiten Spannung V1 und V2 in der anfänglichen Schwellspannungsverteilung haben. B1 kann eine Wahrscheinlichkeit darstellen, mit der Daten, die in Speicherzellen gespeichert sind, einem logischen Wert von „0” entsprechen, und kann die Anzahl von Speicherzellen, in denen Daten gespeichert sind, die dem logischen Wert von „0” entsprechen, von einer Mehrzahl von Speicherzellen darstellen, die die Schwellspannung zwischen der ersten und der zweiten Spannung V1 und V2 in der anfänglichen Schwellspannungsverteilung haben.
  • Auf ähnliche Weise kann der anfängliche Wert von LLQs bezüglich der übrigen Abschnitte 110, 130 und 140 erfasst werden. Entsprechend kann einer von den vier anfänglichen Werten der LLQs jeder der Speicherzellen, die in der nicht-flüchtigen Speichervorrichtung enthalten sind, zugewiesen werden. Wenn die nicht-flüchtige Speichervorrichtung Fehler korrigiert, indem ein LDPC-Code in dem Vorgang des Auslesens von Daten verwendet wird, können die anfänglichen Werte der LLQs verwendet werden.
  • Wenn die Eigenschaften der Speicherzellen verschlechtert sind, kann die nicht-flüchtige Speichervorrichtung eine aktuelle Schwellspannungsverteilung haben, die in 3A und 3B illustriert ist. Die aktuelle Schwellspannungsverteilung kann einen ersten Zustand Si', der Daten entspricht, die einen logischen Wert von „1” haben, und einen zweiten Zustand Si + 1' aufweisen, der Daten entspricht, die einen logischen Wert von „0” haben, aufweisen. Wenn die aktuelle Schwellspannungsverteilung mit der anfänglichen Schwellspannungsverteilung, die in 2A und 2B illustriert ist, verglichen wird, kann sie in eine Richtung (nach links) der Abnahme des Betrags der Schwellspannung verschoben sein und die Position eines Tals, an dem sich zwei Zustandsgraphen schneiden, kann verändert sein. Weil Spannungen V1, V2 und V3 fest sind, können allerdings Abschnitte 110', 120', 130' und 140', die durch die Spannungen V1, V2 und V3 getrennt sind, und die Anzahl von Speicherzellen, die jeweils Abschnitten 110', 120', 130' und 140' entsprechen, verändert sein. In diesem Fall kann die Leistung der Fehlerkorrektur verschlechtert sein, wenn die anfänglichen Werte der LLQs verwendet werden, die mit Bezug auf 2A und 2B beschrieben worden sind.
  • In dem Verfahren zum Optimieren des LLR, das in der nicht-flüchtigen Speichervorrichtung gemäß den beispielhaften Ausführungsformen verwendet wird, wird die Veränderung der Schwellspannungsverteilung, die aus der Verschlechterung der Eigenschaften der Speicherzellen folgt, kotrolliert und der LLR wird auf Grundlage des Überwachungsergebnisses aktualisiert. Gemäß einer beispielhaften Ausführungsform kann der aktualisierte Wert (d. h. der optimale Wert) des LLR für den Abschnitt 120' auf Grundlage von Gleichung 2 erhalten werden.
  • Gleichung 2
    Figure DE102014103125A1_0003
  • In Gleichung 2 kann A1' einer Fläche A1' von 3A entsprechen und die Anzahl von Speicherzellen darstellen, in denen Daten gespeichert sind, die dem logischen Wert von „1” entsprechen, unter der Mehrzahl von Speicherzellen, die eine Schwellspannung zwischen der ersten und der zweiten Spannung V1 und V2 in der aktuellen Schwellspannungsverteilung haben. Außerdem kann B1' einer Fläche B1' von 3B entsprechen und die Anzahl von Speicherzellen darstellen, in denen Daten gespeichert sind, die dem logischen Wert von „0” entsprechen, von der Mehrzahl von Speicherzellen, die die Schwellspannung zwischen der ersten und der zweiten Spannung V1 und V2 in der aktuellen Schwellspannungsverteilung haben.
  • Auf ähnliche Weise können die optimale Werte von LLQs bezüglich der übrigen Abschnitte 110', 130' und 140' erfasst werden. Entsprechend kann einer von den vier optimalen Werten der LLQs jeder der Speicherzellen, die in der nicht-flüchtigen Speichervorrichtung enthalten sind, zugewiesen werden. Wenn die nicht-flüchtige Speichervorrichtung Fehler korrigiert, indem ein LDPC-Code in dem Vorgang des Auslesens von Daten verwendet wird, können die optimalen Werte der LLQs verwendet werden. Wenn das Verfahren zum Optimieren des LLR, das in der nicht-flüchtigen Speichervorrichtung gemäß den beispielhaften Ausführungsformen verwendet wird, verwendet wird, kann die Leistung der Fehlerkorrektur und die Leistung beim Daten-Auslesen der nicht-flüchtigen Speichervorrichtung verbessert werden.
  • Obwohl 2A, 2B, 3A und 3B die beispielhaften Ausführungsformen gemäß der 2-Bit-Soft-Decision-Ausleseoperation illustrieren, ist unterdessen die LLR-Aktualisierungsoperation (LLR-Optimierungsoperation), die in 2A, 2B, 3A und 3B illustriert wird, anwendbar, sogar wenn die nicht-flüchtige Speichervorrichtung eine 3-Bit-Soft-Decision-Ausleseoperation durchführt. Gemäß der 3-Bit-Soft-Decision-Ausleseoperation kann die Schwellspannungsverteilung in acht Abschnitte auf Grundlage von sieben Spannungen unterteilt werden und die Einzelheiten davon werden unten mit Bezug auf 12 beschrieben werden. Obwohl 2A, 2B, 3A und 3B zwei benachbarte Zustände Si und Si + 1 illustrieren, können außerdem die 2-Bit-Soft-Decision-Ausleseoperation und die 3-Bit-Ausleseoperation durchgeführt werden, um zwei benachbarte Zustände unter einer Mehrzahl von Zuständen zu unterscheiden und Einzelheiten davon werden unten mit Bezug auf 13A, 13B und 13C beschrieben werden.
  • 4A und 4B sind Ansichten zur Erklärung einer Situation, in der die Eigenschaften von Speicherzellen, die in der nicht-flüchtigen Speichervorrichtung enthalten sind, verschlechtert sind.
  • Bezug nehmend auf 4A und 4B kann die Schwellspannungsverteilung für die Speicherzellen verändert sein, wenn die Eigenschaften der Speicherzellen verschlechtert sind. Zum Beispiel kann die Schwellspannungsverteilung verändert sein aufgrund der Störung zwischen benachbarten Speicherzellen und/oder dem Ablauf der Datenvorhaltezeit.
  • Gemäß einer beispielhaften Ausführungsform kann, wie in 4A illustriert wird, die Schwellspannungsverteilung verändert sein aufgrund der Störung zwischen den benachbarten Speicherzellen und kann in eine erste Richtung D1 von der anfänglichen Schwellspannungsverteilung ITD zu der ersten Schwellspannungsverteilung DTD verschoben sein. Zum Beispiel kann die Störung Programmierstörung, Löschstörung und Back-Pattern-Abhängigkeit einschließen.
  • Gemäß einer anderen Ausführungsform kann die Schwellspannungsverteilung, wie in 4B illustriert wird, aufgrund des Ablaufs der Datenvorhaltezeit verändert sein und kann in eine zweite Richtung D2 von der anfänglichen Schwellspannungsverteilung ITD zu der zweiten Schwellspannungsverteilung RTD verschoben sein. Wenn zum Beispiel die Datenvorhaltezeit abläuft, kann Ladungsverlust auftreten, so dass Ladungen, die in einem ungeerdeten Gate oder einem Tunneloxid gefangen sind, entladen werden. Wenn eine Programmieroperation und eine Löschoperation wiederholt werden, wird das Tunneloxid verschlechtert, so dass der Ladungsverlust noch mehr erhöht werden kann.
  • Obwohl es in 4A und 4B getrennt illustriert ist, kann gemäß den beispielhaften Ausführungsformen die Schwellspannungsverteilung verändert sein sowohl aufgrund der Störung zwischen den benachbarten Speicherzellen als auch des Ablaufs der Datenvorhaltezeit.
  • 5 ist ein Flussdiagramm, das ein Beispiel eines Schritts des Überwachens der Veränderung in der Schwellspannungsverteilung von 1 illustriert. 6 und 7 sind Ansichten, um den Schritt des Überwachens der Veränderung in der Schwellspannungsverteilung von 5 zu erklären.
  • Bezug nehmend auf 5 kann die aktuelle Schwellspannungsverteilung für die Speicherzellen erfasst werden, um die Veränderung in der Schwellspannungsverteilung zu überwachen (Schritt S111). Die Veränderungsrichtung und der Grad der Veränderung der Schwellspannungsverteilung kann abgeschätzt werden, indem die zuvor gespeicherte anfängliche Schwellspannungsverteilung für die Speicherzellen mit der aktuellen Schwellspannungsverteilung verglichen wird (Schritt S113).
  • Gemäß einer beispielhaften Ausführungsform kann die anfängliche Schwellspannungsverteilung der Anzahl von ersten Speicherzellen entsprechen, die eine Schwellspannung haben, welche kleiner ist als eine erste Spannung bei der anfänglichen Betriebsphase der nicht-flüchtigen Speichervorrichtung, unter einer Mehrzahl von Speicherzellen und der Anzahl von zweiten Speicherzellen entsprechen, die eine Schwellspannung haben, die größer ist als eine zweite Spannung in der anfänglichen Betriebsphase der nicht-flüchtigen Speichervorrichtung, unter der Mehrzahl von Speicherzellen. Die aktuelle Schwellspannungsverteilung kann der Anzahl von dritten Speicherzellen, die eine Schwellspannung haben, welche kleiner ist als die erste Spannung, unter der Mehrzahl von Speicherzellen in einem aktuellen Zustand und der Anzahl von vierten Speicherzellen, die eine Schwellspannung haben, welche größer ist als die zweite Spannung, unter der Mehrzahl von Speicherzellen in dem aktuellen Zustand entsprechen.
  • Wie zum Beispiel in 6 illustriert ist, kann jede Speicherzellen eine Ein-Niveau-Speicherzelle haben, um ein Daten-Bit zu speichern. In diesem Fall kann die anfängliche Schwellspannungsverteilung ITD1 einen ersten Zustand E (z. B. einen gelöschten Zustand) und einen zweiten Zustand P (z. B. programmierten Zustand) haben. Eine anfängliche Schwellspannungsverteilung ITD1 kann der Anzahl N1 von ersten Speicherzellen mit einer Schwellspannung, die kleiner ist als eine erste Spannung VA in der anfänglichen Betriebsphase der nicht-flüchtigen Speichervorrichtung, und der Anzahl N2 von zweiten Speicherzellen, die die Schwellspannung haben, die größer ist als die zweite Spannung VB in der anfänglichen Betriebsphase der nicht-flüchtigen Speichervorrichtung, entsprechen. Ein aktueller Schwellspannungszustand CRD1 kann einen ersten Zustand E' und einen zweiten Zustand P' haben. Der aktuelle Schwellspannungszustand CRD1 kann der Anzahl N1' von dritten Speicherzellen mit einer Schwellspannung, die kleiner ist als die erste Spannung VA, und der Anzahl N2' von vierten Speicherzellen mit einer Schwellspannung, die größer ist als die zweite Spannung VB, entsprechen.
  • Gemäß der beispielhaften Ausführungsform von 6 erhöht sich die Anzahl N1' von dritten Speicherzellen verglichen mit der Anzahl N1 von ersten Speicherzellen und die Anzahl N2' von vierten Speicherzellen ist verglichen mit der Anzahl N2 von zweiten Speicherzellen N2 verringert. Entsprechend kann die Veränderungsrichtung der Schwellspannungsverteilung abgeschätzt werden als die Richtung der Verringerung des Betrags der Schwellspannung (d. h. nach links). Der Grad der Veränderung ΔV der Schwellspannungsverteilung kann der Differenz zwischen der Anzahl N1' von dritten Speicherzellen und der Anzahl N1 von ersten Speicherzellen und der Differenz zwischen der Anzahl N2 der zweiten Speicherzellen und der Anzahl N2' der vierten Speicherzellen entsprechen.
  • Außerdem kann gemäß der beispielhaften Ausführungsform von 6 die erste Spannung VA eine Spannung sein, die dem gelöschten Zustand E entspricht, und die zweite Spannung VB kann eine Spannung sein, die dem programmierten Zustand P entspricht. Die erste Spannung VA kann ein mittlerer Wert oder ein Durchschnittswert der Schwellspannung in dem gelöschten Zustand E in der anfänglichen Betriebsphase sein und die zweite Spannung VB kann ein mittlerer Wert oder ein Durchschnittswert der Schwellspannung in dem programmierten Zustand P in der anfänglichen Betriebsphase sein.
  • Gemäß einer anderen beispielhaften Ausführungsform kann jede Speicherzelle eine Mehr-Niveau-Speicherzelle (MNZ) sein, um eine Mehrzahl von Daten-Bits zu speichern. Genauer gesagt kann die Mehr-Niveau-Speicherzelle zum Beispiel eine 2-Bit-Speicherzelle, um 2-Bit-Daten zu speichern, oder eine 3-Bit-Speicherzelle sein, um 3-Bit-Daten zu speichern. Wenn die Speicherzellen die Mehr-Niveau-Speicherzellen sind, kann die anfängliche Schwellspannungsverteilung ITD2 den ersten Zustand (d. h. den gelöschten Zustand) und einen zweiten bis achten Zustand P1, P2, P3, P4, P5, P6 und P7 (d. h. programmierte Zustände) haben, wie in 7 illustriert ist. Die anfängliche Schwellspannungsverteilung ITD2 kann der Anzahl N3 von ersten Speicherzellen mit einer Schwellspannung, die kleiner ist als die erste Spannung VC in der anfänglichen Betriebsphase, und der Anzahl N4 von zweiten Speicherzellen mit einer Schwellspannung, die größer ist als die zweite Spannung VD in der anfänglichen Betriebsphase, entsprechen. Der aktuelle Schwellspannungszustand CRD2 kann den ersten Zustand E' und den zweiten bis achten Zustand P1', P2', P3', P4', P5', P6' und P7' haben. Der aktuelle Schwellspannungszustand CRD2 kann der Anzahl N3' von dritten Speicherzellen mit einer Schwellspannung, die kleiner ist als die erste aktuelle Spannung VC, und der Anzahl N4' von vierten Speicherzellen mit einer Schwellspannung, die größer ist als die zweite aktuelle Spannung VD, entsprechen.
  • Gemäß der beispielhaften Ausführungsform von 7 ist die Anzahl N3' von dritten Speicherzellen verglichen mit der Anzahl N3 von ersten Speicherzellen verringert und die Anzahl N4' von vierten Speicherzellen ist verglichen mit der Anzahl N4 von zweiten Speicherzellen erhöht. Entsprechend kann die Veränderungsrichtung der Schwellspannungsverteilung als die Richtung der Erhöhung des Betrags der Schwellspannung (d. h. nach rechts) abgeschätzt werden. Der Grad der Veränderung ΔV' der Schwellspannungsverteilung kann der Differenz zwischen der Anzahl N3 von ersten Speicherzellen und der Anzahl N3' von dritten Speicherzellen und der Differenz zwischen der Anzahl N4' von vierten Speicherzellen und der Anzahl N4 von zweiten Speicherzellen entsprechen.
  • Außerdem kann gemäß der beispielhaften Ausführungsform von 7 die erste Spannung VC eine Spannung sein, die dem gelöschten Zustand E entspricht, und die zweite Spannung VD kann eine Spannung sein, die dem programmierten Zustand mit den höchsten Pegel entspricht (z. B. einer Spannung, die dem achten Zustand P7 entspricht). Genauer gesagt kann die erste Spannung VC ein mittlerer Wert oder ein Durchschnittswert der Schwellspannung in dem gelöschten Zustand E in der anfänglichen Betriebsphase sein und die zweite Spannung VD kann ein mittlerer Wert oder ein Durchschnittswert der Schwellspannung in dem programmierten Zustand mit dem höchsten Pegel P7 in der anfänglichen Betriebsphase sein.
  • Obwohl es nicht in den Zeichnungen illustriert ist, können unterdessen gemäß den beispielhaften Ausführungsformen von 6 und 7 die ersten Spannungen VA und VC und die zweiten Spannungen VB und VD einen Wert haben, der wenigstens einer Auslesespannung entspricht.
  • Gemäß anderen beispielhaften Ausführungsformen kann die Veränderungsrichtung und der Grad der Veränderung der Schwellspannungsverteilung auf Grundlage der Differenz zwischen der Anzahl von ersten Speicherzellen, die eine Schwellspannung zwischen der ersten Spannung und der zweiten Spannung in einem aktuellen Zustand haben, von der Mehrzahl von Speicherzellen und der Anzahl von zweiten Speicherzellen, die eine Schwellspannung zwischen der ersten Spannung und der dritten Spannung in dem aktuellen Zustand haben, von den Speicherzellen abgeschätzt werden, um die Veränderung in der Schwellspannungsverteilung für die Speicherzellen, die in 1 illustriert sind, zu überwachen. In diesem Fall können anders als bei den beispielhaften Ausführungsformen, die mit Bezug auf 5, 6 und 7 beschrieben worden sind, die Veränderungsrichtung und der Grad der Veränderung der Schwellspannungsverteilung abgeschätzt werden, indem nur die aktuelle Schwellspannungsverteilung ohne die anfängliche Schwellspannungsverteilung verwendet wird.
  • Zum Beispiel kann, wie in 8 illustriert ist, die anfängliche Schwellspannungsverteilung ITD3 den ersten Zustand Si und den zweiten Zustand Si + 1 haben. 8 illustriert zwei benachbarte Zustände Si und Si + 1 von einer Mehrzahl von Zuständen. Die anfängliche Schwellspannungsverteilung ITD3 kann der Anzahl N5 von ersten Speicherzellen mit einer Schwellspannung zwischen der ersten Spannung V1 und der zweiten Spannung V2 in der anfänglichen Betriebsphase und der Anzahl N6 von zweiten Speicherzellen mit einer Schwellspannung zwischen der ersten Spannung V1 und der dritten Spannung V3 in der anfänglichen Betriebsphase entsprechen. Der aktuelle Schwellspannungszustand CRD3 kann der ersten Zustand Si' und den zweiten Zustand Si + 1' nebeneinander haben. Der aktuelle Schwellspannungszustand CRD3 kann der Anzahl N5' von dritten Speicherzellen mit einer Schwellspannung zwischen der ersten Spannung V1 und der zweiten Spannung V2 in dem aktuellen Zustand und der Anzahl N6' von vierten Speicherzellen mit einer Schwellspannung zwischen der ersten Spannung V1 und der dritten Spannung V3 in dem aktuellen Zustand entsprechen. In diesem Fall kann die Veränderungsrichtung und der Grad der Veränderung in der Schwellspannungsverteilung auf Grundlage der Differenz zwischen der Anzahl N5' von dritten Speicherzellen, die eine Schwellspannung zwischen der ersten Spannung V1 und der zweiten Spannung V2 in dem aktuellen Zustand haben, von den mehreren Speicherzellen und der Anzahl N6' von vierten Speicherzellen von den Speicherzellen, die eine Schwellspannung zwischen der ersten Spannung V1 und der dritten Spannung V3 in dem aktuellen Zustand haben, von der Mehrzahl von Speicherzellen abgeschätzt werden.
  • Weil die Anzahl N5' von dritten Speicherzellen größer ist als die Anzahl N6' von vierten Speicherzellen, kann gemäß der beispielhaften Ausführungsform von 8 die Veränderungsrichtung der Schwellspannungsverteilung abgeschätzt werden als die Richtung der Erhöhung des Betrags der Schwellspannung (d. h. nach rechts). Der Grad der Veränderung ΔV'' der Schwellspannungsverteilung kann proportional sein zu der Differenz zwischen der Anzahl N5' von dritten Speicherzellen und der Anzahl N6' von vierten Speicherzellen.
  • Außerdem kann gemäß der beispielhaften Ausführungsform von 8 die erste Spannung V1 eine Spannung sein, die einer Hard-Decision-Ausleseoperation entspricht, und die zweite und dritte Spannung V2 und V3 können Spannungen sein, die einer Soft-Decision-Ausleseoperation entsprechen.
  • Wie mit Bezug auf 1 bis 8 beschrieben worden ist, wird in dem Verfahren zum Optimieren des LLR, das in der nicht-flüchtigen Speichervorrichtung gemäß den beispielhaften Ausführungsformen verwendet wird, die Veränderung der Schwellspannungsverteilung, die von der Verschlechterung in den Eigenschaften der Speicherzellen kommt, überwacht und der LLR wird auf den optimalen Wert auf Grundlage des Überwachungsergebnisses aktualisiert. Sogar wenn die Eigenschaften der Speicherzellen verschlechtert sind, kann der LLR entsprechend dauerhaft auf dem optimalen Wert gehalten werden.
  • 9 ist ein Flussdiagramm, das das Verfahren zum Korrigieren von Fehlern in der nicht-flüchtigen Speichervorrichtung gemäß beispielhaften Ausführungsformen illustriert.
  • Das Verfahren zum Korrigieren von Fehlern in der nicht-flüchtigen Speichervorrichtung, das in 9 illustriert ist, ist auf eine nicht-flüchtige Speichervorrichtung anwendbar, um eine Fehlerkorrektur für Daten, die in dem Vorgang des Auslesens von Daten gespeichert werden, durchzuführen. Die Ausleseoperation, die in der nicht-flüchtigen Speichervorrichtung durchgeführt wird, kann eine Hard-Decision-Ausleseoperation und/oder eine Soft-Decision-Ausleseoperation einschließen. Obwohl die beispielhaften Ausführungsformen im Folgenden beschrieben werden mit Konzentration auf eine Flash-Speichervorrichtung, kann das Verfahren zum Korrigieren von Fehlern in der nicht-flüchtigen Speichervorrichtung gemäß den beispielhaften Ausführungsformen in einer vorher festgelegten nicht-flüchtigen Speichervorrichtung verwendet werden, wie zum Beispiel einem Phasenänderungsdirektzugriffspeicher (PRAM), einem Widerstandsdirektzugriffsspeicher (RRAM), einem magnetischen Direktzugriffspeicher (MRAM) und einem ferroelektrischen Direktzugriffspeicher (FRAM).
  • Bezug nehmend auf 9 wird in dem Verfahren zum Korrigieren von Fehlern in der nicht-flüchtigen Speichervorrichtung gemäß den beispielhaften Ausführungsformen ein LLR mit Bezug auf eine Mehrzahl von Speicherzellen, die in der nicht-flüchtigen Speichervorrichtung enthalten sind, optimiert (Schritt S210). Das Verfahren zum Korrigieren von Fehlern in der nicht-flüchtigen Speichervorrichtung gemäß den beispielhaften Ausführungsformen kann durch die Schritte, die in 1 illustriert sind, durchgeführt werden. Mit anderen Worten wird die Veränderung in der Schwellspannungsverteilung für die Speicherzellen überwacht, um den LLR für die Speicherzellen, die in der nicht-flüchtigen Speichervorrichtung enthalten sind, zu optimieren (S110), und die LLQs für die Speicherzellen werden auf Grundlage des Überwachungsergebnisses aktualisiert (S130). Weil das Verfahren zum Optimieren der LLQs für die Speicherzellen, die in de nicht-flüchtigen Speichervorrichtung enthalten sind, die in 1 illustriert ist, mit Bezug auf 1 bis 8 beschrieben worden ist, werden die Einzelheiten davon weggelassen, um Redundanz zu vermeiden.
  • Unterdessen wird die Fehlerkorrektur für Daten, die in der nicht-flüchtigen Speichervorrichtung gespeichert sind, auf Grundlage des optimierten LLR durchgeführt (S230). 10 ist ein Flussdiagramm, das ein Beispiel eines Schritts zum Durchführen von Fehlerkorrektur von Daten, die in Speicherzellen gespeichert sind, für das Verfahren, das in 9 illustriert ist, illustriert. 11 ist eine Ansicht, um ein Beispiel einer 2-Bit-Soft-Decision-Ausleseoperation zu erklären. 12 ist eine Ansicht, um ein Beispiel einer 3-Bit-Soft-Decision-Ausleseoperation zu erklären. 13A bis 13C sind Ansichten, um ein Beispiel einer Soft-Decision-Ausleseoperation, die in einer nicht-flüchtigen Speichervorrichtung mit einer 3-Bit-Mehr-Niveau-Zelle durchgeführt wird, zu erklären.
  • 10 illustriert ein Beispiel einer Prozedur zum Korrigieren von Fehlern, indem die Ausleseoperation für eine Seite von Daten von einer Speichervorrichtung durchgeführt wird.
  • Gemäß einer Ausführungsform kann die Ausleseoperation, die von der nicht-flüchtigen Speichervorrichtung durchgeführt wird, eine Hard-Decision-Ausleseoperation und/oder eine Soft-Decision-Ausleseoperation einschließen. Die Hard-Decision-Ausleseoperation soll Hard-Decision-Daten von den Speicherzellen gemäß einem An/Aus-Zustand der Speicherzellen, die mit einer Wortleitung verbunden sind, auslesen, indem eine Auslesespannung mit einem vorher festgelegten Referenzpegel an die Wortleitung angelegt wird. Eine Speichersteuerung kann Fehlerkorrektur auf Grundlage eines Hard-Decision-Schemas durchführen, indem die Hard-Decision-Daten und ein Fehlerkorrektur-Code (z. B. Low-Density-Parity-Check-Code) verwendet werden. Außerdem soll die Soft-Decision-Ausleseoperation Soft-Decision-Daten mit der Verlässlichkeitsinformation der Soft-Decision-Daten von den Speicherzellen, die mit der Wortleitung verbunden sind, auslesen, indem eine Mehrzahl von Auslesespannungen an die Wortleitung mit einem vorher festgelegten Intervall angelegt wird. Die Speichersteuerung kann Fehlerkorrektur auf Grundlage eines Soft-Decision-Schemas durchführen, indem die Verlässlichkeitsinformation der Hard-Decision-Daten zusammen mit den Hard-Decision-Daten und dem Fehlerkorrektur-Code (z. B. LDPC-Code) verwendet wird.
  • Bezug nehmend auf 10 kann die nicht-flüchtige Speichervorrichtung die Hard-Decision-Operation durchführen, um Hard-Decision-Daten von einer ausgewählten Seite auszulesen (Schritt S310). Die nicht-flüchtige Speichervorrichtung kann die Hard-Decision-Ausleseoperation durchführen, um die Hard-Decision-Daten von der ausgewählten Seite mit Speicherzellen, die mit einer ausgewählten Wortleitung verbunden sind, auszulesen, indem die erste Auslesespannung mit einem vorher festgesetzten Referenzpegel an die ausgewählte Wortleitung angelegt wird. Die nicht-flüchtige Speichervorrichtung kann die Hard-Decision-Daten an die Speichersteuerung ausgeben und die Speichersteuerung kann bestimmen, ob die Fehler der Hard-Decision-Daten korrigiert werden können, indem ein Fehlerkorrektur-Code (ECC) verwendet wird (Schritt S320).
  • Wenn die Fehler der Hard-Decision-Daten nicht mit Hilfe des ECC korrigiert werden können (Schritt S320: „Nein”), dann kann die nicht-flüchtige Speichervorrichtung die Soft-Decision-Ausleseoperation durchführen, um die Soft-Decision-Daten von der ausgewählten Seite mit der Verlässlichkeitsinformation für die Hard-Decision-Daten auszulesen (Schritt S330). Die nicht-flüchtige Speichervorrichtung kann die Soft-Decision-Daten mit der Verlässlichkeitsinformation für die Hard-Decision-Daten von der ausgewählten Seite, die die Speicherzellen enthält, die mit der ausgewählten Wortleitung verbunden sind, auslesen, indem eine Mehrzahl von Spannungen an die ausgewählte Wortleitung mit einem vorher festgesetzten Intervall angelegt wird.
  • Wie in 11 illustriert ist, kann die nicht-flüchtige Speichervorrichtung zum Beispiel eine 2-Bit-Soft-Decision-Ausleseoperation durchführen. Die 2-Bit-Soft-Decision-Ausleseoperation kann drei Ausleseoperationen unter Verwendung von drei Spannungen V1, V2 und V3 mit einem vorher festgesetzten Intervall untereinander aufweisen. Zum Beispiel können die drei Spannungen V1, V2 und V3 eine erste Spannung V1 mit einem vorher festgelegten Referenzpegel, um zwischen dem ersten Zustand Si, der Daten mit einem logischen Wert von „1” entspricht, und dem zweiten Zustand Si + 1, der Daten mit einem logischen Wert von „0” entspricht, zu unterscheiden, eine zweite Spannung V2, welche kleiner ist als die erste Spannung V1 um den vorher festgesetzten Pegel, und eine dritte Spannung V3, welche größer als die erste Spannung V1 um den vorher festgesetzten Pegel ist, einschließen. Unterdessen können Daten 710, die mit Hilfe der ersten Spannung V1 mit dem Referenzpegel ausgelesen worden sind, Hard-Decision-Daten 710 sein, die durch die Hard-Decision-Ausleseoperation ausgelesen worden sind, und die 2-Bit-Soft-Decision-Ausleseoperation kann Hard-Decision-Daten 710 verwenden, die durch die Hard-Decision-Ausleseoperation ausgelesen worden sind, ohne die erste Spannung V1 mit dem Referenzpegel anzulegen. Gemäß der 2-Bit-Soft-Decision-Ausleseoperation kann eine vorher festgelegte Logikoperation (z. B. eine XNOR-Operation 730 oder Kodieren) mit Bezug auf die Daten, die mit Hilfe der zweiten Spannung V2 ausgelesen worden sind, und Daten, die mit Hilfe der dritten Spannung V3 ausgelesen worden sind, durchgeführt werden, um Soft-Decision-Daten 720 mit der Verlässlichkeitsinformation für Hard-Decision-Daten 710 zu erzeugen. Jedes Bit von Soft-Decision-Daten 720 kann den Grad der Verlässlichkeit des entsprechenden Bits von Hard-Decision-Daten 710 darstellen. Zum Beispiel stellt das Bit von Soft-Decision-Daten 720 mit dem logischen Wert von „1” dar, dass das entsprechende Bit von Hard-Decision-Daten 710 eine hohe Verlässlichkeit hat und das Bit von Soft-Decision-Daten 720 mit dem Wert von „0” stellt dar, dass das entsprechend Bit von Hard-Decision-Daten 710 eine niedrige Verlässlichkeit hat.
  • Gemäß einer anderen beispielhaften Ausführungsform kann, wie in 12 illustriert wird, die nicht-flüchtige Speichervorrichtung eine 3-Bit-Soft-Decision-Ausleseoperation durchführen. Die 3-Bit-Soft-Decision-Ausleseoperation kann sieben Auslese-Operationen aufweisen, indem sieben Spannungen V1, V2, V3, V4, V5, V6 und V7 mit einem vorher festgelegten Intervall zwischen einander verwendet werden. Zum Beispiel können die sieben Spannungen V1, V2, V3, V4, V5, V6 und V7 die vierte Spannung V4, die niedriger als die zweite Spannung V2 ist, die fünfte Spannung V5 zwischen der zweiten Spannung V2 und der ersten Spannung V1, die sechste Spannung V6 zwischen der ersten Spannung V1 und der dritten Spannung V3 und die siebente Spannung V7, die höher als die dritte Spannung V3 ist, zusammen mit den drei Spannungen V1, V2 und V3, die in der 2-Bit-Soft-Decision-Ausleseoperation verwendet werden, aufweisen. Daten 710, die mit Hilfe der ersten Spannung V1 ausgelesen werden, können 2-Bit-Soft-Decision-Daten 710 sein, die durch die Hard-Decision-Ausleseoperation ausgelesen werden. Außerdem können Daten 720, die mit Hilfe der zweiten und dritten Spannung V2 und V3 ausgelesen werden, HWB(engl.: most significant bit, höchstwertiges Bit)–Soft-Decision-Daten 720 sein und können Soft-Decision-Daten 720 entsprechen, die durch die 2-Bit-Soft-Decision-Ausleseoperation ausgelesen werden. Die 3-Bit-Soft-Decision-Ausleseoperation führt eine vorher festgelegte Logikoperation (z. B. XNOR-Operation 750 oder Kodieren) mit Bezug auf Daten durch, die mit Hilfe der vierten Spannung V4, der fünften Spannung V5, der fünften Spannung V6 und der siebenten Spannung V7 ausgelesen werden, um NWB-Soft-Decision-Daten 740 zu erzeugen. Sowohl Soft-Decision-Daten 720 als auch 740 mit zwei Bits können den Grad der Verlässlichkeit von entsprechenden Hard-Decision-Daten 710 darstellen. Zum Beispiel können sowohl Soft-Decision-Daten 720 als auch 740 mit dem Wert von „11” darstellen, dass entsprechende Hard-Decision-Daten 710 eine sehr hohe Verlässlichkeit haben (SH), sowohl Soft-Decision-Daten 720 als auch 740 mit dem Wert von „10” können darstellen, dass entsprechende Hard-Decision-Daten 710 eine hohe Verlässlichkeit haben (H), sowohl Soft-Decision-Daten 720 als auch 740 mit dem Wert von „00” können darstellen, dass entsprechende Hard-Decision-Daten 710 eine niedrige Verlässlichkeit haben (N) und sowohl Soft-Decision-Daten 720 als auch 740 mit dem Wert von „01” können darstellen, dass entsprechende Hard-Decision-Daten 710 eine sehr niedrige Verlässlichkeit haben (SN).
  • Obwohl 11 und 12 zwei benachbarte Zustände Si und Si + 1 illustrieren, können unterdessen die 2-Bit-Soft-Decision-Ausleseoperation und die 3-Bit-Soft-Decision-Ausleseoperation, die in 11 und 12 illustriert sind, durchgeführt werden, um zwischen zwei benachbarten Zuständen von den mehreren Zuständen zu unterscheiden. Wenn zum Beispiel die Speicherzellen 3-Bit-MNZ mit 8 Zuständen E, P1, P2, P3, P4, P5, P6 und P7 sind, so dass jede Zelle 3-Bit-Daten speichert, kann die nicht-flüchtige Speichervorrichtung die 2-Bit-Soft-Decision-Ausleseoperation oder die 3-Bit-Soft-Decision-Ausleseoperation durch Schemata durchführen, die in 13A bis 13C illustriert sind. 13A illustriert Beispiele der 2-Bit-Soft-Decision-Ausleseoperation und der 3-Bit-Soft-Decision-Ausleseoperation, die durchgeführt werden, wenn die Daten des ersten Bits (z. B. NWB), die in der 3-Bit-MNZ gespeichert sind, ausgelesen werden, indem eine erste Referenzspannung VREF1 verwendet wird. 13B illustriert Beispiele der 2-Bit-Soft-Decision-Ausleseoperation und der 3-Bit-Soft-Decision-Ausleseoperation, die durchgeführt werden, wenn die Daten des zweiten Bits (z. B. CSB), die in der 3-Bit-MNZ gespeichert sind, ausgelesen werden, indem eine zweite und dritte Referenzspannung VREF2 und VREF3 verwendet werden. 13C illustriert Beispiele der 2-Bit-Soft-Decision-Ausleseoperation und der 3-Bit-Soft-Decision-Ausleseoperation, die durchgeführt werden, wenn die Daten des dritten Bits (z. B. HWB), die in der 3-Bit-MNZ gespeichert sind, ausgelesen werden, indem eine vierte bis siebente Referenzspannung VREF4, VREFS, VREF6 und VREF7 verwendet werden.
  • Bezug nehmend auf 10 kann die nicht-flüchtige Speichervorrichtung Soft-Decision-Daten der ausgewählten Seite, die durch die Soft-Decision-Ausleseoperation ausgelesen werden, an die Speichersteuerung ausgeben und die Speichersteuerung kann bestimmen, ob die Fehler der Hard-Decision-Daten auf Grundlage der Verlässlichkeitsinformation der Soft-Decision-Daten korrigiert werden können (Schritt S340).
  • Wenn die Fehler der Hard-Decision-Daten nicht auf Grundlage der Verlässlichkeitsinformation der Soft-Decision-Daten korrigiert werden können (Schritt S340: „Nein”), dann kann die Speichersteuerung eine Feststellung eines Datenauslesefehlers mit Bezug auf die ausgewählte Seite treffen (Schritt S360).
  • Unterdessen kann die Speichersteuerung eine Fehlerkorrektur auf Grundlage eines Hard-Decision-Schemas oder eines Soft-Decision-Schemas mit Hilfe des Fehlerkorrektur-Codes und der Hard-Decision-Daten und/oder der Soft-Decision-Daten durchführen. Wenn zum Beispiel die Fehler der Hard-Decision-Daten ohne die Verlässlichkeitsinformation korrigiert werden können (Schritt S320: „JA”), dann führt die Speichersteuerung eine Fehlerkorrektur (z. B. ECC-Dekodieren) auf Grundlage des Hard-Decision-Schemas mit Bezug auf die Hard-Decision-Daten der ausgewählten Seite durch, um die Originaldaten wiederherzustellen (Schritt S350). Wenn außerdem die Fehler der Hard-Decision-Daten auf Grundlage der Verlässlichkeitsinformation der Soft-Decision-Daten korrigiert werden können (Schritt S340: „Ja”), dann führt die Speichersteuerung Fehlerkorrektur auf Grundlage des Soft-Decision-Schemas mit Bezug auf die Hard-Decision-Daten der ausgewählten Seite mit Hilfe des Fehlerkorrektur-Codes, der Hard-Decision-Daten und der Soft-Decision-Daten durch, um die Originaldaten wiederherzustellen (Schritt S350).
  • Gemäß einer beispielhaften Ausführungsform kann der Fehlerkorrektur-Code, der in der Fehlerkorrekturoperation auf Grundlage des Hard-Decision-Schemas oder des Soft-Decision-Schemas verwendet wird, ein Low-Density-Parity-Check (LDPC) sein.
  • Wie oben mit Bezug auf 1 bis 13C beschrieben worden ist, wird in dem Verfahren zum Korrigieren von Fehlern in der nicht-flüchtigen Speichervorrichtung gemäß den beispielhaften Ausführungsformen die Veränderung der Schwellspannungsverteilung, die aus der Verschlechterung der Eigenschaften der Speicherzellen folgt, überwacht und der LLR wird auf Grundlage des Überwachungsergebnisses aktualisiert. Wenn dementsprechend die Eigenschaften der Speicherzellen verschlechtert sind, kann der LLR kontinuierlich bei einem optimalen Wert gehalten werden. Außerdem führt die nicht-flüchtige Speichervorrichtung Fehlerkorrektur mit Hilfe des LDPC-Codes auf Grundlage des optimierten LLR in dem Vorgang des Auslesen von Daten durch, so dass die Leistung der Fehlerkorrektur und die Leistung beim Datenauslesen der nicht-flüchtigen Speichervorrichtung verbessert werden können.
  • 14 ist ein Blockdiagramm, das eine nicht-flüchtige Speichervorrichtung gemäß beispielhaften Ausführungsformen illustriert.
  • Bezug nehmend auf 14 weist eine nicht-flüchtige Speichervorrichtung 1900 eine Speicherzellen-Matrix 1910, eine Seitenzwischenspeicherschaltung 1920, einen Zeilen-Dekodierer 1930, einen Spannungsgenerator 1940, eine Schaltung für einen Eingabe-/Ausgabe-Zwischenspeicher 1960, und eine Steuerschaltung 1950 auf. Gemäß einer beispielhaften Ausführungsform kann die nicht-flüchtige Speichervorrichtung 1900 eine Flash-Speichervorrichtung sein. Gemäß einer anderen beispielhaften Ausführungsform kann die nicht-flüchtige Speichervorrichtung 1900 eine vorher festgelegte nicht-flüchtige Speichervorrichtung sein, wie zum Beispiel ein Phasenänderungsdirektzugriffspeicher (PRAM), eine Widerstandsdirektzugriffspeicher (RRAM), ein magnetischer Direktzugriffspeicher (MRAM) oder ein ferroelektrischer Direktzugriffspeicher (FRAM).
  • Speicherzellen-Matrix 1910 weist eine Mehrzahl von Speicherzellen auf, die jeweils mit einer Mehrzahl von Wortleitungen und einer Mehrzahl von Bit-Leitungen verbunden sind. Wie unten mit Bezug auf 15A bis 15C beschrieben wird, können die Speicherzellen Flash-Speicherzellen vom NAND- bzw. NOR-Typ sein und können in einer 2D-Matrixstruktur oder eine 3D vertikalen Matrixstruktur angeordnet sein.
  • Gemäß einer beispielhaften Ausführungsform kann jede der Speicherzellen eine Ein-Niveau-Speicherzelle (ENZ), um ein Daten-Bit zu speichern, oder eine Mehr-Niveau-Speicherzelle (MNZ) sein, um eine Mehrzahl von Daten-Bits zu speichern. In dem Fall der MNZ kann das Programmierschema in einem Schreibmodus verschiedene Programmierschemata aufweisen wie zum Beispiel ein Shadow-Programmierschema, ein Schema zum Neuprogrammieren und ein Programmierschema mit Zwischenspeicherung auf dem Chip.
  • Seitenzwischenspeicherschaltung 1920 ist mit den Bit-Leitungen verbunden, um Schreibdaten zu speichern, die in Speicherzellen-Matrix 1910 geschrieben werden sollen, oder um ausgelesene Daten zu speichern, die von Speicherzellen-Matrix 1910 ermittelt wurden. Mit anderen Worten kann Seitenzwischenspeicherschaltung 1920 als ein Schreibtreiber oder ein Leseverstärker gemäß den Betriebsmodi von Flash-Speichervorrichtung 1900 agieren. Zum Beispiel kann Seitenzwischenspeicherschaltung 1920 als der Schreibtreiber in dem Schreibmodus agieren und/oder als der Leseverstärker in dem Auslesemodus agieren. Die Schaltung für den Eingabe-/Ausgabezwischenspeicher 1960 kann Daten, die in Speicherzellen-Matrix 1910 geschrieben werden, von einer externen Speichersteuerung empfangen oder kann die Daten, die von Speicherzellen-Matrix 1910 ausgelesen werden, an die Speichersteuerung übertragen.
  • Zeilen-Dekodierer 1930 ist mit den Wortleitungen verbunden und kann wenigstens eine der Wortleitungen in Reaktion auf eine Zeilenadresse auswählen. Spannungsgenerator 1940 kann Wortleitungsspannungen, eine Programmierspannungen, eine Durchlassspannung, eine Verifizierungsspannung, eine Löschspannung und eine Auslesespannung gemäß der Steuerung von Steuerschaltung 1950 erzeugen. Steuerschaltung 1950 kann Seitenzwischenspeicherschaltung 1920, Zeilen-Dekodierer 1930, Spannungsgenerator 1940 und die Schaltung für den Eingabe-/Ausgabezwischenspeicher 1960 steuern, um Daten mit Bezug auf Speicherzellen-Matrix 1910 zu speichern, zu löschen und auszulesen.
  • Gemäß einer beispielhaften Ausführungsform kann die nicht-flüchtige Speichervorrichtung 1900 eine Einheit zur Optimierung des LLR 1970 aufweisen. Die Einheit zur Optimierung des LLR 1970 kann sich innerhalb oder außerhalb von Steuerschaltung 1950 befinden. Die Einheit zur Optimierung des LLR 1970 überwacht die Veränderung der Schwellspannungsverteilung für die Speicherzellen, die in Speicherzellen-Matrix 1910 enthalten sind, und aktualisiert den LLR für die Speicherzellen auf Grundlage des Überwachungsergebnisses, so dass der LLR für die Speicherzellen optimiert werden kann. Der LLR ist ein Wert, der erhalten wird, indem ein Logarithmus (log) auf das Wahrscheinlichkeitsverhältnis, mit dem Daten, die in den Speicherzellen gespeichert sind, „1” oder einer „0” entsprechen, angewendet wird. Gemäß einer beispielhaften Ausführungsform kann die Einheit zur Optimierung des LLR 1970 eine Operation zum Optimieren des LLR für die Speicherzellen in Reaktion auf einen Befehl, der von Steuerschaltung 1950 erhalten wird, durchführen. Gemäß einer anderen Ausführungsform kann Einheit zur Optimierung des LLR 1970 die Operation zum Optimieren des LLR für die Speicherzellen in Reaktion auf einen Befehl, der von einer externen Speichersteuerung erhalten wird, durchführen. Die Einheit zur Optimierung des LLR 1970 führt das Verfahren zum Optimieren des LLR der nicht-flüchtigen Speichervorrichtung, das in 1 illustriert ist, durch und optimiert dabei die LLQs für die Speicherzellen. Weil das Verfahren zum Optimieren des LLR der nicht-flüchtigen Speichervorrichtung, das in 1 illustriert ist, mit Bezug auf 1 bis 8 beschrieben ist, werden die Einzelheiten des Betriebs der Einheit zur Optimierung des LLR 1970 weggelassen werden.
  • Immer wenn die Einheit zur Optimierung des LLR 1970 die Operation zum Optimieren des LLR für die Speicherzellen durchführt, kann Steuerschaltung 1950 den optimierten LLR der Speichersteuerung zur Verfügung stellen. Die Speichersteuerung kann Fehlerkorrektur mit Bezug auf Daten, die in der nicht-flüchtigen Speichervorrichtung 1900 gespeichert sind, auf Grundlage des optimierten LLR in dem Vorgang des Auslesens von Daten von der nicht-flüchtigen Speichervorrichtung 1900 durchführen. Zum Beispiel kann die Speichersteuerung Fehlerkorrektur durchführen, indem ein LDPC-Code auf Grundlage des optimierten LLR verwendet wird. Entsprechend können die Leistung der Fehlerkorrektur und die Leistung beim Datenauslesen der nichtflüchtigen Speichervorrichtung verbessert werden.
  • Wie unten mit Bezug auf 16 und 17 beschrieben wird, kann sich die Einheit zur Optimierung des LLR 1970 in der Speichersteuerung befinden.
  • 15A, 15B und 15C sind Schaltdiagramme, die Beispiele der Speicherzellen illustrieren, die in der nicht-flüchtigen Speichervorrichtung von 14 enthalten sind.
  • 15A ist ein Schaltdiagramm, das eine Speicherzellen-Matrix illustriert, die in einer Flash-Speichervorrichtung vom NOR-Typ enthalten ist, 15B ist ein Schaltdiagramm, das ein Beispiel einer Speicherzellen-Matrix illustriert, die in einer Flash-Speichervorrichtung vom NAND-Typ enthalten ist, und 15C ist ein Schaltdiagramm, das ein Beispiel einer Speicherzellen-Matrix illustriert, die in einer Flash-Speichervorrichtung eines vertikalen Typs enthalten ist.
  • Bezug nehmend auf 15A kann Speicherzellen-Matrix 1910a eine Mehrzahl von Speicherzellen SZ1 aufweisen. Die Speicherzellen SZ1, die in derselben Spalte angeordnet sind, können parallel zwischen einer von Bitleitungen BL(1), ... und BL(m) und einer gemeinsamen Source-Leitung CSL gegeben sein und die Speicherzellen SZ1, die in derselben Zeile angeordnet sind, können gemeinsam mit einer der Wortleitungen WL(1), WL(2), ... und WL(n) verbunden sein. Zum Beispiel können die Speicherzellen SZ1, die in einer ersten Spalte angeordnet sind, parallel zwischen der ersten Bitleitung BL(1) und der gemeinsamen Source-Leitung CSL gegeben sein. Gate-Elektroden der Speicherzellen SZ1, die in einer ersten Zeile angeordnet sind, können gemeinsam mit der ersten Wortleitung WL(1) verbunden sein. Die Speicherzellen SZ1 können gemäß dem Pegel der Spannung, die an die Wortleitungen WL(1), ... und WL(n) angelegt wird, gesteuert werden. Die Flash-Speichervorrichtung vom NOR-Typ mit Speicherzellen-Matrix 1910a kann eine Schreiboperation und eine Ausleseoperation in der Einheit von einem Byte oder der Einheit von einem Wort durchführen und kann eine Löschoperation in der Einheit von einem Block 1912a durchführen.
  • Bezug nehmend auf 15B kann eine Speicherzellen-Matrix 1910b Kettenauswahltransistoren SST, Masseauswahltransistoren GST und Speicherzellen SZ2 aufweisen. Die Kettenauswahltransistoren SST sind mit den Bit-Leitungen BL(1), ... und BL(m) verbunden die Masseauswahltransistoren GST können mit der gemeinsamen Source-Leitung CSL verbunden sein. Die Speicherzellen SZ2, die in derselben Spalte angeordnet sind, können in Reihe zwischen einer der Bit-Leitungen BL(1), und BL(m) und der gemeinsamen Source-Leitung CSL gegeben sein und die Speicherzellen SZ2, die in derselben Zeile angeordnet sind, können gemeinsame mit einer von Wortleitungen WL(1), WL(2), WL(3), ..., WL(n – 1) und WL(n) verbunden sein. Mit anderen Worten können die Speicherzellen SZ2 in Reihe zwischen den Kettenauswahltransistoren SST und den Masseauswahltransistoren GST verbunden sein und 16, 32 oder 64 Wortleitungen können zwischen der Kettenauswahlleitung SSL und der Masseauswahlleitung GSL angeordnet sein.
  • Die Kettenauswahltransistoren SST sind mit einer Kettenauswahlleitung SSL verbunden, so dass die Kettenauswahltransistoren SST gemäß dem Pegel einer Spannung, die daran von der Kettenauswahlleitung SSL angelegt wird, gesteuert werden können. Die Masseauswahltransistoren GST sind mit einer Massenauswahlleitung GSL verbunden, so dass die Masseauswahltransistoren GST gemäß dem Pegel einer Spannung gesteuert werden können, die daran von der Massenauswahlleitung GSL angelegt wird. Die Speicherzellen SZ2 können gemäß dem Pegel der Spannung, die an die Wortleitungen WL(1) ... und WL(n) angelegt wird, gesteuert werden.
  • Die Flash-Speichervorrichtung vom NAND-Typ mit Speicherzellen-Matrix 1910b kann eine Schreiboperation und eine Ausleseoperation in der Einheit einer Seite 1911b durchfbhren und kann eine Löschoperation in der Einheit eines Blocks 1912b durchführen. Unterdessen kann gemäß einer beispielhaften Ausführungsform jeder von Seitenzwischenspeichern mit einer geradzahligen Bit-Leitung und einer ungeradzahligen Bit-Leitung verbunden sein. In diesem Fall bilden geradzahlige Bit-Leitungen geradzahlige Seiten und ungeradzahlige Bit-Leitungen bilden ungeradzahlige Seiten. Die Schreiboperationen für die Speicherzellen SZ2 können der Reihe nach durchgeführt werden, indem die geradzahlige Seite und die ungeradzahlige Seite abgewechselt werden.
  • Bezug nehmend auf 15C kann Speicherzellen-Matrix 1910c eine Mehrzahl von Ketten 1913C mit einer vertikalen Struktur aufweisen. Eine Mehrzahl von Ketten 1913c kann in einer zweiten Richtung ausgebildet sein, um eine Kettenzeile zu bilden, und eine Mehrzahl von Kettenzeilen kann in einer dritten Richtung ausgebildet sein, um eine Ketten-Matrix zu bilden. Jede von Ketten 1913c kann Masseauswahltransistoren GSTV, Speicherzellen SZ3 und Kettenauswahltransistoren SSTV, die in Reihe in einer ersten Richtung zwischen den Bit-Leitungen BL(1), ... und BL(m) gegeben sind, und die gemeinsame Source-Leitung CSL aufweisen.
  • Die Masseauswahltransistoren GSTV sind mit Masseauswahlleitungen GSL11, GSL12, ..., GSLi1 und GSLi2 verbunden und die Kettenauswahltransistoren SSTV können mit den Kettenauswahlleitungen SSL11, SSL12, ..., SSLi1 und SSLi2 verbunden sein. Die Speicherzellen SZ3, die in derselben Schicht angeordnet sind, können gemeinsam mit einer der Wortleitungen WL(1), WL(2), ..., WL(n – 1) und WL(n) verbunden sein. Die Masseauswahlleitungen GSL11, ... und GSLi2 und die Kettenauswahlleitungen SSL11, ... und SSLi2 erstrecken sich in die zweite Richtung und können mehrfach in der dritten Richtung ausgebildet sein. Die Wortleitungen WL(1), ... und WL(n) erstrecken sich in der zweiten Richtung können mehrfach in der ersten und dritten Richtung ausgebildet sein. Die Bit-Leitungen BL(1), ... und BL(m) erstrecken sich in der dritten Richtung und können mehrfach in der zweiten Richtung ausgebildet sein. Die Speicherzellen SZ3 können gemäß dem Pegel einer Spannung gesteuert werden, die an die Wortleitungen WL(1), ... und WL(n) angelegt wird.
  • Weil die Flash-Speichervorrichtung vom vertikalen Typ mit der Speicherzellen-Matrix 1910c Flash-Speicherzellen vom NAND-Typ aufweist, führt die Flash-Speichervorrichtung vom vertikalen Typ eine Schreiboperation und eine Ausleseoperation in der Einheit einer Seite durch und führt eine Löschoperation in der Einheit eines Blocks ähnlich wie die Flash-Speichervorrichtung vom NAND-Typ durch.
  • Gemäß einer beispielhaften Ausführungsform kann eine Realisierung auf eine solche Art und Weise durchgeführt werden, dass zwei Kettenauswahltransistoren, die in einer Kette 1913c enthalten sind, mit einer Kettenauswahlleitung verbunden sind und dass zwei Masseauswahltransistoren, die in einer Kette enthalten sind, mit einer Massenauswahlleitung verbunden sind. Außerdem kann gemäß der beispielhaften Ausführungsform eine Kette auf eine solche Art und Weise realisiert sein, dass eine Kette einen Kettenauswahltransistor und einen Masseauswahltransistor aufweist.
  • 16 ist ein Blockdiagramm, das ein Beispiel eines Speichersystems illustriert, das eine nicht-flüchtige Speichervorrichtung und eine Speichersteuerung gemäß einer beispielhaften Ausführungsform aufweist.
  • Bezug nehmend auf 16 weist ein Speichersystem 2000a eine Speichersteuerung 2010a und eine nicht-flüchtige Speichervorrichtung 2020a auf.
  • Die nicht-flüchtige Speichervorrichtung 2020a kann eine Speicherzellen-Matrix 2025a aufweisen, die eine Mehrzahl von Speicherzellen enthält, um Daten zu speichern. Speichersteuerung 2010a steuert die nicht-flüchtige Speichervorrichtung 2020a. Speichersteuerung 2010a kann den Datenaustausch zwischen einem externen Host und der nicht-flüchtigen Speichervorrichtung 2020a steuern. Speichersteuerung 2010a kann einen Prozessor 2011a wie zum Beispiel eine zentrale Verarbeitungseinheit (CPU, engl.: central processing unit), einem Zwischenspeicher 2012a, eine Host-Schnittstelle 2013a, eine Speicher-Schnittstelle 2014a, einen ECC-Block 2015a und eine Einheit zur Optimierung des LLR 2018a aufweisen. Prozessor 2011a kann die Operation für den Datenaustausch durchführen. Gemäß einer beispielhaften Ausführungsform kann Zwischenspeicher 2012a realisiert werden, indem ein statischer Direktzugriffspeicher (SRAM) verwendet wird. Gemäß anderen beispielhaften Ausführungsformen kann Zwischenspeicher 2012a realisiert werden, indem ein dynamischer Direktzugriffspeicher (DRAM), ein PRAM, ein FRAM, ein RRAM oder ein MRAM verwendet wird. Gemäß der beispielhaften Ausführungsform kann Zwischenspeicher 2012a sich innerhalb oder außerhalb Speichersteuerung 2010a befinden.
  • Host-Schnittstelle 2013a ist mit dem Host (nicht gezeigt in 16) verbunden und Speicher-Schnittstelle 2014a ist mit der nicht-flüchtigen Speichervorrichtung 2020a verbunden. Prozessor 2011a kann mit dem Host über die Host-Schnittstelle 2013a kommunizieren. Zum Beispiel ist die Host-Schnittstelle 2013a ausgelegt, mit dem Host über wenigstens eines von verschiedenen Schnittstellenprotokollen zu kommunizieren, wie zum Beispiel Universal Serial Bus (USB), Multi-Media Card (MMC), Peripheral Component Interconnect-Express (PCI-E), Serial-attached SCSI (SAS), Serial Advanced Technology Attachment (SATA), Parallel Advanced Technology Attachment (PATA), Small Computer System Interface (SCSI), Enhanced Small Disk Interface (EDSI) und Integrated Drive Electronics (IDE). Außerdem kann Prozessor 2011a mit der nicht-flüchtigen Speichervorrichtung 2020a über die Speicherschnittstelle 2014a kommunizieren.
  • Die Einheit zur Optimierung des LLR 2018a überwacht die Veränderung der Schwellspannungsverteilung für die Speicherzellen, die in Speicherzellen-Matrix 2025a enthalten sind, und aktualisiert den LLR für die Speicherzellen auf Grundlage des Überwachungsergebnisses und optimiert dabei den LLR für die Speicherzellen. Die Einheit zur Optimierung des LLR 2018a führt das Verfahren zum Optimieren des LLR der nicht-flüchtigen Speichervorrichtung, das in 1 illustriert ist, durch, so dass der LLR für die Speicherzellen optimiert werden kann. Weil das Verfahren zum Optimieren des LLR, das in der nicht-flüchtigen Speichervorrichtung, die in 1 illustriert ist, verwendet wird, mit Bezug auf 1 bis 8 beschrieben worden ist, werden die Einzelheiten des Betriebs der Einheit zur Optimierung des LLR 2018a weggelassen werden.
  • ECC-Block 2015a führt eine ECC-Kodieroperation mit Bezug auf Daten durch, die von dem Host zur Verfügung gestellt werden, und stellt die Daten der nichtflüchtigen Speichervorrichtung 2020a zur Verfügung. ECC-Block 2015a führt eine ECC-Dekodierungsoperation mit Bezug auf Daten, die von der nicht-flüchtigen Speichervorrichtung 2020a ausgelesen werden, durch und stellt die Daten dem Host zur Verfügung. Gemäß einer beispielhaften Ausführungsform kann ECC-Block 2015a die ECC-Kodieroperation und die ECC-Dekodieroperation unter Verwendung eines LDPC-Codes durchführen.
  • Wenn ECC-Block 2015a Daten von der nicht-flüchtigen Speichervorrichtung 2020a ausliest, kann ECC-Block 2015a Fehlerkorrektur für Daten, die in der nicht-flüchtigen Speichervorrichtung 2020a gespeichert sind, auf Grundlage des optimierten LLR, der von der Einheit zur Optimierung des LLR 2018a zur Verfügung gestellt wird, durchführen. Zum Beispiel kann ECC-Block 2015a Fehlerkorrektur unter Verwendung des LDPC-Codes auf Grundlage des optimierten LLR durchführen. Entsprechend können die Leistung bei der Fehlerkorrektur und die Leistung beim Datenauslesen der nicht-flüchtigen Speichervorrichtung 2020a verbessert werden.
  • Gemäß der beispielhaften Ausführungsform kann Speichersteuerung 2010a in der nicht-flüchtigen Speichervorrichtung 2020a eingebaut sein, um realisiert zu sein, oder Speichersteuerung 2010a und nicht-flüchtige Speichervorrichtung 2020a können in separaten Chips realisiert sein.
  • Speichersystem 2000a kann in der Form einer Speicherkarte oder eines Festkörperlaufwerks realisiert sein. Nicht-flüchtige Speichervorrichtung 2020a, Speichersteuerung 2010a und/oder Speichersystem 2000a können realisiert sein, indem verschiedene Gehäuseformen verwendet werden, wie zum Beispiel Package an Package (POP), Ball grid arrays (BGAs), Chip scale packages (SCPs), Plastic Leaded Chip Carrier (PLCC), Plastic Dual In-Line Package (PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board (COB), Ceramic Dual In-Line Package (CERDIP), Plastic Metric Quad Flat Pack (MQFP), Thin Quad Flatpack (TQFP), Small Outline Integrated Circuit (SOIC), Shrink Small Outline Package (SSPOP), Thin Small Outline Package (TSOP), Thin Quad Flatpack (TQFP), System In Package (SIP), Multi Chip Package (MCP), Wafer-level Fabricated Package (WFP), und Wafer-Level Processed Stack Package (WSP).
  • 17 ist ein Blockdiagramm, das ein anderes Beispiel eines Speichersystems mit einer nicht-flüchtigen Speichervorrichtung und eine Speichersteuerung gemäß beispielhaften Ausführungsformen illustriert.
  • Bezug nehmend auf 17 weist ein Speichersystem 2000b eine Speichersteuerung 2010b, wenigstens eine nicht-flüchtige Speichervorrichtung 2020b und einen Zwischenspeicher 2017b auf. Gemäß einer beispielhaften Ausführungsform kann der Zwischenspeicher 2017b realisiert werden, indem ein DRAM (dynamischer Direktzugriffspeicher) verwendet wird, und kann sich außerhalb der Speichersteuerung 2010b befinden. Die nicht-flüchtige Speichervorrichtung 2020b weist eine Speicherzellen-Matrix 2025b auf und Speichersteuerung 2010b kann eine RAM(Direktzugriffspeicher)-Steuerung 2016b aufweisen, um einen Prozessor 2011b, eine Host-Schnittstelle 2013b, eine Speicherschnittstelle 2014b, einen ECC-Block 2015b, eine Einheit zur Optimierung des LLR 2018b und einen Zwischenspeicher 2017b zu steuern. Speichersystem 2000b von 17 kann die Auslegung und Betrieb ähnlich zu denjenigen von Speichersystem 2000a von 16 haben, außer dass Zwischenspeicher 2017b sich außerhalb Speichersteuerung 2010b befindet.
  • 18 ist eine Ansicht, die ein Beispiel illustriert, in dem ein Speichersystem gemäß der beispielhaften Ausführungsform auf eine Speicherkarte angewendet wird.
  • Bezug nehmend auf 18 weist eine Speicherkarte 2300 eine Mehrzahl von Verbindungspins 2310, eine Speichersteuerung 2320 und ein nicht-flüchtige Speichervorrichtung 2330 auf.
  • Verbindungspins 2310 können mit dem Host verbunden sein, so dass Signale zwischen dem Host und Speicherkarte 2300 übertagen und empfangen werden. Verbindungspins 2310 können einen Taktpin, einen Befehlspin, einen Datenpin und/oder einen Rücksteil-Pin einschließen.
  • Speichersteuerung 2320 kann Daten von dem Host empfangen und kann die empfangenen Daten in der nicht-flüchtigen Speichervorrichtung 2330 speichern.
  • Die nicht-flüchtige Speichervorrichtung 2330 kann eine Speicherzellen-Matrix mit einer Mehrzahl von Speicherzellen aufweisen.
  • Speichersteuerung 2320 überwacht die Veränderung der Schwellspannungsverteilung für die Speicherzellen und aktualisiert den LLR für die Speicherzellen auf Grundlage des Überwachungsergebnisses und optimiert dabei die LLQs für die Speicherzellen. Außerdem kann Speichersteuerung 2320 Fehlerkorrektur für Daten, die in der nicht-flüchtigen Speichervorrichtung 2330 gespeichert sind, auf Grundlage des optimierten LLR in dem Vorgang des Auslesens von Daten von der nicht-flüchtigen Speichervorrichtung 2330 durchführen. Zum Beispiel kann Speichersteuerung 2320 Fehlerkorrektur durchführen, indem der LDPC-Code auf Grundlage des optimierten LLR verwendet wird. Entsprechend können die Leistung bei der Fehlerkorrektur und die Leistung beim Datenauslesen von Speicherkarte 2300 verbessert werden.
  • Ein Speichersystem mit Speichersteuerung 2320 und nicht-flüchtiger Speichervorrichtung 2330 kann realisiert sein, indem Speichersystem 2000a, das in 16 illustriert ist, verwendet wird. Weil die Auslegung und der Betrieb von Speichersystem 2000a, das in 16 illustriert ist, beschrieben worden ist, werden die Einzelheiten der Konfigurationen und der Operationen von Speichersteuerung 2320 und nicht-flüchtiger Speichervorrichtung 2330 weggelassen werden.
  • Speicherkarte 2300 kann eine MMC (MultiMedia Card), eine eMMC (embedded MultiMedia Card), eine Hybrid-eMMC (hybrid embedded MultiMedia Card), eine SD(Secure Digital)-Karte, eine micro-SD-Karte, einen Memory-Stick, eine ID-Karte, eine PCMCIA(Personal Computer Memory Card International Association)-Karte, eine Chip-Karte, eine USB-Karte, eine Smart-Karte und eine CF-Karte (Compact Flash Card) einschließen.
  • Gemäß der beispielhaften Ausführungsform kann Speicherkarte 2300 in einem Host wie zum Beispiel einem Rechner, einem Laptop, einem Mobiltelefon, einem Smartphone, einem MP3-Abspielgerät, einem PDA (persönlicher digitaler Assistent), einem tragbaren Multimedia-Abspielgerät (PMP, engl.: portable multimedia player), einem Digitalfernseher, einer Digitalkamera und einer tragbaren Spielekonsole installiert sein.
  • 19 ist eine Ansicht, die ein Beispiel illustriert, in dem das Speichersystem gemäß der beispielhaften Ausführungsformen auf ein Festkörperlaufwerk (SSD, engl.: solid state drive) angewendet wird.
  • Bezug nehmend auf 19 weist ein SSD 2400 eine Speichersteuerung 2410, einen Zwischenspeicher 2420 und eine Mehrzahl von nicht-flüchtigen Speichervorrichtungen 2450 auf.
  • Speichersteuerung 2410 kann Daten von einem Host (nicht illustriert) empfangen und die empfangenen Daten in nicht-flüchtigen Speichervorrichtungen 2450 speichern. Zwischenspeicher 2420 kann vorübergehend Daten speichern, die zwischen dem Host und nicht-flüchtigen Speichervorrichtungen 2450 ausgetauscht werden, und kann als ein dynamischer Direktzugriffspeicher (DRAM) realisiert sein, der sich außerhalb von Speichersteuerung 2410 befindet.
  • Speichersteuerung 2410 kann die Veränderung der Schwellspannungsverteilung für die Speicherzellen, die in jeder nicht-flüchtigen Speichervorrichtung 2450 enthalten sind, überwachen und kann den LLR für die Speicherzellen auf Grundlage des Überwachungsergebnisses aktualisieren und dabei die LLQs für die Speicherzellen optimieren. Außerdem kann Speichersteuerung 2410 Fehlerkorrektur für Daten, die in der nicht-flüchtigen Speichervorrichtung 2450 gespeichert sind, auf Grundlage des optimierten LLR in dem Vorgang des Auslesens von Daten von jeder nicht-flüchtigen Speichervorrichtung 2450 durchführen. Zum Beispiel kann Speichersteuerung 2410 Fehlerkorrektur durchführen, indem ein LDPC-Code auf Grundlage des optimierten LLR verwendet wird. Entsprechend kann die Leistung bei der Fehlerkorrektur und die Leistung beim Datenauslesen von SSD 2400 verbessert werden.
  • Das Speichersystem mit Speichersteuerung 2410, Zwischenspeicher 2420 und nicht-flüchtigen Speichervorrichtungen 2450 kann als Speichersystem 2000b realisiert sein, das in 17 illustriert ist. Weil die Konfiguration und der Betrieb für Speichersystem 2000b, das in 17 illustriert ist, beschrieben worden ist, werden die Einzelheiten der Konfiguration und des Betriebs in Speichersteuerung 2410, Zwischenspeicher 2420 und einer Mehrzahl von nicht-flüchtigen Speichervorrichtungen 2450 weggelassen werden.
  • Gemäß der beispielhaften Ausführungsform kann SSD 2400 in einem Host wie etwa einem Rechner, einem Laptop, einem Mobiltelefon, einem Smartphone, einem MP3-Abspielgerät, einem PDA, einem PMP, einem Digitalfernseher, einer Digitalkamera und einer tragbaren Spielekonsole installiert sein.
  • 20 ist ein Blockdiagramm, das ein Rechnersystem gemäß beispielhaften Ausführungsformen illustriert.
  • Bezug nehmend auf 20 weist ein Rechnersystem 2500 einen Prozessor 2510, eine Speichervorrichtung 2520, eine Benutzerschnittstelle 2530, einen Bus 2550 und ein Speichersystem 2560 auf. Gemäß der beispielhaften Ausführungsform kann Rechnersystem 2500 ferner ein MODEM 2540 aufweisen wie zum Beispiel einen Basisband-Chipsatz.
  • Prozessor 2510 kann spezielle Berechnungen und spezielle Aufgaben durchführen. Zum Beispiel kann Prozessor 2510 ein Mikroprozessor oder eine CPU sein. Prozessor 2510 kann mit Speichervorrichtung 2520 über Bus 2550 verbunden sein, zum Beispiel einem Adress-Bus, einem Steuerungs-Bus und/oder einem Daten-Bus. Zum Beispiel kann Speichervorrichtung 2520 unter Verwendung eines DRAM, eines mobilen DRAM, eines SRAM, eines PRAM, eines FRAM, eines RRAM und/oder eines MRAM realisiert sein.
  • Außerdem kann Prozessor 2510 mit einer Steckkarte wie zum Beispiel einem PCI(Peripheral Component Interconnect)-Bus verbunden sein. Entsprechend kann Prozessor 2510 Benutzerschnittstelle 2530 mit wenigstens einem Eingabegerät wie zum Beispiel einer Tastatur oder einer Maus oder wenigstens einem Ausgabegerät wie zum Beispiel einem Druck oder einem Anzeigegerät steuern. MODEM 2540 kann Daten zusammen mit einer externen Vorrichtung drahtlos empfangen und übertragen.
  • Die nicht-flüchtige Speichervorrichtung 2580 von Speichersystem 2560 kann Daten, die von Prozessor 2510 verarbeitet werden, oder Daten, die über MODEM 2540 über Speichersteuerung 2570 empfangen werden, speichern.
  • Speichersteuerung 2570 überwacht die Veränderung der Schwellspannungsverteilung für die Speicherzellen, die in nicht-flüchtiger Speichervorrichtung 2580 enthalten sind, und aktualisiert die LLQs für die Speicherzellen auf Grundlage des Überwachungsergebnisses und optimiert dabei den LLR für die Speicherzellen. Außerdem kann Speichersteuerung 2570 Fehlerkorrektur für Daten, die in der nicht-flüchtigen Speichervorrichtung 2580 gespeichert sind, auf Grundlage des optimierten LLR in dem Vorgang des Auslesens von Daten von der nicht-flüchtigen Speichervorrichtung 2580 durchführen. Zum Beispiel kann Speichersteuerung 2570 Fehlerkorrektur unter Verwendung eines LDPC-Codes auf Grundlage des optimierten LLR durchführen. Entsprechend können die Leistung bei der Fehlerkorrektur und die Leistung beim Datenauslesen von Speichersystem 2560 verbessert werden.
  • Speichersystem 2560 kann als Speichersystem 2000a, das in 16 illustriert ist, realisiert sein. Weil die Auslegung und der Betrieb von Speichersystem 2000a, das in 16 illustriert ist, beschrieben worden ist, werden die Einzelheiten der Auslegung und des Betriebs von Speichersystem 2560 weggelassen werden.
  • Rechnersystem 2500 kann ferner eine Spannungsversorgung aufweisen, um die Betriebsspannung bereitzustellen. Ferner kann gemäß der beispielhaften Ausführungsform Rechnersystem 2500 einen Anwendungschipsatz und einen Bildprozessor aufweisen.
  • Das Voranstehende ist veranschaulichend für das vorliegende erfinderische Konzept und sollte nicht als dieses beschränkend ausgelegt werden. Obwohl einige beispielhafte Ausführungsformen beschrieben worden sind, wird der Fachmann leicht erkennen, dass viele Modifikationen in den beispielhaften Ausführungsformen möglich sind, ohne grundlegend von der neuen Lehre und Vorteilen des vorliegenden erfinderischen Konzepts abzuweichen. Entsprechend sollen alle solche Modifikationen in dem Umfang des vorliegenden erfinderischen Konzepts, wie er in den Ansprüchen definiert wird, enthalten sein. Deshalb sollte einsichtig sein, dass das Voranstehende für verschiedene beispielhafte Ausführungsformen veranschaulichend ist und nicht als beschränkt auf die speziellen beispielhaften Ausführungsformen, die offenbart worden sind, ausgelegt werden soll und dass Modifikationen an den offenbarten beispielhaften Ausführungsformen sowie anderen beispielhaften Ausführungsformen in dem Umfang der beigefügten Ansprüche enthalten sein sollen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • KR 10-2013-0028266 [0001]

Claims (10)

  1. Verfahren zum Optimieren eines Log-Likelihood-Quotienten (LLR), welches verwendet wird, um Fehler zu korrigieren bezüglich von Daten, die in einer nicht-flüchtigen Speichervorrichtung gespeichert sind, wobei das Verfahren aufweist: Überwachen einer Veränderung einer Schwellspannungsverteilung für eine Mehrzahl von Speicherzellen, die in der nicht-flüchtigen Speichervorrichtung enthalten sind (S110); und Aktualisieren des LLR für die Speicherzellen auf Grundlage eines Ergebnisses des Überwachens (S130).
  2. Verfahren nach Anspruch 1, wobei das Überwachen der Veränderung der Schwellspannungsverteilung aufweist: Erfassen einer aktuellen Schwellspannungsverteilung für die Speicherzellen (S111); und Abschätzen einer Veränderungsrichtung und eines Grads der Veränderung der Schwellspannungsverteilung durch Vergleichen einer zuvor gespeicherten anfänglichen Schwellspannungsverteilung für die Speicherzellen mit der aktuellen Schwellspannungsverteilung (S113).
  3. Verfahren nach Anspruch 2, wobei die anfängliche Schwellspannungsverteilung einer Anzahl von ersten Speicherzellen unter den in der nicht-flüchtigen Speichervorrichtung enthaltenen Speicherzellen, die eine Schwellspannung haben, die kleiner ist als eine erste Spannung in einer anfänglichen Betriebsphase der nicht-flüchtigen Speichervorrichtung, und einer Anzahl von zweiten Speicherzellen unter den in der nicht-flüchtigen Speichervorrichtung enthaltenen Speicherzellen, die eine Schwellspannung haben, die größer ist als eine zweite Spannung in einer anfänglichen Betriebsphase der nicht-flüchtigen Speichervorrichtung, unter den Speicherzellen entspricht, und die aktuelle Schwellspannungsverteilung einer Anzahl von dritten Speicherzellen unter den in der nicht-flüchtigen Speichervorrichtung enthaltenen Speicherzellen, die eine Schwellspannung haben, die kleiner ist als die erste Spannung in einem aktuellen Zustand der nicht-flüchtigen Speichervorrichtung, und einer Anzahl von vierten Speicherzellen unter den in der nicht-flüchtigen Speichervorrichtung enthaltenen Speicherzellen, die eine Schwellspannung haben, die größer ist als die zweite Spannung in dem aktuellen Zustand der nicht-flüchtigen Speichervorrichtung, entspricht.
  4. Verfahren nach Anspruch 3, wobei jede der Speicherzellen eine Ein-Niveau-Speicherzelle (ENZ) ist, um darin ein Daten-Bit zu speichern, und die erste Spannung eine Spannung ist, die einem gelöschten Zustand entspricht, und die zweite Spannung eine Spannung ist, die einem programmierten Zustand entspricht.
  5. Verfahren nach Anspruch 3, wobei jede der Speicherzellen eine Mehr-Niveau-Speicherzelle (MNZ) ist, um darin eine Mehrzahl von Daten-Bits zu speichern, und die erste Spannung eine Spannung ist, die einem gelöschten Zustand entspricht, und die zweite Spannung eine Spannung ist, die einem programmierten Zustand mit einem höchsten Pegel entspricht.
  6. Verfahren nach Anspruch 1, wobei das Überwachen der Veränderung der Schwellspannungsverteilung aufweist: Abschätzen einer Veränderungsrichtung und eines Grads der Veränderung der Schwellspannungsverteilung (S113) auf Grundlage einer Differenz zwischen einer Anzahl von ersten Speicherzellen, unter den mehreren Speicherzellen der nicht-flüchtigen Speichervorrichtung, die eine Schwellspannung zwischen einer ersten Spannung und einer zweiten Spannung in einem aktuellen Zustand der nicht-flüchtigen Speichervorrichtung haben, und einer Anzahl von zweiten Speicherzellen, unter den Speicherzellen der nicht-flüchtigen Speichervorrichtung, die eine Schwellspannung zwischen der ersten Spannung und einer dritten Spannung in dem aktuellen Zustand haben.
  7. Verfahren nach Anspruch 6, wobei die erste Spannung eine Spannung ist, die einer Hard-Decision-Ausleseoperation (S310) entspricht, und die zweite und dritte Spannung Spannungen sind, die einer Soft-Decision-Ausleseoperation (S330) entsprechen.
  8. Verfahren zum Korrigieren von Fehlern bezüglich von Daten, wenn die Daten, die in einer nicht-flüchtigen Speichervorrichtung gespeichert sind, ausgelesen werden, wobei das Verfahren aufweist: Optimieren eines Log-Likelihood-Quotienten (LLR) für eine Mehrzahl von Speicherzellen, die in der nicht-flüchtigen Speichervorrichtung enthalten sind (S210); und Durchführen von Fehlerkorrektur für die gespeicherten Daten auf Grundlage des optimierten LLR (S230), wobei das Optimieren des LLR aufweist: Überwachen einer Veränderung einer Schwellspannungsverteilung für die Speicherzellen (S110); und Aktualisieren des LLR für die Speicherzellen auf Grundlage eines Ergebnisses des Überwachens (S130).
  9. Verfahren nach Anspruch 8, wobei das Durchführen der Fehlerkorrektur für die gespeicherten Daten aufweist: Durchführen von Fehlerkorrektur für die gespeicherten Daten unter Verwendung eines Low-Density-Parity-Check(LDPC)-Codes (S350).
  10. Verfahren nach Anspruch 8, wobei das Optimieren des LLR und das Durchführen der Fehlerkorrektur mit einer Speichersteuerung (2010a, 2010b, 2320, 2410, 2570) durchgeführt werden, die außerhalb der nicht-flüchtigen Speichervorrichtung (2020a, 2020b, 2330, 2450, 2580) vorgesehen ist.
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