TW201435899A - 使用於非揮發性記憶體元件之對數槪似比率（ｌｌｒ）最佳化和修正非揮發性記憶體元件之錯誤的方法 - Google Patents

使用於非揮發性記憶體元件之對數槪似比率（ｌｌｒ）最佳化和修正非揮發性記憶體元件之錯誤的方法 Download PDF

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Abstract

在一種使用於修正與儲存於非揮發性記憶體元件中的資料相關的錯誤的對數概似比率最佳化的方法中，監視包含於非揮發性記憶體元件中的多個記憶體胞元的臨限電壓分佈的變化，且基於監視結果來更新記憶體胞元的所述對數概似比率。雖然記憶體胞元的特性惡化，但對數概似比率仍持續維持為最佳值。

Description

使用於非揮發性記憶體元件之對數概似比率(LLR) 最佳化和修正非揮發性記憶體元件之錯誤的方法 【相關申請案的交叉參考】
本申請案根據35 USC §119主張2013年3月15日在韓國智慧財產局(KIPO)申請的韓國專利申請案第10-2013-0028266號的優先權，所述專利申請案的全部揭露內容以引用的方式併入本文中。
實例實施例大體上是關於非揮發性記憶體元件，且更特定言之，是關於使用於非揮發性記憶體元件中的對數概似比率(log likelihood ratio,LLR)最佳化的方法，以及使用所述最佳化方法來修正非揮發性記憶體元件中的錯誤的方法。
取決於在電源供應切斷時所儲存的資料是否丟失，半導體記憶體元件可分類為揮發性記憶體元件與非揮發性記憶體元 件。非揮發性記憶體元件的操作模式分類為將資料儲存於記憶體胞元中的寫入模式(或程式化模式)，讀出儲存於記憶體胞元中的資料的讀取模式，以及刪除所儲存的資料以初始化記憶體胞元的抹除模式。一般而言，在非揮發性記憶體元件中，關於所程式化的資料執行錯誤修正編碼方案，且關於所讀出的資料執行錯誤修正解碼方案。
一些實例實施例提供一種用於使在修正與儲存於非揮發性記憶體元件中的資料相關的錯誤時使用的對數概似比率(LLR)演算法最佳化的方法。
一些實例實施例提供一種藉由所述非揮發性記憶體元件使用經最佳化的LLR來修正錯誤的方法。
在一種使用於修正與儲存於非揮發性記憶體元件中的資料相關的錯誤的對數概似比率(LLR)最佳化的方法中，監視包含於所述非揮發性記憶體元件中的多個記憶體胞元的臨限電壓分佈的變化，且基於所述監視的結果來更新所述記憶體胞元的所述LLR。
在實例實施例中，所述臨限電壓分佈的所述變化的所述監視可包含偵測所述記憶體胞元的當前臨限電壓分佈；以及藉由比較所述記憶體胞元的先前儲存的初始臨限電壓分佈與所述當前臨限電壓分佈來估計所述臨限電壓分佈的變化方向以及變化程度。
所述初始臨限電壓分佈可對應於所述非揮發性記憶體元 件的所述記憶體胞元中臨限電壓在所述非揮發性記憶體元件的操作的初始階段中小於第一電壓的第一記憶體胞元的數目，以及所述非揮發性記憶體元件的所述記憶體胞元中臨限電壓在所述非揮發性記憶體元件的所述操作的所述初始階段中大於第二電壓的第二記憶體胞元的數目。所述當前臨限電壓分佈可對應於所述非揮發性記憶體元件的所述記憶體胞元中臨限電壓在當前狀態下小於所述第一電壓的第三記憶體胞元的數目，以及所述非揮發性記憶體元件的所述記憶體胞元中臨限電壓在所述當前狀態下大於所述第二電壓的第四記憶體胞元的數目。
所述記憶體胞元中的每一者可為用於儲存一個資料位元的單位準記憶體胞元(single level memory cell,SLC)。所述第一電壓可為對應於經抹除狀態的電壓，且所述第二電壓可為對應於經程式化狀態的電壓。
所述記憶體胞元中的每一者可為用於儲存多個資料位元的多位準記憶體胞元(multi-level memory cell,MLC)。所述第一電壓可為對應於經抹除狀態的電壓，且所述第二電壓可為對應於具有最高位準的經程式化狀態的電壓。
所述MLC可為用於儲存2位元資料的2位元記憶體胞元，或用於儲存3位元資料的3位元記憶體胞元。
所述臨限電壓分佈的所述變化的所述監視可包含基於以下兩者之間的差來估計所述臨限電壓分佈的變化方向以及變化程度：所述非揮發性記憶體元件的所述多個記憶體胞元中臨限電壓在當前狀態下在第一電壓與第二電壓之間的第一記憶體胞元的數目，以及所述非揮發性記憶體元件的所述記憶體胞元中臨限電壓 在所述當前狀態下在所述第一電壓與第三電壓之間的第二記憶體胞元的數目。
所述第一電壓可為對應於硬決策讀出操作的電壓，且所述第二電壓以及所述第三電壓可為對應於軟決策讀出操作的電壓。
在實例實施例中，所述臨限電壓分佈可由於相鄰記憶體胞元之間的干擾以及資料保持時間的逝去中的至少一者而發生變化。
所述臨限電壓分佈可由於所述相鄰記憶體胞元之間的所述干擾而在第一方向上移動，且由於所述資料保持時間的所述逝去而在不同於所述第一方向的第二方向上移動。
在一種在讀出儲存於非揮發性記憶體元件中的資料時修正與所述資料相關的錯誤的方法中，使包含於所述非揮發性記憶體元件中的多個記憶體胞元的LLR最佳化，且基於所述經最佳化的LLR來執行所儲存的資料的錯誤修正。所述LLR的所述最佳化包含監視所述記憶體胞元的臨限電壓分佈的變化；以及基於所述監視的結果來更新所述記憶體胞元的所述LLR。
在實例實施例中，所述所儲存的資料的所述錯誤修正的所述執行可包含藉由使用低密度同位檢查(low density parity check,LDPC)碼來執行所述所儲存的資料的錯誤修正。
在實例實施例中，所述LLR的所述最佳化以及所述錯誤修正的所述執行可藉由設置於所述非揮發性記憶體元件外部的記憶體控制器來執行。
在實例實施例中，所述非揮發性記憶體元件可為多條字 元線垂直堆疊的垂直類型的記憶體元件。
在實例實施例中，所述非揮發性記憶體元件可包含：記憶體胞元陣列，包含連接至多條字元線以及多條位元線的記憶體胞元；列解碼器，連接至字元線；以及頁面緩衝器，連接至位元線。
一種製品包括：對數概似比率(LLR)最佳化器，經組態以使包含於非揮發性記憶體元件中的多個記憶體胞元的對數概似比率最佳化；以及錯誤修正碼(ECC)解碼器，經組態以基於經最佳化的LLR來執行所儲存的資料的錯誤修正。所述對數概似比率最佳化器經組態以監視所述記憶體胞元的臨限電壓分佈的變化，且基於所述監視的結果來更新所述記憶體胞元的所述LLR。
在實例實施例中，所述製品包括記憶體控制器，所述記憶體控制器包含所述對數概似比率最佳化器以及所述ECC解碼器。
在實例實施例中，所述製品包括所述非揮發性記憶體元件。
在實例實施例中，所述對數概似比率最佳化器經組態以藉由以下操作來監視所述臨限電壓分佈的所述變化：偵測所述記憶體胞元的當前臨限電壓分佈；以及藉由比較所述記憶體胞元的先前儲存的初始臨限電壓分佈與當前臨限電壓分佈來估計所述臨限電壓分佈的變化方向以及變化程度。
在實例實施例中，所述對數概似比率最佳化器經組態以藉由以下操作來監視所述臨限電壓分佈的所述變化：基於以下兩者之間的差來估計所述臨限電壓分佈的變化方向以及變化程度： 所述非揮發性記憶體元件的所述多個記憶體胞元中臨限電壓在所述非揮發性記憶體元件的當前狀態下在第一電壓與第二電壓之間的第一記憶體胞元的數目，以及所述非揮發性記憶體元件的所述記憶體胞元中臨限電壓在所述當前狀態下在所述第一電壓與第三電壓之間的第二記憶體胞元的數目。
110‧‧‧區段
110'‧‧‧區段
120‧‧‧區段
120'‧‧‧區段
130‧‧‧區段
130'‧‧‧區段
140‧‧‧區段
140'‧‧‧區段
710‧‧‧硬決策資料
720‧‧‧軟決策資料
730‧‧‧「互斥反或」運算
740‧‧‧LSB軟決策資料
750‧‧‧「互斥反或」運算
1900‧‧‧非揮發性記憶體元件
1910‧‧‧記憶體胞元陣列
1910a‧‧‧記憶體胞元陣列
1910b‧‧‧記憶體胞元陣列
1910c‧‧‧記憶體胞元陣列
1911b‧‧‧頁面
1912a‧‧‧區塊
1912b‧‧‧區塊
1913c‧‧‧串
1920‧‧‧頁面緩衝器電路
1930‧‧‧列解碼器
1940‧‧‧電壓產生器
1950‧‧‧控制電路
1960‧‧‧輸入/輸出緩衝器電路
1970‧‧‧LLR最佳化單元
2000a‧‧‧記憶體系統
2000b‧‧‧記憶體系統
2010a‧‧‧記憶體控制器
2010b‧‧‧記憶體控制器
2011a‧‧‧處理器
2011b‧‧‧處理器
2012a‧‧‧緩衝記憶體
2013b‧‧‧主機介面
2013a‧‧‧主機介面
2014a‧‧‧記憶體介面
2014b‧‧‧記憶體介面
2015a‧‧‧ECC區塊
2015b‧‧‧ECC區塊
2017b‧‧‧緩衝記憶體
2018a‧‧‧LLR最佳化單元
2018b‧‧‧LLR最佳化單元
2020a‧‧‧非揮發性記憶體元件
2020b‧‧‧非揮發性記憶體元件
2025a‧‧‧記憶體胞元陣列
2025b‧‧‧記憶體胞元陣列
2300‧‧‧記憶卡
2310‧‧‧連接插腳
2320‧‧‧記憶體控制器
2330‧‧‧非揮發性記憶體元件
2400‧‧‧固態磁碟(SSD)
2410‧‧‧記憶體控制器
2420‧‧‧緩衝記憶體
2450‧‧‧非揮發性記憶體元件
2500‧‧‧計算系統
2510‧‧‧處理器
2520‧‧‧記憶體元件
2530‧‧‧使用者介面
2540‧‧‧數據機
2550‧‧‧匯流排
2550‧‧‧匯流排
2560‧‧‧記憶體系統
2570‧‧‧記憶體控制器
2580‧‧‧非揮發性記憶體元件
A1‧‧‧區域
A1'‧‧‧區域
B1‧‧‧區域
B1'‧‧‧區域
BL(1)、BL(m)‧‧‧位元線
CRD1‧‧‧當前臨限電壓狀態
CRD2‧‧‧當前臨限電壓狀態
CRD3‧‧‧當前臨限電壓狀態
CSL‧‧‧共同源極線
D1‧‧‧第一方向
D2‧‧‧第二方向
DTD‧‧‧第一臨限電壓分佈
E‧‧‧第一狀態/經抹除狀態
E'‧‧‧第一狀態
GSL‧‧‧接地選擇線
GSL11、GSL12、GSLi1、GSLi2‧‧‧接地選擇線
GST‧‧‧接地選擇電晶體
GSTV‧‧‧接地選擇電晶體
ITD‧‧‧初始臨限電壓分佈
ITD1‧‧‧初始臨限電壓分佈
ITD2‧‧‧初始臨限電壓分佈
ITD3‧‧‧初始臨限電壓分佈
MC1‧‧‧記憶體胞元
MC2‧‧‧記憶體胞元
MC3‧‧‧記憶體胞元
N1‧‧‧數目
N1'‧‧‧數目
N2‧‧‧數目
N2'‧‧‧數目
N3‧‧‧數目
N3'‧‧‧數目
N4‧‧‧數目
N4'‧‧‧數目
N5‧‧‧數目
N5'‧‧‧數目
N6‧‧‧數目
N6'‧‧‧數目
P‧‧‧第二狀態/經程式化狀態
P'‧‧‧第二狀態
P1‧‧‧第二狀態/經程式化狀態
P1'‧‧‧第二階段
P2‧‧‧第三狀態/經程式化狀態
P2'‧‧‧第三階段
P3‧‧‧第四狀態/經程式化狀態
P3'‧‧‧第四階段
P4‧‧‧第五狀態/經程式化狀態
P4'‧‧‧第五階段
P5‧‧‧第六狀態/經程式化狀態
P5'‧‧‧第六階段
P6‧‧‧第七狀態/經程式化狀態
P6'‧‧‧第七階段
P7‧‧‧第八狀態/經程式化狀態
P7'‧‧‧第八狀態
RTD‧‧‧第二臨限電壓分佈
S110‧‧‧步驟
S111‧‧‧步驟
S113‧‧‧步驟
S130‧‧‧步驟
S210‧‧‧步驟
S230‧‧‧步驟
S310‧‧‧步驟
S320‧‧‧步驟
S330‧‧‧步驟
S340‧‧‧步驟
S350‧‧‧步驟
S360‧‧‧步驟
Si‧‧‧第一狀態
Si'‧‧‧第一狀態
Si+1‧‧‧第二狀態
Si+1'‧‧‧第二狀態
SSL‧‧‧串選擇線
SSL11、SSL12、SSLi1、SSLi2‧‧‧串選擇線
SST‧‧‧串選擇電晶體
SSTV‧‧‧串選擇電晶體
V1‧‧‧第一電壓
V2‧‧‧第二電壓
V3‧‧‧第三電壓
V4‧‧‧第四電壓
V5‧‧‧第五電壓
V6‧‧‧第六電壓
V7‧‧‧第七電壓
VA‧‧‧第一電壓
VB‧‧‧第二電壓
VC‧‧‧第一電壓
VD‧‧‧第二電壓
VREF1‧‧‧第一參考讀出電壓
VREF2‧‧‧第二參考讀出電壓
VREF3‧‧‧第三參考讀出電壓
VREF4‧‧‧第四參考讀出電壓
VREF5‧‧‧第五參考讀出電壓
VREF6‧‧‧第六參考讀出電壓
VREF7‧‧‧第七參考讀出電壓
WL(1)、WL(2)、WL(3)、WL(n-1)、WL(n)‧‧‧字元線
△V‧‧‧臨限電壓分佈的變化程度
△V'‧‧‧臨限電壓分佈的變化程度
△V"‧‧‧臨限電壓分佈的變化程度
結合附圖，將自以下實施方式更清楚理解說明性、非限制性實例實施例。
圖1為說明根據實例實施例的使用於非揮發性記憶體元件中的對數概似比率(LLR)最佳化的方法的流程圖。
圖2A、圖2B、圖3A及圖3B為解釋圖1的使用於非揮發性記憶體元件中的LLR最佳化的方法的視圖。
圖4A及圖4B為解釋包含於非揮發性記憶體元件中的記憶體胞元的特性惡化的情形的視圖。
圖5為說明監視臨限電壓分佈的變化的步驟的一個實例的流程圖。
圖6及圖7為解釋圖5的監視臨限電壓分佈的變化的步驟的視圖。
圖8為解釋圖1的監視臨限電壓分佈的變化的步驟的另一實例的視圖。
圖9為說明根據實例實施例的修正非揮發性記憶體元件中的錯誤的方法的流程圖。
圖10為說明圖9所說明的方法的執行儲存於記憶體胞元中的 資料的錯誤修正的步驟的實例的流程圖。
圖11為解釋2位元軟決策讀出操作的一個實例的視圖。
圖12為解釋3位元軟決策讀出操作的一個實例的視圖。
圖13A至圖13C為解釋在包含3位元多位準胞元的非揮發性記憶體元件中執行的軟決策讀出操作的一個實例的視圖。
圖14為說明根據實例實施例的非揮發性記憶體元件的方塊圖。
圖15A、圖15B及圖15C為說明包含於圖14的非揮發性記憶體元件中的記憶體胞元陣列的實例的視圖。
圖16為說明根據實例實施例的包含非揮發性記憶體元件以及記憶體控制器的記憶體系統的一個實例的方塊圖。
圖17為說明根據實例實施例的包含非揮發性記憶體元件以及記憶體控制器的記憶體系統的另一實例的方塊圖。
圖18為說明根據實例實施例的記憶體系統應用於記憶卡的實例的視圖。
圖19為說明根據實例實施例的記憶體系統應用於固態磁碟的實例的視圖。
圖20為說明根據實例實施例的計算系統的方塊圖。
將參看附圖來更全面描述各種實例實施例，附圖中繪示了一些實例實施例。然而，本發明概念可按照許多不同形式來體現且不應解釋為限於本文所闡述的實施例。實情為，提供此等實施例，以使得本揭露將為全面且完整的，且將向熟習此項技術者 完全傳達本發明概念的範疇。相似參考數字在本申請案全文中指示相似部件。
應理解，儘管本文中可使用術語「第一」、「第二」等來描述各種部件，但此等部件不應受此等術語限制。此等術語用於區分一個部件與另一部件。舉例而言，第一部件可稱為第二部件，且類似地，第二部件可稱為第一部件，而不偏離本發明概念的範疇。如本文所使用，術語「及/或」包含相關聯的所列出項目中的一或多者的任何及所有組合。
應理解，當一部件被稱為「連接至」或「耦接至」另一部件時，所述部件可直接連接至或耦接至所述另一部件，或可存在介入部件。相比而言，當一部件被稱為「直接連接至」或「直接耦接至」另一部件時，不存在介入部件。用以描述部件之間的關係的其他詞應以相似方式解釋(例如，「在……之間」相對於「直接在……之間」、「鄰近」相對於「直接鄰近」等)。
本文中所使用的術語是出於描述特定實施例的目的，且不意欲限制本發明概念。如本文中所使用，單數形式「一」以及「該」意欲亦包含複數形式，除非上下文另有清楚指示。應進一步理解，術語「包括」及/或「包含」在用於本文中時指定所敍述的特徵、整體、步驟、操作、部件及/或組件的存在，但不排除一或多個其他特徵、整體、步驟、操作、部件、組件及/或其群組的存在或添加。
除非另有定義，否則本文中所使用的所有術語(包含技術以及科學術語)具有與一般熟習本發明概念所屬技術者通常所理解者相同的含義。應進一步理解，術語(諸如，常用辭典中所 定義的術語)應被解釋為具有與其在相關技術背景中的含義一致的含義，且不應以理想化或過度正式的意義來解釋，除非本文中明確地如此定義。
圖1為說明根據實例實施例的使用於非揮發性記憶體元件中的對數概似比率(LLR)最佳化的方法的流程圖。圖2A、圖2B、圖3A及圖3B為解釋圖1的使用於非揮發性記憶體元件中的LLR最佳化的方法的視圖。
圖1所說明的使用於非揮發性記憶體元件中的LLR最佳化的方法可應用於非揮發性記憶體元件，以在讀出資料的程序中關於所儲存的資料而執行錯誤修正。由非揮發性記憶體元件執行的讀出操作可包含硬決策讀出操作及/或軟決策讀出操作。LLR用於修正與儲存於非揮發性記憶體元件中的資料相關的錯誤。詳言之，當藉由使用低密度同位檢查(LDPC)碼來修正錯誤時，可使用LLR。此後，將在著重於快閃記憶體元件的同時描述實例實施例。根據實例實施例的使用於非揮發性記憶體元件中的LLR最佳化的方法可用於諸如以下各者的預定非揮發性記憶體元件中：相變隨機存取記憶體(Phase Change Random Access Memory,PRAM)、電阻隨機存取記憶體(Resistance Random Access Memory,RRAM)、磁性隨機存取記憶體(Magnetic Random Access Memory,MRAM)，或鐵電隨機存取記憶體(Ferroelectric random access memory,FRAM)。
參看圖1、圖2A、圖2B、圖3A及圖3B，在根據實例實施例的使用於非揮發性記憶體元件中的LLR最佳化的方法中，監視包含於非揮發性記憶體元件中的多個記憶體胞元的臨限電壓分 佈的變化(步驟S110)。基於監視結果關於記憶體胞元來更新LLR(步驟S130)。
LLR為藉由將對數(log)應用於儲存於記憶體胞元中的資料對應於「1」或「0」的機率的比率而獲得的值。在設計/製造非揮發性記憶體元件時關於記憶體胞元而估計初始臨限電壓分佈，且可基於初始臨限電壓分佈來判定LLR的初始值。然而，初始臨限電壓分佈可由於記憶體胞元的特性的惡化而變形/失真。若在初始臨限電壓分佈如上所述而變形/失真時使用具有初始值的LLR，則可能不準確或精準地執行錯誤修正。
舉例而言，非揮發性記憶體元件可具有如圖2A及圖2B所說明的初始臨限電壓分佈。初始臨限電壓分佈可包含對應於具有邏輯值「1」的資料的第一狀態Si，以及對應於具有邏輯值「0」的資料的第二狀態Si+1。當非揮發性記憶體元件執行硬決策讀出操作以及2位元軟決策讀出操作時，初始臨限電壓分佈可基於三個電壓V1、V2及V3而劃分為四個區段110、120、130及140。稍後將參看圖11來描述硬決策讀出操作以及2位元軟決策讀出操作。
因為LLR可能並未關於所有記憶體胞元而最佳化，所以LLR的初始值可按照一種方式來判定以使得初始臨限電壓分佈被劃分為四個區段110、120、130及140，且屬於一個區段的記憶體胞元被判定為具有相同值。對於一個實例，可基於以下方程式1而獲取區段120的LLR的初始值。
方程式1
在方程式1中，A1可對應於圖2A的區域A1，且B1可對應於圖2B的區域B1。A1可表示儲存於記憶體胞元中的資料對應於邏輯值「1」的機率，且可表示臨限電壓在初始臨限電壓分佈中在第一電壓V1與第二電壓V2之間的記憶體胞元中儲存有對應於邏輯值「1」的資料的記憶體胞元的數目。B1可表示儲存於記憶體胞元中的資料對應於邏輯值「0」的機率，且可表示臨限電壓在初始臨限電壓分佈中在第一電壓V1與第二電壓V2之間的記憶體胞元中儲存有對應於邏輯值「0」的資料的記憶體胞元的數目。
類似地，可關於剩餘區段110、130及140而獲取LLR的初始值。因此，LLR的四個初始值中的一者可被分配至包含於非揮發性記憶體元件中的記憶體胞元中的每一者。當非揮發性記憶體元件藉由在讀出資料的程序中使用LDPC碼來修正錯誤時，可使用LLR的初始值。
當記憶體胞元的特性惡化時，非揮發性記憶體元件可具有圖3A及圖3B所說明的當前臨限電壓分佈。當前臨限電壓分佈可包含對應於具有邏輯值「1」的資料的第一狀態Si'，以及對應於具有邏輯值「0」的資料的第二狀態Si+1'。在與圖2A及圖2B所說明的初始臨限電壓分佈比較時，當前臨限電壓分佈可在減小臨限電壓的量值的方向上(向左)移動，且兩個狀態圖形彼此交叉處的波谷的位置可發生改變。然而，因為電壓V1、V2及V3為固定的，所以由電壓V1、V2及V3劃分的區段110'、120'、130'及140'以及對應於區段110'、120'、130'及140'中的每一者的記憶體 胞元的數目可發生變化。在此狀況下，當使用參看圖2A及圖2B所描述的LLR的初始值時，可使錯誤修正效能降級。
在根據實例實施例的使用於非揮發性記憶體元件中的LLR最佳化的方法中，監視由記憶體胞元的特性的惡化引起的臨限電壓分佈的變化，且基於監視結果來更新LLR。根據一個實例實施例，可基於方程式2來獲取區段120'的LLR的經更新值(亦即，最佳值)。
在方程式2中，A1'可對應於圖3A的區域A1'，且表示臨限電壓在當前臨限電壓分佈中在第一電壓V1與第二電壓V2之間的記憶體胞元中儲存有對應於邏輯值「1」的資料的記憶體胞元的數目。此外，B1'可對應於圖3B的區域B1'，且表示臨限電壓在當前臨限電壓分佈中在第一電壓V1與第二電壓V2之間的記憶體胞元中儲存有對應於邏輯值「0」的資料的記憶體胞元的數目。
類似地，可關於剩餘區段110'、130'以及140'而獲取LLR的最佳值。因此，LLR的四個最佳值中的一者可被分配至包含於非揮發性記憶體元件中的記憶體胞元中的每一者。當非揮發性記憶體元件藉由在讀出資料的程序中使用LDPC碼來修正錯誤時，可使用LLR的最佳值。當使用根據實例實施例的使用於非揮發性記憶體元件中的LLR最佳化的方法時，可改良非揮發性記憶體元件的錯誤修正效能以及資料讀出效能。
同時，雖然圖2A、圖2B、圖3A及圖3B說明根據2位 元軟決策讀出操作的實例實施例，但圖2A、圖2B、圖3A及圖3B所說明的LLR更新操作(LLR最佳化操作)為適用的，即使在非揮發性記憶體元件執行3位元軟決策讀出操作時亦是如此。根據3位元軟決策讀出操作，臨限電壓分佈可基於七個電壓而劃分為八個區段，且其細節稍後將參看圖12來描述。此外，雖然圖2A、圖2B、圖3A及圖3B說明兩個相鄰狀態Si以及Si+1，但2位元軟決策讀出操作以及3位元讀出操作可經執行以區分多個狀態中的兩個相鄰狀態，且其細節稍後將參看圖13A、圖13B及圖13C來描述。
圖4A及圖4B為解釋包含於非揮發性記憶體元件中的記憶體胞元的特性惡化的情形的視圖。
參看圖4A及圖4B，當記憶體胞元的特性惡化時，記憶體胞元的臨限電壓分佈可發生變化。舉例而言，臨限電壓分佈可由於相鄰記憶體胞元之間的干擾及/或資料保持時間的逝去而發生變化。
根據一個實例實施例，如圖4A所說明，臨限電壓分佈可由於相鄰記憶體胞元之間的干擾而發生變化，且可在第一方向D1上自初始臨限電壓分佈ITD移動至第一臨限電壓分佈DTD。舉例而言，干擾可包含程式化干擾、抹除干擾以及反向型樣相依性(back pattern dependency)。
根據另一實施例，如圖4B所說明，臨限電壓分佈可由於資料保持時間的逝去而發生變化，且可在第二方向D2上自初始臨限電壓分佈ITD移動至第二臨限電壓分佈RTD。舉例而言，若資料保持時間逝去，則可發生電荷損耗以使俘獲於浮動閘極或穿隧 氧化物中的電荷放電。若重複程式化操作以及抹除操作，則穿隧氧化物惡化，以致於電荷損耗可較多地增加。
雖然獨立地說明於圖4A及圖4B中，但根據實例實施例，臨限電壓分佈可由於相鄰記憶體胞元之間的干擾與資料保持時間的逝去兩者而發生變化。
圖5為說明圖1的監視臨限電壓分佈的變化的步驟的一個實例的流程圖。圖6及圖7為解釋圖5的監視臨限電壓分佈的變化的步驟的視圖。
參看圖5，為了監視臨限電壓分佈的變化，可偵測當前記憶體胞元的當前臨限電壓分佈(步驟S111)。可藉由比較記憶體胞元的先前儲存的初始臨限電壓分佈與當前臨限電壓分佈來估計臨限電壓分佈的變化方向以及變化程度(步驟S113)。
根據一個實例實施例，初始臨限電壓分佈可對應於多個記憶體胞元中臨限電壓在非揮發性記憶體元件的操作的初始階段中小於第一電壓的第一記憶體胞元的數目，以及多個記憶體胞元中臨限電壓在非揮發性記憶體元件的操作的初始階段中大於第二電壓的第二記憶體胞元的數目。當前臨限電壓分佈可對應於多個記憶體胞元中臨限電壓在當前狀態下小於第一電壓的第三記憶體胞元的數目，以及多個記憶體胞元中臨限電壓在當前狀態下大於第二電壓的第四記憶體胞元的數目。
舉例而言，如圖6所說明，每一記憶體胞元可為用於儲存一個資料位元的單位準記憶體胞元。在此狀況下，初始臨限電壓分佈ITD1可具有第一狀態E(亦即，經抹除狀態)以及第二狀態P(亦即，經程式化狀態)。初始臨限電壓分佈ITD1可對應於 臨限電壓在非揮發性記憶體元件的操作的初始階段中小於第一電壓VA的第一記憶體胞元的數目N1，以及臨限電壓在非揮發性記憶體元件的操作的初始階段中大於第二電壓VB的第二記憶體胞元的數目N2。當前臨限電壓狀態CRD1可具有第一狀態E'以及第二狀態P'。當前臨限電壓狀態CRD1可對應於臨限電壓小於第一當前電壓VA的第三記憶體胞元的數目N1'，以及臨限電壓大於第二電壓VB的第四記憶體胞元的數目N2'。
根據圖6的實例實施例，第三記憶體胞元的數目N1'相比於第一記憶體胞元的數目N1增大，且第四記憶體胞元的數目N2'相比於第二記憶體胞元的數目N2減小。因此，臨限電壓分佈的變化方向可被估計為減小臨限電壓的量值的方向(亦即，向左)。臨限電壓分佈的變化程度△V可對應於第三記憶體胞元的數目N1'與第一記憶體胞元的數目N1之間的差，以及第二記憶體胞元的數目N2與第四記憶體胞元的數目N2'之間的差。
此外，根據圖6的實例實施例，第一電壓VA可為對應於經抹除狀態E的電壓，且第二電壓VB可為對應於經程式化狀態P的電壓。第一電壓VA可為操作的初始階段中抹除狀態E下的臨限電壓的中間值或平均值，且第二電壓VB可為操作的初始階段中經程式化狀態P下的臨限電壓的中間值或平均值。
根據另一實例實施例，每一記憶體胞元可為用於儲存多個資料位元的多位準記憶體胞元(MLC)。詳言之，多位準記憶體胞元可為(例如)用於儲存2位元資料的2位元記憶體胞元，或用於儲存3位元資料的3位元記憶體胞元。當記憶體胞元為多位準記憶體胞元時，初始臨限電壓分佈ITD2可如圖7所說明具有第 一狀態(亦即，經抹除狀態)以及第二至第八狀態P1、P2、P3、P4、P5、P6及P7(亦即，經程式化狀態)。初始臨限電壓分佈ITD2可對應於臨限電壓在操作的初始階段中小於第一電壓VC的第一記憶體胞元的數目N3，以及臨限電壓在操作的初始階段中大於第二電壓VD的第二記憶體胞元的數目N4。當前臨限電壓狀態CRD2可具有第一狀態E'，以及第二至第八階段P1'、P2'、P3'、P4'、P5'、P6'及P7'。當前臨限電壓狀態CRD2可對應於臨限電壓小於第一當前電壓VC的第三記憶體胞元的數目N3'，以及臨限電壓大於第二當前電壓VD的第四記憶體胞元的數目N4'。
根據圖7的實例實施例，第三記憶體胞元的數目N3'相比於第一記憶體胞元的數目N3減小，且第四記憶體胞元的數目N4'相比於第二記憶體胞元的數目N4增大。因此，臨限電壓分佈的變化方向可被估計為增大臨限電壓的量值的方向(亦即，向右)。臨限電壓分佈的變化程度△V'可對應於第一記憶體胞元的數目N3與第三記憶體胞元的數目N3'之間的差，以及第四記憶體胞元的數目N4'與第二記憶體胞元的數目N4之間的差。
此外，根據圖7的實例實施例，第一電壓VC可為對應於經抹除狀態E的電壓，且第二電壓VD可為對應於最高位準的經程式化狀態的電壓(例如，對應於第八狀態P7的電壓)。詳言之，第一電壓VC可為操作的初始階段中經抹除狀態E下的臨限電壓的中間值或平均值，且第二電壓VD可為操作的初始階段中最高位準的經程式化狀態P7下的臨限電壓的中間值或平均值。
同時，雖然在圖式中未說明，但根據圖6及圖7的實例實施例，第一電壓VA及VC以及第二電壓VB及VD可具有對應 於至少一個讀出電壓的值。
根據其他實例實施例，為了如圖1所說明監視記憶體胞元的臨限電壓分佈的變化，可基於以下兩者之間的差來估計臨限電壓分佈的變化方向以及變化程度：多個記憶體胞元中臨限電壓在當前狀態下在第一電壓與第二電壓之間的第一記憶體胞元的數目，以及記憶體胞元中臨限電壓在當前狀態下在第一電壓與第三電壓之間的第二記憶體胞元的數目。在此狀況下，不同於參看圖5、圖6及圖7所描述的實例實施例，臨限電壓分佈的變化方向以及變化程度可藉由僅使用當前臨限電壓分佈而非初始臨限電壓分佈來估計。
舉例而言，如圖8所說明，初始臨限電壓分佈ITD3可具有第一狀態Si以及第二狀態Si+1。圖8說明多個狀態中的兩個相鄰狀態Si以及Si+1。初始臨限電壓分佈ITD3可對應於臨限電壓在操作的初始階段中在第一電壓V1與第二電壓V2之間的第一記憶體胞元的數目N5，以及臨限電壓在操作的初始階段中在第一電壓V1與第三電壓V3之間的第二記憶體胞元的數目N6。當前臨限電壓狀態CRD3可具有彼此鄰近的第一狀態Si'以及第二狀態Si+1'。當前臨限電壓狀態CRD3可對應於臨限電壓在當前狀態下在第一電壓V1與第二電壓V2之間的第三記憶體胞元的數目N5'，以及臨限電壓在當前狀態下在第一電壓V1與第三電壓V3之間的第四記憶體胞元的數目N6'。在此狀況下，臨限電壓分佈的變化方向以及變化程度可基於以下兩者之間的差來估計：多個記憶體胞元中臨限電壓在當前狀態下在第一電壓V1與第二電壓V2之間的第三記憶體胞元的數目N5'，以及記憶體胞元中臨限電壓在 當前狀態下在第一電壓V1與第三電壓V3之間的第四記憶體胞元的數目N6'。
根據圖8的實例實施例，因為第三記憶體胞元的數目N5'大於第四記憶體胞元的數目N6'，所以臨限電壓分佈的變化方向可被估計為使臨限電壓的量值增大的方向(亦即，向右)。臨限電壓分佈的變化程度△V"可與第三記憶體胞元的數目N5'與第四記憶體胞元的數目N6'之間的差成比例。
此外，根據圖8的實例實施例，第一電壓V1可為對應於硬決策讀出操作的電壓，且第二電壓V2以及第三電壓V3可為對應於軟決策讀出操作的電壓。
如參看圖1至圖8所描述，在根據實例實施例的使用於非揮發性記憶體元件中的LLR最佳化的方法中，監視由記憶體胞元的特性的惡化引起的臨限電壓分佈的變化，且基於監視結果而將LLR更新至最佳值。因此，即使記憶體胞元的特性惡化，LLR仍可持續維持於最佳值。
圖9為說明根據實例實施例的修正非揮發性記憶體元件中的錯誤的方法的流程圖。
圖9所說明的修正非揮發性記憶體元件中的錯誤的方法適用於非揮發性記憶體元件，以在讀出資料的程序中執行所儲存的資料的錯誤修正。在非揮發性記憶體元件中執行的讀出操作可包含硬決策讀出操作及/或軟決策讀出操作。雖然將在著重於快閃記憶體元件的同時描述實例實施例，但根據實例實施例的修正非揮發性記憶體元件中的錯誤的方法可用於諸如以下各者的預定非揮發性記憶體元件中：相變隨機存取記憶體(PRAM)、電阻隨機 存取記憶體(RRAM)、磁性隨機存取記憶體(MRAM)，以及鐵電隨機存取記憶體(FRAM)。
參看圖9，在根據實例實施例的修正非揮發性記憶體元件中的錯誤的方法中，關於包含於非揮發性記憶體元件中的多個記憶體胞元而使LLR最佳化(步驟S210)。根據實例實施例的修正非揮發性記憶體元件中的錯誤的方法可經由圖1所說明的步驟來執行。換言之，為了使包含於非揮發性記憶體元件中的記憶體胞元的LLR最佳化，監視記憶體胞元的臨限電壓分佈的變化(步驟S110)，且基於監視結果來更新記憶體胞元的LLR(步驟S130)。因為已參看圖1至圖8而描述圖1所說明的使包含於非揮發性記憶體元件中的記憶體胞元的LLR最佳化的方法，所以將省略其細節以便避免冗餘。
同時，基於經最佳化的LLR來執行儲存於非揮發性記憶體元件中的資料的錯誤修正(步驟S230)。圖10為說明圖9所說明的方法的執行儲存於記憶體胞元中的資料的錯誤修正的步驟的實例的流程圖。圖11為解釋2位元軟決策讀出操作的一個實例的視圖。圖12為解釋3位元軟決策讀出操作的一個實例的視圖。圖13A至圖13C為解釋在包含3位元多位準胞元的非揮發性記憶體元件中執行的軟決策讀出操作的一個實例的視圖。
圖10說明藉由對來自記憶體元件的一個資料頁面執行讀出操作來修正錯誤的程序的實例。
根據一個實施例，由非揮發性記憶體元件-揮發性性記憶體執行的讀出操作可包含硬決策讀出操作及/或軟決策讀出操作。硬決策讀出操作為藉由將具有預定參考位準的讀出電壓施加至字 元線來根據連接至字元線的記憶體胞元的接通/切斷狀態自記憶體胞元讀出硬決策資料。記憶體控制器可藉由使用硬決策資料以及錯誤修正碼(例如，低密度同位檢查碼)基於硬決策方案來執行錯誤修正。此外，軟決策讀出操作為藉由以預定間隔將多個讀出電壓施加至字元線而自連接至字元線的記憶體胞元讀出具有軟決策資料的可靠性資訊的軟決策資料。記憶體控制器可藉由一起使用硬決策資料的可靠性資訊與硬決策資料以及錯誤修正碼(例如，LDPC碼)基於軟決策方案來執行錯誤修正。
參看圖10，非揮發性記憶體元件可執行硬決策操作以自一個所選擇的頁面讀出硬決策資料(步驟S310)。非揮發性記憶體元件可藉由將具有預定參考位準的第一讀出電壓施加至所選擇的字元線來執行硬決策讀出操作，以自包含連接至所選擇的字元線的記憶體胞元的所選擇的頁面讀出硬決策資料。非揮發性記憶體元件可將硬決策資料輸出至記憶體控制器，且記憶體控制器可判定硬決策資料的錯誤是否可藉由使用錯誤修正碼(ECC)來修正(步驟S320)。
若硬決策資料的錯誤無法藉由使用ECC來修正(步驟S320：「否」)，則非揮發性記憶體元件可執行軟決策讀出操作以讀出具有硬決策資料的可靠性資訊的所選擇的頁面的軟決策資料(步驟S330)。非揮發性記憶體元件可藉由以預定間隔將多個電壓施加至所選擇的字元線而自包含連接至所選擇的字元線的記憶體胞元的所選擇的頁面讀出具有硬決策資料的可靠性資訊的軟決策資料。
舉例而言，如圖11所說明，非揮發性記憶體元件可執行 2位元軟決策讀出操作。2位元軟決策讀出操作可包含使用彼此之間具有預定間隔的三個電壓V1、V2及V3而進行的三個讀出操作。舉例而言，三個電壓V1、V2及V3可包含具有預定參考位準以區分對應於具有邏輯值「1」的資料的第一狀態Si與對應於具有邏輯值「0」的資料的第二狀態Si+1的第一電壓V1、比第一電壓V1小預定位準的第二電壓V2，以及比第一電壓V1大預定位準的第三電壓V3。同時，藉由使用具有參考位準的第一電壓V1讀出的資料710可為經由硬決策讀出操作讀出的硬決策資料710，且2位元軟決策讀出操作可在不施加具有參考位準的第一電壓V1的情況下利用經由硬決策讀出操作讀出的硬決策資料710。根據2位元軟決策讀出操作，可關於藉由使用第二電壓V2讀出的資料以及藉由使用第三電壓V3讀出的資料來執行預定邏輯運算(例如，「互斥反或(XNOR)」運算730或編碼)，以產生具有硬決策資料710的可靠性資訊的軟決策資料720。軟決策資料720的每一位元可表示硬決策資料710的對應位元的可靠性程度。舉例而言，軟決策資料720中具有邏輯值「1」的位元表示硬決策資料710的對應位元具有強可靠性，且軟決策資料720中具有值「0」的位元表示硬決策資料710的對應位元具有弱可靠性。
根據另一實例實施例，如圖12所說明，非揮發性記憶體元件可執行3位元軟決策讀出操作。3位元軟決策讀出操作可包含使用彼此之間具有預定間隔的七個電壓V1、V2、V3、V4、V5、V6及V7而進行的七個讀出操作。舉例而言，七個電壓V1、V2、V3、V4、V5、V6及V7可包含低於第二電壓V2的第四電壓V4、在第二電壓V2與第一電壓V1之間的第五電壓V5、在第一電壓 V1與第三電壓V3之間的第六電壓V6，以及高於第三電壓V3的第七電壓V7，連同用於2位元軟決策讀出操作中的三個電壓V1、V2及V3。藉由使用第一電壓V1讀出的資料710可為經由硬決策讀出操作讀出的硬決策資料710。此外，藉由使用第二電壓V2以及第三電壓V3讀出的資料720可為最高有效位元(most significant bit,MSB)軟決策資料720，且可對應於經由2位元軟決策讀出操作讀出的軟決策資料720。3位元軟決策讀出操作關於藉由使用第四電壓V4、第五電壓V5、第六電壓V6以及第七電壓V7讀出的資料執行預定邏輯運算(例如，「互斥反或」運算750或編碼)以產生LSB軟決策資料740。具有兩個位元的軟決策資料720及740中的每一者可表示對應硬決策資料710的可靠性程度。舉例而言，具有值「11」的軟決策資料720及740中的每一者可表示對應硬決策資料710具有極強(VS)可靠性，具有值「10」的軟決策資料720及740中的每一者可表示對應硬決策資料710具有強(S)可靠性，具有值「00」的軟決策資料720及740中的每一者可表示對應硬決策資料710具有弱(W)可靠性，且具有值「01」的軟決策資料720及740中的每一者可表示對應硬決策資料710具有極弱(VW)可靠性。
同時，雖然圖11及圖12說明兩個相鄰狀態Si及Si+1，但圖11及圖12所說明的2位元軟決策讀出操作以及3位元軟決策讀出操作可經執行以區分多個狀態中的兩個相鄰狀態。舉例而言，當記憶體胞元為具有8個狀態E、P1、P2、P3、P4、P5、P6及P7的3位元MLC以使得每一胞元儲存3位元資料時，非揮發性記憶體元件可經由圖13A至13C所說明的方案來執行2位元軟 決策讀出操作或3位元軟決策讀出操作。圖13A說明在藉由使用第一參考讀出電壓VREF1讀出儲存於3位元MLC中的第一位元資料(例如，LSB)時執行的2位元軟決策讀出操作以及3位元軟決策讀出操作的實例。圖13B說明在藉由使用第二參考讀出電壓VREF2以及第三參考讀出電壓VREF3讀出儲存於3位元MLC中的第二位元資料(例如，CSB)時執行的2位元軟決策讀出操作以及3位元軟決策讀出操作的實例。圖13C說明在藉由使用第四至第七參考讀出電壓VREF4、VREF5、VREF6及VREF7讀出儲存於3位元MLC中的第三位元資料(例如，MSB)時執行的2位元軟決策讀出操作以及3位元軟決策讀出操作的實例。
參看圖10，非揮發性記憶體元件可將經由軟決策讀出操作讀出的所選擇的頁面的軟決策資料至輸出記憶體控制器，且記憶體控制器可判定是否可基於軟決策資料的可靠性資訊來修正硬決策資料的錯誤(步驟S340)。
若無法基於軟決策資料的可靠性資訊來修正硬決策資料的錯誤(步驟S340：「否」)，則記憶體控制器可關於所選擇的頁面作出資料讀出失敗的判定(步驟S360)。
同時，記憶體控制器可藉由使用錯誤修正碼以及硬決策資料及/或軟決策資料基於硬決策方案或軟決策方案來執行錯誤修正。舉例而言，若可在無可靠性資訊的情況下修正硬決策資料的錯誤(步驟S320：「是」)，則記憶體控制器關於所選擇的頁面的硬決策資料基於硬決策方案來執行錯誤修正(亦即，ECC解碼)以恢復原始資料(步驟S350)。此外，若可基於軟決策資料的可靠性資訊來修正硬決策資料的錯誤(步驟S340：「是」)，則記憶體控制 器藉由使用錯誤修正碼、硬決策資料以及軟決策資料關於所選擇的頁面的硬決策資料基於軟決策方案來執行錯誤修正，以恢復原始資料(步驟S350)。
根據一個實例實施例，基於硬決策方案或軟決策方案用於錯誤修正操作中的錯誤修正碼可為低密度同位檢查(LDPC)碼。
如上文參看圖1至圖13C所描述，在根據實例實施例的修正非揮發性記憶體元件中的錯誤的方法中，監視由記憶體胞元的特性的惡化引起的臨限電壓分佈的變化，且基於監視結果來更新LLR。因此，即使記憶體胞元的特性惡化，LLR仍可持續維持於最佳值。此外，非揮發性記憶體元件在讀出資料的程序中基於經最佳化的LLR藉由使用LDPC碼來執行錯誤修正，以使得非揮發性記憶體元件的錯誤修正效能以及資料讀出效能可得以改良。
圖14為說明根據實例實施例的非揮發性記憶體元件的方塊圖。
參看圖14，非揮發性記憶體元件1900包含記憶體胞元陣列1910、頁面緩衝器電路1920、列解碼器1930、電壓產生器1940、輸入/輸出緩衝器電路1960，以及控制電路1950。根據一個實例實施例，非揮發性記憶體元件1900可為快閃記憶體元件。根據另一實例實施例，非揮發性記憶體元件1900可為預定非揮發性記憶體元件，諸如，相變隨機存取記憶體(PRAM)、電阻隨機存取記憶體(RRAM)、磁性隨機存取記憶體(MRAM)，或鐵電隨機存取記憶體(FRAM)。
記憶體胞元陣列1910包含分別連接至多條字元線以及多條位元線的多個記憶體胞元。如下文參看圖15A至圖15C所描述， 記憶體胞元可分別為「反及(NAND)」或「反或(NOR)」類型的快閃記憶體胞元，且可配置成2D陣列結構或3D垂直陣列結構。
根據一個實例實施例，記憶體胞元中的每一者可為用於儲存一個資料位元的單位準記憶體胞元(SLC)，或用於儲存多個資料位元的多位準記憶體胞元(MLC)。在MLC的狀況下，寫入模式下的程式化方案可包含各種程式化方案，諸如，陰影程式化方案(shadow programming scheme)、再程式化方案(re-programming scheme)以及晶片上緩衝式程式化方案(on-chip buffered programming scheme)。
頁面緩衝器電路1920連接至位元線以儲存待程式化於記憶體胞元陣列1910中的資料，或儲存自記憶體胞元陣列1910偵測的讀出資料。換言之，頁面緩衝器電路1920可根據快閃記憶體元件1900的操作模式而充當寫入驅動器或感測放大器。舉例而言，頁面緩衝器電路1920可在寫入模式下充當寫入驅動器，及/或在讀出模式下充當感測放大器。輸入/輸出緩衝器電路1960可自外部記憶體控制器接收寫入於記憶體胞元陣列1910中的資料，或可將自記憶體胞元陣列1910讀出的資料傳輸至記憶體控制器。
列解碼器1930連接至字元線，且可回應於列位址選擇字元線中的至少一者。電壓產生器1940可根據控制電路1950的控制而產生字元線電壓、程式化電壓、通過電壓、驗證電壓、抹除電壓以及讀出電壓。控制電路1950可控制頁面緩衝器電路1920、列解碼器1930、電壓產生器1940以及輸入/輸出緩衝器電路1960，以關於記憶體胞元陣列1910而儲存、抹除及讀出資料。
根據一個實例實施例，非揮發性記憶體元件1900可包含 LLR最佳化單元1970。LLR最佳化單元1970可定位於控制電路1950內部或外部。LLR最佳化單元1970監視包含於記憶體胞元陣列1910中的記憶體胞元的臨限電壓分佈的變化，且基於監視結果來更新記憶體胞元的LLR，以使得記憶體胞元的LLR可得以最佳化。LLR為藉由將對數(log)應用於儲存於記憶體胞元中的資料對應於「1」或「0」的機率的比率而獲得的值。根據一個實例實施例，LLR最佳化單元1970可回應於自控制電路1950接收的命令而執行使記憶體胞元的LLR最佳化的操作。根據另一實施例，LLR最佳化單元1970可回應於自外部記憶體控制器接收的命令而執行使記憶體胞元的LLR最佳化的操作。LLR最佳化單元1970執行圖1所說明的使非揮發性記憶體元件的LLR最佳化的方法，藉此使記憶體胞元的LLR最佳化。因為參看圖1至圖8描述了圖1所說明的使非揮發性記憶體元件的LLR最佳化的方法，所以將省略LLR最佳化單元1970的操作的細節。
每當LLR最佳化單元1970執行使記憶體胞元的LLR最佳化的操作，控制電路1950便可將經最佳化的LLR提供至記憶體控制器。記憶體控制器可在自非揮發性記憶體元件1900讀出資料的程序中基於經最佳化的LLR關於儲存於非揮發性記憶體元件1900中的資料執行錯誤修正。舉例而言，記憶體控制器可基於經最佳化的LLR藉由使用LDPC碼來執行錯誤修正。因此，非揮發性記憶體元件的錯誤修正效能以及資料讀出效能可得以改良。
如下文參看圖16及圖17所描述，LLR最佳化單元1970可定位於記憶體控制器中。
圖15A、圖15B及圖15C為說明包含於圖14的非揮發性 記憶體元件中的記憶體胞元的實例的電路圖。
圖15A為說明包含於「反或」類型的快閃記憶體元件中的記憶體胞元陣列的電路圖，圖15B為說明包含於「反及」類型的快閃記憶體元件中的記憶體胞元陣列的一個實例的電路圖，且圖15C為說明包含於垂直類型的快閃記憶體元件中的記憶體胞元陣列的一個實例的電路圖。
參看圖15A，記憶體胞元陣列1910a可包含多個記憶體胞元MC1。配置於同一行中的記憶體胞元MC1可並聯地設置於位元線BL(1)、……、以及BL(m)中的一者與共同源極線CSL之間，且配置於同一列中的記憶體胞元MC1可共同連接至字元線WL(1)、WL(2)、……、以及WL(n)中的一者。舉例而言，配置於第一行中的記憶體胞元MC1可並聯地設置於第一位元線BL(1)與共同源極線CSL之間。配置於第一列中的記憶體胞元MC1的閘電極可共同連接至第一字元線WL(1)。記憶體胞元MC1可根據施加至字元線WL(1)、……、以及WL(n)的電壓的位準而受到控制。包含記憶體胞元陣列1910a的「反或」類型的快閃記憶體元件可以位元組為單位或以字為單位執行寫入操作以及讀出操作，且以區塊1912a為單位執行抹除操作。
參看圖15B，記憶體胞元陣列1910b可包含串選擇電晶體SST、接地選擇電晶體GST以及記憶體胞元MC2。串選擇電晶體SST連接至位元線BL(1)、……、以及BL(m)，且接地選擇電晶體GST可連接至共同源極線CSL。配置於同一行中的記憶體胞元MC2可串聯地設置於位元線BL(1)、……、以及BL(m)中的一者與共同源極線CSL之間，且配置於同一列中的記憶體胞元MC2 可共同連接至字元線WL(1)、WL(2)、WL(3)、……、WL(n-1)以及WL(n)中的一者。換言之，記憶體胞元MC2可串聯地連接於串選擇電晶體SST與接地選擇電晶體GST之間，且16、32或64條字元線可配置於串選擇線SSL與接地選擇線GSL之間。
串選擇電晶體SST連接至串選擇線SSL，以使得串選擇電晶體SST可根據自串選擇線SSL施加至串選擇電晶體SST的電壓的位準而受到控制。接地選擇電晶體GST連接至接地選擇線GSL，以使得接地選擇電晶體GST可根據自接地選擇線GSL施加至接地選擇電晶體GST的電壓的位準而受到控制。記憶體胞元MC2可根據施加至字元線WL(1)、……、以及WL(n)的電壓的位準而受到控制。
包含記憶體胞元陣列1910b的「反及」類型的快閃記憶體元件可以頁面1911b為單位執行寫入操作以及讀出操作，且可以區塊1912b為單位執行抹除操作。同時，根據一個實例實施例，頁面緩衝器中的每一者可連接至一個偶數編號的位元線以及一個奇數編號的位元線。在此狀況下，偶數編號的位元線形成偶數編號的頁面，且奇數編號的位元線形成奇數編號的頁面。記憶體胞元MC2的寫入操作可藉由使偶數編號的頁面與奇數編號的頁面交替來依序執行。
參看圖15C，記憶體胞元陣列1910c可包含具有垂直結構的多個串1913c。多個串1913c可在第二方向上形成以形成串列，且多個串列可在第三方向上形成以形成串陣列。串1913c中的每一者可包含在第一方向上在位元線BL(1)、……、以及BL(m)與共同源極線CSL之間串聯地設置的接地選擇電晶體GSTV、記憶體 胞元MC3，以及串選擇電晶體SSTV。
接地選擇電晶體GSTV連接至接地選擇線GSL11、GSL12、……、GSLi1以及GSLi2，且串選擇電晶體SSTV可連接至串選擇線SSL11、SSL12、……、SSLi1以及SSLi2。配置於同一層處的記憶體胞元MC3可共同連接至字元線WL(1)、WL(2)、……、WL(n-1)以及WL(n)中的一者。接地選擇線GSL11、……、以及GSLi2以及串選擇線SSL11、……、以及SSLi2在第二方向上延伸，且可在第三方向上以多個形成。字元線WL(1)、……、以及WL(n)在第二方向上延伸，且可在第一方向以及第三方向上以多個形成。位元線BL(1)、……、以及BL(m)在第三方向上延伸，且可在第二方向上以多個形成。記憶體胞元MC3可根據施加至字元線WL(1)、……、以及WL(n)的電壓的位準而受到控制。
因為包含記憶體胞元陣列1910c的垂直類型的快閃記憶體元件包含「反及」類型的快閃記憶體胞元，所以垂直類型的快閃記憶體元件以頁面為單位執行寫入操作以及讀出操作，且類似於「反及」類型的快閃記憶體元件以區塊為單位執行抹除操作。
根據實例實施例，實施方案可按照一方式執行，以使得包含於一個串1913c中的兩個串選擇電晶體連接至一個串選擇線，且包含於一個串中的兩個接地選擇電晶體連接至一個接地選擇線。此外，根據實例實施例，一個串可按照一方式實施，以使得一個串包含一個串選擇電晶體以及一個接地選擇電晶體。
圖16為說明根據實例實施例的包含非揮發性記憶體元件以及記憶體控制器的記憶體系統的一個實例的方塊圖。
參看圖16，記憶體系統2000a包含記憶體控制器2010a以及非揮發性記憶體元件2020a。
非揮發性記憶體元件2020a可包含記憶體胞元陣列2025a，所述記憶體胞元陣列2025a具有用於儲存資料的多個記憶體胞元。記憶體控制器2010a控制非揮發性記憶體元件2020a。記憶體控制器2010a可控制外部主機與非揮發性記憶體元件2020a之間的資料交換。記憶體控制器2010a可包含諸如中央處理單元(central process unit,CPU)的處理器2011a、緩衝記憶體2012a、主機介面2013a、記憶體介面2014a、ECC區塊2015a以及LLR最佳化單元2018a。處理器2011a可執行資料交換的操作。根據一個實例實施例，緩衝記憶體2012a可藉由使用靜態隨機存取記憶體(static random access memory,SRAM)來實施。根據其他實例實施例，緩衝記憶體2012a可藉由使用動態隨機存取記憶體(Dynamic random access memory,DRAM)、PRAM、FRAM、RRAM或MRAM來實施。根據實例實施例，緩衝記憶體2012a可定位於記憶體控制器2010a內部或外部。
主機介面2013a連接至主機(圖16未示)，且記憶體介面2014a連接至非揮發性記憶體元件2020a。處理器2011a可經由主機介面2013a而與主機通信。舉例而言，主機介面2013a經組態以經由諸如以下各者的各種介面協定中的至少一者而與主機通信：通用串列匯流排(Universal Serial Bus,USB)、多媒體卡(Multi-Media Card,MMC)、快速周邊組件互連(Peripheral Component Interconnect-Express,PCI-E)、串列附接SCSI(Serial-attached SCSI,SAS)、串列進階技術附接(Serial Advanced Technology Attachment,SATA)、並列進階技術附接(Parallel Advanced Technology Attachment,PATA)、小型電腦系統介面(Small Computer System Interface,SCSI)、增強型小型磁碟介面(Enhanced Small Disk Interface,EDSI)，以及整合式驅動電子裝置(Integrated Drive Electronics,IDE)。此外，處理器2011a可經由記憶體介面2014a而與非揮發性記憶體元件2020a通信。
LLR最佳化單元2018a監視包含於記憶體胞元陣列2025a中的記憶體胞元的臨限電壓分佈的變化，且基於監視結果來更新記憶體胞元的LLR，藉此使記憶體胞元的LLR最佳化。LLR最佳化單元2018a執行圖1所說明的使非揮發性記憶體元件的LLR最佳化的方法，以使得記憶體胞元的LLR可被最佳化。因為已參看圖1至圖8描述圖1所說明的使用於非揮發性記憶體元件中的LLR最佳化的方法，所以將省略LLR最佳化單元2018a的操作的細節。
ECC區塊2015a關於自主機提供的資料而執行ECC編碼操作，且將資料提供至非揮發性記憶體元件2020a。ECC區塊2015a關於自非揮發性記憶體元件2020a讀出的資料而執行ECC解碼操作，且將資料提供至主機。根據一個實例實施例，ECC區塊2015a可藉由使用LDPC碼來執行ECC編碼操作以及ECC解碼操作。
當ECC區塊2015a自非揮發性記憶體元件2020a讀出資料時，ECC區塊2015a可基於自LLR最佳化單元2018a提供的經最佳化的LLR來執行儲存於非揮發性記憶體元件2020a中的資料的錯誤修正。舉例而言，ECC區塊2015a可基於經最佳化的LLR藉由使用LDPC碼來執行錯誤修正。因此，非揮發性記憶體元件2020a的錯誤修正效能以及資料讀出效能可得以改良。
根據實例實施例，記憶體控制器2010a可建置於待實施的非揮發性記憶體元件2020a中，或記憶體控制器2010a以及非揮發性記憶體元件2020a可按照獨立晶片來實施。
記憶體系統2000a可按照記憶卡或固態磁碟的形式來實施。非揮發性記憶體元件2020a、記憶體控制器2010a及/或記憶體系統2000a可藉由使用諸如以下各者的各種形狀封裝來實施：疊層封裝(Package on Package,POP)、球狀柵格陣列(Ball Grid Array,BGA)、晶片級封裝(Chip Scale Package,CSP)、塑膠引線晶片承載封裝(Plastic Leaded Chip Carrier,PLCC)、塑膠雙列直插封裝(Plastic Dual In-Line Package,PDIP)、晶粒蜂窩狀封裝(Die in Waffle Pack)、晶圓中晶粒形式(Die in Wafer Form)、板載晶片(Chip On Board,COB)、陶瓷雙列直插封裝(Ceramic Dual In-Line Package,CERDIP)、塑膠四方扁平封裝(Plastic Metric Quad Flat Pack,MQFP)、薄四方扁平封裝(Thin Quad FlatPack,TQFP)、小外形積體電路(Small Outline Integrated Circuit,SOIC)、縮小小外形封裝(Shrink Small Outline Package,SSOP)、薄型小外形封裝(Thin Small Outline Package,TSOP)、薄四方扁平封裝(Thin Quad FlatPack,TQFP)、系統級封裝(System In Package,SIP)、多晶片封裝(Multi Chip Package,MCP)、晶圓級製造封裝(Wafer-level Fabricated Package,WFP)以及晶圓級處理堆疊封裝(Wafer-level Processed Stack Package,WSP)。
圖17為說明根據實例實施例的包含非揮發性記憶體元件以及記憶體控制器的記憶體系統的另一實例的方塊圖。
參看圖17，記憶體系統2000b包含記憶體控制器2010b、 至少一個非揮發性記憶體元件2020b以及緩衝記憶體2017b。根據一個實例實施例，緩衝記憶體2017b可藉由使用動態隨機存取記憶體(DRAM)來實施，且可定位於記憶體控制器2010b外部。非揮發性記憶體元件2020b包含記憶體胞元陣列2025b，且記憶體控制器2010b可包含隨機存取記憶體(Random Access Memory,RAM)控制器2016b以控制處理器2011b、主機介面2013b、記憶體介面2014b、ECC區塊2015b、LLR最佳化單元2018b以及緩衝記憶體2017b。圖17的記憶體系統2000b可具有實質上類似於圖16的記憶體系統2000a的組態以及操作，唯緩衝記憶體2017b定位於記憶體控制器2010b外部外。
圖18為說明根據實例實施例的記憶體系統應用於記憶卡的實例的視圖。
參看圖18，記憶卡2300包含多個連接插腳2310、記憶體控制器2320以及非揮發性記憶體元件2330。
連接插腳2310可連接至主機，以使得信號在主機與記憶卡2300之進行收發。連接插腳2310可包含時脈插腳、命令插腳、資料插腳及/或重設插腳。
記憶體控制器2320可自主機接收資料，且可將所接收的資料儲存於非揮發性記憶體元件2330中。
非揮發性記憶體元件2330可包含具有多個記憶體胞元的記憶體胞元陣列。
記憶體控制器2320監視記憶體胞元的臨限電壓分佈的變化，且基於監視結果來更新記憶體胞元的LLR，藉此使記憶體胞元的LLR最佳化。此外，記憶體控制器2320可在自非揮發性記憶 體元件2330讀出資料的程序中基於經最佳化的LLR來執行儲存於非揮發性記憶體元件2330中的資料的錯誤修正。舉例而言，記憶體控制器2320可基於經最佳化的LLR藉由使用LDPC碼來執行錯誤修正。因此，記憶卡2300的錯誤修正效能以及資料讀出效能可得以改良。
包含記憶體控制器2320以及非揮發性記憶體元件2330的記憶體系統可藉由使用圖16所說明的記憶體系統2000a來實施。因為已描述圖16所說明的記憶體系統2000a的組態以及操作，所以記憶體控制器2320以及非揮發性記憶體元件2330的組態以及操作的細節將被省略。
記憶卡2300可包含多媒體卡(MultiMedia Card,MMC)、嵌入式多媒體卡(embedded MultiMedia Card,eMMC)、混合式嵌入式多媒體卡(hybrid embedded MultiMedia Card,hybrid eMMC)、安全數位(Secure Digital,SD)卡、微型SD卡、記憶棒、ID卡、國際個人電腦記憶卡協會(Personal Computer Memory Card International Association,PCMCIA)卡、晶片卡、USB卡、智慧型卡，以及緊密快閃卡(Compact Flash Card,CF card)。
根據實例實施例，記憶卡2300可安裝於諸如以下各者的主機中：電腦、膝上型電腦、蜂巢式電話、智慧型電話、MP3播放器、個人數位助理(Personal Digital Assistant,PDA)、攜帶型多媒體播放器(Portable Multimedia Player,PMP)、數位TV、數位相機，以及攜帶型遊戲控制台。
圖19為說明根據實例實施例的記憶體系統應用於固態磁碟(solid state drive,SSD)的實例的視圖。
參看圖19，SSD 2400包含記憶體控制器2410、緩衝記憶體2420，以及多個非揮發性記憶體元件2450。
記憶體控制器2410可自主機(圖中未說明)接收資料，且將所接收的資料儲存於非揮發性記憶體元件2450中。緩衝記憶體2420可臨時地儲存在主機與非揮發性記憶體元件2450之間交換的資料，且可實施為定位於記憶體控制器2410外部的動態隨機存取記憶體(DRAM)。
記憶體控制器2410可監視包含於每一非揮發性記憶體元件2450中的記憶體胞元的臨限電壓分佈的變化，且基於監視結果來更新記憶體胞元的LLR，藉此使記憶體胞元的LLR最佳化。此外，記憶體控制器2410可在自每一非揮發性記憶體元件2450讀出資料的程序中基於經最佳化的LLR來執行儲存於非揮發性記憶體元件2450中的資料的錯誤修正。舉例而言，記憶體控制器2410可基於經最佳化的LLR藉由使用LDPC碼來執行錯誤修正。因此，SSD 2400的錯誤修正效能以及資料讀出效能可得以改良。
包含記憶體控制器2410、緩衝記憶體2420以及非揮發性記憶體元件2450的記憶體系統可實施為圖17所說明的記憶體系統2000b。因為已描述圖17所說明的記憶體系統2000b的組態以及操作，所以記憶體控制器2410、緩衝記憶體2420以及多個非揮發性記憶體元件2450中的組態以及操作的細節將被省略。
根據實例實施例，SSD 2400可安裝於諸如以下各者的主機中：電腦、膝上型電腦、蜂巢式電話、智慧型電話、MP3播放器、PDA、PMP、數位TV、數位相機，以及攜帶型遊戲控制台。
圖20為說明根據實例實施例的計算系統的方塊圖。
參看圖20，計算系統2500包含處理器2510、記憶體元件2520、使用者介面2530、匯流排2550以及記憶體系統2560。根據實例實施例，計算系統2500可更包含數據機2540，諸如，基頻晶片組。
處理器2510可執行特定計算或特定任務。舉例而言，處理器2510可為微處理器或中央處理單元(CPU)。處理器2510可經由諸如位址匯流排、控制匯流排及/或資料匯流排的匯流排2550而連接至記憶體元件2520。舉例而言，記憶體元件2520可藉由使用DRAM、行動DRAM、SRAM、PRAM、FRAM、RRAM及/或MRAM來實施。
此外，處理器2510可連接至擴展匯流排，諸如，周邊組件互連(Peripheral Component Interconnect,PCI)匯流排。因此，處理器2510可控制使用者介面2530，使用者介面2530包含諸如鍵盤或滑鼠的至少一個輸入元件，或諸如印表機或顯示元件的至少一個輸出元件。數據機2540可與外部元件一起無線地收發資料。
記憶體系統2560的非揮發性記憶體元件2580可經由記憶體控制器2570而儲存由處理器2510處理的資料，或經由數據機2540而接收的資料。
記憶體控制器2570監視包含於非揮發性記憶體元件2580中的記憶體胞元的臨限電壓分佈的變化，且基於監視結果來更新記憶體胞元的LLR，藉此使記憶體胞元的LLR最佳化。此外，記憶體控制器2570可在自非揮發性記憶體元件2580讀出資料的程序中基於經最佳化的LLR來執行儲存於非揮發性記憶體元件2580中的資料的錯誤修正。舉例而言，記憶體控制器2570可基於 經最佳化的LLR藉由使用LDPC碼來執行錯誤修正。因此，記憶體系統2560的錯誤修正效能以及資料讀出效能可得以改良。
記憶體系統2560可實施為圖16所說明的記憶體系統2000a。因為已描述圖16所說明的記憶體系統2000a的組態以及操作，所以記憶體系統2560的組態以及操作的細節將被省略。
計算系統2500可更包含用於供應操作電壓的電源供應器。另外，根據實例實施例，計算系統2500可更包含應用程式晶片組以及影像處理器。
前述內容說明本發明概念，且並不解釋為限制本發明概念。雖然，已描述幾個實例實施例，但熟習此項技術者將容易瞭解，可對實例實施例進行許多修改，而不會實質上偏離本發明概念的新穎教示及優勢。因此，所有此等修改意欲包含於如隨附申請專利範圍所界定的本發明概念的範疇內。因此，應理解，前述內容說明各種實例實施例，且並不解釋為限於所揭露的具體實例實施例，且對所揭露的實例實施例的修改以及其他實例實施例意欲包含於隨附申請專利範圍的範疇內。
S110‧‧‧步驟
S130‧‧‧步驟

Claims (10)

  1. 一種使用於修正與儲存於非揮發性記憶體元件中的資料相關的錯誤的對數概似比率最佳化的方法，所述方法包括：監視包含於所述非揮發性記憶體元件中的多個記憶體胞元的臨限電壓分佈的變化；以及基於所述監視的結果來更新所述記憶體胞元的所述對數概似比率。
  2. 如申請專利範圍第1項所述的方法，其中所述臨限電壓分佈的所述變化的所述監視包括：偵測所述記憶體胞元的當前臨限電壓分佈；以及藉由比較所述記憶體胞元的先前儲存的初始臨限電壓分佈與所述當前臨限電壓分佈來估計所述臨限電壓分佈的變化方向以及變化程度。
  3. 如申請專利範圍第2項所述的方法，其中所述初始臨限電壓分佈對應於包含於所述非揮發性記憶體元件中的所述記憶體胞元中臨限電壓在所述非揮發性記憶體元件的操作的初始階段中小於第一電壓的第一記憶體胞元的數目，以及包含於所述非揮發性記憶體元件中的所述記憶體胞元中臨限電壓在所述非揮發性記憶體元件的所述操作的所述初始階段中大於第二電壓的第二記憶體胞元的數目，且所述當前臨限電壓分佈對應於包含於所述非揮發性記憶體元件中的所述記憶體胞元中臨限電壓在所述非揮發性記憶體元件的 當前狀態下小於所述第一電壓的第三記憶體胞元的數目，以及包含於所述非揮發性記憶體元件中的所述記憶體胞元中臨限電壓在所述非揮發性記憶體元件的所述當前狀態下大於所述第二電壓的第四記憶體胞元的數目。
  4. 如申請專利範圍第3項所述的方法，其中所述記憶體胞元中的每一者為用於儲存一個資料位元的單位準記憶體胞元，且所述第一電壓為對應於經抹除狀態的電壓，且所述第二電壓為對應於經程式化狀態的電壓。
  5. 如申請專利範圍第3項所述的方法，其中所述記憶體胞元中的每一者為用於儲存多個資料位元的多位準記憶體胞元，且所述第一電壓為對應於經抹除狀態的電壓，且所述第二電壓為對應於具有最高位準的經程式化狀態的電壓。
  6. 如申請專利範圍第1項所述的方法，其中所述臨限電壓分佈的所述變化的所述監視包括：基於以下兩者之間的差來估計所述臨限電壓分佈的變化方向以及變化程度：所述非揮發性記憶體元件的所述多個記憶體胞元中臨限電壓在所述非揮發性記憶體元件的當前狀態下在第一電壓與第二電壓之間的第一記憶體胞元的數目，以及所述非揮發性記憶體元件的所述記憶體胞元中臨限電壓在所述當前狀態下在所述第一電壓與第三電壓之間的第二記憶體胞元的數目。
  7. 如申請專利範圍第6項所述的方法，其中所述第一電壓為對應於硬決策讀出操作的電壓，且所述第二電壓以及所述第三電 壓為對應於軟決策讀出操作的電壓。
  8. 一種在讀出儲存於非揮發性記憶體元件中的資料時修正與所述資料相關的錯誤的方法，所述方法包括：使包含於所述非揮發性記憶體元件中的多個記憶體胞元的對數概似比率最佳化；以及基於所述經最佳化的對數概似比率來執行所述所儲存的資料的錯誤修正，其中所述對數概似比率的所述最佳化包括：監視所述記憶體胞元的臨限電壓分佈的變化；以及基於所述監視的結果來更新所述記憶體胞元的所述對數概似比率。
  9. 如申請專利範圍第8項所述的方法，其中所述所儲存的資料的所述錯誤修正的所述執行包括：藉由使用低密度同位檢查碼來執行所述所儲存的資料的錯誤修正。
  10. 如申請專利範圍第8項所述的方法，其中所述對數概似比率的所述最佳化以及所述錯誤修正的所述執行是藉由設置於所述非揮發性記憶體元件外部的記憶體控制器來執行。
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