CN104052498A - 最优化对数似然比的方法以及纠错方法和设备 - Google Patents

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Abstract

提供了一种最优化用于纠正与存储在非易失性存储器设备中的数据有关的错误的对数似然比（LLR）的方法。在该方法中，监控包括在非易失性存储器设备中的多个存储器单元的阈值电压分布的变化，并且基于监控结果更新用于存储器单元的LLR。即使存储器单元的特性退化，LLR仍持续地维持在最优值。

Description

最优化对数似然比的方法以及纠错方法和设备
相关申请的交叉引用 
本申请要求于2013年3月15日提交到韩国知识产权局（KIPO）的韩国专利申请第10-2013-0028266号的优先权，其整个公开通过引用合并于此。 
技术领域
示例实施例一般涉及非易失性存储器设备，更具体地说，涉及最优化用于非易失性存储器设备的对数似然比（LLR）的方法、和使用该方法来纠正非易失性存储器设备中的错误的方法。 
背景技术
根据当电源被切断时存储的数据是否会丢失，可以将半导体存储器设备分类为易失性存储器设备和非易失性存储器设备。非易失性存储器设备的操作模式被分类为将数据存储在存储器单元中的写模式（或编程模式）、读出存储在存储器单元中的数据的读模式、以及删除存储的数据以便初始化存储器单元的擦除模式。通常，在非易失性存储器设备中，对编程的数据执行纠错编码方案，而对读出的数据执行纠错解码方案。 
发明内容
一些示例实施例提供一种最优化在纠正与存储在非易失性存储器设备中的数据有关的错误时所使用的对数似然比（LLR）算法的方法。 
一些示例实施例提供一种通过采用最优化的LLR的非易失性存储器设备来纠错的方法。 
在一种最优化用于纠正与存储在非易失性存储器设备中的数据有关的错误的对数似然比（LLR）的方法中，监控包括在非易失性存储器设备中的多个存储器单元的阈值电压分布的变化，并且基于监控的结果更新用于存储器单元的LLR。 
在示例实施例中，监控阈值电压分布的变化可以包括检测存储器单元的当前阈值电压分布、以及通过将预先存储的所述存储器单元的初始阈值电压分布与当前阈值电压分布进行比较来估计阈值电压分布的变化方向和变化程度。 
初始阈值电压分布可以对应于非易失性存储器设备的存储器单元当中在非易失性存储器设备的操作的初始阶段具有低于第一电压的阈值电压的第一存储器单元的数目、和非易失性存储器设备的存储器单元当中在非易失性存储器设备的操作的初始阶段具有高于第二电压的阈值电压的第二存储器单元的数目。当前阈值电压分布可以对应于非易失性存储器设备的存储器单元当中在当前状态下具有低于第一电压的阈值电压的第三存储器单元的数目、和非易失性存储器设备的存储器单元当中在当前状态下具有高于第二电压的阈值电压的第四存储器单元的数目。 
存储器单元中的每一个可以是用于在其中存储一个数据比特的单阶存储器单元（single level memory cell，SLC）。第一电压可以是对应于擦除后的状态的电压，而第二电压可以是对应于编程后的状态的电压。 
存储器单元中的每一个可以是用于在其中存储多个数据比特的多阶存储器单元（multi-level memory cell，MLC）。第一电压可以是对应于擦除后的状态的电压，而第二电压可以是对应于具有最高电平的编程后的状态的电压。 
MLC可以是用于存储2比特数据的2比特存储器单元、或者用于存储3比特数据的3比特存储器单元。 
监控阈值电压分布的变化可以包括：基于非易失性存储器设备的存储器单元当中在当前状态下具有第一电压和第二电压之间的阈值电压的第一存储器单元的数目与非易失性存储器设备的存储器单元当中在当前状态下具有第一电压和第三电压之间的阈值电压的第二存储器单元的数目之间的差值，来估计阈值电压分布的变化方向和变化程度。 
第一电压可以是对应于硬判决读出操作的电压，而第二电压和第三电压可以是对应于软判决读出操作的电压。 
在示例实施例中，阈值电压分布可以由于相邻存储器单元之间的干扰和经过了数据保持时间中的至少一个而变化。 
阈值电压分布可以由于相邻存储器单元之间的干扰而按第一方向移动，并且可以由于经过了数据保持时间而按不同于第一方向的第二方向移动。 
在一种在读出非易失性存储器设备中所存储的数据时纠正与该数据有关的错误的方法中，最优化用于包括在非易失性存储器设备中的多个存储器单元的LLR，并且基于最优化的LLR对所存储的数据执行纠错。最优化LLR包括：监控存储器单元的阈值电压分布的变化；以及基于监控的结果更新用于存储器单元的LLR。 
在示例实施例中，对所存储的数据执行纠错可以包括通过使用低密度奇偶校验（LDPC）码对所存储的数据执行纠错。 
在示例实施例中，LLR的最优化和纠错的执行是利用提供在非易失性存储器设备外部的存储器控制器来执行的。 
在示例实施例中，非易失性存储器设备可以是垂直型存储器设备，其中多条字线被垂直地堆叠。 
在示例实施例中，非易失性存储器设备可以包括：存储器单元阵列，包括连接至多条字线和多条位线的存储器单元；行解码器，连接至字线；和页缓冲器，连接至位线。 
一种制品，包括：对数似然比（LLR）最优化器，被配置为最优化用于包括在非易失性存储器设备中的多个存储器单元的对数似然比；和纠错码（ECC）解码器，被配置为基于最优化的LLR对所存储的数据执行纠错。对数似然比最优化器被配置为监控存储器单元的阈值电压分布的变化，并且基于监控结果更新用于存储器单元的LLR。 
在示例实施例中，所述制品包括存储器控制器，所述存储器控制器包括对数似然比最优化器和ECC解码器。 
在示例实施例中，所述制品还包括非易失性存储器设备。 
在示例实施例中，对数似然比最优化器被配置为通过以下步骤监控阈值电压分布的变化：检测存储器单元的当前阈值电压分布；以及通过将预先存储的所述存储器单元的初始阈值电压分布与当前阈值电压分布进行比较，来估计阈值电压分布的变化方向和变化程度。 
在示例实施例中，对数似然比最优化器被配置为通过以下步骤监控阈值电压分布的变化：基于所述非易失性存储器设备的多个存储器单元当中在非易失性存储器设备的当前状态下具有第一电压和第二电压之间的阈值电压的第一存储器单元的数目与所述非易失性存储器设备的存储器单元当中在当前状态下具有第一电压和第三电压之间的阈值电压的第二存储器单元的数目之 间的差值，来估计阈值电压分布的变化方向和变化程度。 
附图说明
从以下结合附图的详细描述中，例示的、非限制性的示例实施例将被更加清楚地理解。 
图1是示出根据示例实施例的、最优化用于非易失性存储器设备的LLR（对数似然比）的方法的流程图。 
图2A、图2B、图3A、和图3B是说明图1中的最优化用于非易失性存储器设备的LLR的方法的视图。 
图4A和图4B是说明非易失性存储器设备中所包括的存储器单元的特性退化的情形的视图。 
图5是示出监控阈值电压分布的变化的步骤的一个示例的流程图。 
图6和图7是说明图5中的监控阈值电压分布的变化的步骤的视图。 
图8是示出图1中的监控阈值电压分布的变化的步骤的另一个示例的视图。 
图9是示出根据示例实施例的纠正非易失性存储器设备中的错误的方法的流程图。 
图10是示出图9中所示的方法的、对存储在存储器单元中的数据执行纠错的步骤的示例的流程图。 
图11是说明2比特软判决读出操作的一个示例的视图。 
图12是说明3比特软判决读出操作的一个示例的视图。 
图13A到图13C是说明在包括3比特多阶单元的非易失性存储器设备中执行的软判决读出操作的一个示例的视图。 
图14是示出根据示例实施例的非易失性存储器设备的框图。 
图15A、图15B、和图15C是示出包括在图14的非易失性存储器设备中的存储器单元阵列的示例的视图。 
图16是示出根据示例实施例的、包括非易失性存储器设备和存储器控制器的存储系统的一个示例的框图。 
图17是示出根据示例实施例的、包括非易失性存储器设备和存储器控制器的存储系统的另一个示例的框图。 
图18是示出根据示例实施例的存储系统被应用到存储卡的示例的视图。 
图19是示出根据示例实施例的存储系统被应用到固态驱动器的示例的视图。 
图20是示出根据示例实施例的计算系统的框图。 
具体实施方式
将参考附图更加充分地描述各种示例实施例，在附图中示出了实施例。然而，本发明构思可以以许多不同形式具体实现而且不应当将本发明构思解释为受限于这里阐述的实施例。更确切地说，这些实施例被提供以使得本公开全面和彻底并且会将本发明构思的范围充分地传达给本领域技术人员。贯穿本说明书，相似的参考标号指代相似的元素。 
要理解，虽然这里可能使用了术语第一、第二等等来描述各种元素，但是这些元素不应当受限于这些术语。这些术语被用来将一个元素与另一元素区分开。例如，第一元素能够被称为第二元素，并且类似地，第二元素能够被称为第一元素，而不会脱离本发明构思的范围。如这里所使用的那样，术语“和/或”包括相关联的列出项中的一个或多个的任何组合和所有组合。 
将理解，当元件被称为“连接”或者“耦接”到另一元件时，其能够直接连接到或者耦接到另一个元件或者可以存在居间元件。相反，当元件被称为“直接连接”或者“直接耦接”到另一元件时，不存在居间元件。用来描述元件之间的关系的其它词汇应当以类似的方式来解释（例如，“在...之间”对“直接在...之间”，“相邻”对“直接相邻”等等）。 
这里使用的术语是用于描述特定实施例的目的，而不意图于限制本发明构思。如这里所使用的那样，单数形式“一”、“一个”和“该”意图也包括复数形式，除非上下文清楚地表示不是如此。还要理解，术语“包括”和/或“包含”当在这里使用时指定所陈述的特征、整体、步骤、操作、元件和/或组件的存在，但并不排除一个或多个其它特征、整体、步骤、操作、元件、组件、和/或其组的存在或添加。 
除非另外定义，否则这里使用的全部术语（包括技术术语和科学术语）都具有与本发明构思所属领域的普通技术人员所通常理解的含义相同的含义。还将理解，诸如通常使用的词典中定义的那些术语应当被解释为具有与它们在相关技术的上下文中的含义一致的含义，并且不应当以理想化的或者过于形式化的意义来解释，除非这里明确地如此定义。 
图1是示出根据示例实施例的、最优化用于非易失性存储器设备的LLR（对数似然比）的方法的流程图。图2A、图2B、图3A、和图3B是说明图1中的最优化用于非易失性存储器设备的LLR的方法的视图。 
图1中的最优化用于非易失性存储器设备的LLR的方法可以应用于非易失性存储器设备，以便在读出数据的过程中对所存储的数据执行纠错。由非易失性存储器设备执行的读出操作可以包括硬判决读出操作和/或软判决读出操作。LLR被用于纠正与存储在非易失性存储器设备中的数据有关的错误。特别地，当通过使用低密度奇偶校验（LDPC）码来纠错时，可以使用LLR。以下，将在专注于快闪存储器设备的同时描述示例实施例。根据示例实施例的最优化用于非易失性存储器设备的LLR的方法可以被用在预定的非易失性存储器设备中，诸如相变随机存取存储器（PRAM）、电阻随机存取存储器（RRAM）、磁随机存取存储器（MRAM）、或者铁电随机存取存储器（FRAM）。 
参考图1、图2A、图2B、图3A、和图3B，在根据示例实施例的最优化用于非易失性存储器设备的LLR的方法中，监控包括在非易失性存储器设备中的多个存储器单元的阈值电压分布的变化（步骤S110）。基于监控结果，关于存储器单元更新LLR（步骤S130）。 
LLR是通过对存储在存储器单元中的数据对应于“1”或“0”的概率的比率取对数而获得的值。初始阈值电压分布是关于设计/制造非易失性存储器设备的时间点处的存储器单元而估计的，并且LLR的初始值可以基于初始阈值电压分布而被确定。然而，由于存储器单元的特性的退化，初始阈值电压分布可能变形/扭曲。如果在如上所述那样初始阈值电压分布变形/扭曲时使用具有初始值的LLR，则可能不能准确或精确地执行纠错。 
例如，非易失性存储器设备可以具有如图2A和图2B中所示的初始阈值电压分布。初始阈值电压分布可以包括与具有逻辑值“1”的数据相对应的第一状态Si和与具有逻辑值“0”的数据相对应的第二状态Si+1。当非易失性存储器设备执行硬判决读出操作和2比特软判决读出操作时，初始阈值电压分布可以基于三个电压V1、V2、和V3而划分为四个部分110、120、130、和140。稍后将参考图11描述硬判决读出操作和2比特软判决读出操作。 
因为LLR可能不是关于全部的存储器单元而最优化的，因此可以以这样的方式来确定LLR的初始值：将初始阈值电压分布划分为四个部分110、120、130、和140，并且属于一个部分的存储器单元被确定为具有相同的值。例如， 用于部分120的LLR的初始值可以基于下面的方程式1来获得。 
方程式1
LLR 1 = log ( B 1 A 1 )
在方程式1中，A1可以对应于图2A的区域A1，而B1可以对应于图2B的面积B1。A1可以表示存储在存储器单元中的数据对应于逻辑值“1”的概率，并且可以表示在初始阈值电压分布中具有第一电压V1和第二电压V2之间的阈值电压的存储器单元当中存储了对应于逻辑值“1”的数据的存储器单元的数目。B1可以表示存储在存储器单元中的数据对应于逻辑值“0”的概率，并且可以表示在初始阈值电压分布中具有第一电压V1和第二电压V2之间的阈值电压的存储器单元当中存储了对应于逻辑值“0”的数据的存储器单元的数目。 
类似地，LLR的初始值可以关于剩余部分110、130、和140而获得。因此，LLR的四个初始值之一可以被分配给非易失性存储器设备中所包括的存储器单元中的每一个。当非易失性存储器设备在读出数据的过程中通过使用LDPC码来纠错时，LLR的初始值可以被使用。 
当存储器单元的特性退化时，非易失性存储器设备可以具有如图3A和图3B中所示的当前阈值电压分布。当前阈值电压分布可以包括与具有逻辑值“1”的数据相对应的第一状态Si’和与具有逻辑值“0”的数据相对应的第二状态Si+1’。当与图2A和图2B中所示的初始阈值电压分布比较时，当前阈值电压分布可以按照减小阈值电压的幅度的方向移动（向左），并且两个状态图彼此相交的低谷的位置可以改变。然而，因为电压V1、V2、和V3固定，由电压V1、V2和V3划分的部分110’、120’、130’、和140’以及与部分110’、120’、130’、和140’中的每一个相对应的存储器单元的数目可以变化。在这种情况下，当参考图2A和图2B描述的LLR的初始值被使用时，纠错性能可能降低。 
在根据示例实施例的最优化用于非易失性存储器设备的LLR的方法中，源于存储器单元的特性退化的阈值电压分布的变化被监控，并且LLR基于监控结果而被更新。根据一个示例实施例，用于部分120’的LLR的更新值（即，最优值）能够基于方程式2而获得。 
方程式2
LLR 1 ′ = log ( B 1 ′ A 1 ′ )
在方程式2中，A1’可以对应于图3A的区域A1’，并且可以表示在当前阈值电压分布中具有第一电压V1和第二电压V2之间的阈值电压的存储器单元当中存储了对应于逻辑值“1”的数据的存储器单元的数目。此外，B1’可以对应于图3B的区域B1’，并且可以表示在当前阈值电压分布中具有第一电压V1和第二电压V2之间的阈值电压的存储器单元当中存储了对应于逻辑值“0”的数据的存储器单元的数目。 
类似地，LLR的最优值可以关于剩余部分110’、130’、和140’而获得。因此，LLR的四个最优值之一可以被分配给非易失性存储器设备中所包括的存储器单元中的每一个。当非易失性存储器设备在读出数据的过程中通过使用LDPC码来纠错时，LLR的最优值可以被使用。当根据示例实施例的最优化用于非易失性存储器设备的LLR的方法被使用时，非易失性存储器设备的纠错性能和数据读出性能可以被改进。 
同时，虽然图2A、图2B、图3A、和图3B示出了根据2比特软判决读出操作的示例实施例，但是即使非易失性存储器设备执行3比特软判决读出操作，图2A、图2B、图3A、和图3B中所示出的LLR更新操作（LLR最优化操作）也适用。根据3比特软判决读出操作，阈值电压分布可以基于七个电压而被划分为八个部分，并且稍后将参考图12描述其细节。此外，虽然图2A、图2B、图3A、和图3B示出了两个相邻的状态Si和Si+1，但是2比特软判决读出操作和3比特读出操作可以被执行以便在多个状态当中的两个相邻状态之间进行区分，并且稍后将参考图13A、图13B、和图13C来描述其细节。 
图4A和图4B是说明非易失性存储器设备中所包括的存储器单元的特性退化的情形的视图。 
参考图4A和图4B，当存储器单元的特性退化时，存储器单元的阈值电压分布可能变化。例如，阈值电压分布可能由于相邻存储器单元之间的干扰和/或经过了数据保持时间而变化。 
根据一个示例实施例，如图4A中所示，阈值电压分布可能由于相邻存储器单元之间的干扰而变化，并且可以按照从初始阈值电压分布ITD到第一阈值电压分布DTD的第一方向D1移动。例如，所述干扰可以包括编程干扰、 擦除干扰、和反向模式依赖性（back pattern dependency）。 
根据另一个实施例，如图4B中所示，阈值电压分布可能由于经过了数据保持时间而变化，并且可以按照从初始阈值电压分布ITD到第二阈值电压分布RTD的第二方向D2移动。例如，如果经过了数据保持时间，则可能发生电荷流失，从而陷在浮栅或隧穿氧化物中的电荷被放电。如果编程操作和擦除操作重复，则隧穿氧化物退化，从而电荷流失可能进一步增加。 
虽然在图4A和图4B中被分开示出，但是根据示例实施例，阈值电压分布可以由于相邻存储器单元之间的干扰和经过了数据保持时间两者而变化。 
图5是示出图1中的监控阈值电压分布的变化的步骤的一个示例的流程图。图6和图7是说明图5中的监控阈值电压分布的变化的步骤的视图。 
参考图5，为了监控阈值电压分布的变化，存储器单元的当前阈值电压分布可以被检测（步骤S111）。可以通过将预先存储的存储器单元的初始阈值电压分布与当前阈值电压分布进行比较来估计阈值电压分布的变化方向和变化程度（步骤S113）。 
根据一个示例实施例，初始阈值电压分布可以对应于多个存储器单元当中在非易失性存储器设备的操作的初始阶段具有低于第一电压的阈值电压的第一存储器单元的数目、和所述多个存储器单元当中在非易失性存储器设备的操作的初始阶段具有高于第二电压的阈值电压的第二存储器单元的数目。当前阈值电压分布可以对应于在当前状态下所述存储器单元当中具有低于第一电压的阈值电压的第三存储器单元的数目、和在当前状态下所述存储器单元当中具有高于第二电压的阈值电压的第四存储器单元的数目。 
例如，如图6中所示，每个存储器单元可以是存储一个数据比特的单阶存储器单元。在这种情况下，初始阈值电压分布ITD1可以具有第一状态E（即，擦除后的状态）和第二状态P（即，编程后的状态）。初始阈值电压分布ITD1可以对应于在非易失性存储器设备的操作的初始阶段具有低于第一电压VA的阈值电压的第一存储器单元的数目N1、以及在非易失性存储器设备的操作的初始阶段具有高于第二电压VB的阈值电压的第二存储器单元的数目N2。当前阈值电压分布CRD1可以具有第一状态E’和第二状态P’。当前阈值电压分布CRD1可以对应于具有低于第一当前电压VA的阈值电压的第三存储器单元的数目N1’、以及具有高于第二电压VB的阈值电压的第四存储器单元的数目N2’。 
根据图6的示例实施例，第三存储器单元的数目N1’与第一存储器单元的数目N1相比有所增加，而第四存储器单元的数目N2’与第二存储器单元的数目N2相比有所减少。因此，阈值电压分布的变化方向可以被估计为减小阈值电压的幅度的方向（即，向左）。阈值电压分布的变化程度ΔV可以对应于第三存储器单元的数目N1’与第一存储器单元的数目N1之间的差值、以及第二存储器单元的数目N2与第四存储器单元的数目N2’之间的差值。 
此外，根据图6的示例实施例，第一电压VA可以是对应于擦除后的状态E的电压，而第二电压VB可以是对应于编程后的状态P的电压。第一电压VA可以是操作的初始阶段中在擦除后的状态E下阈值电压的中间值或者平均值，而第二电压VB可以是操作的初始阶段中在编程后的状态P下阈值电压的中间值或者平均值。 
根据另一个示例实施例，每个存储器单元可以是存储多个数据比特的多阶存储器单元（MLC）。具体地，多阶存储器单元可以是，例如，存储2比特数据的2比特存储器单元、或者存储3比特数据的3比特存储器单元。当存储器单元是多阶存储器单元时，初始阈值电压分布ITD2可以具有第一状态E（即，擦除后的状态）以及第二到第八状态P1、P2、P3、P4、P5、P6、和P7（即，编程后的状态），如图7中所示。初始阈值电压分布ITD2可以对应于在操作的初始阶段具有低于第一电压VC的阈值电压的第一存储器单元的数目N3、以及在操作的初始阶段具有高于第二电压VD的阈值电压的第二存储器单元的数目N4。当前阈值电压分布CRD2可以具有第一状态E’以及第二到第八状态P1’、P2’、P3’、P4’、P5’、P6’、和P7’。当前阈值电压分布CRD2可以对应于具有低于第一当前电压VC的阈值电压的第三存储器单元的数目N3’、以及具有高于第二当前电压VD的阈值电压的第四存储器单元的数目N4’。 
根据图7的示例实施例，第三存储器单元的数目N3’与第一存储器单元的数目N3相比有所减少，而第四存储器单元的数目N4’与第二存储器单元的数目N4相比有所增加。因此，阈值电压分布的变化方向可以被估计为增大阈值电压的幅度的方向（即，向右）。阈值电压分布的变化程度ΔV’可以对应于第一存储器单元的数目N3与第三存储器单元的数目N3’之间的差值、以及第四存储器单元的数目N4’与第二存储器单元的数目N4之间的差值。 
此外，根据图7的示例实施例，第一电压VC可以是对应于擦除后的状 态E的电压，而第二电压VD可以是对应于最高等级的编程后的状态的电压（例如，对应于第八状态P7的电压）。具体地，第一电压VC可以是操作的初始阶段中在擦除后的状态E下阈值电压的中间值或者平均值，而第二电压VDB可以是操作的初始阶段中在最高等级的编程后的状态P7下阈值电压的中间值或者平均值。 
同时，虽然未在附图中示出，但是根据图6和图7的示例实施例，第一电压VA和VC以及第二电压VB和VD可以具有对应于至少一个读出电压的值。 
根据其它示例实施例，为了监控图7中所示的存储器单元的阈值电压分布的变化，可以基于多个存储器单元当中在当前状态下具有第一电压和第二电压之间的阈值电压的第一存储器单元的数目与所述存储器单元当中在当前状态下具有第一电压和第三电压之间的阈值电压的第二存储器单元的数目之间的差值，来估计阈值电压分布的变化方向和变化程度。在这种情况下，不同于参考图5、图6、和图7所描述的示例实施例，可以通过仅仅使用当前阈值电压分布而无需使用初始阈值电压分布，来估计阈值电压分布的变化方向和变化程度。 
例如，如图8中所示，初始阈值电压分布ITD3可以具有第一状态Si和第二状态Si+1。图8示出多个状态当中的两个相邻状态Si和Si+1。初始阈值电压分布ITD3可以对应于在操作的初始阶段具有第一电压V1和第二电压V2之间的阈值电压的第一存储器单元的数目N5、以及在操作的初始阶段具有第一电压V1和第三电压V3之间的阈值电压的第二存储器单元的数目N6。当前阈值电压分布CRD3可以具有彼此相邻的第一状态Si’和第二状态Si+1’。当前阈值电压分布CRD3可以对应于在当前状态下具有第一电压V1和第二电压V2之间的阈值电压的第三存储器单元的数目N5’、以及在当前状态下具有第一电压V1和第三电压V3之间的阈值电压的第四存储器单元的数目N6’。在这种情况下，可以基于多个存储器单元当中在当前状态下具有第一电压V1和第二电压V2之间的阈值电压的第三存储器单元的数目N5’与所述存储器单元当中在当前状态下具有第一电压V1和第三电压V3之间的阈值电压的第四存储器单元的数目N6’之间的差值，来估计阈值电压分布的变化方向和变化程度。 
根据图8的示例实施例，因为第三存储器单元的数目N5’大于第四存储 器单元的数目N6’，所以阈值电压分布的变化方向可以被估计为增大阈值电压的幅度的方向（即，向右）。阈值电压分布的变化程度ΔV”可以与第三存储器单元的数目N5’和第四存储器单元的数目N6’之间的差值成比例。 
此外，根据图8的示例实施例，第一电压V1可以是对应于硬判决读出操作的电压，而第二电压V2和第三电压V3可以是对应于软判决读出操作的电压。 
如参考图1到图8所述，在根据示例实施例的最优化用于非易失性存储器设备的LLR的方法中，源于存储器单元的特性退化的阈值电压分布的变化被监控，并且LLR基于监控结果而被更新为最优值。因此，即使存储器单元的特性退化，LLR仍可以持续地维持在最优值。 
图9是示出根据示例实施例的纠正非易失性存储器设备中的错误的方法的流程图。 
图9中所示的纠正非易失性存储器设备中的错误的方法可以应用于非易失性存储器设备，以便在读出数据的过程中对所存储的数据执行纠错。在非易失性存储器设备中执行的读出操作可以包括硬判决读出操作和/或软判决读出操作。虽然以下将在专注于快闪存储器设备的同时描述示例实施例，但是根据示例实施例的纠正非易失性存储器设备中的错误的方法可以被用在预定的非易失性存储器设备中，诸如相变随机存取存储器（PRAM）、电阻随机存取存储器（RRAM）、磁随机存取存储器（MRAM）、和铁电随机存取存储器（FRAM）。 
参考图9，在根据示例实施例的纠正非易失性存储器设备中的错误的方法中，LLR关于包括在非易失性存储器设备中的多个存储器单元而被最优化（步骤S210）。根据示例实施例的纠正非易失性存储器设备中的错误的方法可以通过图1中所示的步骤来执行。换句话说，为了最优化用于包括在非易失性存储器设备中的存储器单元的LLR，所述存储器单元的阈值电压分布的变化被监控（步骤S110），并且用于所述存储器单元的LLR基于监控结果而被更新（步骤S130）。因为已经参考图1到图8描述了图1中所示的最优化用于包括在非易失性存储器设备中的存储器单元的LLR的方法，因此将省略其细节以避免冗余。 
同时，基于最优化的LLR对存储在非易失性存储器设备中的数据执行纠错（步骤S230）。图10是示出图9中所示的方法的、执行对存储在存储器单 元中的数据的纠错的步骤的示例的流程图。图11是说明2比特软判决读出操作的示例的视图。图12是说明3比特软判决读出操作的一个示例的视图。图13A到图13C是说明在包括3比特多阶单元的非易失性存储器设备中执行的软判决读出操作的一个示例的视图。 
图10示出通过从存储器设备执行对于一页数据的读出操作来纠错的程序的示例。 
根据一个实施例，由非易失性存储器设备-易失性存储器设备执行的读出操作可以包括硬判决读出操作和/或软判决读出操作。硬判决读出操作是指通过将具有预定的参考电平的读出电压施加到字线、根据连接至该字线的存储器单元的上电/掉电状态来从存储器单元读出硬判决数据。存储器控制器可以通过使用硬判决数据和纠错码（例如，低密度奇偶校验码）来执行基于硬判决方案的纠错。此外，软判决读出操作是指通过在预定间隔将多个读出电压施加到字线、从连接至该字线的存储器单元中读出具有硬判决数据的可靠性信息的软判决数据。存储器控制器可以通过将硬判决数据的可靠性信息与硬判决数据和纠错码（例如，LDPC码）一起使用来执行基于软判决方案的纠错。 
参考图10，非易失性存储器设备可以执行硬判决操作以便从选择的一页读出硬判决数据（步骤S310）。非易失性存储器设备可以通过将具有预定参考电平的第一读出电压施加到选择的字线，来从包括连接至所选择的字线的存储器单元的所选择的页读出硬判决数据，从而执行硬判决读出操作。非易失性存储器设备可以将硬判决数据输出到存储器控制器，并且存储器控制器可以确定是否可以通过使用纠错码（ECC）来纠正硬判决数据的错误（步骤S320）。 
如果不能通过使用ECC纠正硬判决数据的错误（步骤S320：“否”），则非易失性存储器设备可以执行软判决读出操作以便读出所选择的页中的、具有硬判决数据的可靠性信息的软判决数据（步骤S330）。非易失性存储器设备可以通过在预定间隔将多个电压施加到所选择的字线，来从包括连接至所选择的字线的存储器单元的所选择的页读出具有硬判决数据的可靠性信息的软判决数据。 
例如，如图11中所示，非易失性存储器设备可以执行2比特软判决读出操作。2比特软判决读出操作可以包括使用其间具有预定间隔的三个电压V1、 V2、和V3的三个读出操作。例如，所述三个电压V1、V2、和V3可以包括：具有用于区分对应于具有逻辑值“1”的数据的第一状态Si和对应于具有逻辑值“0”的数据的第二状态Si+1的预定的参考电平的第一电压V1、比第一电压V1低预定电平的第二电压V2、和笔第一电压V1高预定电平的第三电压V3。同时，通过使用具有所述参考电平的第一电压V1读出的数据710可以是通过硬判决读出操作读出的硬判决数据710，而2比特软判决读出操作可以利用通过硬判决读出操作读出的硬判决数据710，而无需施加具有所述参考电平的第一电压V1。根据2比特软判决读出操作，可以关于通过使用第二电压V2读出的数据和通过使用第三电压V3读出的数据执行预定的逻辑运算（例如，XNOR运算730、或者编码），来生成具有硬判决数据710的可靠性信息的软判决数据720。软判决数据720的每个比特可以表示硬判决数据710的相应比特的可靠性程度。例如，软判决数据720的具有逻辑值“1”的比特表示硬判决数据710的相应比特具有高可靠性，而软判决数据720的具有逻辑值“0”的比特表示硬判决数据710的相应比特具有低可靠性。 
根据另一个示例实施例，如图12中所示，非易失性存储器设备可以执行3比特软判决读出操作。3比特软判决读出操作可以包括使用其间具有预定间隔的七个电压V1、V2、V3、V4、V5、V6、和V7的七个读出操作。例如，所述七个电压V1、V2、V3、V4、V5、V6、和V7可以包括：低于第二电压V2的第四电压V4；在第二电压V2和第一电压V1之间的第五电压V5；在第一电压V1和第三电压V3之间的第六电压V6；和高于第三电压V3的第七电压V7；以及用于2比特软判决读出操作的三个电压V1、V2、和V3。通过使用第一电压V1读出的数据710可以是通过硬判决读出操作读出的硬判决数据710。此外，通过使用第二电压V2和第三电压V3读出的数据720可以是MSB（最高有效位）软判决数据720，并且可以对应于通过2比特软判决读出操作读出的软判决数据720。3比特软判决读出操作关于通过使用第四电压V4、第五电压V5、第六电压V6、和第七电压V7读出的数据执行预定的逻辑运算（例如，XNOR运算750或者编码），以生成LSB软判决数据740。具有两个比特的软判决数据720和740中的每一个可以表示相应的硬判决数据710的可靠性程度。例如，具有值“11”的软判决数据720和740中的每一个可以表示相应的硬判决数据710具有非常高的（VS）可靠性，具有值“10”的软判决数据720和740中的每一个可以表示相应的硬判决数据710具有高 （S）可靠性，具有值“00”的软判决数据720和740中的每一个可以表示相应的硬判决数据710具有低（W）可靠性，而具有值“01”的软判决数据720和740中的每一个可以表示相应的硬判决数据710具有非常低的（VW）可靠性。 
同时，虽然图11和图12示出了两个相邻的状态Si和Si+1，但是图11和图12中所示的2比特软判决读出操作和3比特软判决读出操作可以被执行以便在多个状态当中的两个相邻状态之间进行区分。例如，当存储器单元是具有8个状态E、P1、P2、P3、P4、P5、P6、和P7的3比特MLC从而每个单元存储3比特数据时，非易失性存储器设备可以通过图13A到图13C中所示的方案执行2比特软判决读出操作或者3比特软判决读出操作。图13A示出当通过使用第一参考读出电压VREF1读出存储在3比特MLC中的第一比特数据（例如，LSB）时所执行的2比特软判决读出操作和3比特软判决读出操作的示例。图13B示出当通过使用第二参考读出电压VREF2和第三参考读出电压VREF3读出存储在3比特MLC中的第二比特数据（例如，CSB）时所执行的2比特软判决读出操作和3比特软判决读出操作的示例。图13C示出当通过使用第四到第七参考读出电压VREF4、VREF5、VREF6、和VREF7读出存储在3比特MLC中的第三比特数据（例如，MSB）时所执行的2比特软判决读出操作和3比特软判决读出操作的示例。 
参考图10，非易失性存储器设备可以将所选择的页的、通过软判决读出操作读出的软判决数据输出到存储器控制器，并且存储器控制器可以确定是否能够基于软判决数据中的可靠性信息来纠正硬判决数据的错误（步骤S340）。 
如果不能基于软判决数据中的可靠性信息来纠正硬判决数据的错误（步骤S340：“否”），则存储器控制器可以确定关于所选择的页的数据读出故障（步骤S360）。 
同时，存储器控制器可以通过使用纠错码以及硬判决数据和/或软判决数据来执行基于硬判决方案或者软判决方案的纠错。例如，如果无需可靠性信息就能够纠正硬判决数据的错误（步骤S320：“是”），则存储器控制器关于所选择的页的硬判决数据执行基于硬判决方案的纠错（即，ECC解码），以便恢复原始数据（步骤S350）。此外，如果能够基于软判决数据中的可靠性信息纠正硬判决数据的错误（步骤S340：“是”），则存储器控制器通过使用纠 错码、硬判决数据、和软判决数据，关于所选择的页的硬判决数据执行基于软判决方案的纠错，以便恢复原始数据（步骤S350）。 
根据一个示例实施例，在基于硬判决方案或者软判决方案的纠错操作中使用的纠错码可以是低密度奇偶校验（LDPC）。 
如以上参考图1到图13C所述，在根据示例实施例的纠正非易失性存储器设备中的错误的方法中，源于存储器单元的特性退化的阈值电压分布变化被监控，并且LLR基于监控结果而被更新。因此，即使存储器单元的特性退化，LLR仍能够持续地保持在最优值。此外，非易失性存储器设备在读出数据的过程中基于最优化的LLR通过使用LDPC码来执行纠错，从而非易失性存储器设备的纠错性能和数据读出性能能够被改进。 
图14是示出根据示例实施例的非易失性存储器设备的框图。 
参考图14，非易失性存储器设备1900包括存储器单元阵列1910、页缓冲器电路1920、行解码器1930、电压发生器1940、输入/输出缓冲器电路1960、和控制电路1950。根据一个示例实施例，非易失性存储器设备1900可以是快闪存储器设备。根据另一个示例实施例，非易失性存储器设备1900可以是预定的非易失性存储器设备，诸如相变随机存取存储器（PRAM）、电阻随机存取存储器（RRAM）、磁随机存取存储器（MRAM）、或者铁电随机存取存储器（FRAM）。 
存储器单元阵列1910包括分别连接至多条字线和多条位线的多个存储器单元。如以下参考图15A到图15C所述，存储器单元分别可以是NAND型或NOR型快闪存储器单元，并且可以以2D阵列结构或者3D垂直阵列结构排列。 
根据一个示例实施例，存储器单元中的每一个可以是存储一个数据比特的单阶存储器单元（SLC）、或者存储多个数据比特的多阶存储器单元（MLC）。在MLC的情况下，写模式中的编程方案可以包括各种编程方案，诸如阴影编程（shadow programming）方案、重编程（re-programming）方案、和片上缓冲编程（on-chip programming）方案。 
页缓冲器电路1920被连接至位线以便把将要被编程的写数据存储在存储器单元阵列1910中，或者存储从存储器单元阵列1910检测的读出数据。换句话说，页缓冲器电路1920可以根据快闪存储器设备1900的操作模式而充当写驱动器或者感测放大器。例如，页缓冲器电路1920可以在写模式中充 当写驱动器，和/或在读出模式中充当感测放大器。输入/输出缓冲器电路1960可以从外部存储器控制器接收被写入存储器单元阵列1910的数据，或者可以将从存储器单元阵列1910读出的数据传送到存储器控制器。 
行解码器1930连接至字线，并且可以响应于行地址而选择所述字线中的至少一个。电压发生器1940可以根据控制电路1950的控制生成字线电压、编程电压、流通电压（pass voltage）、检验电压（verification voltage）、擦除电压、和读出电压。控制电路1950可以控制页缓冲器电路1920、行解码器1930、电压发生器1940、和输入/输出缓冲器电路1960关于存储器单元阵列1910而存储数据、擦除数据、和读出数据。 
根据一个示例实施例，非易失性存储器设备1900可以包括LLR最优化单元1970。LLR最优化单元1970可以位于控制电路1950内部或外部。LLR最优化单元1970监控包括在存储器单元阵列1910中的存储器单元的阈值电压分布的变化，并且基于监控结果更新用于所述存储器单元的LLR，从而用于所述存储器单元的LLR能够被最优化。LLR是通过对存储在存储器单元中的数据对应于“1”或“0”的概率的比率取对数而获得的值。根据一个示例实施例，LLR最优化单元1970可以响应于从控制电路1950接收的命令，执行最优化用于存储器单元的LLR的操作。根据另一个实施例，LLR最优化单元1970可以响应于从外部存储器控制器接收的命令，执行最优化用于存储器单元的LLR的操作。LLR最优化单元1970执行图1中所示的最优化非易失性存储器设备的LLR的方法，从而最优化用于存储器单元的LLR。因为参考图1到图8描述了图1中所示的最优化非易失性存储器设备的LLR的方法，因此将省略LLR最优化单元1970的操作的细节。 
每当LLR最优化单元1970执行最优化用于存储器单元的LLR的操作时，控制电路1950可以向存储器控制器提供最优化的LLR。存储器控制器可以在从非易失性存储器设备1900读出数据的过程中基于最优化的LLR、关于存储在非易失性存储器设备1900中的数据执行纠错。例如，存储器控制器可以基于最优化的LLR通过使用LDPC码来执行纠错。因此，非易失性存储器设备的纠错性能和数据读出性能能够被改进。 
如以下参考图16和图17所述，LLR最优化单元1970可以位于存储器控制器中。 
图15A、图15B、和图15C是示出包括在图14的非易失性存储器设备中 的存储器单元的示例的电路图。 
图15A是示出包括在NOR型快闪存储器设备中的存储器单元阵列的电路图，图15B是示出包括在NAND型快闪存储器设备中的存储器单元阵列的一个示例的电路图，而图15C是示出包括在垂直型快闪存储器设备中的存储器单元阵列的一个示例的电路图。 
参考图15A，存储器单元阵列1910a可以包括多个存储器单元MC1。排列在同一列中的存储器单元MC1可以被并联地提供在位线BL(1)、BL(2)、...、以及BL(m)之一与公共源极线CSL之间，而排列在同一行中的存储器单元MC1可以共同连接至字线WL(1)、WL(2)、...、和WL(n)之一。例如，排列在第一列中的存储器单元MC1可以被并联地提供在第一位线BL(1)和公共源极线CSL之间。排列在第一行中的存储器单元MC1的栅电极可以共同连接至第一字线WL(1)。可以根据被施加在字线WL(1)、...、和WL(n)的电压的电平来控制存储器单元MC1。包括存储器单元阵列1910a的NOR型快闪存储器设备可以以字节为单位或者以字为单位执行写操作和读出操作，并且可以以块1912a为单位执行擦除操作。 
参考图15B，存储器单元阵列1910b可以包括串选择晶体管SST、地选择晶体管GST、和存储器单元MC2。串选择晶体管SST连接至位线BL(1)、...、和BL(m)，而地选择晶体管GST可以连接至公共源极线CSL。排列在同一列中的存储器单元MC2可以被串联地提供在位线BL(1)、...、以及BL(m)之一与公共源极线CSL之间，而排列在同一行中的存储器单元MC2可以共同连接至字线WL(1)、WL(2)、WL(3)、...、和WL(n)之一。换句话说，存储器单元MC2可以串联连接在串选择晶体管SST和地选择晶体管GST之间，并且可以在串选择线SSL和地选择线GSL之间排列16、32、或64条字线。 
串选择晶体管SST连接至串选择线SSL，从而可以根据从串选择线SSL施加在串选择晶体管SST上的电压的电平来控制串选择晶体管SST。地选择晶体管GST连接至地选择线GSL，从而可以根据从地选择线GSL施加在地选择晶体管GST上的电压的电平来控制地选择晶体管GST。可以根据被施加在字线WL(1)、...、和WL(n)的电压的电平来控制存储器单元MC2。 
包括存储器单元阵列1910b的NAND型快闪存储器设备可以以页1911b为单位执行写操作和读出操作，并且可以以块1912b为单位执行擦除操作。同时，根据一个示例实施例，页缓冲器中的每一个可以连接至一条偶数的位 线和一条奇数的位线。在这种情况下，偶数的位线形成偶数的页，而奇数的位线形成奇数的页。可以通过在偶数的页和奇数的页之间进行交替来顺序地执行对于存储器单元MC2的写操作。 
参考图15C，存储器单元阵列1910c可以包括具有垂直结构的多个串1913c。多个串1913c可以形成在第二方向上以形成串行，而多个串行可以形成在第三方向上以形成串阵列。串1913c中的每一个可以包括在第一方向上被串联地提供在位线BL(1)、...、和BL(m)与公共源极线CSL之间的地选择晶体管GSTV、存储器单元MC3、和串选择晶体管SSTV。 
地选择晶体管GSTV连接至地选择线GSL11、GSL12、...、GSLi1、和GSLi2，而串选择晶体管SSTV可以连接至串选择线SSL11、SSL12、...、SSLi1、和SSLi2。排列在同一层中的存储器单元MC3可以共同连接至字线WL(1)、WL(2)、...、WL(n-1)、和WL(n)之一。地选择线GSL11、...、和GSLi2以及串选择线SSL11、...、和SSLi2按第二方向延伸，并且可以在第三方向上形成多个。字线WL(1)、...、和WL(n)按第二方向延伸，并且可以在第一方向和第三方向上形成多个。位线BL(1)、...、和BL(m)按第三方向延伸，并且可以在第二方向上形成多个。可以根据被施加在字线WL(1)、...、和WL(n)的电压的电平来控制存储器单元MC3。 
因为包括存储器单元阵列1910c的垂直型快闪存储器设备包括NAND型快闪存储器单元，因此垂直型快闪存储器设备与NAND型快闪存储器设备类似地以页为单位执行写操作和读出操作并且以块为单位执行擦除操作。 
根据示例实施例，可以以这样的方式来执行实施方式：包括在一个串1913c中的两个串选择晶体管连接至一条串选择线，而包括在一个串中的两个地选择晶体管连接至一条地选择线。此外，根据示例实施例，可以以这样的方式来实施一个串：一个串包括一个串选择晶体管和一个地选择晶体管。 
图16是示出根据示例实施例的、包括非易失性存储器设备和存储器控制器的存储系统的一个示例的框图。 
参考图16，存储系统2000a包括存储器控制器2010a和非易失性存储器设备2020a。 
非易失性存储器设备2020a可以包括具有多个用于存储数据的存储器单元的存储器单元阵列2025a。存储器控制器2010a控制非易失性存储器设备2020a。存储器控制器2010a可以控制外部主机与非易失性存储器设备2020a 之间的数据交换。存储器控制器2010a可以包括诸如中央处理单元（CPU）的处理器2011a、缓冲存储器2012a、主机接口2013a、存储器接口2014a、ECC块2015a、和LLR最优化单元2018a。处理器2011a可以执行用于数据交换的操作。根据一个示例实施例，可以通过使用静态随机存取存储器（SRAM）来实施缓冲存储器2012a。根据其它示例实施例，缓冲存储器2012a可以通过使用动态随机存取存储器（DRAM）、FRAM、RRAM、或者MRAM来实施。根据示例实施例，缓冲存储器2012a可以位于存储器控制器2010a内部或者外部。 
主机接口2013a连接至主机（未在图16中示出），并且存储器接口2014a连接至非易失性存储器设备2020a。处理器2011a可以通过主机接口2013a与主机进行通信。例如，主机接口2013a被配置为通过各种接口协议中的至少一个与主机进行通信，所述接口协议诸如通用串行总线（USB）、多媒体卡（MMC）、外围组件快速互连（PCI-E）、串行连接SCSI（SAS）、串行高级技术附件（SATA）、并行高级技术附件（PATA）、小型计算机系统接口（SCSI）、增强型小型磁盘接口（EDSI）、和集成驱动器电子（IDE）。此外，处理器2011a可以通过存储器接口2014a与非易失性存储器设备2020a进行通信。 
LLR最优化单元2018a监控包括在存储器单元阵列2025a中的存储器单元的阈值电压分布的变化，并且基于监控结果来更新用于存储器单元的LLR，从而最优化用于存储器单元的LLR。LLR最优化单元2018a执行图1中所示的最优化非易失性存储器设备的LLR的方法，从而用于存储器单元的LLR能够被最优化。因为已经参考图1到图8描述了图1中所示的最优化用于非易失性存储器设备的LLR的方法，因此将省略LLR最优化单元2018a的操作的细节。 
ECC块2015a关于从主机提供的数据执行ECC编码操作，并且将该数据提供给非易失性存储器设备2020a。ECC块2015a关于从非易失性存储器设备2020a读出的数据执行ECC解码操作，并且将该数据提供给主机。根据一个示例实施例，ECC块2015a可以通过使用LDPC码来执行ECC编码操作和ECC解码操作。 
当ECC块2015a从非易失性存储器设备2020a读出数据时，ECC块2015a可以基于从LLR最优化单元2018a提供的最优化的LLR、对存储在非易失性存储器设备2020a中的数据执行纠错。例如，ECC块2015a可以基于最优化 的LLR通过使用LDPC码来执行纠错。因此，非易失性存储器设备2020a的纠错性能和数据读出性能能够被改进。 
根据示例实施例，存储器控制器2010a可以被构建在非易失性存储器设备2020a中以便被实施，或者存储器控制器2010a和非易失性存储器设备2020a可以被实施在分开的芯片中。 
存储系统2000a可以用存储卡或者固态驱动器的形式来实施。非易失性存储器设备2020a、存储器控制器2010a、和/或存储系统2000a可以通过使用各种形状的封装来实施，诸如层叠封装（PoP）、球栅阵列（ball grid array，BGA）、芯片级封装（chip scale package，CSP）、塑料带引线芯片载体（plastic leaded chip carrier，PLCC）、塑料双列直插式封装（plastic dual in-line package，PDIP）、晶圆内裸片堆叠（die in waffle pack）、晶圆内裸片形式（die in wafer form）、板上芯片（chip on board，COB）、陶瓷双列直插式封装（ceramic dual in-line package，CERDIP）、塑料公制四方扁平封装（plastic metric quad flat pack，MQFP）、薄型四方扁平封装（thin quad flat pack，TQFP）、小外型集成电路（small outline IC，SOIC）、缩小外型封装（shrink small outline package，SSOP）、薄型小外形封装（thin small outline package，TSOP）、系统级封装（system in package，SIP）、多芯片封装（multi-chip package，MCP）、晶圆级制造封装（wafer-level fabricated package，WFP）、和晶圆级处理堆叠封装（wafer-level processed stack package，WSP）。 
图17是示出根据示例实施例的、包括非易失性存储器设备和存储器控制器的存储系统的另一个示例的框图。 
参考图17，存储系统2000b包括存储器控制器2010b、至少一个非易失性存储器设备2020b、和缓冲存储器2017b。根据一个示例实施例，缓冲存储器2017b可以通过使用DRAM（动态随机存取存储器）来实施，并且可以位于存储器控制器2010b外部。非易失性存储器设备2020b包括存储器单元阵列2025b，并且存储器控制器2010b可以包括RAM（随机存取存储器）控制器2016b，用于控制处理器2011b、主机接口2013b、存储器接口2014b、ECC块2015b、LLR最优化单元2018b、和缓冲存储器2017b。除了缓冲存储器2017b位于存储器控制器2010b外部之外，图17的存储系统2000b可以具有与图16的存储系统2000a的配置和操作非常相似的配置和操作。 
图18是示出根据示例实施例的存储系统被应用在存储卡中的示例的视 图。 
参考图18，存储卡2300包括多个连接引脚2310、存储器控制器2320、和非易失性存储器设备2330。 
连接引脚2310可以连接至主机，从而信号在主机和存储卡2300之间被收发。连接引脚2310可以包括时钟引脚、命令引脚、数据引脚和/或重置引脚。 
存储器控制器2320可以从主机接收数据，并且可以将所接收的数据存储在非易失性存储器设备2330中。 
非易失性存储器设备2330可以包括具有多个存储器单元的存储器单元阵列。 
存储器控制器2320监控存储器单元的阈值电压分布的变化，并且基于监控结果来更新用于存储器单元的LLR，从而最优化用于存储器单元的LLR。此外，存储器控制器2320可以在从非易失性存储器设备2330读出数据的过程中基于最优化的LLR对存储在非易失性存储器设备2330中的数据执行纠错。例如，存储器控制器2320可以基于最优化的LLR通过使用LDPC码来执行纠错。因此，存储卡2300的纠错性能和数据读出性能能够被改进。 
包括存储器控制器2320和非易失性存储器设备2330的存储系统可以通过使用图16中所示的存储系统2000a来实施。因为已经描述了图16中所示的存储系统2000a的配置和操作，因此将省略存储器控制器2320和非易失性存储器设备2330的配置和操作的细节。 
存储卡2300可以包括MMC（多媒体卡）、eMMC（嵌入式多媒体卡）、混合eMMC（混合嵌入式多媒体卡）、SD（安全数字）卡、micro-SD（微SD）卡、记忆棒、ID卡、PCMCIA（个人计算机存储卡国际联合会）卡、芯片卡、USB卡、智能卡、和CF卡（紧密闪存卡）。 
根据示例实施例，存储卡2300可以被安装在诸如计算机、膝上型计算机、蜂窝电话、智能电话、MP3播放器、PDA（个人数字助理）、PMP（便携式多媒体播放器）、数字TV、数字照相机、和便携式游戏控制台的主机上。 
图19是示出根据示例实施例的存储系统被应用在固态驱动器（SSD）中的示例的视图。 
参考图19，SSD2400包括存储器控制器2410、缓冲存储器2420、和多个非易失性存储器设备2450。 
存储器控制器2410可以从主机（未示出）接收数据，并且可以将所接收的数据存储在非易失性存储器设备2450中。缓冲存储器2420可以临时存储主机和非易失性存储器设备2450之间交换的数据，并且可以被实施为位于存储器控制器2410外部的动态随机存取存储器（DRAM）。 
存储器控制器2410能够监控包括在每个非易失性存储器设备2450中的存储器单元的阈值电压分布的变化，并且基于监控结果来更新用于存储器单元的LLR，从而最优化用于存储器单元的LLR。此外，存储器控制器2410能够在从每个非易失性存储器设备2450读出数据的过程中基于最优化的LLR对存储在非易失性存储器设备2450中的数据执行纠错。例如，存储器控制器2410可以基于最优化的LLR通过使用LDPC码来执行纠错。因此，SSD2400的纠错性能和数据读出性能能够被改进。 
包括存储器控制器2410、缓冲存储器2420、和非易失性存储器设备2450的存储系统可以被实施为图17中所示的存储系统2000b。因为已经描述了图17中所示的存储系统2000b的配置和操作，因此将省略存储器控制器2410、缓冲存储器2420、和多个非易失性存储器设备2450中的配置和操作的细节。 
根据示例实施例，SSD2400可以被安装在诸如计算机、膝上型计算机、蜂窝电话、智能电话、MP3播放器、PDA、PMP、数字TV、数字照相机、和便携式游戏控制台的主机上。 
图20是示出根据示例实施例的计算系统的框图。 
参考图20，计算系统2500包括处理器2510、存储器设备2520、用户界面2530、总线2550、和存储系统2560。根据示例实施例，计算系统2500还可以包括诸如基带芯片集的调制解调器2540。 
处理器2510可以执行具体的计算或者具体的任务。例如，处理器2510可以是微处理器或者中央处理单元（CPU）。处理器2510可以通过诸如地址总线、控制总线、和/或数据总线的总线2550连接至存储器设备2520。例如，存储器设备2520可以通过使用DRAM、移动DRAM、SRAM、PRAM、FRAM、RRAM、和/或MRAM来实施。 
此外，处理器2510可以连接至诸如PCI（外围设备组件互连）总线的扩展总线。因此，处理器2510可以控制用户界面2530，用户界面2530包括至少一个诸如键盘或者鼠标的输入设备、或者至少一个诸如打印机或者显示设备的输出设备。调制解调器2540可以与外部设备一起无线收发数据。 
存储系统2560的非易失性存储器设备2580可以通过存储器控制器2570来存储由处理器2510处理后的数据或者通过调制解调器2540接收到的数据。 
存储器控制器2570监控包括在非易失性存储器设备2580中的存储器单元的阈值电压分布的变化，并且基于监控结果来更新用于存储器单元的LLR，从而最优化用于存储器单元的LLR。此外，存储器控制器2570可以在从非易失性存储器设备2580读出数据的过程中基于最优化的LLR对存储在非易失性存储器设备2580中的数据执行纠错。例如，存储器控制器2570可以基于最优化的LLR通过使用LDPC码来执行纠错。因此，存储系统2560的纠错性能和数据读出性能能够被改进。 
存储系统2560可以被实施为图16中所示的存储系统2000a。因为已经描述了图16中所示的存储系统2000a的配置和操作，因此将省略存储系统2560的配置和操作的细节。 
计算系统2500还可以包括用于供应工作电压的电源。另外，根据示例实施例，计算系统2500还可以包括应用芯片集和图像处理器。 
前述内容是用于例示本发明构思，并且不会被解释为对本发明构思进行限制。虽然已经描述了一些示例实施例，但是本领域技术人员将容易地理解，可以在示例实施例中进行许多修改而实质上不脱离本发明构思的新颖教导和优点。因此，所有这样的修改都意图被包括在如权利要求中所定义的本发明构思的范围内。因此，将理解，前述内容是用于例示各种示例实施例，并且不会被解释为受限于所公开的具体示例实施例，并且对所公开的示例实施例以及其它示例实施例的修改都意图被包括在所附权利要求的范围内。 

Claims (20)

1.一种最优化用于纠正与存储在非易失性存储器设备中的数据有关的错误的对数似然比（LLR）的方法，该方法包括：
监控包括在所述非易失性存储器设备中的多个存储器单元的阈值电压分布的变化；以及
基于监控的结果更新用于所述存储器单元的LLR。
2.如权利要求1所述的方法，其中，监控阈值电压分布的变化包括：
检测所述存储器单元的当前阈值电压分布；以及
通过将预先存储的所述存储器单元的初始阈值电压分布与当前阈值电压分布进行比较，来估计阈值电压分布的变化方向和变化程度。
3.如权利要求2所述的方法，其中，初始阈值电压分布对应于包括在所述非易失性存储器设备中的存储器单元当中在所述非易失性存储器设备的操作的初始阶段具有低于第一电压的阈值电压的第一存储器单元的数目、以及包括在所述非易失性存储器设备中的存储器单元当中在所述非易失性存储器设备的操作的初始阶段具有高于第二电压的阈值电压的第二存储器单元的数目，并且
当前阈值电压分布对应于包括在所述非易失性存储器设备中的存储器单元当中在所述非易失性存储器设备的当前状态下具有低于第一电压的阈值电压的第三存储器单元的数目、以及包括在所述非易失性存储器设备中的存储器单元当中在所述非易失性存储器设备的当前状态下具有高于第二电压的阈值电压的第四存储器单元的数目。
4.如权利要求3所述的方法，其中，所述存储器单元中的每一个是用于在其中存储一个数据比特的单阶存储器单元（SLC），并且
第一电压是对应于擦除后的状态的电压，而第二电压是对应于编程后的状态的电压。
5.如权利要求3所述的方法，其中，所述存储器单元中的每一个是用于在其中存储多个数据比特的多阶存储器单元（MLC），并且
第一电压是对应于擦除后的状态的电压，而第二电压是对应于具有最高电平的编程后的状态的电压。
6.如权利要求5所述的方法，其中，所述MLC是用于存储2比特数据的2比特存储器单元、或者用于存储3比特数据的3比特存储器单元。
7.如权利要求1所述的方法，其中，监控阈值电压分布的变化包括：
基于所述非易失性存储器设备的多个存储器单元当中在所述非易失性存储器设备的当前状态下具有第一电压和第二电压之间的阈值电压的第一存储器单元的数目与所述非易失性存储器设备的存储器单元当中在当前状态下具有第一电压和第三电压之间的阈值电压的第二存储器单元的数目之间的差值，来估计阈值电压分布的变化方向和变化程度。
8.如权利要求7所述的方法，其中，第一电压是对应于硬判决读出操作的电压，而第二电压和第三电压是对应于软判决读出操作的电压。
9.如权利要求1所述的方法，其中，阈值电压分布由于相邻存储器单元之间的干扰和经过了数据保持时间中的至少一个而变化。
10.如权利要求9所述的方法，其中，阈值电压分布由于相邻存储器单元之间的干扰而按第一方向移动，并且由于经过了数据保持时间而按不同于第一方向的第二方向移动。
11.一种在读出存储在非易失性存储器设备中的数据时纠正与该数据有关的错误的方法，该方法包括：
最优化用于包括在所述非易失性存储器设备中的多个存储器单元的对数似然比（LLR）；以及
基于最优化的LLR对所存储的数据执行纠错，
其中，最优化所述LLR包括：
监控所述存储器单元的阈值电压分布的变化；以及
基于监控的结果更新用于所述存储器单元的LLR。
12.如权利要求11所述的方法，其中，对所存储的数据执行纠错包括：
通过使用低密度奇偶校验（LDPC）码对所存储的数据执行纠错。
13.如权利要求11所述的方法，其中，LLR的最优化和纠错的执行是利用提供在所述非易失性存储器设备外部的存储器控制器来执行的。
14.如权利要求11所述的方法，其中，所述非易失性存储器设备是垂直型存储器设备，其中多条字线被垂直地堆叠。
15.如权利要求11所述的方法，其中，所述非易失性存储器设备包括：
存储器单元阵列，包括连接至多条字线和多条位线的存储器单元；
行解码器，连接至字线；和
页缓冲器，连接至位线。
16.一种制品，包括：
对数似然比（LLR）最优化器，被配置为最优化包括在非易失性存储器设备中的多个存储器单元的对数似然比；和
纠错码（ECC）解码器，被配置为基于最优化的LLR对所存储的数据执行纠错，
其中，所述对数似然比最优化器被配置为监控所述存储器单元的阈值电压分布的变化，并且基于监控的结果更新用于所述存储器单元的LLR。
17.如权利要求16所述的制品，包括存储器控制器，其包括对数似然比最优化器和ECC解码器。
18.如权利要求17所述的制品，还包括非易失性存储器设备。
19.如权利要求16所述的制品，其中，所述对数似然比最优化器被配置为通过以下步骤监控所述阈值电压分布的变化：
检测所述存储器单元的当前阈值电压分布；以及
通过将预先存储的所述存储器单元的初始阈值电压分布与当前阈值电压分布进行比较，来估计阈值电压分布的变化方向和变化程度。
20.如权利要求16所述的制品，其中，所述对数似然比最优化器被配置为通过以下步骤监控所述阈值电压分布的变化：
基于所述非易失性存储器设备的多个存储器单元当中在所述非易失性存储器设备的当前状态下具有第一电压和第二电压之间的阈值电压的第一存储器单元的数目与所述非易失性存储器设备的存储器单元当中在当前状态下具有第一电压和第三电压之间的阈值电压的第二存储器单元的数目之间的差值，来估计所述阈值电压分布的变化方向和变化程度。
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Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104282340A (zh) * 2014-09-30 2015-01-14 华中科技大学 一种固态盘闪存芯片阈值电压感知方法及系统
CN105336379A (zh) * 2015-11-09 2016-02-17 联想(北京)有限公司 一种信息处理方法及固态存储器
CN105575440A (zh) * 2014-10-15 2016-05-11 群联电子股份有限公司 错误处理方法、存储器储存装置及存储器控制电路单元
CN105719696A (zh) * 2014-12-18 2016-06-29 爱思开海力士有限公司 存储系统的操作方法
CN105957553A (zh) * 2015-03-09 2016-09-21 爱思开海力士有限公司 控制器、半导体存储系统及其操作方法
CN106816179A (zh) * 2015-11-30 2017-06-09 华为技术有限公司 一种闪存纠错方法和装置
CN107657984A (zh) * 2017-08-16 2018-02-02 深圳市江波龙电子有限公司 闪存的纠错方法、装置、设备以及计算机可读存储介质
CN107731259A (zh) * 2016-08-10 2018-02-23 爱思开海力士有限公司 最佳读取参考电压的存储器系统及其操作方法
CN108140408A (zh) * 2015-10-19 2018-06-08 硅存储技术公司 用于闪存存储器的动力驱动优化
CN108241549A (zh) * 2016-12-27 2018-07-03 北京京存技术有限公司 基于ECC的NAND数据Read Retry纠错方法和NAND控制器
CN108647109A (zh) * 2018-03-27 2018-10-12 深圳忆联信息系统有限公司 一种固态硬盘提升ldpc纠错能力的方法
CN108762977A (zh) * 2018-05-30 2018-11-06 郑州云海信息技术有限公司 一种固态盘中纠错算法的优化方法及系统
CN109215716A (zh) * 2017-07-05 2019-01-15 北京兆易创新科技股份有限公司 提高nand型浮栅存储器可靠性的方法及装置
CN109804356A (zh) * 2016-07-28 2019-05-24 美高森美解决方案美国股份有限公司 自动学习对数似然比
CN110739017A (zh) * 2018-07-19 2020-01-31 慧荣科技股份有限公司 闪存控制器、闪存模块以及电子装置
CN111429959A (zh) * 2020-03-23 2020-07-17 中国科学院微电子研究所 Ldpc软译码方法、存储器及电子设备

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10230396B1 (en) 2013-03-05 2019-03-12 Microsemi Solutions (Us), Inc. Method and apparatus for layer-specific LDPC decoding
US9842428B2 (en) * 2014-06-27 2017-12-12 Samsung Electronics Co., Ltd. Dynamically optimized deferred rendering pipeline
US9484089B2 (en) * 2014-10-20 2016-11-01 Sandisk Technologies Llc Dual polarity read operation
FR3031832B1 (fr) * 2015-01-15 2017-02-03 Commissariat Energie Atomique Systeme de caracterisation d'une cellule memoire flash
KR102360211B1 (ko) * 2015-01-21 2022-02-08 삼성전자주식회사 메모리 시스템의 동작 방법
US9502127B2 (en) 2015-03-17 2016-11-22 Sk Hynix Memory Solutions Inc. System optimization in flash memories
US10332613B1 (en) 2015-05-18 2019-06-25 Microsemi Solutions (Us), Inc. Nonvolatile memory system with retention monitor
US9886214B2 (en) 2015-12-11 2018-02-06 Ip Gem Group, Llc Nonvolatile memory system with erase suspend circuit and method for erase suspend management
US9892794B2 (en) 2016-01-04 2018-02-13 Ip Gem Group, Llc Method and apparatus with program suspend using test mode
US9899092B2 (en) 2016-01-27 2018-02-20 Ip Gem Group, Llc Nonvolatile memory system with program step manager and method for program step management
US9934847B2 (en) * 2016-03-11 2018-04-03 Toshiba Memory Corporation Memory system storing 4-bit data in each memory cell and method of controlling thereof including soft bit information
KR102564441B1 (ko) * 2016-04-11 2023-08-08 에스케이하이닉스 주식회사 데이터 저장 장치 및 그것의 동작 방법
US10283215B2 (en) 2016-07-28 2019-05-07 Ip Gem Group, Llc Nonvolatile memory system with background reference positioning and local reference positioning
US10291263B2 (en) 2016-07-28 2019-05-14 Ip Gem Group, Llc Auto-learning log likelihood ratio
US10236915B2 (en) 2016-07-29 2019-03-19 Microsemi Solutions (U.S.), Inc. Variable T BCH encoding
KR102617832B1 (ko) * 2016-08-12 2023-12-27 에스케이하이닉스 주식회사 메모리 컨트롤러, 반도체 메모리 시스템 및 그것의 동작 방법
US10783972B2 (en) 2018-08-02 2020-09-22 SK Hynix Inc. NAND flash memory with reconfigurable neighbor assisted LLR correction with downsampling and pipelining
TWI684106B (zh) * 2018-09-28 2020-02-01 大陸商深圳衡宇芯片科技有限公司 訓練人工智慧更正儲存裝置的對數概度比的方法
US10706911B1 (en) * 2018-10-10 2020-07-07 Samsung Electronics Co., Ltd. Sense amplifier for sensing multi-level cell and memory device including the sense amplifier
US10790860B2 (en) 2018-11-30 2020-09-29 Kabushiki Kaisha Toshiba Dynamic detection for flash memory
KR20200142219A (ko) 2019-06-12 2020-12-22 삼성전자주식회사 전자 장치 및 그의 저장 공간 이용 방법
KR20210003633A (ko) 2019-07-02 2021-01-12 에스케이하이닉스 주식회사 메모리 시스템 및 이의 동작 방법

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101252020A (zh) * 2007-02-22 2008-08-27 海力士半导体有限公司 存储器件的读取方法
CN101645295A (zh) * 2008-08-08 2010-02-10 马维尔国际贸易有限公司 使用分数参考电压来访问存储器
CN102034547A (zh) * 2009-10-05 2011-04-27 株式会社东芝 存储器系统以及对存储器系统的控制方法
US20110235415A1 (en) * 2010-03-29 2011-09-29 Min Gun Park Read method for nonvolatile memory device, and data storage system using the same
CN102483955A (zh) * 2009-08-25 2012-05-30 美光科技公司 用于处理存储器装置中的阈值电压改变的方法、装置及系统
US20120213001A1 (en) * 2011-02-18 2012-08-23 Xueshi Yang Reliability metrics management for soft decoding

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101202537B1 (ko) 2006-05-12 2012-11-19 애플 인크. 메모리 디바이스를 위한 결합된 왜곡 추정 및 에러 보정 코딩
JP5177991B2 (ja) 2006-10-25 2013-04-10 株式会社東芝 不揮発性半導体記憶装置
US7849383B2 (en) * 2007-06-25 2010-12-07 Sandisk Corporation Systems and methods for reading nonvolatile memory using multiple reading schemes
US7656707B2 (en) 2007-12-14 2010-02-02 Intel Corporation Systems and methods for discrete channel decoding of LDPC codes for flash memory
KR101466698B1 (ko) * 2008-02-19 2014-11-28 삼성전자주식회사 메모리 장치 및 메모리 데이터 읽기 방법
KR101425020B1 (ko) * 2008-03-17 2014-08-04 삼성전자주식회사 메모리 장치 및 데이터 판정 방법
JP2009271852A (ja) 2008-05-09 2009-11-19 Toshiba Corp 半導体記憶装置
KR101528167B1 (ko) * 2008-08-01 2015-06-12 삼성전자주식회사 메모리 장치 및 메모리 데이터 판정 방법
KR101758192B1 (ko) 2008-09-30 2017-07-14 엘에스아이 코포레이션 소프트 데이터 값 생성 방법 및 소프트 데이터 값 생성 시스템
JP4818381B2 (ja) 2009-03-02 2011-11-16 株式会社東芝 半導体メモリ装置
JP5361603B2 (ja) * 2009-08-13 2013-12-04 株式会社東芝 コントローラ
US8549385B2 (en) 2009-12-15 2013-10-01 Marvell World Trade Ltd. Soft decoding for quantizied channel
KR101633048B1 (ko) * 2010-02-25 2016-06-24 삼성전자주식회사 메모리 시스템 및 그것의 데이터 처리 방법
KR101710663B1 (ko) 2010-03-02 2017-02-28 삼성전자주식회사 메모리 시스템 및 그것의 동작 방법
TWI436370B (zh) * 2010-09-17 2014-05-01 Phison Electronics Corp 記憶體儲存裝置、其記憶體控制器與產生對數似然比之方法
KR101727704B1 (ko) * 2010-10-04 2017-04-18 삼성전자주식회사 리드 성능을 향상시킬 수 있는 리드 파라미터 변경 방법과 상기 방법을 수행할 수 있는 장치들
JP2012181761A (ja) * 2011-03-02 2012-09-20 Toshiba Corp 半導体メモリ装置および復号方法
US8503242B2 (en) * 2011-04-14 2013-08-06 Micron Technology, Inc. Methods and devices for determining sensing voltages
KR20130028266A (ko) 2011-09-09 2013-03-19 전자부품연구원 액정을 이용한 광결정 디스플레이
US9036415B2 (en) * 2011-12-21 2015-05-19 Sandisk Technologies Inc. Mitigating variations arising from simultaneous multi-state sensing
KR20140008098A (ko) * 2012-07-10 2014-01-21 삼성전자주식회사 메모리 장치 및 상기 메모리 장치의 독출 방법
KR102083491B1 (ko) * 2012-12-05 2020-03-02 삼성전자 주식회사 메모리 장치, 메모리 시스템 및 이의 동작 방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101252020A (zh) * 2007-02-22 2008-08-27 海力士半导体有限公司 存储器件的读取方法
CN101645295A (zh) * 2008-08-08 2010-02-10 马维尔国际贸易有限公司 使用分数参考电压来访问存储器
CN102483955A (zh) * 2009-08-25 2012-05-30 美光科技公司 用于处理存储器装置中的阈值电压改变的方法、装置及系统
CN102034547A (zh) * 2009-10-05 2011-04-27 株式会社东芝 存储器系统以及对存储器系统的控制方法
US20110235415A1 (en) * 2010-03-29 2011-09-29 Min Gun Park Read method for nonvolatile memory device, and data storage system using the same
US20120213001A1 (en) * 2011-02-18 2012-08-23 Xueshi Yang Reliability metrics management for soft decoding

Cited By (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104282340B (zh) * 2014-09-30 2017-12-29 华中科技大学 一种固态盘闪存芯片阈值电压感知方法及系统
CN104282340A (zh) * 2014-09-30 2015-01-14 华中科技大学 一种固态盘闪存芯片阈值电压感知方法及系统
CN105575440A (zh) * 2014-10-15 2016-05-11 群联电子股份有限公司 错误处理方法、存储器储存装置及存储器控制电路单元
CN105575440B (zh) * 2014-10-15 2018-11-23 群联电子股份有限公司 错误处理方法、存储器储存装置及存储器控制电路单元
CN105719696A (zh) * 2014-12-18 2016-06-29 爱思开海力士有限公司 存储系统的操作方法
CN105957553A (zh) * 2015-03-09 2016-09-21 爱思开海力士有限公司 控制器、半导体存储系统及其操作方法
CN105957553B (zh) * 2015-03-09 2020-08-25 爱思开海力士有限公司 控制器、半导体存储系统及其操作方法
CN108140408A (zh) * 2015-10-19 2018-06-08 硅存储技术公司 用于闪存存储器的动力驱动优化
CN105336379B (zh) * 2015-11-09 2019-03-01 北京联想核芯科技有限公司 一种信息处理方法及固态存储器
CN105336379A (zh) * 2015-11-09 2016-02-17 联想(北京)有限公司 一种信息处理方法及固态存储器
CN106816179A (zh) * 2015-11-30 2017-06-09 华为技术有限公司 一种闪存纠错方法和装置
CN106816179B (zh) * 2015-11-30 2020-12-25 华为技术有限公司 一种闪存纠错方法和装置
US10691535B2 (en) 2015-11-30 2020-06-23 Huawei Technologies Co., Ltd. Flash memory error correction method and apparatus
CN109804356B (zh) * 2016-07-28 2020-09-15 美高森美解决方案美国股份有限公司 自动学习对数似然比
CN109804356A (zh) * 2016-07-28 2019-05-24 美高森美解决方案美国股份有限公司 自动学习对数似然比
CN107731259A (zh) * 2016-08-10 2018-02-23 爱思开海力士有限公司 最佳读取参考电压的存储器系统及其操作方法
CN107731259B (zh) * 2016-08-10 2021-10-26 爱思开海力士有限公司 最佳读取参考电压的存储器系统及其操作方法
CN108241549A (zh) * 2016-12-27 2018-07-03 北京京存技术有限公司 基于ECC的NAND数据Read Retry纠错方法和NAND控制器
CN109215716A (zh) * 2017-07-05 2019-01-15 北京兆易创新科技股份有限公司 提高nand型浮栅存储器可靠性的方法及装置
CN107657984B (zh) * 2017-08-16 2020-09-22 深圳市江波龙电子股份有限公司 闪存的纠错方法、装置、设备以及计算机可读存储介质
CN107657984A (zh) * 2017-08-16 2018-02-02 深圳市江波龙电子有限公司 闪存的纠错方法、装置、设备以及计算机可读存储介质
CN108647109A (zh) * 2018-03-27 2018-10-12 深圳忆联信息系统有限公司 一种固态硬盘提升ldpc纠错能力的方法
CN108762977A (zh) * 2018-05-30 2018-11-06 郑州云海信息技术有限公司 一种固态盘中纠错算法的优化方法及系统
CN110739017A (zh) * 2018-07-19 2020-01-31 慧荣科技股份有限公司 闪存控制器、闪存模块以及电子装置
US11086567B2 (en) 2018-07-19 2021-08-10 Silicon Motion, Inc. Flash memory controller, flash memory module and associated electronic device
US11099781B2 (en) 2018-07-19 2021-08-24 Silicon Motion, Inc. Flash memory controller, flash memory module and associated electronic device
US11256425B2 (en) 2018-07-19 2022-02-22 Silicon Motion, Inc. Flash memory controller, flash memory module and associated electronic device
CN110739017B (zh) * 2018-07-19 2022-03-25 慧荣科技股份有限公司 闪存控制器、闪存模块以及电子装置
US11494086B2 (en) 2018-07-19 2022-11-08 Silicon Motion, Inc. Flash memory controller, flash memory module and associated electronic device
US11494085B2 (en) 2018-07-19 2022-11-08 Silicon Motion, Inc. Flash memory controller, flash memory module and associated electronic device
CN111429959A (zh) * 2020-03-23 2020-07-17 中国科学院微电子研究所 Ldpc软译码方法、存储器及电子设备

Also Published As

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