KR101425020B1 - 메모리 장치 및 데이터 판정 방법 - Google Patents

메모리 장치 및 데이터 판정 방법 Download PDF

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Abstract

메모리 장치 및 데이터 판정 방법이 제공된다. 본 발명의 메모리 장치는 메모리 셀 어레이, 및 상기 메모리 셀 어레이로부터 제1 채널을 경유하여 제1 데이터를 읽고, 상기 제1 채널의 특성에 기초하여 설정된 제1 개수의 판정 레벨을 이용하여 상기 제1 데이터를 경판정 또는 연판정하고, 상기 메모리 셀 어레이로부터 제2 채널을 경유하여 제2 데이터를 읽고, 상기 제2 채널의 특성에 기초하여 설정된 제2 개수의 판정 레벨을 이용하여 상기 제2 데이터를 연판정하는 판정부를 포함하며, 이를 통해 메모리 장치의 데이터를 읽고 쓸 때의 오류 비율을 줄일 수 있다.
멀티 비트 셀, 멀티 레벨 셀, ECC, Error Control Coding, soft decision, 연판정

Description

메모리 장치 및 데이터 판정 방법 {MEMORY DEVICE AND DATA DECISION METHOD}
본 발명은 채널로부터 수신된 데이터를 판정하는 방법에 관한 것으로서, 특히 메모리 장치를 위한 데이터 판정 방법에 관한 것이다.
일반적으로 정보를 전송하는 경로를 채널(channel)이라 부를 수 있다. 정보가 유선 통신을 이용하여 전송되면, 채널은 정보가 전송되는 전송선(transmission line)이고, 정보가 무선 통신을 이용하여 전송되면, 채널은 정보를 포함하는 전자기파가 통과하는 대기(air)이다.
반도체 메모리 장치가 정보를 저장하고, 저장된 정보를 반도체 메모리 장치로부터 읽어 내는 과정도 채널이 될 수 있다. 채널은 반도체 메모리 장치가 정보를 저장한 순간부터 저장된 정보를 반도체 메모리 장치로부터 읽어 낼 때까지의 시간적 경과일 수도 있고, 반도체 메모리 장치가 정보를 저장하고 저장된 정보를 반도체 메모리 장치로부터 읽어 내는 물리적 경로일 수도 있다.
채널을 경유하여 정보가 전송되는 동안 정보가 오염될 수 있다. 오염된 정보는 오류를 포함하며, 오염된 정보로부터 오류를 검출하고, 검출된 오류를 제거하 여 최초의 정보를 복원하기 위한 장치 및 방법에 관한 연구는 꾸준히 진행되고 있다.
정보를 전송하기 전에 최초의 정보에 오류 제어 코드 또는 오류 정정 코드(error control codes or error correction codes, ECC)를 부가하여 전송 정보를 생성하는 과정을 ECC 인코딩이라 하고, 전송 정보를 수신한 뒤 수신된 전송 정보로부터 부가된 정보와 최초의 정보를 분리하여 최초의 정보를 복원하는 과정을 ECC 디코딩이라 한다.
채널의 특성에 따라서는, 채널에서 발생하는 오류의 비율이 매우 클 수 있다. 오류의 비율이 크면 클수록 이러한 오류를 극복하여 원하는 성능을 달성하기 위한 ECC 인코딩 및 디코딩 방법을 구현하기 위한 하드웨어 복잡도는 증가한다.
본 발명의 실시예들에 따르면 메모리 장치에 새로운 데이터 판정 기법을 적용함으로써 메모리 장치의 데이터를 읽을 때의 오류 정정 가능성을 높일 수 있다.
본 발명의 실시예들에 따르면 멀티 레벨 셀(multi-level cell, MLC) 또는 멀티 비트 셀(multi-bit cell, MBC) 메모리 장치에 새로운 ECC(error control codes or error correction codes) 디코딩 기법을 적용함으로써 크리티컬한 데이터 페이지의 오류 비율을 줄일 수 있다.
본 발명의 실시예들에 따르면 MLC 또는 MBC 메모리 장치에 적용되는 ECC 디코더의 하드웨어 복잡도를 줄일 수 있다.
본 발명의 일 실시예에 따른 메모리 장치는 메모리 셀 어레이 및 판정부를 포함할 수 있다. 판정부는 메모리 셀 어레이로부터 제1 채널을 경유하여 제1 데이터를 읽고, 제1 채널의 특성에 기초하여 설정된 제1 개수의 판정 레벨(decision level)을 이용하여 제1 데이터를 경판정(hard decision) 또는 연판정(soft decision)할 수 있다. 판정부는 메모리 셀 어레이로부터 제2 채널을 경유하여 제2 데이터를 읽고, 제2 채널의 특성에 기초하여 설정된 제2 개수의 판정 레벨을 이용하여 제2 데이터를 연판정할 수 있다.
본 발명의 다른 실시예에 따른 데이터 판정 방법은 제1 채널을 경유하여 제1 데이터를 수신하는 단계, 제1 채널의 특성에 기초하여 설정된 제1 개수의 판정 레벨을 이용하여 제1 데이터를 경판정 또는 연판정하는 단계, 제2 채널을 경유하여 제2 데이터를 수신하는 단계, 및 제2 채널의 특성에 기초하여 설정된 제2 개수의 판정 레벨을 이용하여 제2 데이터를 연판정하는 단계를 포함할 수 있다.
이하에서, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명한다. 그러나, 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치(100)를 도시하는 도면이다.
도 1을 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 판정부(120), 및 디코더(130)를 포함한다.
메모리 셀 어레이(110)는 메모리 페이지(111)를 포함하고, 메모리 페이지(111)는 복수의 메모리 셀들을 포함한다. 판정부(120)는 메모리 페이지(111)의 메모리 셀들로부터 동시에 데이터를 읽을 수 있다.
실시예에 따라서는, 메모리 페이지(111)는 하나의 워드 라인(word line)에 연결된 메모리 셀들의 집합일 수 있다. 메모리 장치(100)는 메모리 페이지(111)에 연결된 워드 라인에 특정 전압을 인가함으로써 메모리 페이지(111) 내의 메모리 셀들로부터 동시에 데이터를 읽을 수 있다. 본 명세서에서는 하나의 워드 라인에 연결된 메모리 셀들의 집합을 메모리 페이지라 명명하여 사용하기로 한다.
판정부(120)는 메모리 페이지(111)로부터 제1 채널을 경유하여 제1 데이터를 읽고, 제1 채널의 특성에 기초하여 설정된 제1 개수의 판정 레벨(decision level)을 이용하여 제1 데이터를 경판정(hard decision) 또는 연판정(soft decision)한다. 제1 채널은 제1 데이터가 메모리 페이지(111)로부터 읽히는 경로이다. 판정 부(120)는 제1 개수와 연관된 개수의 읽기 레벨을 이용하여 제1 데이터를 읽는다.
판정부(120)는 메모리 페이지(111)로부터 제2 채널을 경유하여 제2 데이터를 읽고, 제2 채널의 특성에 기초하여 설정된 제2 개수의 판정 레벨을 이용하여 제2 데이터를 연판정한다. 제2 채널은 제2 데이터가 메모리 페이지(111)로부터 읽히는 경로이다. 판정부(120)는 제2 개수와 연관된 개수의 읽기 레벨을 이용하여 제2 데이터를 읽는다.
디코더(130)는 상기 경판정 또는 연판정된 제1 데이터를 오류 제어 코드(error control codes or error control coding or error correcting codes, ECC) 디코드하고, 상기 연판정된 제2 데이터를 ECC 디코드한다.
싱글 레벨 셀(Single-Level Cell, SLC) 메모리는 하나의 메모리 셀에 1비트의 데이터를 저장하는 메모리이다. 싱글 레벨 셀 메모리는 싱글 비트 셀(Single-Bit Cell, SBC) 메모리로도 불린다. 싱글 레벨 셀 메모리의 싱글 레벨 셀에 1비트의 데이터를 저장하는 과정은 프로그램 과정이라고도 불리며, 싱글 레벨 셀의 문턱 전압을 변화 시킨다. 싱글 레벨 셀에 저장되는 1비트의 데이터가 "0"인지 "1인지에 따라 싱글 레벨 셀의 메모리는 높은 문턱 전압 레벨 또는 낮은 문턱 전압 레벨을 가질 수 있다. 싱글 레벨 셀에 저장된 데이터를 읽는 과정은 싱글 레벨 셀의 문턱 전압을 감지(sense)하여 감지된 문턱 전압이 기준 전압(reference voltage) (또는 읽기 전압(read voltage) 레벨보다 높은지 또는 낮은지를 판정함으로써 실행된다.
메모리 장치(100)가 메모리 페이지(111)의 메모리 셀들이 연결된 워드 라인 에 읽기 전압 레벨과 연관된 특정 전압을 인가하면, 메모리 페이지(111)의 메모리 셀들 각각의 문턱 전압 레벨이 읽기 전압 레벨보다 높은지 낮은지에 따라 메모리 셀들 각각에 연결된 비트 라인들 각각에 흐르는 전류가 결정될 수 있다. 판정부(120)는 메모리 페이지(111)의 메모리 셀들 각각에 연결된 비트 라인들 각각에 흐르는 전류를 감지하고, 상기 감지된 전류의 레벨에 따라 메모리 페이지(111)의 메모리 셀들 각각의 문턱 전압 레벨의 범위를 판정할 수 있다.
싱글 레벨 셀들 각각의 미세한 전기적 특성의 차이로 인해 싱글 레벨 셀들 각각의 문턱 전압은 일정한 범위의 산포(distribution)를 가질 수 있다. 예를 들어, 감지된 싱글 비트 셀의 문턱 전압이 0.5-1.5 볼트(volt)인 경우에는 싱글 비트 셀에 저장된 데이터는 논리 "1"이고, 감지된 싱글 비트 셀의 문턱 전압이 2.5-3.5 볼트인 경우에는 싱글 비트 셀에 저장된 데이터는 논리 "0"으로 판정될 수 있다.
메모리의 고집적화 요구에 응답하여 하나의 메모리 셀에 2비트 이상의 데이터를 저장할 수 있는 멀티 레벨 셀(MLC: multi-level cell) 메모리가 제안되었다. 멀티 레벨 셀 메모리는 멀티 비트 셀(MBC: multi-bit cell) 메모리로도 불린다. 하나의 메모리 셀에 저장되는 비트의 수가 증가할수록 신뢰성은 떨어지고, 판독 실패율(read failure rate)은 증가하게 된다. 하나의 메모리 셀이 m 비트의 데이터를 저장할 수 있다면, 하나의 메모리 셀에 형성되는 문턱 전압 레벨은 2m 개 중 어느 하나일 수 있다. 메모리 셀들 각각이 가지는 미세한 전기적 특성의 차이로 인해, 메모리 셀들 각각이 m비트의 데이터를 저장할 수 있다면, 메모리 셀들의 문턱 전압 레벨들은 2m개의 산포들을 형성할 수 있다.
메모리의 전압 윈도우(voltage window)는 제한되어 있으므로, m이 증가함에 따라 인접한 산포들 간의 간격은 줄어들게 되고, 더욱 m이 증가하면 인접한 산포들은 서로 겹칠 수 있다. 인접한 산포들이 서로 겹치면 메모리 셀들로부터 읽히는 데이터의 판독 실패율이 증가한다.
MLC 메모리에 데이터를 저장하고, MLC 메모리로부터 데이터를 읽는 과정에서 발생하는 오류를 검출하고, 검출된 오류를 정정하기 위하여 ECC 인코딩 및/또는 ECC 디코딩 기법이 MLC 메모리에 적용될 수 있다.
판정부(120)는 메모리 셀 어레이(110)로부터 데이터를 읽는 과정에서 문턱 전압의 산포를 하나의 읽기 전압 레벨을 이용하여 식별할 수도 있고, 복수의 읽기 전압 레벨들을 이용하여 식별할 수도 있다. 하나의 읽기 전압 레벨을 이용하여 데이터를 읽고, 상기 읽은 데이터를 판정하는 기법을 경판정(hard decision) 기법이라 하며, 복수의 읽기 전압 레벨들을 이용하여 데이터를 읽고, 상기 읽은 데이터를 판정하는 기법을 연판정(soft decision) 기법이라 한다.
경판정 기법은 해당 메모리 셀의 문턱 전압이 하나의 읽기 전압 레벨보다 높은지 낮은지에 따라 "1" 또는 "0"의 값을 할당할 수 있다.
연판정 기법은 상기 해당 메모리 셀의 문턱 전압을 복수의 읽기 전압 레벨과 비교하여 해당 메모리 셀의 문턱 전압이 위치하는 구간을 판정하고, 상기 판정된 구간에 metric 값을 할당할 수 있다.
상기 할당되는 metric 값은 근사 확률비(likelihood ratio, LR)일 수도 있고, 대수 근사 확률비(log likelihood ratio, LLR)일 수도 있다.
경판정 기법 및 연판정 기법의 예가 도 2 및 도 3을 이용하여 도시된다.
도 2는 본 발명의 실시예들에 따른 메모리 장치가 메모리 셀들로부터 데이터를 읽고, 상기 읽은 데이터를 경판정하는 과정을 도시하는 도면이다.
도 2를 참조하면, 가로축은 메모리 셀들의 문턱 전압 레벨을 나타내고, 세로축은 해당 문턱 전압 레벨을 가지는 메모리 셀들의 개수를 나타낸다.
제1 산포(210)는 데이터 "0"이 저장된 메모리 셀들의 문턱 전압들이 형성하는 산포이다. 제2 산포(220)는 데이터 "1'이 저장된 메모리 셀들의 문턱 전압들이 형성하는 산포이다.
메모리 셀들의 전기적 특성은 서로 다르므로 특정 데이터가 저장된 메모리 셀들의 문턱 전압들은 일정한 범위의 산포를 가짐은 앞에서 설명한 바와 같다.
데이터 "1"이 저장된 메모리 셀들의 문턱 전압들과 데이터 "0"이 저장된 메모리 셀들의 문턱 전압들의 차이가 상대적으로 크지 않다면 제1 산포(210)는 제2 산포(220)와 겹칠 수 있다.
메모리 장치는 읽기 전압 레벨(230)을 설정하고, 상기 설정된 읽기 전압 레벨(230)을 이용하여 메모리 셀들의 문턱 전압을 감지함으로써 데이터를 읽을 수 있다.
메모리 장치는 메모리 셀들 각각의 게이트(gate) 단자에 소정의 전압을 인가하고 메모리 셀들 각각의 드레인(drain) 단자 및 소스(source) 단자 간의 전류를 감지하여 메모리 셀들 각각의 문턱 전압을 감지할 수 있다. 메모리 셀들 각각의 게이트 단자에 인가되는 상기 소정의 전압은 읽기 전압 레벨(230)과 관련되며, 메모리 셀 어레이 내의 한 행(row)을 형성하는 메모리 셀들 각각의 게이트 단자는 하나의 워드 라인(word line)에 연결될 수 있다. 메모리 장치는 상기 워드 라인에 상기 소정의 전압을 인가하여 상기 워드 라인에 연결된 메모리 셀들의 문턱 전압을 감지할 수 있다.
메모리 장치는 메모리 셀들 각각의 문턱 전압이 읽기 전압 레벨(230)보다 높은지 여부를 판정할 수 있다. 메모리 장치는 읽기 전압 레벨(230)보다 낮은 문턱 전압을 가지는 메모리 셀들의 데이터를 "0"으로 판정할 수 있다. 메모리 장치는 읽기 전압 레벨(230)보다 높은 문턱 전압을 가지는 메모리 셀들의 데이터를 "1"로 판정할 수 있다.
경판정 과정에서는 메모리 셀들의 데이터가 "1" 또는 "0"으로 판정될 수 있다. 도 2에 도시된 바와 같이 제1 산포(210)가 제2 산포(220)와 겹치는 경우 제2 산포(220)에 대응하는 메모리 셀("1"이 저장된 메모리 셀)의 문턱 전압이 읽기 전압 레벨(230)보다 낮은 것으로 감지되면 제2 산포(220)에 대응하는 상기 메모리 셀의 데이터는 "0"으로 판정될 수 있다. 반대로 제1 산포(210)에 대응하는 메모리 셀("0"이 저장된 메모리 셀)의 문턱 전압이 읽기 전압 레벨(230)보다 높은 것으로 감지되면 제1 산포(220)에 대응하는 상기 메모리 셀의 데이터는 "1"로 판정될 수 있다.
메모리 셀에 저장된 데이터가 경판정 과정에서 잘못 판정되는 경우 경판정 데이터에 오류가 있다고 하고, 동시에 판정된 데이터 중 오류가 있는 비율을 비트 오류 비율(bit error rate, BER)로 나타낼 수 있다.
경판정과는 달리 판정의 결과가 "0" 또는 "1"일 확률로 주어지는 기법을 연판정이라 한다.
도 3은 본 발명의 실시예들에 따른 메모리 장치가 메모리 셀들로부터 데이터를 읽고, 상기 읽은 데이터를 연판정하는 과정을 도시하는 도면이다.
도 3을 참조하면, 가로축은 메모리 셀들의 문턱 전압 레벨을 나타내고, 세로축은 해당 문턱 전압 레벨을 가지는 메모리 셀들의 개수를 나타낸다.
제1 산포(310)는 데이터 "0"이 저장된 메모리 셀들의 문턱 전압들이 형성하는 산포이다. 제2 산포(320)는 데이터 "1'이 저장된 메모리 셀들의 문턱 전압들이 형성하는 산포이다.
데이터 "1"이 저장된 메모리 셀들의 문턱 전압들과 데이터 "0"이 저장된 메모리 셀들의 문턱 전압들의 차이가 상대적으로 크지 않다면 제1 산포(310)는 제2 산포(320)와 겹칠 수 있다.
메모리 장치는 제1 읽기 전압 레벨(330), 제2 읽기 전압 레벨(340) 및 제3 읽기 전압 레벨(350)을 설정하고, 상기 설정된 읽기 전압 레벨들(330, 340, 350)을 이용하여 메모리 셀들의 문턱 전압을 감지함으로써 데이터를 읽을 수 있다.
메모리 장치는 메모리 셀들 각각의 게이트 단자에 제1 읽기 전압 레벨(330)과 관련된 전압을 인가하여 메모리 셀들 각각의 문턱 전압이 제1 읽기 전압 레벨(330)보다 높은지 여부를 감지할 수 있다. 설명의 편의 상 특정 메모리 셀의 문 턱 전압이 제1 읽기 전압 레벨(330)보다 높으면 "H"라 나타내고, 상기 특정 메모리 셀의 문턱 전압이 제1 읽기 전압 레벨(330)보다 낮으면 "L"로 나타낼 수 있다.
메모리 장치는 메모리 셀들 각각의 게이트 단자에 제2 읽기 전압 레벨(340)과 관련된 전압을 인가하여 메모리 셀들 각각의 문턱 전압이 제2 읽기 전압 레벨(340)보다 높은지 여부를 감지할 수 있다. 상기 특정 메모리 셀의 문턱 전압이 제2 읽기 전압 레벨(340)보다 높으면 "H"라 나타내고, 상기 특정 메모리 셀의 문턱 전압이 제1 읽기 전압 레벨(330)보다 낮으면 "L"로 나타낼 수 있다.
메모리 장치는 메모리 셀들 각각의 게이트 단자에 제3 읽기 전압 레벨(350)과 관련된 전압을 인가하여 메모리 셀들 각각의 문턱 전압이 제3 읽기 전압 레벨(350)보다 높은지 여부를 감지할 수 있다. 상기 특정 메모리 셀의 문턱 전압이 제3 읽기 전압 레벨(350)보다 높으면 "H"라 나타내고, 상기 특정 메모리 셀의 문턱 전압이 제3 읽기 전압 레벨(350)보다 낮으면 "L"로 나타낼 수 있다.
상기 특정 메모리 셀의 문턱 전압이 제1 읽기 전압 레벨(330)과 비교된 결과, 상기 특정 메모리 셀의 문턱 전압이 제2 읽기 전압 레벨(340)과 비교된 결과 및 상기 특정 메모리 셀의 문턱 전압이 제3 읽기 전압 레벨(350)과 비교된 결과를 차례로 나타낸 값이 (H, L, L)이면, 메모리 장치는 상기 특정 메모리 셀의 문턱 전압이 읽기 전압 레벨(330) 및 읽기 전압 레벨(340) 사이의 구간에 위치한다고 판정할 수 있다.
읽기 전압 레벨(330) 및 읽기 전압 레벨(340) 사이의 구간 내의 문턱 전압을 가지는 메모리 셀은 데이터 "0"이 저장된 메모리 셀일 확률이 높지만, 데이터 "1" 이 저장된 메모리 셀일 확률도 무시할 수 없는 크기일 수 있다.
만일 상기 비교된 결과들을 차례로 나타낸 값이 (L, L, L)이면, 메모리 장치는 상기 특정 메모리 셀의 문턱 전압이 읽기 전압 레벨(330)보다 낮은 구간에 위치한다고 판정할 수 있다. 읽기 전압 레벨(330)보다 낮은 구간 내의 문턱 전압을 가지는 메모리 셀은 데이터 "0"이 저장된 메모리 셀일 확률이 매우 높고, 데이터 "1"이 저장된 메모리 셀일 확률은 무시할 수 있을 정도로 작다.
따라서, 메모리 장치는 읽기 전압 레벨(330)보다 낮은 구간 내의 문턱 전압을 가지는 메모리 셀에는 강한 "0"을 할당하고, 읽기 전압 레벨(330) 및 읽기 전압 레벨(340) 사이의 구간 내의 문턱 전압을 가지는 메모리 셀에는 약한 "0"을 할당할 수 있다. 메모리 장치는 3개의 읽기 전압 레벨들(330, 340, 350)로 구분되는 4개의 구간에 데이터가 "0" 또는 "1"일 확률을 로그 스케일(log scale)로 나타내는 LLR(log likelihood ratio) 값을 할당할 수 있다. 예를 들어, 읽기 전압 레벨(330)보다 낮은 구간에는 데이터가 "1"일 확률의 LLR 값 "-100", 읽기 전압 레벨(330) 및 읽기 전압 레벨(340) 간의 구간에는 LLR 값 "-1", 읽기 전압 레벨(340) 및 읽기 전압 레벨(350) 간의 구간에는 LLR 값 "+1", 읽기 전압 레벨(350)보다 높은 구간에는 LLR 값 "+100"이 할당될 수 있다.
상기 특정 메모리 셀의 문턱 전압이 읽기 전압 레벨(340) 및 읽기 전압 레벨(350) 간의 구간에 위치하는 것으로 판정되면, 메모리 장치는 상기 특정 메모리 셀의 데이터에 LLR 값 "+1"을 할당함으로써 상기 특정 메모리 셀의 데이터를 연판정할 수 있다.
메모리 장치가 k개의 읽기 전압 레벨들을 이용하여 메모리 셀의 문턱 전압을 감지하는 경우, 메모리 장치는 (k+1) 개의 서로 다른 값을 연판정 데이터로 출력할 수 있다. 이 때, 메모리 장치는 데이터의 (k+1) 레벨 연판정을 수행한다고 할 수 있다.
경판정은 판정 레벨이 1인 연판정의 특수한 형태로 간주될 수도 있다. 연판정 레벨이 증가할수록 데이터의 판정 오류를 줄일 수 있으나 연판정 과정을 구현하기 위한 하드웨어의 복잡도가 증가하고, 읽기 전압 레벨들의 수가 증가할수록 메모리 셀들의 문턱 전압을 감지하는 시간이 길어진다.
메모리 채널의 특성에 따라서는, 판정 레벨의 지나친 증가는 더 이상 BER을 줄이지 못할 수도 있다. 메모리 장치는 메모리 채널의 특성에 따라 최적화된 판정 레벨의 수를 설정할 수 있다.
메모리 장치는 메모리 채널의 특성에 따라 판정 레벨의 수 및 판정 레벨에 대응하는 읽기 전압 레벨을 결정할 수 있다.
다시 도 1을 참조하면, 메모리 셀 어레이(110)는 멀티 비트 데이터를 저장할 수 있는 복수의 멀티 비트 셀들을 포함할 수 있다. 판정부(120)는 제1 데이터가 읽히는 멀티 비트 셀들로부터 제2 데이터를 읽을 수 있다.
제1 데이터 및 제2 데이터는 메모리 페이지(111)의 멀티 비트 셀들에 저장된 데이터일 수 있다. 제1 데이터 및 제2 데이터는 동일한 멀티 비트 셀들에 저장된 데이터이지만, 서로 다른 비트 계층(bit layer)을 형성하는 데이터일 수 있다. 예를 들어, 판정부(120)는 최상위 비트(most significant bit, MSB)의 비트 계층을 형성하는 제1 데이터를 메모리 페이지(111)의 멀티 비트 셀들로부터 읽고, 최하위 비트(least significant bit, LSB)의 비트 계층을 형성하는 제2 데이터를 메모리 페이지(111)의 멀티 비트 셀들로부터 읽을 수 있다.
만일 멀티 비트 셀들이 4비트의 데이터를 저장하는 경우에, 4개의 비트 계층이 존재할 수 있다. MSB의 비트 계층을 제1 비트 계층이라 하고, LSB의 비트 계층을 제4 비트 계층이라 하면, 판정부(120)는 제1 비트 계층을 형성하는 데이터를 제1 데이터로서 읽고, 제2 비트 계층을 형성하는 데이터를 제2 데이터로서 읽을 수 있다. 제1 채널은 판정부(120)가 메모리 페이지(111)의 멀티 비트 셀들로부터 제1 비트 계층을 형성하는 제1 데이터를 읽는 경로이고, 제2 채널은 판정부(120)가 메모리 페이지(111)의 멀티 비트 셀들로부터 제2 비트 계층을 형성하는 제2 데이터를 읽는 경로일 수 있다.
판정부(120)가 상기 읽은 제1 데이터를 판정하기 위한 제1 개수의 판정 레벨은 제1 채널의 특성에 기초하여 설정되고, 판정부가 상기 읽은 제2 데이터를 판정하기 위한 제2 개수의 판정 레벨은 제2 채널의 특성에 기초하여 설정될 수 있다.
실시예에 따라서는, 판정부(120)는 제1 비트 계층을 형성하는 데이터를 제1 데이터로서 읽고, 제2 비트 계층을 형성하는 데이터를 제2 데이터로서 읽고, 제3 비트 계층을 형성하는 데이터를 제3 데이터로서 읽고, 제4 비트 계층을 형성하는 데이터를 제4 데이터로서 읽을 수 있다. 실시예에 따라서는, 판정부(120)는 상기 읽은 제1 데이터 및 상기 읽은 제2 데이터의 판정을 위해 제1 개수의 판정 레벨을 설정하고, 상기 읽은 제3 데이터 및 상기 읽은 제4 데이터의 판정을 위해 제2 개수 의 판정 레벨을 설정할 수 있다. 실시예에 따라서는, 판정부(120)는 상기 읽은 제1 데이터의 판정을 위해 제1 개수의 판정 레벨을 선택하고, 상기 읽은 제2 데이터의 판정을 위해 제2 개수의 판정 레벨을 선택하고, 상기 읽은 제3 데이터의 판정을 위해 제3 개수의 판정 레벨을 선택하고, 상기 읽은 제4 데이터의 판정을 위해 제4 개수의 판정 레벨을 선택할 수 있다.
비트 계층(bit layer)을 형성하는 데이터를 페이지(page)를 형성한다고 하기도 한다. 본 명세서에서는, 하나의 워드 라인에 연결되는 멀티 비트 셀들의 집합을 메모리 페이지(memory page)라 명명하고, 하나의 메모리 페이지의 멀티 비트 셀들에 저장되며 하나의 비트 계층을 형성하는 데이터를 데이터 페이지(data page)라고 명명하여 사용하기로 한다. 상기 명칭은 설명의 편의를 위한 것으로 이로 인해 본 발명의 권리 범위가 좁아지도록 해석되어서는 안 될 것이다.
실시예에 따라서는, MSB에 대응하는 비트 계층은 멀티 비트 셀들의 문턱 전압의 변화에 대하여 한 번의 천이(transition)를 경험할 수 있다. 천이는 문턱 전압의 변화에 따라 비트 계층의 데이터의 값이 "1"에서 "0"으로 또는 "0"에서 "1"로 변화하는 이벤트이다. MSB에 대응하는 비트 계층에 경판정 방법이 적용되면, 하나의 읽기 전압 레벨보다 낮은 문턱 전압을 가지는 멀티 비트 셀들에는 "1"이 저장되고, 상기 읽기 전압 레벨보다 높은 문턱 전압을 가지는 멀티 비트 셀들에는 "0"이 저장된 것으로 판정될 수 있다. MSB에 대응하는 비트 계층에 연판정 방법이 적용되면, k개의 읽기 전압 레벨들을 이용하여 멀티 레벨 셀들의 MSB를 LLR 값으로 판정할 수 있다. LSB에 대응하는 비트 계층은 멀티 비트 셀들의 문턱 전압의 변화에 대하여 m번의 천이들을 경험할 수 있다. LSB에 대응하는 비트 계층에 경판정 방법이 적용되면 m개의 읽기 전압 레벨을 이용하여 m번의 천이들을 검출할 수 있다. LSB에 대응하는 비트 계층에 각각의 천이에 k개의 읽기 전압 레벨을 사용하는 연판정 방법이 적용되면 k x m 개의 읽기 전압 레벨들을 이용하여 LSB를 LLR 값으로 판정할 수 있다.
실시예에 따라서는, 메모리 페이지(111)는 하나의 메모리 페이지이고, 제1 데이터는 MSB의 비트 계층을 형성하는 제1 데이터 페이지일 수 있다. 제2 데이터는 LSB의 비트 계층을 형성하는 제2 데이터 페이지일 수 있다. 제1 채널은 판정부(120)가 읽기 전압 레벨을 이용하여 상기 제1 데이터 페이지를 읽는 경로이다. 비트 계층이 천이를 경험할 가능성이 높은 문턱 전압 레벨의 주변에 일정 개수의 읽기 전압 레벨이 설정되고, 판정부(120)는 상기 설정된 읽기 전압 레벨을 이용하여 메모리 페이지(111)의 멀티 비트 셀들로부터 제1 데이터를 읽을 수 있다. 상기 일정 개수의 읽기 전압 레벨은 제1 개수의 판정 레벨과 연관되며, 제1 데이터 및 제1 채널에 대한 제1 개수의 판정 레벨은 MSB의 비트 계층이 경험하는 천이의 횟수에 따라 설정될 수 있다. 마찬가지로, 제2 데이터 및 제2 채널에 대한 제2 개수의 판정 레벨은 LSB의 비트 계층이 경험하는 천이의 횟수에 따라 설정될 수 있다. 제2 데이터를 읽는 과정에서 이용되는 읽기 전압 레벨은 상기 설정된 제2 개수의 판정 레벨과 연관될 수 있다.
비트 계층이 경험하는 천이 횟수가 클수록 비트 계층에 대응하는 채널에서 오류가 발생할 확률이 증가한다. LSB의 비트 계층은 MSB의 비트 계층보다 많은 천 이를 경험하므로 제2 채널에서 오류가 발생할 확률은 제1 채널에서 오류가 발생할 확률보다 클 수 있다. 판정부(120)는 상대적으로 많은 오류가 발생할 것으로 예측되는 제2 채널에 제1 채널보다 많은 수의 연판정 레벨을 설정할 수 있다.
예를 들어, 판정부(120)는 1개의 읽기 전압 레벨을 이용하여 제1 데이터를 읽고, 상기 읽은 제1 데이터를 경판정할 수 있다. 판정부(120)는 k x m 개의 읽기 전압 레벨들을 이용하여 제2 데이터를 읽고, 상기 읽은 제2 데이터를 (k+1) 레벨 연판정할 수 있다. 디코더(130)는 상기 경판정된 제1 데이터를 ECC 디코드하고, 상기 제2 데이터가 연판정되어 생성된 LLR 값을 ECC 디코드할 수 있다.
또 다른 예를 들면, 판정부(120)는 k1 개의 읽기 전압 레벨들을 이용하여 제1 데이터를 읽고, 상기 읽은 제1 데이터를 (k1 + 1) 레벨 연판정할 수 있다. 판정부(120)는 k2 x m 개 ( k2 > k1 ) 의 읽기 전압 레벨들을 이용하여 제2 데이터를 읽고, 상기 읽은 제2 데이터를 (k2 + 1) 레벨 연판정할 수 있다.
본 발명의 실시예들에 따르면, 멀티 비트 셀의 비트 계층에 따라 채널에 대응하는 판정 기법 및 판정 레벨의 수를 결정함으로써, 멀티 비트 셀의 비트 계층에 따라 변화하는 채널 특성에 최적화된 데이터 판정 기법의 구현이 가능하다. 본 발명의 실시예들에 따르면, 오류가 발생할 확률이 가장 높은 크리티컬 페이지의 오류 정정 가능성(error correctability)을 높일 수 있다.
본 발명의 실시예들에 따르면, 메모리 장치(100)는 경판정 또는 연판정된 데이터 페이지들의 BER을 균일하게 조정함으로써 비트 계층에 무관하게 데이터를 외부의 호스트 또는 프로세서(도시되지 않음)로 전송할 수 있다. 외부의 호스트 또 는 프로세서는 메모리 장치(100)의 물리적 특성에 무관하게 데이터를 처리하고, 물리적 주소(physical address)를 고려할 필요 없이 논리적 주소(logical address)를 이용하여 메모리 장치(100)에 접근할 수 있다.
판정부(120)는 멀티 비트 셀들의 문턱 전압의 산포들 간의 겹치는 비율에 따라 제1 채널 및 제2 채널에 대응하는 판정 기법 및 판정 레벨의 수를 결정할 수 있다. 판정부(120)는 멀티 비트 셀들의 문턱 전압의 산포들 간의 겹치는 비율에 따라 판정 레벨에 의해 분할되는 판정 구간들 각각에 할당되는 LLR 값을 결정할 수 있다.
실시예에 따라서는, 판정부(120)는 제1 비트 계층을 형성하는 데이터를 제1 데이터로서 읽고, 제2 비트 계층을 형성하는 데이터를 제2 데이터로서 읽고, 제3 비트 계층을 형성하는 데이터를 제3 데이터로서 읽고, 제4 비트 계층을 형성하는 데이터를 제4 데이터로서 읽을 수 있다. 판정부(120)는 제1 데이터 및 제2 데이터의 경판정 또는 연판정 결과를 이용하여 제3 데이터를 연판정할 수 있다. 판정부(120)는 제1 데이터, 제2 데이터 및 제3 데이터의 경판정 또는 연판정 결과를 이용하여 제4 데이터를 연판정할 수 있다.
도 4 내지 도 7은 도 1의 메모리 장치(100)의 데이터 판정 동작의 일 예를 도시하는 도면이다.
도 4를 참조하면, 가로축은 메모리 셀 어레이(110)의 멀티 비트 셀들의 문턱 전압 레벨을 나타내고, 세로축은 해당 문턱 전압 레벨을 가지는 멀티 비트 셀들의 개수를 나타낸다.
제1 산포(431)는 데이터 "111"이 저장된 멀티 비트 셀들의 문턱 전압들이 형성하는 산포이다. 제2 산포(432)는 데이터 "110"이 저장된 멀티 비트 셀들의 문턱 전압들이 형성하는 산포이다. 제3 산포(433)는 데이터 "100"이 저장된 멀티 비트 셀들의 문턱 전압들이 형성하는 산포이다. 제4 산포(434)는 데이터 "101"이 저장된 멀티 비트 셀들의 문턱 전압들이 형성하는 산포이다.
제5 산포(435)는 데이터 "001"이 저장된 멀티 비트 셀들의 문턱 전압들이 형성하는 산포이다. 제6 산포(436)는 데이터 "000"이 저장된 멀티 비트 셀들의 문턱 전압들이 형성하는 산포이다. 제7 산포(437)는 데이터 "010"이 저장된 멀티 비트 셀들의 문턱 전압들이 형성하는 산포이다. 제8 산포(438)는 데이터 "011"이 저장된 멀티 비트 셀들의 문턱 전압들이 형성하는 산포이다.
제1 페이지(440)는 MSB의 비트 계층에 대응하는 데이터 페이지이다. MSB의 비트 계층은 문턱 전압 레벨(410), 문턱 전압 레벨(411), 문턱 전압 레벨(412) 근처에서 한 번의 천이를 경험한다. 판정부(120)는 메모리 페이지(111)의 멀티 비트 셀들로부터 문턱 전압 레벨(410), 문턱 전압 레벨(411), 문턱 전압 레벨(412)을 이용하여 제1 데이터를 읽을 수 있다. 판정 구간(441)은 문턱 전압 레벨(410), 문턱 전압 레벨(411), 문턱 전압 레벨(412)에 의해 형성되는 4 레벨 판정 구간이다.
도 5를 참조하면, 판정 구간(441)은 제1 판정 구간(510), 제2 판정 구간(520), 제3 판정 구간(530) 및 제4 판정 구간(540)으로 이루어진다.
제1 판정 구간(510)은 문턱 전압 레벨(410)보다 낮은 문턱 전압에 대응하는 판정 구간이다. 제2 판정 구간(520)은 문턱 전압 레벨(410)보다 높고 문턱 전압 레벨(411)보다 낮은 문턱 전압에 대응하는 판정 구간이다. 제3 판정 구간(530)은 문턱 전압 레벨(411)보다 높고 문턱 전압 레벨(412)보다 낮은 문턱 전압에 대응하는 판정 구간이다. 제4 판정 구간(540)은 문턱 전압 레벨(412)보다 높은 문턱 전압에 대응하는 판정 구간이다.
판정부(120)는 제4 산포(434)와 제5 산포(435)의 범위 및 제4 산포(434)와 제5 산포(435)가 서로 겹치는 비율에 따라 판정 구간들(510, 520, 530, 540)에 LLR 값을 할당할 수 있다. 판정부(120)는 제1 판정 구간(510)에 +L2 값을 할당하고, 제2 판정 구간(520)에 +L1 값을 할당하고, 제3 판정 구간(530)에 -L1 값을 할당하고, 제4 판정 구간(540)에 -L2 값을 할당할 수 있다. 실시예에 따라서는, 판정부(120)는 제1 판정 구간(510)에 -L2 값을 할당하고, 제2 판정 구간(520)에 -L1 값을 할당하고, 제3 판정 구간(530)에 +L1 값을 할당하고, 제4 판정 구간(540)에 +L2 값을 할당할 수 있다.
제1 판정 구간(510)에 위치하는 문턱 전압을 가지는 멀티 비트 셀의 MSB는 "1"일 가능성이 매우 높고, "0"일 가능성이 무시할 수 있을 정도로 낮으므로 제1 판정 구간(510)에 할당되는 LLR 값의 크기(magnitude)는 매우 클 수 있다.
제4 판정 구간(540)에 위치하는 문턱 전압을 가지는 멀티 비트 셀의 MSB는 "0"일 가능성이 매우 높고, "1"일 가능성이 무시할 수 있을 정도로 낮으므로 제4 판정 구간(540)에 할당되는 LLR 값의 크기(magnitude)는 매우 클 수 있다.
제2 판정 구간(520) 또는 제3 판정 구간(530)에 위치하는 문턱 전압을 가지는 멀티 비트 셀의 MSB는 "1"일 가능성도 무시할 수 없을 정도로 크고 "0"일 가능 성도 무시할 수 없을 정도로 크므로 제2 판정 구간(520) 또는 제3 판정 구간(530)에 할당되는 LLR 값은 0에 가까울 수 있다.
따라서, 판정부(120)는 L1 보다 매우 큰 L2를 제1 판정 구간(510) 또는 제4 판정 구간(540)에 할당할 수 있다.
다시 도 4를 참조하면, 제2 페이지(450)는 제2 비트 계층에 대응하는 데이터 페이지이다. 제2 비트 계층은 문턱 전압 레벨(404), 문턱 전압 레벨(405), 문턱 전압 레벨(406) 근처에서 한 번의 천이를 경험하고, 문턱 전압 레벨(416), 문턱 전압 레벨(417), 문턱 전압 레벨(418) 근처에서 또 한 번의 천이를 경험한다. 판정부(120)는 메모리 페이지(111)의 멀티 비트 셀들로부터 문턱 전압 레벨(404), 문턱 전압 레벨(405), 문턱 전압 레벨(406), 문턱 전압 레벨(416), 문턱 전압 레벨(417), 문턱 전압 레벨(418)을 이용하여 제2 데이터를 읽을 수 있다. 판정 구간(451)은 문턱 전압 레벨(404), 문턱 전압 레벨(405), 문턱 전압 레벨(406)에 의해 형성되는 4 레벨 판정 구간이고, 판정 구간(452)은 문턱 전압 레벨(416), 문턱 전압 레벨(417), 문턱 전압 레벨(418)에 의해 형성되는 4 레벨 판정 구간이다.
도 6을 참조하면, 판정 구간(451)은 제1 판정 구간(610), 제2 판정 구간(620), 제3 판정 구간(630) 및 제4 판정 구간(640)으로 이루어진다.
제1 판정 구간(610)은 문턱 전압 레벨(404)보다 낮은 문턱 전압에 대응하는 판정 구간이다. 제2 판정 구간(620)은 문턱 전압 레벨(404)보다 높고 문턱 전압 레벨(405)보다 낮은 문턱 전압에 대응하는 판정 구간이다. 제3 판정 구간(630)은 문턱 전압 레벨(405)보다 높고 문턱 전압 레벨(406)보다 낮은 문턱 전압에 대응하 는 판정 구간이다. 제4 판정 구간(640)은 문턱 전압 레벨(406)보다 높은 문턱 전압에 대응하는 판정 구간이다.
판정부(120)는 제2 산포(432)와 제3 산포(433)의 범위 및 제2 산포(432)와 제3 산포(433)가 서로 겹치는 비율에 따라 판정 구간들(610, 620, 630, 640)에 LLR 값을 할당할 수 있다. 판정부(120)는 제1 판정 구간(610)에 +L2 값을 할당하고, 제2 판정 구간(620)에 +L1 값을 할당하고, 제3 판정 구간(630)에 -L1 값을 할당하고, 제4 판정 구간(640)에 -L2 값을 할당할 수 있다. 실시예에 따라서는, 판정부(120)는 제1 판정 구간(610)에 -L2 값을 할당하고, 제2 판정 구간(620)에 -L1 값을 할당하고, 제3 판정 구간(630)에 +L1 값을 할당하고, 제4 판정 구간(640)에 +L2 값을 할당할 수 있다.
제1 판정 구간(610)에 위치하는 문턱 전압을 가지는 멀티 비트 셀의 제2 비트는 "1"일 가능성이 매우 높고, "0"일 가능성이 무시할 수 있을 정도로 낮으므로 제1 판정 구간(610)에 할당되는 LLR 값의 크기는 매우 클 수 있다.
제4 판정 구간(640)에 위치하는 문턱 전압을 가지는 멀티 비트 셀의 제2 비트는 "0"일 가능성이 매우 높고, "1"일 가능성이 무시할 수 있을 정도로 낮으므로 제4 판정 구간(640)에 할당되는 LLR 값의 크기는 매우 클 수 있다.
제2 판정 구간(620) 또는 제3 판정 구간(630)에 위치하는 문턱 전압을 가지는 멀티 비트 셀의 제2 비트는 "1"일 가능성도 무시할 수 없을 정도로 크고 "0"일 가능성도 무시할 수 없을 정도로 크므로 제2 판정 구간(620) 또는 제3 판정 구간(630)에 할당되는 LLR 값은 0에 가까울 수 있다.
따라서, 판정부(120)는 L1 보다 매우 큰 L2를 제1 판정 구간(610) 또는 제4 판정 구간(640)에 할당할 수 있다.
다시 도 4를 참조하면, 제3 페이지(460)는 LSB의 비트 계층에 대응하는 데이터 페이지이다. LSB의 비트 계층은 문턱 전압 레벨(401), 문턱 전압 레벨(402), 문턱 전압 레벨(403) 근처에서 제1 천이를 경험하고, 문턱 전압 레벨(407), 문턱 전압 레벨(408), 문턱 전압 레벨(409) 근처에서 제2 천이를 경험하고, 문턱 전압 레벨(413), 문턱 전압 레벨(414), 문턱 전압 레벨(415) 근처에서 제3 천이를 경험하고, 문턱 전압 레벨(419), 문턱 전압 레벨(420), 문턱 전압 레벨(421) 근처에서 제4 천이를 경험한다. 판정부(120)는 메모리 페이지(111)의 멀티 비트 셀들로부터 문턱 전압 레벨(401), 문턱 전압 레벨(402), 문턱 전압 레벨(403), 문턱 전압 레벨(407), 문턱 전압 레벨(408), 문턱 전압 레벨(409), 문턱 전압 레벨(413), 문턱 전압 레벨(414), 문턱 전압 레벨(415), 문턱 전압 레벨(419), 문턱 전압 레벨(420), 문턱 전압 레벨(421)을 이용하여 제3 데이터를 읽을 수 있다.
판정부(120)는 제3 데이터의 판정 과정에서 제1 데이터 및 제2 데이터를 이용할 수 있다. 실시예에 따라서는 판정부(120)는 제3 데이터의 판정 과정에서 제1 데이터 및 제2 데이터의 판정 결과를 이용할 수 있다. 판정부(120)는 제2 데이터를 읽는 과정에서 이용된 문턱 전압 레벨(404)과 멀티 비트 셀들의 문턱 전압의 비교 결과를 제1 천이를 검출하는 데 이용할 수 있다. 이 때, 판정 구간(461)은 문턱 전압 레벨(401), 문턱 전압 레벨(402), 문턱 전압 레벨(403), 문턱 전압 레벨(404)에 의해 형성되는 5 레벨 판정 구간일 수 있다.
판정부(120)는 제2 데이터를 읽는 과정에서 이용된 문턱 전압 레벨(406)과 멀티 비트 셀들의 문턱 전압의 비교 결과를 제2 천이를 검출하는 데 이용할 수 있고, 제1 데이터를 읽는 과정에서 이용된 문턱 전압 레벨(410)과 멀티 비트 셀들의 문턱 전압의 비교 결과를 제2 천이를 검출하는 데 이용할 수 있다. 이 때, 판정 구간(462)은 문턱 전압 레벨(406), 문턱 전압 레벨(407), 문턱 전압 레벨(408), 문턱 전압 레벨(409), 문턱 전압 레벨(410)에 의해 형성되는 6 레벨 판정 구간일 수 있다.
판정 구간(463)은 문턱 전압 레벨(412), 문턱 전압 레벨(413), 문턱 전압 레벨(414), 문턱 전압 레벨(415), 문턱 전압 레벨(416)에 의해 형성되는 6 레벨 판정 구간이고, 판정 구간(464)은 문턱 전압 레벨(418), 문턱 전압 레벨(419), 문턱 전압 레벨(420), 문턱 전압 레벨(421)에 의해 형성되는 5 레벨 판정 구간이다.
도 7을 참조하면, 판정 구간(462)은 제1 판정 구간(710), 제2 판정 구간(720), 제3 판정 구간(730), 제4 판정 구간(740), 제5 판정 구간(750) 및 제6 판정 구간(760)으로 이루어진다.
제1 판정 구간(710)은 문턱 전압 레벨(406)보다 낮은 문턱 전압에 대응하는 판정 구간이다. 제2 판정 구간(720)은 문턱 전압 레벨(406)보다 높고 문턱 전압 레벨(407)보다 낮은 문턱 전압에 대응하는 판정 구간이다. 제3 판정 구간(730)은 문턱 전압 레벨(407)보다 높고 문턱 전압 레벨(408)보다 낮은 문턱 전압에 대응하는 판정 구간이다. 제4 판정 구간(740)은 문턱 전압 레벨(408)보다 높고 문턱 전압 레벨(409)보다 낮은 문턱 전압에 대응하는 판정 구간이다. 제5 판정 구간(750) 은 문턱 전압 레벨(409)보다 높고 문턱 전압 레벨(410)보다 낮은 문턱 전압에 대응하는 판정 구간이다. 제6 판정 구간(760)은 문턱 전압 레벨(410)보다 높은 문턱 전압에 대응하는 판정 구간이다.
판정부(120)는 제3 산포(433)와 제4 산포(434)의 범위 및 제3 산포(433)와 제4 산포(434)가 서로 겹치는 비율에 따라 판정 구간들(710, 720, 730, 740, 750, 760)에 LLR 값을 할당할 수 있다. 판정부(120)는 제1 판정 구간(710)에 +L3 값을 할당하고, 제2 판정 구간(720)에 +L2 값을 할당하고, 제3 판정 구간(730)에 +L1 값을 할당하고, 제4 판정 구간(740)에 -L1 값을 할당하고, 제5 판정 구간(750)에 -L2 값을 할당하고, 제6 판정 구간(760)에 -L3 값을 할당할 수 있다. 실시예에 따라서는, 판정부(120)는 제1 판정 구간(710)에 -L3 값을 할당하고, 제2 판정 구간(720)에 -L2 값을 할당하고, 제3 판정 구간(730)에 -L1 값을 할당하고, 제4 판정 구간(740)에 +L1 값을 할당하고, 제5 판정 구간(750)에 +L2 값을 할당하고, 제6 판정 구간(760)에 +L3 값을 할당할 수 있다.
제3 판정 구간(730) 또는 제4 판정 구간(740)에 위치하는 문턱 전압을 가지는 멀티 비트 셀의 LSB는 "1"일 가능성도 무시할 수 없을 정도로 크고 "0"일 가능성도 무시할 수 없을 정도로 크므로 제3 판정 구간(730) 또는 제4 판정 구간(740)에 할당되는 LLR 값은 0에 가까울 수 있다.
제2 판정 구간(720)에 위치하는 문턱 전압을 가지는 멀티 비트 셀의 LSB는 "0"일 가능성이 매우 높고, "1"일 가능성이 무시할 수 있을 정도로 낮으므로 제2 판정 구간(720)에 할당되는 LLR 값의 크기는 매우 클 수 있다.
제1 판정 구간(710)에 위치하는 문턱 전압을 가지는 멀티 비트 셀의 LSB가 "0"일 가능성은 제2 판정 구간(720)에 위치하는 문턱 전압을 가지는 멀티 비트 셀의 LSB가 "0"일 가능성보다 높으므로, 제1 판정 구간(710)에 할당되는 LLR 값의 절대 크기(magnitude) (L1)는 제2 판정 구간(720)에 할당되는 LLR 값의 크기(L2)보다 클 수 있다.
판정부(120)는 제1 페이지(440) 및 제2 페이지(450)를 읽은 데이터 또는 판정된 데이터를 이용하여 제3 페이지(460)의 데이터를 판정할 수 있으므로, 제3 페이지(460)에 대한 부가적인 읽기 동작 없이 제3 페이지(460)에 대하여 증가된 연판정 레벨을 적용할 수 있다. 따라서, 판정부(120)는 부가적인 읽기 시간을 소요하지 않고 크리티컬 페이지(오류가 가장 많을 것으로 예측되는)에 대하여 효과적인 연판정을 수행할 수 있고, 크리티컬 페이지의 BER을 줄일 수 있다.
도 8 내지 도 11은 도 1의 메모리 장치(100)의 데이터 판정 동작의 다른 예를 도시하는 도면이다.
도 8을 참조하면, 가로축은 메모리 셀 어레이(110)의 멀티 비트 셀들의 문턱 전압 레벨을 나타내고, 세로축은 해당 문턱 전압 레벨을 가지는 멀티 비트 셀들의 개수를 나타낸다.
제1 산포(831)는 데이터 "11"이 저장된 멀티 비트 셀들의 문턱 전압들이 형성하는 산포이다. 제2 산포(832)는 데이터 "10"이 저장된 멀티 비트 셀들의 문턱 전압들이 형성하는 산포이다. 제3 산포(833)는 데이터 "00"이 저장된 멀티 비트 셀들의 문턱 전압들이 형성하는 산포이다. 제4 산포(834)는 데이터 "01"이 저장된 멀티 비트 셀들의 문턱 전압들이 형성하는 산포이다.
제1 페이지(810)는 MSB의 비트 계층에 대응하는 데이터 페이지이다. MSB의 비트 계층은 제2 산포(832) 및 제3 산포(833) 사이에서 한 번의 천이를 경험한다.
판정부(120)는 메모리 페이지(111)의 멀티 비트 셀들로부터 문턱 전압 레벨(842), 문턱 전압 레벨(843)을 이용하여 제1 데이터를 읽을 수 있다. 판정부(120)는 제2 산포(832) 및 제3 산포(833)이 겹치는 비율이 상대적으로 크지 않으면 2개의 문턱 전압 레벨들(842, 843)을 이용하여 제1 데이터를 읽을 수 있다.
판정 구간(811)은 문턱 전압 레벨(842), 문턱 전압 레벨(843)에 의해 형성되는 3 레벨 판정 구간이다.
제2 페이지(820)는 LSB의 비트 계층에 대응하는 데이터 페이지이다. LSB의 비트 계층은 제1 산포(831) 및 제2 산포(832) 사이에서 제1 천이를 경험하고, 제3 산포(833) 및 제4 산포(834) 사이에서 제2 천이를 경험한다.
판정부(120)는 메모리 페이지(111)의 멀티 비트 셀들로부터 문턱 전압 레벨(841)을 이용하여 제2 페이지(820)의 제1 천이를 검출할 수 있다. 판정부(120)는 메모리 페이지(111)의 멀티 비트 셀들로부터 문턱 전압 레벨(844), 문턱 전압 레벨(845), 문턱 전압 레벨(846)을 이용하여 제2 페이지(820)의 제2 천이를 검출할 수 있다.
판정부(120)는 제1 산포(831) 및 제2 산포(832) 간의 거리가 상대적으로 크면 하나의 문턱 전압 레벨(841)을 이용하여 제2 페이지(820)의 제1 천이를 검출할 수 있다. 판정부(120)는 제3 산포(833) 및 제4 산포(834)가 서로 겹치는 비율이 상대적으로 크면 3개의 문턱 전압 레벨들(844, 845, 846)을 이용하여 제2 페이지(820)의 제2 천이를 검출할 수 있다.
판정부(120)는 제1 데이터를 읽는 과정에서 이용된 문턱 전압 레벨(842), 문턱 전압 레벨(843) 및 멀티 비트 셀들의 문턱 전압의 비교 결과를 이용하여 제2 데이터를 판정할 수 있다.
판정 구간(821)은 문턱 전압 레벨(841), 문턱 전압 레벨(842)에 의해 형성되는 3 레벨 판정 구간이고, 판정 구간(822)은 문턱 전압 레벨(843), 문턱 전압 레벨(844), 문턱 전압 레벨(845), 문턱 전압 레벨(846)에 의해 형성되는 5 레벨 판정 구간이다.
도 9를 참조하면, 판정 구간(811)은 제1 판정 구간(910), 제2 판정 구간(920) 및 제3 판정 구간(930)으로 이루어진다.
제1 판정 구간(910)은 문턱 전압 레벨(842)보다 낮은 문턱 전압에 대응하는 판정 구간이다. 제2 판정 구간(920)은 문턱 전압 레벨(842)보다 높고 문턱 전압 레벨(843)보다 낮은 문턱 전압에 대응하는 판정 구간이다. 제3 판정 구간(930)은 문턱 전압 레벨(843)보다 높은 문턱 전압에 대응하는 판정 구간이다.
판정부(120)는 제2 산포(832)와 제3 산포(833)의 범위 및 제2 산포(832)와 제3 산포(833)가 서로 겹치는 비율에 따라 판정 구간들(910, 920, 930)에 LLR 값을 할당할 수 있다. 판정부(120)는 제1 판정 구간(910)에 +L2 값을 할당하고, 제2 판정 구간(920)에 L1 값을 할당하고, 제3 판정 구간(930)에 -L2 값을 할당할 수 있다. 실시예에 따라서는, 판정부(120)는 제1 판정 구간(910)에 -L2 값을 할당하고, 제2 판정 구간(920)에 L1 값을 할당하고, 제3 판정 구간(930)에 +L2 값을 할당할 수 있다.
제1 판정 구간(910)에 위치하는 문턱 전압을 가지는 멀티 비트 셀의 MSB는 "1"일 가능성이 매우 높고, "0"일 가능성이 무시할 수 있을 정도로 낮으므로 제1 판정 구간(910)에 할당되는 LLR 값(+L2 또는 -L2)의 크기는 매우 클 수 있다.
제3 판정 구간(930)에 위치하는 문턱 전압을 가지는 멀티 비트 셀의 MSB는 "0"일 가능성이 매우 높고, "1"일 가능성이 무시할 수 있을 정도로 낮으므로 제3 판정 구간(930)에 할당되는 LLR 값(+L2 또는 -L2)의 크기는 매우 클 수 있다.
제2 판정 구간(920)에 위치하는 문턱 전압을 가지는 멀티 비트 셀의 MSB는 "1"일 가능성도 무시할 수 없을 정도로 크고 "0"일 가능성도 무시할 수 없을 정도로 크므로 제2 판정 구간(920)에 할당되는 LLR 값(L1)은 0에 가까울 수 있다.
도 10을 참조하면, 판정 구간(821)은 제1 판정 구간(1010), 제2 판정 구간(1020) 및 제3 판정 구간(1030)으로 이루어진다.
제1 판정 구간(1010)은 문턱 전압 레벨(821)보다 낮은 문턱 전압에 대응하는 판정 구간이다. 제2 판정 구간(1020)은 문턱 전압 레벨(821)보다 높고 문턱 전압 레벨(822)보다 낮은 문턱 전압에 대응하는 판정 구간이다. 제3 판정 구간(1030)은 문턱 전압 레벨(822)보다 높은 문턱 전압에 대응하는 판정 구간이다.
도 10에 도시된 바와 같이 제1 산포(831) 및 제2 산포(832) 간의 거리가 상대적으로 멀기 때문에 제1 판정 구간(1010)에 위치하는 문턱 전압을 가지는 멀티 비트 셀의 LSB는 "1"일 가능성이 매우 높고, "0"일 가능성은 무시할 수 있을 정도 로 낮다. 판정부(120)는 제1 판정 구간(1010)에 매우 큰 LLR 값(L1)을 할당할 수 있다.
제2 판정 구간(1020)에 위치하는 문턱 전압을 가지는 멀티 비트 셀의 LSB는 "0"일 가능성이 매우 높고 "1"일 가능성은 무시할 수 있을 정도로 낮다. 판정부(120)는 제2 판정 구간(1020)에 큰 LLR 값(L2)을 할당할 수 있다.
제3 판정 구간(1030)에 위치하는 문턱 전압을 가지는 멀티 비트 셀의 LSB가 "0"일 가능성이 매우 높고 "1"일 가능성은 매우 낮으므로, 판정부(120)는 제3 판정 구간(1020)에 L2보다 큰 LLR 값(L3)을 할당할 수 있다.
예를 들어, 판정부(120)는 제1 판정 구간(1010)에 +100, 제2 판정 구간(1020)에 -50, 제3 판정 구간(1030)에 -1000의 LLR 값을 할당할 수 있다.
도 11을 참조하면, 판정 구간(822)은 제1 판정 구간(1110), 제2 판정 구간(1120), 제3 판정 구간(1130), 제4 판정 구간(1140) 및 제5 판정 구간(1150)으로 이루어진다.
제1 판정 구간(1110)은 문턱 전압 레벨(843)보다 낮은 문턱 전압에 대응하는 판정 구간이다. 제2 판정 구간(1120)은 문턱 전압 레벨(843)보다 높고 문턱 전압 레벨(844)보다 낮은 문턱 전압에 대응하는 판정 구간이다. 제3 판정 구간(1130)은 문턱 전압 레벨(844)보다 높고 문턱 전압 레벨(845)보다 낮은 문턱 전압에 대응하는 판정 구간이다. 제4 판정 구간(1140)은 문턱 전압 레벨(845)보다 높고 문턱 전압 레벨(846)보다 낮은 문턱 전압에 대응하는 판정 구간이다. 제5 판정 구간(1150)은 문턱 전압 레벨(846)보다 높은 문턱 전압에 대응하는 판정 구간이다.
판정부(120)는 제3 산포(833)와 제4 산포(834)의 범위 및 제3 산포(833)와 제4 산포(834)가 서로 겹치는 비율에 따라 판정 구간들(1110, 1120, 1130, 1140, 1150)에 LLR 값을 할당할 수 있다. 판정부(120)는 제1 판정 구간(1110)에 L3 값을 할당하고, 제2 판정 구간(1120)에 +L2 값을 할당하고, 제3 판정 구간(1130)에 +L1 값을 할당하고, 제4 판정 구간(1140)에 -L1 값을 할당하고, 제11 판정 구간(1150)에 -L2 값을 할당할 수 있다. 실시예에 따라서는, 판정부(120)는 제1 판정 구간(1110)에 L3 값을 할당하고, 제2 판정 구간(1120)에 -L2 값을 할당하고, 제3 판정 구간(1130)에 -L1 값을 할당하고, 제4 판정 구간(1140)에 +L1 값을 할당하고, 제5 판정 구간(1150)에 +L2 값을 할당할 수 있다.
제3 판정 구간(1130) 또는 제4 판정 구간(1140)에 위치하는 문턱 전압을 가지는 멀티 비트 셀의 LSB는 "1"일 가능성도 무시할 수 없을 정도로 크고 "0"일 가능성도 무시할 수 없을 정도로 크므로 제3 판정 구간(1130) 또는 제4 판정 구간(1140)에 할당되는 LLR 값( +L1 또는 -L1 )은 0에 가까울 수 있다.
제2 판정 구간(1120)에 위치하는 문턱 전압을 가지는 멀티 비트 셀의 LSB는 "0"일 가능성이 매우 높고, "1"일 가능성이 무시할 수 있을 정도로 낮다. 제2 판정 구간(1120)에 할당되는 LLR 값의 절대 크기(magnitude) (L2)는 L1보다 클 수 있다.
제1 판정 구간(1110)에 위치하는 문턱 전압을 가지는 멀티 비트 셀의 LSB가 "1"일 가능성은 매우 낮다. 따라서, 제1 판정 구간(1110)에 할당되는 LLR 값 L3의 크기 ( |L3| ) 는 L2의 크기( |L2| )보다 클 수 있다.
다시 도 1을 참조하면, 판정부(120)는 제1 채널에 대응하는 메모리 셀들에 제1 데이터가 저장된 후 경과된 시간에 기초하여 제1 개수를 선택할 수 있고, 제2 채널에 대응하는 메모리 셀들에 제2 데이터가 저장된 후 경과된 시간에 기초하여 제2 개수를 선택할 수 있다. 제1 채널 또는 제2 채널의 특성은 메모리 셀들에 데이터가 저장된 후 시간이 경과함에 따라 열화될 수 있다.
실시예에 따라서는 판정부(120)는 제1 채널에 대응하는 메모리 셀들의 소거 횟수(erase cycle)에 기초하여 제1 개수를 선택할 수 있고, 제2 채널에 대응하는 메모리 셀들의 소거 횟수에 기초하여 제2 개수를 선택할 수 있다. 제1 채널 또는 제2 채널의 특성은 메모리 셀들의 소거 횟수가 증가함에 따라 열화될 수 있다. 플래시 메모리(flash memory) 등의 비휘발성 메모리에 새로운 데이터를 저장하기 위해서는 이전의 데이터를 소거(erase)해야 한다. 이 때, 데이터를 프로그램하고, 프로그램된 데이터를 소거하는 횟수가 증가할수록 메모리 셀의 데이터 유지(data retention) 특성이 열화된다. 메모리 셀의 프로그램 및 소거 횟수(program and erase cycle)가 증가할수록 데이터 유지 특성이 열화되는 경향을 메모리 셀의 인내 특성(endurance characteristic)이라고도 한다.
도 12는 본 발명의 또 다른 실시예에 따른 데이터 판정 방법을 도시하는 동작 흐름도이다.
도 12를 참조하면, 데이터 판정 방법은 제1 채널을 경유하여 제1 데이터를 수신한다(S1210).
데이터 판정 방법은 제2 채널을 경유하여 제2 데이터를 수신한다(S1220).
데이터 판정 방법은 제1 개수의 판정 레벨을 이용하여 제1 데이터를 경판정 또는 연판정한다(S1230). 이 때, 제1 개수의 판정 레벨은 제1 채널의 특성에 기초하여 설정될 수 있다.
데이터 판정 방법은 제2 개수의 판정 레벨을 이용하여 제2 데이터를 연판정한다(S1240). 이 때, 제2 개수의 판정 레벨은 제2 채널의 특성에 기초하여 설정될 수 있다.
단계(S1240)는 단계(S1230)의 경판정 또는 연판정 결과를 이용하여 제2 데이터를 연판정할 수 있다. 실시예에 따라서는, 단계(S1230)의 경판정 또는 연판정 결과를 버퍼(buffer) 메모리와 같은 저장 장치에 저장하였다가 제2 데이터의 연판정 레벨을 증가시켜 판정하는데 이용할 수 있다.
제1 채널의 특성은 제2 채널의 특성보다 양호하고, 제1 개수는 제2 개수보다 작을 수 있다.
데이터 판정 방법은 상기 경판정 또는 연판정된 제1 데이터를 ECC 디코드할 수 있고, 상기 연판정된 제2 데이터를 ECC 디코드할 수 있다.
제1 채널은 복수의 멀티 비트 셀들을 포함하는 메모리 페이지로부터 제1 데이터를 읽는 경로일 수 있고, 제2 채널은 상기 메모리 페이지로부터 제2 데이터를 읽는 경로일 수 있다. 제1 채널 및 제2 채널은 동일한 메모리 페이지에 저장된 데이터이면서 서로 다른 비트 계층에 대응하는 데이터일 수 있다.
데이터 판정 방법은 상기 메모리 페이지의 복수의 멀티 비트 셀들의 문턱 전압의 산포 및 제1 채널의 특성에 기초하여 제1 데이터의 연판정 구간에 LLR을 할당 할 수 있다.
데이터 판정 방법은 상기 메모리 페이지의 복수의 멀티 비트 셀들의 문턱 전압의 산포 및 제2 채널의 특성에 기초하여 제2 데이터의 연판정 구간에 LLR을 할당할 수 있다.
메모리 채널의 상태는 프로그램 및 소거(Program and Erase)를 반복할수록, 데이터가 저장된 후 시간이 경과함에 따라 열화될 수 있다. 데이터 판정 방법은 프로그램 및 소거 횟수(Program and Erase Cycle) 또는 데이터가 저장된 후 경과한 시간에 기초하여 연판정 레벨을 선택할 수 있다.
데이터 판정 방법은 제1 채널에 대응하는 메모리 셀들의 소거 횟수에 기초하여 제1 개수를 선택할 수 있고, 제2 채널에 대응하는 메모리 셀들의 소거 횟수에 기초하여 제2 개수를 선택할 수 있다.
데이터 판정 방법은 제1 채널에 대응하는 메모리 셀들에 제1 데이터가 저장된 후 경과된 시간에 기초하여 제1 개수를 선택할 수 있고, 제2 채널에 대응하는 메모리 셀들에 제2 데이터가 저장된 후 경과된 시간에 기초하여 제2 개수를 선택할 수 있다.
본 발명의 실시예들에 따른 데이터 판정 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 본 발명을 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨 어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 본 발명의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.
본 발명의 실시예들에 따른 플래시 메모리 장치 그리고/또는 메모리 컨트롤러는 다양한 형태들의 패키지를 이용하여 구현될 수 있다. 예를 들면, 본 발명의 실시예들에 따른 플래시 메모리 장치 그리고/또는 메모리 컨트롤러는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 구현될 수 있다.
플래시 메모리 장치와 메모리 컨트롤러는 메모리 카드를 구성할 수 있다. 이러한 경우, 메모리 컨트롤러는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 수 있다.
플래시 메모리 장치는 전력이 차단되어도 저장된 데이터를 유지할 수 있는 비휘발성 메모리 장치이다. 셀룰러 폰, PDA 디지털 카메라, 포터블 게임 콘솔, 그리고 MP3P와 같은 모바일 장치들의 사용 증가에 따라, 플래시 메모리 장치는 데이터 스토리지 뿐만 아니라 코드 스토리지로서 보다 널리 사용될 수 있다. 플래시 메모리 장치는, 또한, HDTV, DVD, 라우터, 그리고 GPS와 같은 홈 어플리케이션에 사용될 수 있다.
본 발명의 실시예들에 따른 컴퓨팅 시스템은 버스에 전기적으로 연결된 마이크로프로세서, 사용자 인터페이스, 베이스밴드 칩셋(baseband chipset)과 같은 모뎀, 메모리 컨트롤러, 그리고 플래시 메모리 장치를 포함한다. 플래시 메모리 장치에는 마이크로프로세서에 의해서 처리된/처리될 N-비트 데이터(N은 1 또는 그 보다 큰 정수)가 메모리 컨트롤러를 통해 저장될 것이다. 본 발명의 실시예들에 따른 컴퓨팅 시스템이 모바일 장치인 경우, 컴퓨팅 시스템의 동작 전압을 공급하기 위한 배터리가 추가적으로 제공될 것이다.
본 발명의 실시예들에 따른 컴퓨팅 시스템에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 컨트롤러와 플래시 메모리 장치는, 예를 들면, 데이터를 저장하는 데 비휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다.
이상과 같이 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
그러므로, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치(100)를 도시하는 도면이다.
도 2는 본 발명의 실시예들에 따른 메모리 장치가 메모리 셀들로부터 데이터를 읽고, 상기 읽은 데이터를 경판정하는 과정을 도시하는 도면이다.
도 3은 본 발명의 실시예들에 따른 메모리 장치가 메모리 셀들로부터 데이터를 읽고, 상기 읽은 데이터를 연판정하는 과정을 도시하는 도면이다.
도 4 내지 도 7은 도 1의 메모리 장치(100)의 데이터 판정 동작의 일 예를 도시하는 도면이다.
도 8 내지 도 11은 도 1의 메모리 장치(100)의 데이터 판정 동작의 다른 예를 도시하는 도면이다.
도 12는 본 발명의 또 다른 실시예에 따른 데이터 판정 방법을 도시하는 동작 흐름도이다.
<도면의 주요 부분에 대한 부호의 설명>
110: 메모리 셀 어레이
111: 메모리 페이지
120: 판정부
130: 디코더

Claims (20)

  1. 메모리 셀 어레이; 및
    상기 메모리 셀 어레이로부터 제1 채널을 경유하여 제1 데이터를 읽고, 상기 제1 채널의 특성에 기초하여 설정된 제1 개수의 판정 레벨을 이용하여 상기 제1 데이터를 경판정 또는 연판정하고, 상기 메모리 셀 어레이로부터 제2 채널을 경유하여 제2 데이터를 읽고, 상기 제2 채널의 특성에 기초하여 설정된 제2 개수의 판정 레벨을 이용하여 상기 제2 데이터를 연판정하는 판정부
    를 포함하는 메모리 장치.
  2. 제1항에 있어서,
    상기 메모리 셀 어레이는
    멀티 비트 데이터를 저장할 수 있는 복수의 멀티 비트 셀들을 포함하고,
    상기 판정부는
    상기 제1 데이터가 읽히는 멀티 비트 셀들로부터 상기 제2 데이터를 읽는 메모리 장치.
  3. 제2항에 있어서,
    상기 판정부는
    상기 제1 데이터의 경판정 또는 연판정 결과를 이용하여 상기 제2 데이터를 연판정하는 메모리 장치.
  4. 제2항에 있어서,
    상기 판정부는
    상기 제1 데이터가 읽히는 멀티 비트 셀들의 문턱 전압의 산포 및 상기 제1 채널의 특성에 기초하여 상기 제1 데이터의 연판정 구간에 할당된 메트릭(metric) 값을 이용하여 상기 제1 데이터를 연판정하고, 상기 제1 데이터가 읽히는 멀티 비트 셀들의 문턱 전압의 산포 및 상기 제2 채널의 특성에 기초하여 상기 제2 데이터의 연판정 구간에 할당된 메트릭(metric) 값을 이용하여 상기 제2 데이터를 연판정하는 메모리 장치.
  5. 제4항에 있어서,
    상기 메트릭 값은 근사 확률비(LR) 또는 대수 근사 확률비(LLR)인 메모리 장치.
  6. 제1항에 있어서,
    상기 제1 개수는 상기 제1 데이터를 읽기 위한 읽기 전압 레벨의 수와 관련되고, 상기 제2 개수는 상기 제2 데이터를 읽기 위한 읽기 전압 레벨의 수와 관련되는 메모리 장치.
  7. 삭제
  8. 제1항에 있어서,
    상기 경판정 또는 연판정된 제1 데이터를 오류 제어 코드(ECC) 디코드하고, 상기 연판정된 제2 데이터를 오류 제어 코드(ECC) 디코드하는 디코더
    를 더 포함하는 메모리 장치.
  9. 제1항에 있어서,
    상기 판정부는
    상기 제1 채널에 대응하는 메모리 셀들에 상기 제1 데이터가 저장된 후 경과된 시간에 기초하여 상기 제1 개수를 선택하고, 상기 제2 채널에 대응하는 메모리 셀들에 상기 제2 데이터가 저장된 후 경과된 시간에 기초하여 상기 제2 개수를 선택하는 메모리 장치.
  10. 제1항에 있어서,
    상기 판정부는
    상기 제1 채널에 대응하는 메모리 셀들의 소거 횟수에 기초하여 상기 제1 개수를 선택하고, 상기 제2 채널에 대응하는 메모리 셀들의 소거 횟수에 기초하여 상 기 제2 개수를 선택하는 메모리 장치.
  11. 제1 채널을 경유하여 제1 데이터를 수신하는 단계;
    상기 제1 채널의 특성에 기초하여 설정된 제1 개수의 판정 레벨을 이용하여 상기 제1 데이터를 경판정 또는 연판정하는 단계;
    제2 채널을 경유하여 제2 데이터를 수신하는 단계; 및
    상기 제2 채널의 특성에 기초하여 설정된 제2 개수의 판정 레벨을 이용하여 상기 제2 데이터를 연판정하는 단계
    를 포함하는 데이터 판정 방법.
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
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