TWI455132B - 資料讀取方法、控制電路與記憶體控制器 - Google Patents

資料讀取方法、控制電路與記憶體控制器 Download PDF

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TWI455132B TW099120456A TW99120456A TWI455132B TW I455132 B TWI455132 B TW I455132B TW 099120456 A TW099120456 A TW 099120456A TW 99120456 A TW99120456 A TW 99120456A TW I455132 B TWI455132 B TW I455132B
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Description

資料讀取方法、控制電路與記憶體控制器
本發明是有關於一種記憶體儲存系統，且特別是有關於一種用於多層記憶胞反及(NAND)型快閃記憶體的資料讀取方法及使用此方法的控制電路。
數位相機、手機與MP3在這幾年來的成長十分迅速，使得消費者對數位內容的儲存需求也急速增加。由於快閃記憶體(Flash Memory)具有資料非揮發性、省電、體積小與無機械結構等的特性，適合使用者隨身攜帶作為數位檔案傳遞與交換的儲存媒體。固態硬碟(Solid State Drive，SSD)就是以快閃記憶體作為儲存媒體的一個例子，並且已廣泛使用於電腦主機系統中作為主硬碟。
目前的快閃記憶體主要分為兩種，分別為反或型快閃記憶體(NOR Flash)與反及型快閃記憶體(NAND Flash)。快閃記憶體亦可根據每一記憶胞可儲存的資料位元數而區分為多層記憶胞(Multi-Level Cell，MLC)快閃記憶體及單層記憶胞(Single-Level Cell，SLC)快閃記憶體。SLC快閃記憶體的每個記憶胞僅能儲存1個位元資料，而MLC快閃記憶體的每個記憶胞可儲存至少2個以上的位元資料。例如，以4層記憶胞快閃記憶體為例，每一記憶胞可儲存2個位元資料(即，"11"、"10"、"00"與"01")。
在快閃記憶體中，記憶胞會由位元線(Bit Line)與字 元線(Word Line)來串起而形成一記憶胞陣列(memory cell array)。當控制位元線與字元線的控制電路在讀取或寫入資料到記憶胞陣列的指定記憶胞時，其他非指定之記憶胞的浮動電壓可能會受到干擾(disturb)，進而造成錯誤位元(即，控制電路從記憶胞中所讀取之資料(亦稱為讀取資料)與原先所寫入之資料(亦稱為寫入資料不同)。或者，當快閃記憶體亦可能因長期閒置、記憶體漏電、或是多次抹除或寫入等因素而造成磨耗(Wear)情況時，記憶胞中的浮動電壓亦可能改變而造成錯誤位元。
一般來說，記憶體儲存裝置會配置錯誤校正電路來對寫入資料進行錯誤校正編碼以及對讀取資料進行錯誤校正解碼(亦稱為錯誤校正程序)，由此更正錯誤位元。由於製程之演進或記憶體本身之硬體架構的關係(如多層記憶胞快閃記憶體的每一記憶胞可儲存之位元數越多其可能產生之錯誤位元亦較SLC為多)，因此此等記憶體儲存裝置會需要使用錯誤校正能力較佳的錯誤校正技術(例如，低密度奇偶校正(Low Ddensity Parity Check，LDPC)碼、渦輪碼(Turbo Code)等)來對資料進行錯誤校正程序。例如，在使用LDPC碼或渦輪碼時，記憶體儲存裝置會從記憶胞中獲取軟資訊(Soft Information)以發揮LDPC碼或渦輪碼較佳解碼優勢。然而，從快閃記憶體中讀取軟資訊會大幅增加資料讀取的時間。例如，根據美國專利申請案第US-2008/0123408A1號的揭露，以4層記憶胞快閃記憶體為例，從記憶胞中讀取其上頁與下頁的資料需要3個讀取步驟，而從記憶胞中讀取其上頁與下頁的資料及其軟資訊共需要15個讀取步驟。因此，如何快速地讀取記憶胞中的軟資訊是此領域技術人員所致力的目標。
本發明提供一種資料讀取方法，其能夠快速地讀取記憶胞中的軟值以獲取其軟資訊。
本發明提供一種控制電路，其能夠快速地讀取記憶胞中的軟值以獲取其軟資訊。
本發明提供一種記憶體控制器，其能夠快速地讀取記憶胞中的軟值以獲取其軟資訊。
本發明範例實施例提出一種資料讀取方法，用於一快閃記憶體模組。此資料讀取方法包括使用位元資料讀取電壓從此快閃記憶體模組的多個記憶胞中獲取讀取資料，其中此讀取資料具有多個位元。此方法也包括依據錯誤分佈預估值設定對應位元資料讀取電壓的負調整位元資料讀取電壓與正調整位元資料讀取電壓，並且使用負調整位元資料讀取電壓與正調整位元資料讀取電壓來從此些記憶胞中獲取對應此讀取資料的多個軟值。此方法更包括依據此些軟值計算對應此讀取資料的每一位元的一軟資訊估計值。
在本發明之一範例實施例中，上述之位元資料讀取電壓包括一第一位元資料讀取電壓、一第二位元資料讀取電壓與一第三位元資料讀取電壓。並且上述之依據錯誤分佈預估值設定對應位元資料讀取電壓的負調整位元資料讀取電壓與正調整位元資料讀取電壓的步驟包括：依據一第一調整值設定對應第一位元資料讀取電壓的第一負調整位元資料讀取電壓與第一正調整位元資料讀取電壓和對應第二位元資料讀取電壓的第二負調整位元資料讀取電壓，以及依據一第二調整值設定對應第二位元資料讀取電壓的第二正調整位元資料讀取電壓和對應第三位元資料讀取電壓的第三負調整位元資料讀取電壓與第三正調整位元資料讀取電壓，其中第一調整值與第二調整值是根據上述錯誤分佈預估值來設定。
在本發明之一範例實施例中，上述之使用負調整位元資料讀取電壓與正調整位元資料讀取電壓來從上述記憶胞中獲取對應讀取資料的軟值的步驟包括：使用上述第一正調整位元資料讀取電壓、上述第一負調整位元資料讀取電壓、上述第二正調整位元資料讀取電壓、上述第二負調整位元資料讀取電壓、上述第三正調整位元資料讀取電壓與上述第三負調整位元資料讀取電壓來從上述記憶胞中獲取對應上述讀取資料的每一位元的軟值。
在本發明之一範例實施例中，上述之資料讀取方法，更包括：依據上述軟資訊估計值對上述讀取資料執行一錯誤校正程序；以及輸出對應此讀取資料的已校正讀取資料。
在本發明之一範例實施例中，上述之依據上述軟值計算對應上述讀取資料的軟資訊估計值的步驟包括：依序地依據對應此讀取資料的每一軟值執行一互斥(XOR)運算以產生對應此讀取資料的每一位元的軟資訊估計值。
在本發明之一範例實施例中，上述之第一負調整位元資料讀取電壓、第一正調整位元資料讀取電壓、第二負調整位元資料讀取電壓、第二正調整位元資料讀取電壓、第三負調整位元資料讀取電壓與第三正調整位元資料讀取電壓是分別地依據式(7)、式(8)、式(9)、式(10)、式(11)與式(12)來設定：
VAM=VA-FAV　(7)
VAP=VA+FAV　(8)
VBM=VB-FAV　(9)
VBP=VB+SAV　(10)
VCM=VC-SAV　(11)
VCP=VC+SAV　(12)
其中VAM為第一負調整位元資料讀取電壓，VAP為第一正調整位元資料讀取電壓，VBM為第二負調整位元資料讀取電壓，VBP為第二正調整位元資料讀取電壓，VCM為第三負調整位元資料讀取電壓，VCP為第三正調整位元資料讀取電壓，FAV為第一調整值，SAV為第二調整值，VA為第一位元資料讀取電壓，VB為第二位元資料讀取電壓，VC為第三位元資料讀取電壓。在此，第一調整值與第二調整值是分別地依據式(13)與式(14)來設定：
FAV=(VB-VA)/N　(13)
SAV=(VC-VB)/M　(14)
其中N與M為上述錯誤分佈預估值。
在本發明之一範例實施例中，上述之資料讀取方法更包括：根據快閃記憶體模組的抹除次數或讀取資料錯誤率來調整上述錯誤分佈預估值。
在本發明之一範例實施例中，上述之資料讀取方法更包括：依據上述錯誤分佈預估值設定對應位元資料讀取電壓的擴大負調整位元資料讀取電壓與擴大正調整位元資料讀取電壓；使用擴大負調整位元資料讀取電壓與擴大正調整位元資料讀取電壓來從上述記憶胞中獲取對應此讀取資料的多個擴大軟值；以及依據此些擴大軟值計算對應此讀取資料的每一位元的一擴大軟資訊估計值。
在本發明之一範例實施例中，上述之位元資料讀取電壓包括第一位元資料讀取電壓、第二位元資料讀取電壓與第三位元資料讀取電壓。並且，上述之依據錯誤分佈預估值設定對應位元資料讀取電壓的擴大負調整位元資料讀取電壓與擴大正調整位元資料讀取電壓的步驟包括：依據第一調整值設定對應第一位元資料讀取電壓的第一擴大負調整位元資料讀取電壓與第一擴大正調整位元資料讀取電壓和對應第二位元資料讀取電壓的第二擴大負調整位元資料讀取電壓；以及依據第二調整值設定對應第二位元資料讀取電壓的第二擴大正調整位元資料讀取電壓和對應第三位元資料讀取電壓的第三擴大負調整位元資料讀取電壓與第三擴大正調整位元資料讀取電壓，其中第一調整值與第二調整值是根據上述錯誤分佈預估值來設定。
在本發明之一範例實施例中，上述之使用擴大負調整位元資料讀取電壓與擴大正調整位元資料讀取電壓來從上述記憶胞中獲取對應上述讀取資料的擴大軟值的步驟包括：使用上述第一擴大正調整位元資料讀取電壓、第一擴大負調整位元資料讀取電壓、第二擴大正調整位元資料讀取電壓、第二擴大負調整位元資料讀取電壓、第三擴大正調整位元資料讀取電壓與第三擴大負調整位元資料讀取電壓來從上述記憶胞中獲取對應上述讀取資料的每一位元的擴大軟值。
在本發明之一範例實施例中，上述之資料讀取方法更包括依據上述軟資訊估計值與上述擴大軟資訊估計值對上述讀取資料執行一錯誤校正程序；以及輸出對應此讀取資料的已校正讀取資料。
在本發明之一範例實施例中，上述之依據上述擴大軟值計算對應上述讀取資料的每一位元的擴大軟資訊估計值的步驟包括：依序地依據對應此讀取資料的每一擴大軟值執行一互斥(XOR)運算以產生對應此讀取資料的每一位元的擴大軟資訊估計值。
在本發明之一範例實施例中，上述之第一擴大負調整位元資料讀取電壓、第一擴大正調整位元資料讀取電壓、第二擴大負調整位元資料讀取電壓、第二擴大正調整位元資料讀取電壓、第三擴大負調整位元資料讀取電壓與第三擴大正調整位元資料讀取電壓是分別地依據式(18)、式(19)、式(20)、式(21)、式(22)、式(23)來設定：VAME=VA-2×FAV (18)
VAPE=VA+2×FAV (19)
VBME=VB-2×FAV (20)
VBPE=VB+2×SAV (21)
VCME=VC-2×SAV (22)
VCPE=VC+2×SAV (23)
其中VAME為第一擴大負調整位元資料讀取電壓，VAPE為第一擴大正調整位元資料讀取電壓，VBME為第二擴大負調整位元資料讀取電壓，VBPE為第二擴大正調整位元資料讀取電壓，VCME為第三擴大負調整位元資料讀取電壓，VCPE為第三擴大正調整位元資料讀取電壓。
本發明範例實施例提出一種控制電路。此控制電路包括記憶單元與軟值擷取電路。記憶單元用以記錄位元資料讀取電壓。軟值擷取電路是耦接此記憶單元，並且用以使用此些位元資料讀取電壓從多個記憶胞中獲取一讀取資料，其中此讀取資料具有多個位元。此外，軟值擷取電路依據錯誤分佈預估值設定對應位元資料讀取電壓的負調整位元資料讀取電壓與正調整位元資料讀取電壓，並且使用負調整位元資料讀取電壓與正調整位元資料讀取電壓來從此些記憶胞中獲取對應此讀取資料的多個軟值。再者，軟值擷取電路更依據此些軟值計算對應此讀取資料的每一位元的一軟資訊估計值。
在本發明之一範例實施例中，上述之位元資料讀取電壓包括第一位元資料讀取電壓、第二位元資料讀取電壓與第三位元資料讀取電壓。並且，上述之軟值擷取電路用以依據第一調整值設定對應第一位元資料讀取電壓的第一負調整位元資料讀取電壓與第一正調整位元資料讀取電壓和對應第二位元資料讀取電壓的第二負調整位元資料讀取電壓，以及依據第二調整值設定對應第二位元資料讀取電壓的第二正調整位元資料讀取電壓和對應第三位元資料讀取電壓的第三負調整位元資料讀取電壓與第三正調整位元資料讀取電壓，其中第一調整值與第二調整值是根據上述錯誤分佈預估值來設定。
在本發明之一範例實施例中，上述之使用上述第一正調整位元資料讀取電壓、第一負調整位元資料讀取電壓、第二正調整位元資料讀取電壓、第二負調整位元資料讀取電壓、第三正調整位元資料讀取電壓與第三負調整位元資料讀取電壓來從上述記憶胞中獲取對應上述讀取資料的軟值。
在本發明之一範例實施例中，上述之軟值擷取電路依序地依據對應上述讀取資料的每一軟值執行一互斥(XOR)運算以產生對應此讀取資料的每一位元的軟資訊估計值。
在本發明之一範例實施例中，上述之軟值擷取電路更用以根據上述記憶胞的一抹除次數或一讀取資料錯誤率來調整上述錯誤分佈預估值。
在本發明之一範例實施例中，上述之軟值擷取電路更用以依據上述錯誤分佈預估值設定對應位元資料讀取電壓的擴大負調整位元資料讀取電壓與擴大正調整位元資料讀取電壓，以及使用擴大負調整位元資料讀取電壓與擴大正調整位元資料讀取電壓來從上述記憶胞中獲取對應此讀取資料的多個擴大軟值。此外，上述之軟值擷取電路更用以依據此些擴大軟值計算對應此讀取資料的每一位元的一擴大軟資訊估計值。
在本發明之一範例實施例中，上述之軟值擷取電路依據第一調整值設定對應第一位元資料讀取電壓的第一擴大負調整位元資料讀取電壓與第一擴大正調整位元資料讀取電壓和對應第二位元資料讀取電壓的第二擴大負調整位元資料讀取電壓，以及依據第二調整值設定對應第二位元資料讀取電壓的第二擴大正調整位元資料讀取電壓和對應第三位元資料讀取電壓的第三擴大負調整位元資料讀取電壓與第三擴大正調整位元資料讀取電壓，其中第一調整值與第二調整值是根據上述錯誤分佈預估值來設定。
在本發明之一範例實施例中，上述之軟值擷取電路使用上述第一擴大正調整位元資料讀取電壓、第一擴大負調整位元資料讀取電壓、第二擴大正調整位元資料讀取電壓、第二擴大負調整位元資料讀取電壓、第三擴大正調整位元資料讀取電壓與第三擴大負調整位元資料讀取電壓來從上述記憶胞中獲取對應上述讀取資料的擴大軟值。
在本發明之一範例實施例中，上述之軟值擷取電路依序地依據對應此讀取資料的每一擴大軟值執行一互斥(XOR)運算以產生對應此讀取資料的每一位元的擴大軟資訊估計值。
本發明範例實施例提出一種記憶體控制器。此記憶體控制器包括記憶體介面、主機介面與記憶體管理電路。記憶體介面用以耦接至快閃記憶體模組。主機介面用以耦接至主機系統。記憶體管理電路是耦接至記憶體介面與主機介面。記憶體管理電路用以從主機系統接收讀取指令及經由記憶體介面從快閃記憶體模組的多個記憶胞中獲取對應此讀取指令的一讀取資料，其中此讀取資料具有多個位元。在此，記憶體管理電路包括記憶單元與軟值擷取電路。記憶單元用以記錄位元資料讀取電壓。軟值擷取電路耦接記憶單元，並且用以依據錯誤分佈預估值設定對應位元資料讀取電壓的負調整位元資料讀取電壓與正調整位元資料讀取電壓。此外，軟值擷取電路會下達一軟資訊估計值請求指令給上述快閃記憶體模組以指示此快閃記憶體模組使用負調整位元資料讀取電壓與正調整位元資料讀取電壓來從上述記憶胞中獲取對應此讀取資料的多個軟值。再者，軟值擷取電路會依據此些軟值計算對應此讀取資料的每一位元的一軟資訊估計值。
在本發明之一範例實施例中，上述之記憶體控制器更包括：錯誤校正校正電路，其耦接軟值擷取電路。此錯誤校正電路用以依據此些軟資訊估計值對上述讀取資料執行一錯誤校正程序並且產生對應此讀取資料的已校正讀取資料，其中記憶體管理電路經由主機介面將此已校正讀取資料傳送給主機系統。
在本發明之一範例實施例中，上述之軟值擷取電路更用以下達一擴大軟資訊估計值請求指令給上述快閃記憶體模組以指示此快閃記憶體模組使用擴大負調整位元資料讀取電壓與擴大正調整位元資料讀取電壓來從些記憶胞中獲取對應讀取資料的多個擴大軟值，以及依據此些擴大軟值計算對應讀取資料的每一位元的一擴大軟資訊估計值。
在本發明之一範例實施例中，上述之錯誤校正電路更用以依據上述軟資訊估計值與上述擴大軟資訊估計值對此讀取資料執行錯誤校正程序並且產生對應此讀取資料的已校正讀取資料。
基於上述，本發明範例實施例的資料讀取方法、控制電路與記憶體控制器依據錯誤分佈預估值來讀取軟資訊估計值，基此可有效地縮短讀取軟資訊估計值的時間。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
在本發明中，當記憶體儲存系統使用位元資料讀取電壓來從快閃記憶體中讀取資料時，本發明所提出的資料讀取方法會依據錯誤分佈預估值來設定對應此位元資料讀取電壓的負調整位元資料讀取電壓與正調整位元資料讀取電壓，並且使用所設定之負調整位元資料讀取電壓與正調整位元資料讀取電壓來獲取對應此資料的軟值並由此計算對應此資料的軟資訊估計值。也就是說，本揭露所提出的資料讀取方法依據錯誤分佈預估值僅讀取對錯誤校正程序較為重要的軟值，由此縮短擷取軟資訊所需的時間。以下將以數個範例實施例與圖式來更詳細描述本發明。
[第一範例實施例]
圖1是根據本發明第一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。
請參照圖1，一般來說，記憶體儲存裝置100(亦稱，記憶體儲存系統)是與主機系統1000一起使用，以使主機系統1000可將資料寫入至記憶體儲存裝置100或從記憶體儲存裝置100中讀取資料。
記憶體儲存裝置100包括連接器110、記憶體模組120與記憶體控制器130。
在第一範例實施例中，連接器110為通用序列匯流排(Universal Serial Bus,USB)連接器。然而，必須瞭解的是，本發明不限於此，在本發明另一範例實施例中，連接器110亦可以是電氣和電子工程師協會(Institute of Electrical and Electronic Engineers,IEEE) 1394連接器、高速周邊零件連接介面(Peripheral Component Interconnect Express,PCI Express)連接器、序列先進附件(Serial Advanced Technology Attachment,SATA)連接器、安全數位(secure digital,SD)介面連接器、記憶棒(Memory Stick,MS)介面連接器、多媒體儲存卡(Multi Media Card,MMC)介面連接器、小型快閃(Compact Flash,CF)介面連接器、整合式驅動電子介面(Integrated Device Electronics,IDE)連接器或其他適合的連接器。
記憶體模組120用以儲存主機系統1000所寫入之資料。在第一範例實施例中，記憶體模組120為多層記憶胞(Multi Level Cell，MLC) NAND型快閃記憶體模組。然而，必須瞭解的是，本發明不限於此，記憶體模組120亦可為單層記憶體胞(Single Level Cell，SLC) NAND型快閃記憶體模組。
記憶體控制器130是耦接至連接器110與記憶體模組120。記憶體控制器用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令，並且根據主機系統1000的指令在記憶體模組120中進行資料的寫入、讀取與抹除等運作。特別是，記憶體控制器130用以執行根據第一範例實施例的資料讀取方法。
圖2是根據本發明第一範例實施例所繪示的記憶體模組的概要方塊圖。
記憶體模組120包括記憶胞陣列202、字元線控制電路204、位元線控制電路206、列解碼器(column decoder)208、資料輸入/輸出緩衝器210與控制電路212。
記憶胞陣列202包括用以儲存資料的多個記憶胞(圖未示)、連接此些記憶胞的多條位元線(圖未示)、多條字元線與共用源極線(圖未示)。記憶胞是以陣列方式配置在位元線與字元線的交叉點上。當從記憶體控制器130接收到寫入指令或讀取資料時，控制電路212會控制字元線控制電路204、位元線控制電路206、列解碼器208、資料輸入/輸出緩衝器210來寫入資料至記憶體陣列202或從記憶體陣列202中讀取資料，其中字元線控制電路204用以控制施予至字元線的字元線電壓，位元線控制電路206用以控制位元線，列解碼器208依據指令中的解碼列位址以選擇對應的位元線，並且資料輸入/輸出緩衝器210用以暫存資料。
如前所述，在本範例實施例中，記憶體模組120為MLC快閃記憶體，其使用多個浮動電壓來代表多位元(bits)的資料。具體來說，記憶胞陣列202的每一記憶胞具有多個儲存狀態，並且此些儲存狀態是以多個位元資料讀取電壓來區分。
圖3是根據本發明第一範例實施例所繪示儲存於記憶胞陣列中的寫入資料所對應的浮動電壓的統計分配圖。
請參照圖3，每一記憶胞中的浮動電壓可依據第一位元資料讀取電壓VA、第二位元資料讀取電壓VB與第三位元資料讀取電壓VC而區分為4種儲存狀態，並且此些儲存狀態分別地代表"11"、"10"、"00"與"01"。換言之，每一個儲存狀態包括最低有效位元(Least Significant Bit，LSB)以及最高有效位元(Most Significant Bit，MSB)。在本範例實施例中，儲存狀態(即，"11"、"10"、"00"與"01")中從左側算起之第1個位元的值為LSB，而從左側算起之第2個位元的值為MSB。因此，在第一範例實施例中，每一記憶胞可儲存2個位元資料。必須瞭解的是，圖3所繪示的浮動電壓及其儲存狀態的對應僅為一個範例。在本發明另一範例實施例中，浮動電壓與儲存狀態的對應亦可是隨著浮動電壓越大而以"11"、"10"、"01"與"00"排列。或者，浮動電壓所對應之儲存狀態亦可為對實際儲存值進行映射或反相後之值，此外，在另一範例時實例中，亦可定義從左側算起之第1個位元的值為MSB，而從左側算起之第2個位元的值為LSB。
在第一範例實施例中，每一記憶胞可儲存2個位元資料，因此同一條字元線上的記憶胞會構成2個頁面(即，下頁面與上頁面)的儲存空間。也就是說，每一記憶胞的LSB是對應下頁面，並且每一記憶胞的MSB是對應上頁面。此外，在記憶胞陣列202中數個頁面會構成一個實體區塊，並且實體區塊為執行抹除運作的最小單位。亦即，每一實體區塊含有最小數目之一併被抹除之記憶胞。
記憶胞陣列202之記憶胞的資料寫入是利用注入電壓來改變記憶胞的浮動電壓，以呈現不同的儲存狀態。例如，當下頁面資料為1且上頁面資料為1時，控制電路212會控制字元線控制電路204不改變記憶胞中的浮動電壓，而將記憶胞的儲存狀態保持為"11"。當下頁面資料為1且上頁面資料為0時，字元線控制電路204會在控制電路212的控制下改變記憶胞中的浮動電壓，而將記憶胞的儲存狀態改變為"10"。當下頁面資料為0且上頁面資料為0時，字元線控制電路204會在控制電路212的控制下改變記憶胞中的浮動電壓，而將記憶胞的儲存狀態改變為"00"。並且，當下頁面資料為0且上頁面資料為1時，字元線控制電路204會在控制電路212的控制下改變記憶胞中的浮動電壓，而將記憶胞的儲存狀態改變為"01"
圖4是根據本發明第一範例實施例所繪示的針對其中一個記憶胞的讀取運作示意圖。
請參照圖4，記憶胞陣列202之記憶胞的資料讀取則是使用位元資料讀取電壓來區分記憶胞的浮動電壓。在讀取下頁資料的運作中，字元線控制電路204會施予第二位元資料讀取電壓VB至記憶胞並且藉由記憶胞的控制閘(control gate)是否導通和對應的運算式(1)來判斷下頁資料的值：
LSB=(VB)Lower_pre1　(1)
其中(VB)Lower_pre1表示透過施予第二位元資料讀取電壓VB而獲得的第1下頁驗證值。
例如，當第二位元資料讀取電壓VB小於記憶胞的浮動電壓時，記憶胞的控制閘(control gate)不會導通並輸出值'0'的第1下頁驗證值，由此LSB會被識別為0。例如，當第二位元資料讀取電壓VB大於記憶胞的浮動電壓時，記憶胞的控制閘會導通並輸出值'1'的第1下頁驗證值，由此此LSB會被識別為1。也就是說，用以呈現LSB為1的浮動電壓與用以呈現LSB為0的浮動電壓可透過第二位元資料讀取電壓VB而被區分。
在讀取上頁資料的運作中，字元線控制電路204會分別地施予第三位元資料讀取電壓VC與第一位元資料讀取電壓VA至記憶胞並且藉由記憶胞的控制閘是否導通和對應的運算式(2)來判斷上頁資料的值：
MSB=((VA)Upper_pre2) xor (~(VC)Upper_pre1)　(2)
其中(VC)Upper_pre1表示透過施予第三位元資料讀取電壓VC而獲得的第1上頁驗證值，並且(VA)Upper_pre2表示透過施予第一位元資料讀取電壓VA而獲得的第2上頁驗證值，其中符號”～”代表反相。此外，在本範例實施例中，當第三位元資料讀取電壓VC小於記憶胞的浮動電壓時，記憶胞的控制閘不會導通並輸出值'0'的第1上頁驗證值((VC)Upper_pre1)，當第一位元資料讀取電壓VA小於記憶胞的浮動電壓時，記憶胞的控制閘不會導通並輸出值'0'的第2上頁驗證值((VA)Upper_pre2)。
因此，在本範例實施例中，依照運算式(2)，當第三位元資料讀取電壓VC與第一位元資料讀取電壓VA皆小於記憶胞的浮動電壓時，在第三位元資料讀取電壓VC下記憶胞的控制閘不會導通並輸出值'0'的第1上頁驗證值並且在第一位元資料讀取電壓VA下記憶胞的控制閘不會導通並輸出值'0'的第2上頁驗證值。此時，MSB會被識別為1。
例如，當第三位元資料讀取電壓VC大於記憶胞的浮動電壓且第一位元資料讀取電壓VA小於記憶胞的浮動電壓小於記憶胞的浮動電壓時，在第三位元資料讀取電壓VC下記憶胞的控制閘會導通並輸出值'1'的第1上頁驗證值，並且在第一位元資料讀取電壓VA下記憶胞的控制閘不會導通並輸出值'0'的第2上頁驗證值。此時，MSB會被識別為0。
例如，當第三位元資料讀取電壓VC與第一位元資料讀取電壓VA皆大於記憶胞的浮動電壓時，在第三位元資料讀取電壓VC下，記憶胞的控制閘會導通並輸出值'1'的第1上頁驗證值，並且在第一位元資料讀取電壓VA下記憶胞的控制閘會導通並輸出值'1'的第2上頁驗證值。此時，MSB會被識別為1。
必須瞭解的是，儘管本發明是以4層記憶胞NAND型快閃記憶體來作說明。然而，本發明不限於此，其他多層記憶胞NAND型快閃記憶體亦可依據上述原理進行資料的讀取。
例如，以8層記憶胞NAND型快閃記憶體為例(如圖5所示)，每一個儲存狀態包括左側算起之第1個位元的最低有效位元LSB、從左側算起之第2個位元的中間有效位元(Center Significant Bit，CSB)以及從左側算起之第3個位元的最高有效位元MSB，其中LSB對應下頁面，CSB對應中頁面，MSB對應上頁面。在此範例中，每一記憶胞中的浮動電壓可依據第一位元資料讀取電壓VA、第二位元資料讀取電壓VB、第三位元資料讀取電壓VC、第四位元資料讀取電壓VD、第五位元資料讀取電壓VE、第六位元資料讀取電壓VF與第七位元資料讀取電壓VG而區分為8種儲存狀態(即，"111"、"110"、"100"、"101"、"001"、"000"、"010"與"011")。
圖6是根據本發明第一範例實施例所繪示的記憶體控制器的概要方塊圖。
請參照圖6，記憶體控制器130包括記憶體管理電路602、主機介面604、記憶體介面606與錯誤校正電路608。
記憶體管理電路602用以控制記憶體控制器130的整體運作。具體來說，記憶體管理電路602具有多個控制指令，並且在記憶體儲存裝置100運作時，此些控制指令會被執行以對記憶體模組120進行各種操作，例如資料讀取、資料寫入、資料抹除、映射表管理、壞區塊管理等。
在第一範例實施例中，記憶體管理電路602的控制指令是以韌體型式來實作。例如，記憶體管理電路602具有微處理器單元(未繪示)與唯讀記憶體(未繪示)，並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置100運作時，此些控制指令會由微處理器單元來執行以完成根據第一實施例的資料存取方法。
在本發明另一範例實施例中，記憶體管理電路602的控制指令亦可以程式碼型式儲存於記憶體模組120的特定區域(例如，記憶體模組中專用於存放系統資料的系統區)中。此外，記憶體管理電路602具有微處理器單元(未繪示)、唯讀記憶體(未繪示)及隨機存取記憶體(未繪示)。特別是，此唯讀記憶體具有驅動碼段，並且當記憶體控制器130被致能時，微處理器單元會先執行此驅動碼段來將儲存於記憶體模組120中之控制指令載入至記憶體管理電路602的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以執行第一範例實施例的資料存取方法與記憶體管理方法。此外，在本發明另一範例實施例中，記憶體管理電路602的控制指令亦可以一硬體型式來實作。
主機介面604是耦接至記憶體管理電路602並且用以接收與識別主機系統1000所傳送的指令與資料。也就是說，主機系統1000所傳送的指令與資料會透過主機介面604來傳送至記憶體管理電路602。在第一範例實施例中，主機介面604是對應連接器110為USB介面。然而，必須瞭解的是本發明不限於此，主機介面604亦可以是PATA介面、IEEE 1394介面、PCI Express介面、SATA介面、SD介面、MS介面、MMC介面、CF介面、IDE介面或其他適合的資料傳輸介面。
記憶體介面606是耦接至記憶體管理電路602並且用以存取記憶體模組120。也就是說，欲寫入至記憶體模組120的資料會經由記憶體介面606轉換為記憶體模組120所能接受的格式。
錯誤校正電路608是耦接至記憶體管理電路602並且用以執行一錯誤校正程序以確保資料的正確性。具體來說，當記憶體管理電路602從記憶體模組120中讀取資料時，錯誤校正電路608會對所讀取的資料執行錯誤校正程序。例如，在第一範例實施例中，錯誤校正電路608為低密度奇偶校正(Low Ddensity Parity Check，LDPC)電路，並且會儲存記錄對數可能性比(Log Likelihood Ratio，LLR)值查詢表。當記憶體管理電路602從記憶體模組130讀取資料時，錯誤校正電路608會依據所讀取的資料以及查詢表中對應的LLR值來執行錯誤校正程序。其中，值得說明的是在另一範例實施例中，錯誤校正電路608亦可為渦輪碼(Turbo Code)電路。
例如，在第一範例實施例中，記憶體控制器130可更包括緩衝記憶體610。緩衝記憶體610是耦接至記憶體管理電路602並且用以暫存來自於主機系統1000的資料與指令或來自於記憶體模組120的資料。
例如，在第一範例實施例中，記憶體控制器130可更包括電源管理電路612。電源管理電路612是耦接至記憶體管理電路602並且用以控制記憶體儲存裝置100的電源。
在第一範例實施例中，記憶體管理電路602包括記憶單元652與軟值擷取電路654。
記憶單元652用以記錄上述第一位元資料讀取電壓VA、第二位元資料讀取電壓VB與第三位元資料讀取電壓VC。
軟值擷取電路654是耦接至記憶單元652。如上所述，當記憶體模組120處於長期閒置、漏電、或是被頻繁使用等情形下，記憶體模組120之記憶胞的浮動電壓可能會改變而造成錯誤位元。在此，軟值擷取電路654用以從讀取資料所對應的記憶胞中獲取軟值並且依據所獲取的軟值計算對應此讀取資料的軟資訊估計值，由此使得錯誤校正電路608能夠依據此軟資訊估計值而提供更佳的校正能力來對錯誤位元進行錯誤校正程序。
圖7A與7B是根據本發明第一範例實施例所繪示儲存於記憶胞陣列中的寫入資料所對應的浮動電壓的另一統計分配圖。
請參照圖7A，依據第一位元資料讀取電壓VA、第二位元資料讀取電壓VB與第三位元資料讀取電壓VC來區別記憶胞的儲存狀態時，有部分的位元會被誤判而成為錯誤位元。例如，在使用第二位元資料讀取電壓VB來區別儲存狀態"10"與儲存狀態"00"時，區塊702與區塊704表示儲存狀態被誤判的記憶胞。也就是說，區塊702中的記憶胞的儲存狀態應為"00"，卻被誤判為"10"，區塊704中的記憶胞的儲存狀態應為"10"，卻被誤判為"00"。
具體來說，當從記憶體模組120的數個記憶胞中所讀取之下頁資料無法被錯誤校正時，軟值擷取電路654會設定對應第二位元資料讀取電壓VB的第二負調整位元資料讀取電壓VBM與第二正調整位元資料讀取電壓VBP，並且指示記憶體模組120施予第二負調整位元資料讀取電壓VBM與第二正調整位元資料讀取電壓VBP至此些記憶胞以使得此些記憶胞的控制閘輸出對應的值(即，軟值)。此外，軟值擷取電路654會依據對應的運算式(3)來計算下頁資料的軟資訊估計值：
LSB_SVI=(VBP)SVD xor(VBM)SVD　(3)
其中LSB_SVI為記憶胞之LSB的軟資訊估計值，(VBP)SVD表示透過施予第二正調整位元資料讀取電壓VBP而獲得的軟值，並且(VBM)SVD表示透過施予第二負調整位元資料讀取電壓VBM而獲得的軟值。
基此，軟值擷取電路654會將所計算的軟資訊估計值提供給錯誤校正電路608，並且錯誤校正電路608會根據所讀取之下頁資料和對應此下頁資料的軟資訊估計值於LLR值查詢表中查詢對應的LLR值，由此進行錯誤校正程序。其中，值得說明的是，在另一範例實施例中，錯誤校正電路608是利用所讀取之下頁資料和對應此下頁資料的軟資訊估計值，經過一運算過程求出相對應之LLR值。
此外，在本範例實施例中，LLR值是用以代表資料可能為0或1之機率參數，其可定義為
其中，x 0 為輸入資料可能為0之機率，x 1 為輸入資料可能為1之機率。此外，在本領域中，LLR值係為演算低密度奇偶校正LDPC碼之一輸入參數，用以透過LDPC電路對資料進行錯誤校正。其泛用於LDPC電路之各種演算法，如SPA(Sum-Product)演算法，LLR(Log-likelihood-ratio)演算法，MSA(Minimum-Sum)演算法，Offset MSA演算法等，由於此等演算法已為本領域人員所知悉，故在此不再多做贅述。
類似地，當從記憶體模組120的數個記憶胞中所讀取之上頁資料無法被錯誤校正時，軟值擷取電路654會設定對應第三位元資料讀取電壓VC的第三負調整位元資料讀取電壓VCM與第三正調整位元資料讀取電壓VCP以及對應第一位元資料讀取電壓VA的第一負調整位元資料讀取電壓VAM與第一正調整位元資料讀取電壓VAP，並且指示記憶體模組120施予第三負調整位元資料讀取電壓VCM、第三正調整位元資料讀取電壓VCP、第一負調整位元資料讀取電壓VAM與第一正調整位元資料讀取電壓VAP至此些記憶胞以使得此些記憶胞的控制閘輸出對應的值(即，軟值)。此外，軟值擷取電路654會依據對應的運算式(4)~(6)來計算上頁資料的軟資訊估計值：
Pre1=(VCP)SVD xor(VCM)SVD　(4)
Pre2=(VAM)SVD xor Pre1　(5)
MSB_SVI=(VAP)SVD xor Pre2　(6)
其中MSB_SVI為記憶胞之MSB的軟資訊估計值，(VCP)SVD表示透過施予第三正調整位元資料讀取電壓VCP而獲得的軟值，(VCM)SVD表示透過施予第三負調整位元資料讀取電壓VCM而獲得的軟值，(VAP)SVD表示透過施予第一正調整位元資料讀取電壓VAP而獲得的軟值，並且(VAM)SVD表示透過施予第一負調整位元資料讀取電壓VAM而獲得的軟值。
基此，軟值擷取電路654會將所計算的軟資訊估計值提供給錯誤校正電路608，並且錯誤校正電路608會根據所讀取之上頁資料和對應此上頁資料的軟資訊估計值於LLR值查詢表中查詢對應的LLR值，由此進行錯誤校正程序。
如上所述，當讀取下頁資料時，軟值擷取電路654是依序地使用第二負調整位元資料讀取電壓VBM與第二正調整位元資料讀取電壓VBP來讀取軟值並依序地執行互斥運算來產生軟資訊估計值；而當讀取上頁資料時，軟值擷取電路654是依序地使用第三負調整位元資料讀取電壓VCM、第三正調整位元資料讀取電壓VCP、第一負調整位元資料讀取電壓VAM與第一正調整位元資料讀取電壓VAP來讀取軟值並依序地執行互斥運算來產生軟資訊估計值。特別是，當以記憶胞為單位同時讀取下頁資料與上頁資料時，軟值擷取電路654會依序地使用第二負調整位元資料讀取電壓VBM、第二正調整位元資料讀取電壓VBP、第三負調整位元資料讀取電壓VCM、第三正調整位元資料讀取電壓VCP、第一負調整位元資料讀取電壓VAM與第一正調整位元資料讀取電壓VAP來讀取軟值並依序地執行互斥運算來產生軟資訊估計值。
此外，儘管在第一範例實施例中，軟值擷取電路654使用互斥(XOR)運算(如式(3)~式(6)所示)來計算軟資訊估計值。然而，必須瞭解的是，本發明不限於此。其亦可用其他的邏輯運算元組合為互斥運算，或運用其他的運算式使得軟資訊估計值在各個相對應之正負調整位元資料讀取電壓間為1，其餘則為0。也就是說，第一負調整位元資料讀取電壓VAM及第一正調整位元資料讀取電壓vAP間、第二負調整位元資料讀取電壓VBM及第二正調整位元資料讀取電壓VBP間之軟資訊估計值為1，第一正調整位元資料讀取電壓VAP至第二負調整位元資料讀取電壓VBM間則為0(如圖7B所示)。
在第一範例實施例中，第一負調整位元資料讀取電壓VAM、第一正調整位元資料讀取電壓VAP、第二負調整位元資料讀取電壓VBM、第二正調整位元資料讀取電壓VBP、第三負調整位元資料讀取電壓VCM與第三正調整位元資料讀取電壓VCP是根據第一位元資料讀取電壓VA、第二位元資料讀取電壓VB、第三位元資料讀取電壓VC、第一調整值與第二調整值來分別地設定。
例如，第一負調整位元資料讀取電壓VAM、第一正調整位元資料讀取電壓VAP、第二負調整位元資料讀取電壓VBM、第二正調整位元資料讀取電壓VBP、第三負調整位元資料讀取電壓VCM與第三正調整位元資料讀取電壓VCP是根據式(7)～(14)來設定：
VAM=VA-FAV　(7)
VAP=VA+FAV　(8)
VBM=VB-FAV　(9)
VBP=VB+SAV　(10)
VCM=VC-SAV　(11)
VCP=VC+SAV　(12)
FAV=(VB-VA)/N　(13)
SAV=(VC-VB)/M　(14)
其中FAV為第一調整值，SAV為第二調整值，並且N及M為錯誤分佈預估值。在本範例實施例中，錯誤分佈預估值會根據記憶體模組120的使用狀態而動態地調整。例如，軟值擷取電路654根據記憶體模組120的抹除次數或錯誤校正電路608執行錯誤校正程序而獲得之讀取資料錯誤率來動態地調整錯誤分佈預估值。因此，第一調整值與第二調整值亦會根據錯誤分佈預估值的變動而動態地變動。例如，在第一範例實施例中，錯誤分佈預估值N為初始地被設定為5，錯誤分佈預估值M初始地被設定為6。在此，式(7)~(14)僅為設定負調整位元資料讀取電壓與正調整位元資料讀取電壓的一個範例，並且本發明不限於此。本質上第一負調整位元資料讀取電壓VAM為一小於第一位元資料讀取電壓VA之值，第一正調整位元資料讀取電壓VAP為一大於第一位元資料讀取電壓VA之值。再者，錯誤分佈預估值N及M亦可設定相同或相異，第一調整值FAV亦可等同或不同於第二調整值SAV。
必須瞭解的是，儘管第一範例實施例是以4層記憶胞NAND型快閃記憶體來作說明。然而，本發明不限於此，其他多層記憶胞NAND型快閃記憶體亦可依據上述方式獲取軟值與計算軟資訊估計值。
例如，以8層記憶胞NAND型快閃記憶體為例(如圖8所示)，對應下頁資料、中頁資料與上頁資料的軟值會透過施予第一負調整位元資料讀取電壓VAM、第一正調整位元資料讀取電壓VAP、第二負調整位元資料讀取電壓VBM、第二正調整位元資料讀取電壓VBP、第三負調整位元資料讀取電壓VCM、第三正調整位元資料讀取電壓VCP、第四負調整位元資料讀取電壓VDM、第四正調整位元資料讀取電壓VDP、第五負調整位元資料讀取電壓VEM、第五正調整位元資料讀取電壓VEP、第六負調整位元資料讀取電壓VFM、第六正調整位元資料讀取電壓VFP、第七負調整位元資料讀取電壓VGM、第七正調整位元資料讀取電壓VGP來獲取並且由此計算對應的軟資訊估計值。
圖9是根據本發明第一範例實施例所繪的資料讀取方法的流程圖。
請參照圖9，首先，當快閃記憶體控制器130從主機系統1000中接收到讀取請求時，在步驟S901中對應此讀取指令的讀取資料會被讀取。具體來說，記憶體管理電路602會向記憶體模組120下達讀取指令並且軟值擷取電路654會透過記憶體介面606從記憶體模組120的資料輸入/輸出緩衝器210中讀取對應此讀取指令的讀取資料。
然後，在步驟S903中此讀取資料會被執行錯誤校正程序。在此，錯誤校正電路608會對此讀取資料進行錯誤校正程序並且將校正結果傳送給軟值擷取電路654。之後，在步驟S905中軟值擷取電路654會判斷執行於讀取資料上的錯誤校正程序是否成功。也就是說，軟值擷取電路654會判斷讀取資料中的錯誤位元是否被錯誤校正電路608成功地校正。
倘若執行於讀取資料上的錯誤校正程序為成功時，則步驟S907中軟值擷取電路654會輸出已校正的讀取資料。具體來說，已校正的讀取資料會經由主機介面604傳送給主機系統1000。
倘若執行於讀取資料上的錯誤校正程序為不成功時，則在步驟S909中軟值擷取電路654會依據讀取資料所對應的頁面(如，上頁面或下頁面)和調整值(如，上述第一調整值與第二調整值)設定對應之位元資料讀取電壓的負調整位元資料讀取電壓與正調整位元資料讀取電壓。並且，在步驟S911中軟值擷取電路654會向記憶體模組120下達軟值讀取指令以指示記憶體模組120使用負調整位元資料讀取電壓與正調整位元資料讀取電壓來讀取軟值。具體來說，在步驟S909與S911中軟值擷取電路654會依據讀取資料所對應的頁面來判斷用於讀取此讀取資料的位元資料讀取電壓並且依據調整值來設定對應此位元資料讀取電壓的負調整位元資料讀取電壓與正調整位元資料讀取電壓。根據不同頁面來設定與使用負調整位元資料讀取電壓與正調整位元資料讀取電壓並且由此獲取軟值的方法已描述如上，在此不再重複描述。
之後，在步驟S913中軟值擷取電路654會根據所讀取的軟值來計算軟資訊估計值並且傳送所計算的軟資訊估計值給錯誤校正電路608。
在步驟S915中錯誤校正電路608會依據所接收的軟資訊估計值對此讀取資料進行錯誤校正程序並且將校正結果傳送給軟值擷取電路654。然後，在步驟S917中軟值擷取電路654會判斷執行於讀取資料上的錯誤校正程序是否成功。倘若執行於讀取資料上的錯誤校正程序為成功時，步驟S907會被執行。並且，倘若執行於讀取資料上的錯誤校正程序為不成功時，在步驟S919中軟值擷取電路654會輸出讀取錯誤訊息。
[第二範例實施例]
第二範例實施例的記憶體儲存裝置的結構是相同於第一範例實施例的記憶體儲存裝置，以下將使用圖1、圖2與圖6來描述第二範例實施例的記憶體儲存裝置。
在第二範例實施例中，資料的寫入與讀取運作是相同於第一範例實施例(即，如圖3與4所示)並且軟值擷取電路654亦會如第一範例實施例所述獲取軟值與計算軟資訊估計值以提供給錯誤校正電路608來進行錯誤校正程序。以下僅針對第二範例實施例與第一範例實施例的不同之處進行描述。
在第二範例實施例中，軟值擷取電路654更用以從讀取資料所對應的記憶胞中獲取擴大軟值並且依據所獲取的擴大軟值計算對應此讀取資料的擴大軟資訊估計值，由此使得錯誤校正電路608能夠依據此擴大軟資訊估計值而提供更佳的校正能力來對錯誤位元進行錯誤校正程序。
圖10A與10B是根據本發明第二範例實施例所繪示儲存於記憶胞陣列中的寫入資料所對應的浮動電壓的統計分配圖。
請參照圖10A，當從記憶體模組120的數個記憶胞中所讀取之下頁資料無法被錯誤校正時，軟值擷取電路654會設定對應第二位元資料讀取電壓VB的第二擴大負調整位元資料讀取電壓VBME與第二擴大正調整位元資料讀取電壓VBPE，並且指示記憶體模組120施予第二擴大負調整位元資料讀取電壓VBME與第二擴大正調整位元資料讀取電壓VBPE至此些記憶胞以使得此些記憶胞的控制閘輸出對應的值(即，擴大軟值)。此外，軟值擷取電路654會依據對應的運算式(15)來計算下頁資料的軟資訊估計值：
LSB_SVIE=(VBPE)SVDE xor(VBME)SVDE　(15)
其中LSB_SVIE為記憶胞之LSB的擴大軟資訊估計值，(VBPE)SVDE表示透過施予第二擴大正調整位元資料讀取電壓VBPE而獲得的擴大軟值，並且(VBME)SVDE表示透過施予第二擴大負調整位元資料讀取電壓VBME而獲得的擴大軟值。
基此，軟值擷取電路654會將所計算的擴大軟資訊估計值提供給錯誤校正電路608，並且錯誤校正電路608會根據所讀取之下頁資料和對應此下頁資料的軟資訊估計值與擴大軟資訊估計值於LLR值查詢表中查詢對應的LLR值，由此進行錯誤校正程序。
類似地，當從記憶體模組120的數個記憶胞中讀取上頁資料且此上頁資料無法被錯誤校正時，軟值擷取電路654會設定對應第三位元資料讀取電壓VC的第三擴大負調整位元資料讀取電壓VCME與第三擴大正調整位元資料讀取電壓VCPE以及對應第一位元資料讀取電壓VA的第一擴大負調整位元資料讀取電壓VAME與第一擴大正調整位元資料讀取電壓VAPE，並且指示記憶體模組120施予第三擴大負調整位元資料讀取電壓VCME、第三擴大正調整位元資料讀取電壓VCPE、第一擴大負調整位元資料讀取電壓VAME與第一擴大正調整位元資料讀取電壓VAPE至此些記憶胞以使得此些記憶胞的控制閘輸出對應的值(即，擴大軟值)。此外，軟值擷取電路654會依據對應的運算式(15)～(17)來計算上頁資料的軟資訊估計值：
EPre1=(VCPE)SVDE xor(VCME)SVDE　(15)
EPre2=(VAME)SVDE xor EPre1　(16)
MSB_SVIE=(VAPE)SVDE xor EPre2　(17)
其中MSB_SVIE為記憶胞之MSB的擴大軟資訊估計值，(VCPE)SVDE表示透過施予第三擴大正調整位元資料讀取電壓VCP而獲得的擴大軟值，(VCME)SVDE表示透過施予第三擴大負調整位元資料讀取電壓VCME而獲得的擴大軟值，(VAPE)SVDE表示透過施予第一擴大正調整位元資料讀取電壓VAPE而獲得的擴大軟值，並且(VAME)SVDE表示透過施予第一擴大負調整位元資料讀取電壓VAME而獲得的擴大軟值。
基此，軟值擷取電路654會將所計算的擴大軟資訊估計值提供給錯誤校正電路608，並且錯誤校正電路608會根據所讀取之上頁資料和對應此上頁資料的軟資訊估計值與擴大軟資訊估計值於LLR值查詢表中查詢對應的LLR值，由此進行錯誤校正程序。
如上所述，當讀取下頁資料時，軟值擷取電路654是依序地使用第二擴大負調整位元資料讀取電壓VBME與第二擴大正調整位元資料讀取電壓VBPE來讀取擴大軟值並依序地執行互斥運算來產生擴大軟資訊估計值；而當讀取上頁資料時，軟值擷取電路654是依序地使用第三擴大負調整位元資料讀取電壓VCME、第三擴大正調整位元資料讀取電壓VCPE、第一擴大負調整位元資料讀取電壓VAME與第一擴大正調整位元資料讀取電壓VAPE來讀取擴大軟值並依序地執行互斥運算來產生擴大軟資訊估計值。特別是，當以記憶胞為單位同時讀取下頁資料與上頁資料時，軟值擷取電路654會依序地使用第三擴大負調整位元資料讀取電壓VCME、第三擴大正調整位元資料讀取電壓VCPE、第一擴大負調整位元資料讀取電壓VAME與第一擴大正調整位元資料讀取電壓VAPE來讀取擴大軟值並依序地執行互斥運算來產生擴大軟資訊估計值。
值得一提的是，儘管在第二範例實施例中，軟值擷取電路654使用互斥運算(如式(14)~式(17)所示)來計算擴大軟資訊估計值。然而，必須瞭解的是，本發明不限於此，其亦可用其他的邏輯運算元組合為互斥運算，或運用其他的運算式使得軟資訊估計值在各個相對應之擴大正負調整位元資料讀取電壓間為1，其餘則為0。也就是說，第一擴大負調整位元資料讀取電壓VAME及第一擴大正調整位元資料讀取電壓VAPE間，第二擴大負調整位元資料讀取電壓VBME及第二擴大正調整位元資料讀取電壓VBPE間之軟資訊估計值為1，第一擴大正調整位元資料讀取電壓VAPE至第二擴大負調整位元資料讀取電壓VBME間則為0(如圖10B所示)。
在第二範例實施例中，第一擴大負調整位元資料讀取電壓VAME、第一擴大正調整位元資料讀取電壓VAPE、第二擴大負調整位元資料讀取電壓VBME、第二擴大正調整位元資料讀取電壓VBPE、第三擴大負調整位元資料讀取電壓VCME與第三擴大正調整位元資料讀取電壓VCPE是根據第一位元資料讀取電壓VA、第二位元資料讀取電壓VB、第三位元資料讀取電壓VC、第一調整值與第二調整值來分別地設定。
例如，第一擴大負調整位元資料讀取電壓VAME、第一擴大正調整位元資料讀取電壓VAPE、第二擴大負調整位元資料讀取電壓VBME、第二擴大正調整位元資料讀取電壓VBPE、第三擴大負調整位元資料讀取電壓VCME與第三擴大正調整位元資料讀取電壓VCPE是根據式(18)~(23)來設定：
VAME=VA-C1×FAV　(18)
VAPE=VA+C1×FAV　(19)
VBME=VB-C1×FAV　(20)
VBPE=VB+C2×SAV　(21)
VCME=VC-C2×SAV　(22)
VCPE=VC+C2×SAV　(23)
在本範例實施例中，C1為2，C2為2.5。其中，式(18)~(23)僅為設定擴大負調整位元資料讀取電壓與擴大正調整位元資料讀取電壓的一個範例，並且本發明不限於此，C1及C2可為大於1的數值。
圖11A與11B是根據本發明第二範例實施例所繪的資料讀取方法的流程圖，其中以節點A與節點B來連接圖11A與圖11B。
請參照圖11A與11B，步驟S901、S903、S905、S907、S911、S913、S915、S917、S919已描述如上，在此不重複描述。
倘若在步驟S917中判斷執行於讀取資料上的錯誤校正程序為不成功時，則在步驟S1101中軟值擷取電路654會依據讀取資料所對應的頁面(如，上頁面或下頁面)和調整值(如，上述第一調整值與第二調整值)設定對應位元資料讀取電壓的擴大負調整位元資料讀取電壓與擴大正調整位元資料讀取電壓。並且，在步驟S1103中軟值擷取電路654會向記憶體模組120下達擴大軟值讀取指令以指示記憶體模組120使用擴大負調整位元資料讀取電壓與擴大正調整位元資料讀取電壓來讀取軟值。具體來說，在步驟S1101與S1103中軟值擷取電路654會依據讀取資料所對應的頁面來判斷用於讀取此讀取資料的位元資料讀取電壓並且依據調整值來設定對應此位元資料讀取電壓的擴大負調整位元資料讀取電壓與擴大正調整位元資料讀取電壓。依據針對不同頁面來設定與使用擴大負調整位元資料讀取電壓與擴大正調整位元資料讀取電壓並且由此獲取擴大軟值的方法已描述如上，在此不再重複描述。
之後，在步驟S1105中軟值擷取電路654會根據所接收的擴大軟值來計算擴大軟資訊估計值並且傳送所計算的擴大軟資訊估計值給錯誤校正電路608。
在步驟S1107中錯誤校正電路608會依據所接收的軟資訊估計值與擴大軟資訊估計值對此讀取資料進行錯誤校正程序並且將校正結果傳送給軟值擷取電路654。然後，在步驟S1109中軟值擷取電路654會判斷執行於讀取資料上的錯誤校正程序是否成功。倘若執行於讀取資料上的錯誤校正程序為成功時，步驟S907會被執行。並且，倘若執行於讀取資料上的錯誤校正程序為不成功時，步驟S919會被執行。
在本範例實施例中，記憶體模組120會將施予上述負調整位元資料讀取電壓與正調整位元資料讀取電壓所獲得之軟值以及施予上述擴大負調整位元資料讀取電壓與擴大正調整位元資料讀取電壓所獲得之擴大軟值皆被暫存在資料輸入/輸出緩衝器210中，並且軟值擷取電路654會從資料輸入/輸出緩衝器210中中讀取軟值與擴大軟值。值得一提的是，在本發明另一範例實施例中，資料輸入/輸出緩衝器210是可由獨立的位元輸入/輸出緩衝器、軟值輸入/輸出緩衝器與擴大輸入/輸出緩衝器來構成。特別是，讀取資料是被會暫存於位元輸入/輸出緩衝器中，軟值是被暫存於軟值輸入/輸出緩衝器中並且擴大軟值是被暫存於擴大軟值輸入/輸出緩衝器。基此，當記憶體控制器130與記憶體模組120之間使用多通道來傳輸時，利用多個緩衝器可有效地縮短傳輸軟值或擴大軟值所需的時間。
[第三範例實施例]
圖12是根據本發明第三範例實施例所繪示的記憶體儲存裝置的概要方塊圖。
請參照圖12，記憶體儲存裝置1200會與主機系統1000一起使用，以使主機系統1000可將資料寫入至記憶體儲存裝置1200或從記憶體儲存裝置1200中讀取資料。
記憶體儲存裝置1200包括連接器110、記憶體模組1220與記憶體控制器1230，其中連接器110的結構與功能以描述如上，在此不重複描述。
記憶體模組1220用以儲存主機系統1000所寫入之資料。在第二範例實施例中，記憶體模組1220為MLC快閃記憶體模組。
記憶體模組1220包括記憶胞陣列202、字元線控制電路204、位元線控制電路206、列解碼器(column decoder)208、資料輸入/輸出緩衝器210與控制電路1212。
記憶胞陣列202、字元線控制電路204、位元線控制電路206、列解碼器208與資料輸入/輸出緩衝器210的結構與功能已描述如上，在此不重複描述。
在第三範例實施例中，控制電路1212亦會控制字元線控制電路204、位元線控制電路206、列解碼器208與資料輸入/輸出緩衝器210以執行如第一範例實施例所述之如資料寫入與讀取(即，如圖3與4所示)。此外，控制電路1212包括記憶單元1252與軟值擷取電路1254。
記憶單元1252用以記錄上述第一位元資料讀取電壓VA、第二位元資料讀取電壓VB與第三位元資料讀取電壓VC。
軟值擷取電路1254耦接至記憶單元1252並且用以計算軟資訊估計值。
具體來說，當控制電路1212從記憶體控制器1230中接收到軟值讀取指令時，軟值擷取電路1254會根據軟資訊估計值請求指令所對應的記憶胞中獲取軟值並且依據所獲取的軟值計算對應此讀取資料的軟資訊估計值。
例如，當控制電路1212從記憶體控制器1230中接收到對應記憶體模組1220的數個記憶胞之下頁資料的軟資訊估計值請求指令時，軟值擷取電路1254會設定對應第二位元資料讀取電壓VB的第二負調整位元資料讀取電壓VBM與第二正調整位元資料讀取電壓VBP，並且指示字元線控制電路204施予第二負調整位元資料讀取電壓VBM與第二正調整位元資料讀取電壓VBP至此些記憶胞以使得此些記憶胞的控制閘輸出對應的軟值(如圖7B所示)。此外，軟值擷取電路1254會依據上述運算式(3)來計算此下頁資料的軟資訊估計值，並且所計算的軟資訊估計值會經由資料輸入/輸出緩衝器210傳送給記憶體控制器1230。
類似地，當控制電路1212從記憶體控制器1230中接收到對應記憶體模組1220的數個記憶胞之上頁資料的軟資訊讀取指令時，軟值擷取電路1254會設定對應第三位元資料讀取電壓VC的第三負調整位元資料讀取電壓VCM與第三正調整位元資料讀取電壓VCP以及對應第一位元資料讀取電壓VA的第一負調整位元資料讀取電壓VAM與第一正調整位元資料讀取電壓VAP，並且指示字元線控制電路204施予第三負調整位元資料讀取電壓VCM、第三正調整位元資料讀取電壓VCP、第一負調整位元資料讀取電壓VAM與第一正調整位元資料讀取電壓VAP至此些記憶胞以使得此些記憶胞的控制閘輸出對應的軟值。此外，軟值擷取電路1254會依據上述運算式(4)~(6)來計算上頁資料的軟資訊估計值，並且所計算的軟資訊估計值會經由資料輸入/輸出緩衝器210傳送給記憶體控制器1230。
在第三範例實施例中，軟值擷取電路1254亦是依據上述式(7)~(14)來設定第一負調整位元資料讀取電壓VAM、第一正調整位元資料讀取電壓VAP、第二負調整位元資料讀取電壓VBM、第二正調整位元資料讀取電壓VBP、第三負調整位元資料讀取電壓VCM與第三正調整位元資料讀取電壓VCP。但，必須瞭解的是式(7)~(14)僅為設定負調整位元資料讀取電壓與正調整位元資料讀取電壓的一個範例，並非限制軟值擷取電路1254的設定方式。
此外，儘管第三範例實施例是以4層記憶胞NAND型快閃記憶體來作說明。然而，記憶體模組1220亦可以是其他多層記憶胞NAND型快閃記憶體。例如，以8層記憶胞NAND型快閃記憶體為例(如圖8所示)，軟值擷取電路1254會藉由設定與施予第一負調整位元資料讀取電壓VAM、第一正調整位元資料讀取電壓VAP、第二負調整位元資料讀取電壓VBM、第二正調整位元資料讀取電壓VBP、第三負調整位元資料讀取電壓VCM、第三正調整位元資料讀取電壓VCP、第四負調整位元資料讀取電壓VDM、第四正調整位元資料讀取電壓VDP、第五負調整位元資料讀取電壓VEM、第五正調整位元資料讀取電壓VEP、第六負調整位元資料讀取電壓VFM、第六正調整位元資料讀取電壓VFP、第七負調整位元資料讀取電壓VGM、第七正調整位元資料讀取電壓VGP來獲取對應下頁資料、中頁資料與上頁資料的軟值並且由此計算對應的軟資訊估計值。
記憶體控制器1230耦接至連接器110與記憶體模組1220。記憶體控制器1230用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令，並且根據主機系統1000的指令在記憶體模組1220中進行資料的寫入、讀取與抹除等運作。
記憶體控制器1230包括記憶體管理電路1202、主機介面604、記憶體介面606、錯誤校正電路608、緩衝記憶體610與電源管理電路612。
記憶體管理電路1202用以控制記憶體控制器1230的整體運作。具體來說，記憶體管理電路1202具有多個控制指令，並且在記憶體儲存裝置1200運作時，此些控制指令會被執行以對記憶體模組1220進行各種操作，例如資料讀取、資料寫入、資料抹除、映射表管理、壞區塊管理等。
在第三範例實施例中，記憶體管理電路1202的控制指令是以韌體型式來實作。然而，本發明不限於此，並且在本發明另一範例實施例中，記憶體管理電路1202可以一程式碼型式或硬體型式來實作。
在第三範例實施例中，當記憶體管理電路1202從記憶體模組1220中讀取資料且錯誤校正電路608無法於此資料上成功地執行錯誤校正程序時，記憶體管理電路1202會向記憶體模組1220下達對應儲存此資料之記憶胞的軟資訊估計值請求指令。並且，軟值擷取電路1254會依據此請求指令讀取軟資訊與計算軟資訊估計值以提供給記憶體管理電路1202。之後，記憶體管理電路1202會將所接收到的軟資訊估計值提供給錯誤校正電路608，並且錯誤校正電路608會依據此軟資訊估計值再對此資料執行錯誤校正程序，以校正此資料中的錯誤位元。
[第四範例實施例]
第四範例實施例的記憶體儲存裝置的結構是相同於第三範例實施例的記憶體儲存裝置，以下將使用圖12來描述第四範例實施例的記憶體儲存裝置。
在第四範例實施例中，資料的寫入與讀取是相同於第三範例實施例並且軟值擷取電路1254亦會如第三範例實施例所述獲取軟值與計算軟資訊估計值。以下僅針對第四範例實施例與第三範例實施例的不同之處進行描述。
在第四範例實施例中，軟值擷取電路1254更用以從讀取資料所對應的記憶胞中獲取擴大軟值並且依據所獲取的擴大軟值計算對應此讀取資料的擴大軟資訊估計值。
例如，當控制電路1212從記憶體控制器1230中接收到對應記憶體模組1220的數個記憶胞之下頁資料的擴大軟資訊估計值請求指令時，軟值擷取電路1254會設定對應第二位元資料讀取電壓VB的第二擴大負調整位元資料讀取電壓VBME與第二擴大正調整位元資料讀取電壓VBPE，並且指示字元線控制電路204施予第二擴大負調整位元資料讀取電壓VBME與第二擴大正調整位元資料讀取電壓VBPE至此些記憶胞以使得此些記憶胞的控制閘輸出對應的擴大軟值(如圖10所示)。此外，軟值擷取電路1254會依據上述運算式(15)來計算此下頁資料的擴大軟資訊估計值，並且所計算的擴大軟資訊估計值會經由資料輸入/輸出緩衝器210傳送給記憶體控制器1230。
類似地，當控制電路1212從記憶體控制器1230中接收到對應記憶體模組1220的數個記憶胞之上頁資料的擴大軟資訊估計值請求指令時，軟值擷取電路1254會設定對應第三位元資料讀取電壓VC的第三擴大負調整位元資料讀取電壓VCME與第三擴大正調整位元資料讀取電壓VCPE以及對應第一位元資料讀取電壓VA的第一擴大負調整位元資料讀取電壓VAME與第一擴大正調整位元資料讀取電壓VAPE，並且指示字元線控制電路204施予第三擴大負調整位元資料讀取電壓VCME、第三擴大正調整位元資料讀取電壓VCPE、第一擴大負調整位元資料讀取電壓VAME與第一擴大正調整位元資料讀取電壓VAPE至此些記憶胞以使得此些記憶胞的控制閘輸出對應的擴大軟值。此外，軟值擷取電路1254會依據上述運算式(15)~(17)來計算此上頁資料的擴大軟資訊估計值，並且所計算的擴大軟資訊估計值會經由資料輸入/輸出緩衝器210傳送給記憶體控制器1230。
在第三範例實施例中，軟值擷取電路1254亦是依據上述式(18)~(21)來設定第一擴大負調整位元資料讀取電壓VAME、第一擴大正調整位元資料讀取電壓VAPE、第二擴大負調整位元資料讀取電壓VBME、第二擴大正調整位元資料讀取電壓VBPE、第三擴大負調整位元資料讀取電壓VCME與第三擴大正調整位元資料讀取電壓VCPE。但，必須瞭解的是式(18)～(21)僅為設定擴大負調整位元資料讀取電壓與擴大正調整位元資料讀取電壓的一個範例，並非限制軟值擷取電路1254的設定方式。
在第四範例實施例中，當記憶體管理電路1202從記憶體模組1220中讀取資料且在參考軟資訊估計值的情況下錯誤校正電路608仍無法於此資料上成功地執行錯誤校正程序時，記憶體管理電路1202會向記憶體模組1220下達對應儲存此資料之記憶胞的擴大軟資訊估計值請求指令。
並且，軟值擷取電路1254會依據此請求指令讀取擴大軟資訊與計算擴大軟資訊估計值以提供給記憶體管理電路1202之後，記憶體管理電路1202會將所接收到的擴大軟資訊估計值提供給錯誤校正電路608，並且錯誤校正電路608會依據對應的軟資訊估計值和擴大軟資訊估計值再對此資料執行錯誤校正程序，以校正此資料中的錯誤位元。
綜上所述，本發明範例實施例的資料讀取方法能夠以較快速地方式讀取記憶胞中的軟資訊估計值，由此提升錯誤校正電路的錯誤校正能力。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100．．．記憶體儲存裝置
110．．．連接器
120．．．記憶體模組
130．．．記憶體控制器
1000．．．主機系統
202．．．記憶胞陣列
204．．．字元線控制電路
206．．．位元線控制電路
208．．．列解碼器
210．．．資料輸入/輸出緩衝器
212．．．控制電路
VA．．．第一位元資料讀取電壓
VB．．．第二位元資料讀取電壓
VC．．．第三位元資料讀取電壓
VD．．．第四位元資料讀取電壓
VE．．．第五位元資料讀取電壓
VF．．．第六位元資料讀取電壓
VG．．．第七位元資料讀取電壓
702、704．．．區塊
602．．．記憶體管理電路
604．．．主機介面
606．．．記憶體介面
608．．．錯誤校正電路
610．．．緩衝記憶體
612．．．電源管理電路
652．．．記憶單元
654．．．軟值擷取電路
VAM．．．第一負調整位元資料讀取電壓
VAP．．．第一正調整位元資料讀取電壓
VBM．．．第二負調整位元資料讀取電壓
VBP．．．第二正調整位元資料讀取電壓
VCM．．．第三負調整位元資料讀取電壓
VCP．．．第三正調整位元資料讀取電壓
VDM．．．第四負調整位元資料讀取電壓
VDP．．．第四正調整位元資料讀取電壓
VEM．．．第五負調整位元資料讀取電壓
VEP．．．第五正調整位元資料讀取電壓
VFM．．．第六負調整位元資料讀取電壓
VFP．．．第六正調整位元資料讀取電壓
VGM．．．第七負調整位元資料讀取電壓
VGP．．．第七正調整位元資料讀取電壓
S901、S903、S905、S907、S909、S911、S913、S915、S917、S919．．．資料讀取步驟
VAME．．．第一擴大負調整位元資料讀取電壓
VAPE．．．第一擴大正調整位元資料讀取電壓
VBME．．．第二擴大負調整位元資料讀取電壓
VBPE．．．第二擴大正調整位元資料讀取電壓
VCME．．．第三擴大負調整位元資料讀取電壓
VCPE．．．第三擴大正調整位元資料讀取電壓
S1101、S1103、S1105、S1107、S1109．．．資料讀取步驟
1200．．．記憶體儲存裝置
1220．．．記憶體模組
1230．．．記憶體控制器
1202．．．記憶體管理電路
1212．．．控制電路
1252．．．記憶單元
1254．．．軟值擷取電路
圖1是根據本發明第一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。
圖2是根據本發明第一範例實施例所繪示的記憶體模組的概要方塊圖。
圖3是根據本發明第一範例實施例所繪示儲存於記憶胞陣列中的寫入資料所對應的浮動電壓的統計分配圖。
圖4是根據本發明第一範例實施例所繪示的針對其中一個記憶胞的讀取運作示意圖。
圖5是根據本發明另一範例實施例所繪示之8層記憶胞的讀取運作示意圖。
圖6是根據本發明第一範例實施例所繪示的記憶體控制器的概要方塊圖。
圖7A與7B是根據本發明第一範例實施例所繪示儲存於記憶胞陣列中的寫入資料所對應的浮動電壓的另一統計分配圖。
圖8是根據本發明另一範例實施例所繪示儲存於8層記憶胞中的寫入資料所對應的浮動電壓的統計分配圖。
圖9是根據本發明第一範例實施例所繪的資料讀取方法的流程圖。
圖10A與10B是根據本發明第二範例實施例所繪示儲存於記憶胞陣列中的寫入資料所對應的浮動電壓的統計分配圖。
圖11A與11B是根據本發明第二範例實施例所繪的資料讀取方法的流程圖。
圖12是根據本發明第三範例實施例所繪示的記憶體儲存裝置的概要方塊圖。
S901、S903、S905、S907、S909、S911、S913、S915、S917、S919．．．資料讀取步驟

Claims (35)

  1. 一種資料讀取方法，用於一快閃記憶體模組，該資料讀取方法包括：使用至少一位元資料讀取電壓從該快閃記憶體模組的多個記憶胞中獲取一讀取資料，其中該讀取資料具有多個位元；依據至少一錯誤分佈預估值設定對應該至少一位元資料讀取電壓的至少一負調整位元資料讀取電壓與至少一正調整位元資料讀取電壓，其中該至少一負調整位元資料讀取電壓小於該至少一位元資料讀取電壓，且該至少一正調整位元資料讀取電壓大於該至少一位元資料讀取電壓；使用該至少一負調整位元資料讀取電壓與該至少一正調整位元資料讀取電壓來從該些記憶胞中獲取對應該讀取資料的多個軟值；以及依據該些軟值計算對應該讀取資料的每一該些位元的一軟資訊估計值，用以對該讀取資料進行錯誤校正。
  2. 如申請專利範圍第1項所述之資料讀取方法，其中該至少一位元資料讀取電壓包括一第一位元資料讀取電壓、一第二位元資料讀取電壓與一第三位元資料讀取電壓，其中依據該至少一錯誤分佈預估值設定對應該至少一位元資料讀取電壓的該至少一負調整位元資料讀取電壓與該至少一正調整位元資料讀取電壓的步驟包括：依據一第一調整值設定對應該第一位元資料讀取電壓的一第一負調整位元資料讀取電壓與一第一 正調整位元資料讀取電壓和對應該第二位元資料讀取電壓的一第二負調整位元資料讀取電壓；依據一第二調整值設定對應該第二位元資料讀取電壓的一第二正調整位元資料讀取電壓和對應該第三位元資料讀取電壓的一第三負調整位元資料讀取電壓與一第三正調整位元資料讀取電壓，其中該第一調整值與該第二調整值是根據該至少一錯誤分佈預估值來設定。
  3. 如申請專利範圍第2項所述之資料讀取方法，其中使用該至少一負調整位元資料讀取電壓與該至少一正調整位元資料讀取電壓來從該些記憶胞中獲取對應該讀取資料的該些軟值的步驟包括：使用該第一正調整位元資料讀取電壓、該第一負調整位元資料讀取電壓、該第二正調整位元資料讀取電壓、該第二負調整位元資料讀取電壓、該第三正調整位元資料讀取電壓與該第三負調整位元資料讀取電壓來從該些記憶胞中獲取對應該讀取資料的該些軟值。
  4. 如申請專利範圍第1項所述之資料讀取方法，更包括：依據該些軟資訊估計值對該讀取資料執行一錯誤校正程序；以及輸出對應該讀取資料的一已校正讀取資料。
  5. 如申請專利範圍第1項所述之資料讀取方法，其中依據該些軟值計算對應該讀取資料的該軟資訊估計值的步 驟包括：依序地依據對應該讀取資料的每一該些軟值執行一互斥(XOR)運算以產生對應該讀取資料的每一該些位元的該軟資訊估計值。
  6. 如申請專利範圍第2項所述之資料讀取方法，其中該第一負調整位元資料讀取電壓、該第一正調整位元資料讀取電壓、該第二負調整位元資料讀取電壓、該第二正調整位元資料讀取電壓、該第三負調整位元資料讀取電壓與該第三正調整位元資料讀取電壓是分別地依據式(7)、式(8)、式(9)、式(10)、式(11)與式(12)來設定：VAM=VA-FAV (7) VAP=VA+FAV (8) VBM=VB-FAV (9) VBP=VB+SAV (10) VCM=VC-SAV (11) VCP=VC+SAV (12)其中VAM為該第一負調整位元資料讀取電壓，VAP為該第一正調整位元資料讀取電壓，VBM為該第二負調整位元資料讀取電壓，VBP為該第二正調整位元資料讀取電壓，VCM為該第三負調整位元資料讀取電壓，VCP為該第三正調整位元資料讀取電壓，FAV為該第一調整值，SAV為該第二調整值，VA為該第一位元資料讀取電壓，VB為該第二位元資料讀取電壓，VC為該第三位元資料讀取電壓， 其中該第一調整值與該第二調整值是分別地依據式(13)與式(14)來設定：FAV=(VB-VA)/N (13) SAV=(VC-VB)/M (14)其中N與M為該至少一錯誤分佈預估值。
  7. 如申請專利範圍第1項所述之資料讀取方法，更包括：根據該快閃記憶體模組的一抹除次數或一讀取資料錯誤率來調整該至少一錯誤分佈預估值。
  8. 如申請專利範圍第1項所述之資料讀取方法，更包括：依據該至少一錯誤分佈預估值設定對應該至少一位元資料讀取電壓的至少一擴大負調整位元資料讀取電壓與至少一擴大正調整位元資料讀取電壓；使用該至少一擴大負調整位元資料讀取電壓與該至少一擴大正調整位元資料讀取電壓來從該些記憶胞中獲取對應該讀取資料的多個擴大軟值；以及依據該些擴大軟值計算對應該讀取資料的每一該些位元的一擴大軟資訊估計值。
  9. 如申請專利範圍第8項所述之資料讀取方法，其中該至少一位元資料讀取電壓包括一第一位元資料讀取電壓、一第二位元資料讀取電壓與一第三位元資料讀取電壓，其中依據該至少一錯誤分佈預估值設定對應該至少一位元資料讀取電壓的該至少一擴大負調整位元資料讀取 電壓與該至少一擴大正調整位元資料讀取電壓的步驟包括：依據一第一調整值設定對應該第一位元資料讀取電壓的一第一擴大負調整位元資料讀取電壓與一第一擴大正調整位元資料讀取電壓和對應該第二位元資料讀取電壓的一第二擴大負調整位元資料讀取電壓；以及依據一第二調整值設定對應該第二位元資料讀取電壓的一第二擴大正調整位元資料讀取電壓和對應該第三位元資料讀取電壓的一第三擴大負調整位元資料讀取電壓與一第三擴大正調整位元資料讀取電壓，其中該第一調整值與該第二調整值是根據該至少一錯誤分佈預估值來設定。
  10. 如申請專利範圍第9項所述之資料讀取方法，其中使用該至少一擴大負調整位元資料讀取電壓與該至少一擴大正調整位元資料讀取電壓來從該些記憶胞中獲取對應該讀取資料的該些擴大軟值的步驟包括：使用該第一擴大正調整位元資料讀取電壓、該第一擴大負調整位元資料讀取電壓、該第二擴大正調整位元資料讀取電壓、該第二擴大負調整位元資料讀取電壓、該第三擴大正調整位元資料讀取電壓與該第三擴大負調整位元資料讀取電壓來從該些記憶胞中獲取對應該讀取資料的每一該些位元的該些擴大軟值。
  11. 如申請專利範圍第8項所述之資料讀取方法，更包括：依據該些軟資訊估計值與該些擴大軟資訊估計值對該讀取資料執行一錯誤校正程序；以及輸出對應該讀取資料的一已校正讀取資料。
  12. 如申請專利範圍第8項所述之資料讀取方法，其中依據該些擴大軟值計算對應該讀取資料的每一該些位元的該擴大軟資訊估計值的步驟包括：依序地依據對應該讀取資料的每一該些擴大軟值執行一互斥(XOR)運算以產生對應該讀取資料的每一該些位元的該擴大軟資訊估計值。
  13. 如申請專利範圍第9項所述之資料讀取方法，其中該第一負調整位元資料讀取電壓、該第一正調整位元資料讀取電壓、該第二負調整位元資料讀取電壓、該第二正調整位元資料讀取電壓、該第三負調整位元資料讀取電壓、該第三正調整位元資料讀取電壓、該第一擴大負調整位元資料讀取電壓、該第一擴大正調整位元資料讀取電壓、該第二擴大負調整位元資料讀取電壓、該第二擴大正調整位元資料讀取電壓、該第三擴大負調整位元資料讀取電壓與該第三擴大正調整位元資料讀取電壓是分別地依據式(7)、式(8)、式(9)、式(10)、式(11)、式(12)、式(18)、式(19)、式(20)、式(21)、式(22)、式(23)來設定：VAM=VA-FAV (7) VAP=VA+FAV (8) VBM=VB-FAV (9) VBP=VB+SAV (10) VCM=VC-SAV (11) VCP=VC+SAV (12) VAME=VA-C1×FAV (18) VAPE=VA+C1×FAV (19) VBME=VB-C1×FAV (20) VBPE=VB+C2×SAV (21) VCME=VC-C2×SAV (22) VCPE=VC+C2×SAV (23)其中VAM為該第一負調整位元資料讀取電壓，VAP為該第一正調整位元資料讀取電壓，VBM為該第二負調整位元資料讀取電壓，VBP為該第二正調整位元資料讀取電壓，VCM為該第三負調整位元資料讀取電壓，VCP為該第三正調整位元資料讀取電壓，FAV為該第一調整值，SAV為該第二調整值，VA為該第一位元資料讀取電壓，VB為該第二位元資料讀取電壓，VC為該第三位元資料讀取電壓，VAME為該第一擴大負調整位元資料讀取電壓，VAPE為該第一擴大正調整位元資料讀取電壓，VBME為該第二擴大負調整位元資料讀取電壓，VBPE為該第二擴大正調整位元資料讀取電壓，VCME為該第三擴大負調整位元資料讀取電壓，VCPE為該第三擴大正調整位元資料讀取電壓，其中該第一調整值與該第二調整值是分別地依據式 (13)與式(14)來設定：FAV=(VB-VA)/N (13) SAV=(VC-VB)/M (14)其中N與M為該至少一錯誤分佈預估值。
  14. 一種控制電路，該控制電路包括：一記憶單元，用以記錄多個位元資料讀取電壓；以及一軟值擷取電路，耦接該記憶單元，並且用以執行至少下列程序：使用至少一位元資料讀取電壓從多個記憶胞中獲取一讀取資料，其中該讀取資料具有多個位元；依據至少一錯誤分佈預估值設定對應該至少一位元資料讀取電壓的至少一負調整位元資料讀取電壓與至少一正調整位元資料讀取電壓；使用該至少一負調整位元資料讀取電壓與該至少一正調整位元資料讀取電壓來從該些記憶胞中獲取對應該讀取資料的多個軟值；以及依據該些軟值計算對應該讀取資料的每一該些位元的一軟資訊估計值。
  15. 如申請專利範圍第14項所述之控制電路，其中該至少一位元資料讀取電壓包括一第一位元資料讀取電壓、一第二位元資料讀取電壓與一第三位元資料讀取電壓，其中該軟值擷取電路所執行之依據該至少一錯誤分佈預估值設定對應該至少一位元資料讀取電壓的該至少一負調整位元資料讀取電壓與該至少一正調整位元資料讀取 電壓的程序包括：依據一第一調整值設定對應該第一位元資料讀取電壓的一第一負調整位元資料讀取電壓與一第一正調整位元資料讀取電壓和對應該第二位元資料讀取電壓的一第二負調整位元資料讀取電壓；依據一第二調整值設定對應該第二位元資料讀取電壓的一第二正調整位元資料讀取電壓和對應該第三位元資料讀取電壓的一第三負調整位元資料讀取電壓與一第三正調整位元資料讀取電壓，其中該第一調整值與該第二調整值是根據該至少一錯誤分佈預估值來設定。
  16. 如申請專利範圍第15項所述之控制電路，其中該軟值擷取電路所執行之使用該至少一負調整位元資料讀取電壓與該至少一正調整位元資料讀取電壓來從該些記憶胞中獲取對應該讀取資料的該些軟值的程序步驟包括：使用該第一正調整位元資料讀取電壓、該第一負調整位元資料讀取電壓、該第二正調整位元資料讀取電壓、該第二負調整位元資料讀取電壓、該第三正調整位元資料讀取電壓與該第三負調整位元資料讀取電壓來從該些記憶胞中獲取對應該讀取資料的每一該些位元的該些軟值。
  17. 如申請專利範圍第14項所述之控制電路，其中該軟值擷取電路所執行之依據該些軟值計算對應該讀取資料的該軟資訊估計值的程序包括：依序地依據對應該讀取資料的每一該些軟值執行一 互斥(XOR)運算以產生對應該讀取資料的每一該些位元的該軟資訊估計值。
  18. 如申請專利範圍第15項所述之控制電路，其中該第一負調整位元資料讀取電壓、該第一正調整位元資料讀取電壓、該第二負調整位元資料讀取電壓、該第二正調整位元資料讀取電壓、該第三負調整位元資料讀取電壓與該第三正調整位元資料讀取電壓是分別地依據式(7)、式(8)、式(9)、式(10)、式(11)與式(12)來設定：VAM=VA-FAV (7) VAP=VA+FAV (8) VBM=VB-FAV (9) VBP=VB+SAV (10) VCM=VC-SAV (11) VCP=VC+SAV (12)其中VAM為該第一負調整位元資料讀取電壓，VAP為該第一正調整位元資料讀取電壓，VBM為該第二負調整位元資料讀取電壓，VBP為該第二正調整位元資料讀取電壓，VCM為該第三負調整位元資料讀取電壓，VCP為該第三正調整位元資料讀取電壓，FAV為該第一調整值，SAV為該第二調整值，VA為該第一位元資料讀取電壓，VB為該第二位元資料讀取電壓，VC為該第三位元資料讀取電壓，其中該第一調整值與該第二調整值是分別地依據式(13)與式(14)來設定： FAV=(VB-VA)/N (13) SAV=(VC-VB)/M (14)其中N與M為該至少一錯誤分佈預估值。
  19. 如申請專利範圍第14項所述之控制電路，其中該軟值擷取電路更用以根據該些記憶胞的一抹除次數或一讀取資料錯誤率來調整該至少一錯誤分佈預估值。
  20. 如申請專利範圍第14項所述之控制電路，其中該軟值擷取電路更用以執行下列程序：依據該至少一錯誤分佈預估值設定對應該至少一位元資料讀取電壓的至少一擴大負調整位元資料讀取電壓與至少一擴大正調整位元資料讀取電壓；使用該至少一擴大負調整位元資料讀取電壓與該至少一擴大正調整位元資料讀取電壓來從該些記憶胞中獲取對應該讀取資料的多個擴大軟值；以及依據該些擴大軟值計算對應該讀取資料的每一該些位元的一擴大軟資訊估計值。
  21. 如申請專利範圍第20項所述之控制電路，其中該至少一位元資料讀取電壓包括一第一位元資料讀取電壓、一第二位元資料讀取電壓與一第三位元資料讀取電壓，其中該軟值擷取電路所執行之依據該至少一錯誤分佈預估值設定對應該至少一位元資料讀取電壓的該至少一擴大負調整位元資料讀取電壓與該至少一擴大正調整位元資料讀取電壓的程序包括：依據一第一調整值設定對應該第一位元資料讀 取電壓的一第一擴大負調整位元資料讀取電壓與一第一擴大正調整位元資料讀取電壓和對應該第二位元資料讀取電壓的一第二擴大負調整位元資料讀取電壓；以及依據一第二調整值設定對應該第二位元資料讀取電壓的一第二擴大正調整位元資料讀取電壓和對應該第三位元資料讀取電壓的一第三擴大負調整位元資料讀取電壓與一第三擴大正調整位元資料讀取電壓，其中該第一調整值與該第二調整值是根據該至少一錯誤分佈預估值來設定。
  22. 如申請專利範圍第21項所述之控制電路，其中該軟值擷取電路所執行之使用該至少一擴大負調整位元資料讀取電壓與該至少一擴大正調整位元資料讀取電壓來從該些記憶胞中獲取對應該讀取資料的該些擴大軟值的程序包括：使用該第一擴大正調整位元資料讀取電壓、該第一擴大負調整位元資料讀取電壓、該第二擴大正調整位元資料讀取電壓、該第二擴大負調整位元資料讀取電壓、該第三擴大正調整位元資料讀取電壓與該第三擴大負調整位元資料讀取電壓來從該些記憶胞中獲取對應該讀取資料的每一該些位元的該些擴大軟值。
  23. 如申請專利範圍第20項所述之控制電路，其中該軟值擷取電路所執行之依據該些擴大軟值計算對應該讀取 資料的每一該些位元的該擴大軟資訊估計值的程序包括：依序地依據對應該讀取資料的每一該些擴大軟值執行一互斥(XOR)運算以產生對應該讀取資料的每一該些位元的該擴大軟資訊估計值。
  24. 如申請專利範圍第21項所述之控制電路，其中該第一負調整位元資料讀取電壓、該第一正調整位元資料讀取電壓、該第二負調整位元資料讀取電壓、該第二正調整位元資料讀取電壓、該第三負調整位元資料讀取電壓、該第三正調整位元資料讀取電壓、該第一擴大負調整位元資料讀取電壓、該第一擴大正調整位元資料讀取電壓、該第二擴大負調整位元資料讀取電壓、該第二擴大正調整位元資料讀取電壓、該第三擴大負調整位元資料讀取電壓與該第三擴大正調整位元資料讀取電壓是分別地依據式(7)、式(8)、式(9)、式(10)、式(11)、式(12)、式(18)、式(19)、式(20)、式(21)、式(22)、式(23)來設定：VAM=VA-FAV (7) VAP=VA+FAV (8) VBM=VB-FAV (9) VBP=VB+SAV (10) VCM=VC-SAV (11) VCP=VC+SAV (12) VAME=VA-C1×FAV (18) VAPE=VA+C1×FAV (19) VBME=VB-C1×FAV (20) VBPE=VB+C2×SAV (21) VCME=VC-C2×SAV (22) VCPE=VC+C2×SAV (23)其中VAM為該第一負調整位元資料讀取電壓，VAP為該第一正調整位元資料讀取電壓，VBM為該第二負調整位元資料讀取電壓，VBP為該第二正調整位元資料讀取電壓，VCM為該第三負調整位元資料讀取電壓，VCP為該第三正調整位元資料讀取電壓，FAV為該第一調整值，SAV為該第二調整值，VA為該第一位元資料讀取電壓，VB為該第二位元資料讀取電壓，VC為該第三位元資料讀取電壓，VAME為該第一擴大負調整位元資料讀取電壓，VAPE為該第一擴大正調整位元資料讀取電壓，VBME為該第二擴大負調整位元資料讀取電壓，VBPE為該第二擴大正調整位元資料讀取電壓，VCME為該第三擴大負調整位元資料讀取電壓，VCPE為該第三擴大正調整位元資料讀取電壓，其中該第一調整值與該第二調整值是分別地依據式(13)與式(14)來設定：FAV=(VB-VA)/N (13) SAV=(VC-VB)/M (14)其中N與M為該至少一錯誤分佈預估值。
  25. 一種記憶體控制器，包括：一記憶體介面，用以耦接至一快閃記憶體模組；一主機介面，用以耦接至一主機系統； 一記憶體管理電路，耦接至該記憶體介面與該主機介面，其中該記憶體管理電路用以從該主機系統接收一讀取指令及經由該記憶體介面從該快閃記憶體模組的多個記憶胞中獲取對應該讀取指令的一讀取資料，其中該讀取資料具有多個位元，該記憶體管理電路包括：一記憶單元，用以記錄至少一位元資料讀取電壓；以及一軟值擷取電路，耦接該記憶單元，並且用以執行至少下列程序：依據至少一錯誤分佈預估值設定對應該至少一位元資料讀取電壓的至少一負調整位元資料讀取電壓與至少一正調整位元資料讀取電壓；下達一軟資訊估計值請求指令給該快閃記憶體模組以指示該快閃記憶體模組使用該至少一負調整位元資料讀取電壓與該至少一正調整位元資料讀取電壓來從該些記憶胞中獲取對應該讀取資料的多個軟值；以及依據該些軟值計算對應該讀取資料的每一該些位元的一軟資訊估計值。
  26. 如申請專利範圍第25項所述之記憶體控制器，更包括：一錯誤校正校正電路，耦接該軟值擷取電路，用以依據該些軟資訊估計值對該讀取資料執行一錯誤校正程序並 且產生對應該讀取資料的一已校正讀取資料，其中該記憶體管理電路經由該主機介面將該已校正讀取資料傳送給該主機系統。
  27. 如申請專利範圍第26項所述之記憶體控制器，其中該至少一位元資料讀取電壓包括一第一位元資料讀取電壓、一第二位元資料讀取電壓與一第三位元資料讀取電壓，其中該軟值擷取電路所執行之依據該至少一錯誤分佈預估值設定對應該至少一位元資料讀取電壓的該至少一負調整位元資料讀取電壓與該至少一正調整位元資料讀取電壓的程序包括：依據一第一調整值設定對應該第一位元資料讀取電壓的一第一負調整位元資料讀取電壓與一第一正調整位元資料讀取電壓和對應該第二位元資料讀取電壓的一第二負調整位元資料讀取電壓；依據一第二調整值設定對應該第二位元資料讀取電壓的一第二正調整位元資料讀取電壓和對應該第三位元資料讀取電壓的一第三負調整位元資料讀取電壓與一第三正調整位元資料讀取電壓，其中該第一調整值與該第二調整值是根據該至少一錯誤分佈預估值來設定。
  28. 如申請專利範圍第26項所述之記憶體控制器，其中該軟值擷取電路所執行之依據該些軟值計算對應該讀取資料的每一該些位元的該軟資訊估計值的程序包括：依序地依據對應該讀取資料的每一該些軟值執行一 互斥(XOR)運算以產生對應該讀取資料的每一該些位元的該軟資訊估計值。
  29. 如申請專利範圍第27項所述之記憶體控制器，其中該第一負調整位元資料讀取電壓、該第一正調整位元資料讀取電壓、該第二負調整位元資料讀取電壓、該第二正調整位元資料讀取電壓、該第三負調整位元資料讀取電壓與該第三正調整位元資料讀取電壓是分別地依據式(7)、式(8)、式(9)、式(10)、式(11)與式(12)來設定：VAM=VA-FAV (7) VAP=VA+FAV (8) VBM=VB-FAV (9) VBP=VB+SAV (10) VCM=VC-SAV (11) VCP=VC+SAV (12)其中VAM為該第一負調整位元資料讀取電壓，VAP為該第一正調整位元資料讀取電壓，VBM為該第二負調整位元資料讀取電壓，VBP為該第二正調整位元資料讀取電壓，VCM為該第三負調整位元資料讀取電壓，VCP為該第三正調整位元資料讀取電壓，FAV為該第一調整值，SAV為該第二調整值，VA為該第一位元資料讀取電壓，VB為該第二位元資料讀取電壓，VC為該第三位元資料讀取電壓，其中該第一調整值與該第二調整值是分別地依據式(13)與式(14)來設定： FAV=(VB-VA)/N (13) SAV=(VC-VB)/M (14)其中N與M為該至少一錯誤分佈預估值。
  30. 如申請專利範圍第26項所述之記憶體控制器，其中該軟值擷取電路更用以根據該些記憶胞的一抹除次數或一讀取資料錯誤率來調整該至少一錯誤分佈預估值。
  31. 如申請專利範圍第26項所述之記憶體控制器，其中該軟值擷取電路更用以執行下列程序：依據該至少一錯誤分佈預估值設定對應該至少一位元資料讀取電壓的至少一擴大負調整位元資料讀取電壓與至少一擴大正調整位元資料讀取電壓；下達一擴大軟資訊估計值請求指令給該快閃記憶體模組以指示該快閃記憶體模組使用該至少一擴大負調整位元資料讀取電壓與該至少一擴大正調整位元資料讀取電壓來從該些記憶胞中獲取對應該讀取資料的多個擴大軟值；以及依據該些擴大軟值計算對應該讀取資料的每一該些位元的一擴大軟資訊估計值。
  32. 如申請專利範圍第31項所述之記憶體控制器，更包括：一錯誤校正電路，耦接該軟值擷取電路，用以依據該些軟資訊估計值與該些擴大軟資訊估計值對該讀取資料執行該錯誤校正程序並且產生對應該讀取資料的一已校正讀取資料， 其中該記憶體管理電路經由該主機介面將該已校正讀取資料傳送給該主機系統。
  33. 如申請專利範圍第31項所述之記憶體控制器，其中該至少一位元資料讀取電壓包括一第一位元資料讀取電壓、一第二位元資料讀取電壓與一第三位元資料讀取電壓，其中該軟值擷取電路所執行之依據該至少一錯誤分佈預估值設定對應該至少一位元資料讀取電壓的該至少一擴大負調整位元資料讀取電壓與該至少一擴大正調整位元資料讀取電壓的程序包括：依據一第一調整值設定對應該第一位元資料讀取電壓的一第一擴大負調整位元資料讀取電壓與一第一擴大正調整位元資料讀取電壓和對應該第二位元資料讀取電壓的一第二擴大負調整位元資料讀取電壓；以及依據一第二調整值設定對應該第二位元資料讀取電壓的一第二擴大正調整位元資料讀取電壓和對應該第三位元資料讀取電壓的一第三擴大負調整位元資料讀取電壓與一第三擴大正調整位元資料讀取電壓，其中該第一調整值與該第二調整值是根據該至少一錯誤分佈預估值來設定。
  34. 如申請專利範圍第31項所述之記憶體控制器，其中該軟值擷取電路所執行之依據該些擴大軟值計算對應該讀取資料的每一該些位元的該擴大軟資訊估計值的程序包 括：依序地依據對應該讀取資料的每一該些擴大軟值執行一互斥(XOR)運算以產生對應該讀取資料的每一該些位元的該擴大軟資訊估計值。
  35. 如申請專利範圍第33項所述之記憶體控制器，其中該第一負調整位元資料讀取電壓、該第一正調整位元資料讀取電壓、該第二負調整位元資料讀取電壓、該第二正調整位元資料讀取電壓、該第三負調整位元資料讀取電壓、該第三正調整位元資料讀取電壓、該第一擴大負調整位元資料讀取電壓、該第一擴大正調整位元資料讀取電壓、該第二擴大負調整位元資料讀取電壓、該第二擴大正調整位元資料讀取電壓、該第三擴大負調整位元資料讀取電壓與該第三擴大正調整位元資料讀取電壓是分別地依據式(7)、式(8)、式(9)、式(10)、式(11)、式(12)、式(18)、式(19)、式(20)、式(21)、式(22)、式(23)來設定：VAM=VA-FAV (7) VAP=VA+FAV (8) VBM=VB-FAV (9) VBP=VB+SAV (10) VCM=VC-SAV (11) VCP=VC+SAV (12) VAME=VA-C1×FAV (18) VAPE=VA+C1×FAV (19) VBME=VB-C1×FAV (20) VBPE=VB+C2×SAV (21) VCME=VC-C2×SAV (22) VCPE=VC+C2×SAV (23)其中VAM為該第一負調整位元資料讀取電壓，VAP為該第一正調整位元資料讀取電壓，VBM為該第二負調整位元資料讀取電壓，VBP為該第二正調整位元資料讀取電壓，VCM為該第三負調整位元資料讀取電壓，VCP為該第三正調整位元資料讀取電壓，FAV為該第一調整值，SAV為該第二調整值，VA為該第一位元資料讀取電壓，VB為該第二位元資料讀取電壓，VC為該第三位元資料讀取電壓，VAME為該第一擴大負調整位元資料讀取電壓，VAPE為該第一擴大正調整位元資料讀取電壓，VBME為該第二擴大負調整位元資料讀取電壓，VBPE為該第二擴大正調整位元資料讀取電壓，VCME為該第三擴大負調整位元資料讀取電壓，VCPE為該第三擴大正調整位元資料讀取電壓，其中該第一調整值與該第二調整值是分別地依據式(13)與式(14)來設定：FAV=(VB-VA)/N (13) SAV=(VC-VB)/M (14)其中N與M為該至少一錯誤分佈預估值。
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