TWI527382B - 解碼方法、解碼電路、記憶體儲存裝置與控制電路單元 - Google Patents

解碼方法、解碼電路、記憶體儲存裝置與控制電路單元 Download PDF

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Description

解碼方法、解碼電路、記憶體儲存裝置與控制電路 單元
本發明是有關於一種解碼方法，且特別是有關於一種低密度奇耦檢查碼的解碼方法、記憶體儲存裝置、記憶體控制電路單元與低密度奇耦檢查碼解碼電路。
數位相機、行動電話與MP3播放器在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體模組(例如，快閃記憶體)具有資料非揮發性、省電、體積小，以及無機械結構等特性，所以非常適合內建於上述所舉例的各種可攜式多媒體裝置中。
一般來說，儲存在可複寫式非揮發性記憶體模組的資料都會加上一些錯誤更正碼。以往錯誤更正碼多使用代數解碼演算法，如(BCH code)，但其僅具較有限更正能力。而目前發展中的機率解碼演算法，如低密度奇偶檢查碼(low density parity code，LDPC)，因其具有更佳的更正能力，則逐漸成熟。然而，在進行低密度奇偶檢查碼的解碼時，需要輸入整個碼字，並且解碼的結果會是整個碼字。在一些實作上輸入與輸出整個碼字會增加解碼所 造成的延時並增加緩衝記憶體的頻寬需求。因此，如何減少低密度奇偶檢查碼的解碼延時，為此領域技術人員所關心的議題。
本發明提供一種低密度奇偶檢查碼的解碼方法，記憶體儲存裝置、記憶體控制電路單元與低密度奇偶檢查碼解碼電路，可以減少解碼的延時。
本發明一範例實施例提出一種低密度奇偶檢查碼的解碼方法，用於可複寫式非揮發性記憶體模組。此可複寫式非揮發性記憶體模組包括多個第一記憶胞。此解碼方法包括：讀取每一個第一記憶胞的資料位元；對資料位元執行奇偶檢查程序以產生多個校驗子；在低密度奇偶檢查碼的疊代解碼中，根據校驗子取得每一個資料位元的可靠度資訊，並且根據可靠度資訊決定所述資料位元中一錯誤位元的索引；判斷錯誤位元的索引與校驗子是否符合奇偶條件；以及若錯誤位元的索引與校驗子符合奇偶條件，停止疊代解碼並根據錯誤位元的索引來更正資料位元。
在一範例實施例中，上述的奇偶檢查程序是根據一奇偶檢查矩陣所執行。資料位元與校驗子之間的對應關係是根據此奇偶檢查矩陣所產生。每一個資料位元根據奇偶檢查矩陣對應至多個變數至限制可靠度資訊；每一個校驗子根據奇偶檢查矩陣對應至多個限制至變數可靠度資訊。上述根據校驗子取得每一個資料位元的可靠度資訊的步驟包括：根據變數至限制可靠度資訊與校 驗子更新每一個校驗子對應的限制至變數可靠度資訊，其中在疊代解碼中的首次疊代中，每一個資料位元對應的變數至限制可靠度資訊是相同於通道可靠度資訊；根據限制至變數可靠度資訊來更新每一個資料位元對應的變數至限制可靠度資訊；以及根據限制至變數可靠度資訊與通道可靠度資訊來計算每一個資料位元的可靠度資訊。
在一範例實施例中，上述的通道可靠度資訊的數目等於1。解碼方法更包括：根據一讀取電壓讀取每一個第一記憶胞的驗證位元；根據驗證位元取得每一個第一記憶胞的一對數可能性比值；以及計算第一記憶胞的對數可能性比值的平均值以作為通道可靠度資訊。
在一範例實施例中，上述的通道可靠度資訊的數目大於1。解碼方法更包括：根據多個讀取電壓讀取每一個第一記憶胞的多個驗證位元；以及根據每一個記憶胞的驗證位元，取得每一個記憶胞的一對數可能性比值以作為通道可靠度資訊。
在一範例實施例中，上述根據限制至變數可靠度資訊與通道可靠度資訊來計算每一個資料位元的可靠度資訊的步驟包括：將每一個資料位元對應的限制至變數可靠度資訊與通道可靠度資訊的其中之一相加以取得每一個資料位元的可靠度資訊。上述根據可靠度資訊決定資料位元中錯誤位元的索引的步驟包括：判斷每一個資料位元的可靠度資訊是否符合一臨界值以決定錯誤位元並取得一錯誤索引向量。上述判斷錯誤位元的索引與校驗子 是否符合奇偶條件的步驟包括：對奇偶檢查矩陣與錯誤索引向量做模2乘法以取得一個第一向量；判斷第一向量是否相同校驗子所形成的向量；以及若第一向量相同於校驗子所形成的向量，判斷符合奇偶條件。
在一範例實施例中，上述產生限制至變數可靠度資訊的步驟是根據方程式(1)~(4)所執行。
α ji =sign(L j→i )...(3)
β ji =|L j→i |...(4)
L i→j 為從第i個校驗子對應至第j個資料位元的限制至變數可靠度資訊。Si為第i個校驗子。N(i)為對應至第i個校驗子的資料位元。{j}為第j個資料位元所形成的集合。L j→i 為從第j個資料位元對應至第i個校驗子的變數至限制可靠度資訊。i與j為正整數。
在一範例實施例中，上述產生限制至變數可靠度資訊的步驟是根據方程式(5)~(7)所執行：
α ji =sign(L j→i )...(6)
β ji =|L j→i |...(7)
在一範例實施例中，上述的奇偶檢查程序是根據一奇偶檢查矩陣所執行，並且上述根據校驗子取得每一個資料位元的可 靠度資訊的步驟包括；將校驗子所形成的向量與奇偶檢查矩陣相乘以取得一個第一向量，其中第一向量包括資料位元的可靠度資訊。上述根據可靠度資訊決定資料位元中錯誤位元的索引的步驟包括：根據第一向量中數值最大的元素來決定錯誤位元的索引。上述判斷錯誤位元的索引與校驗子是否符合奇偶條件的步驟包括：根據錯誤位元的索引從奇偶檢查矩陣選擇一錯誤更正行；根據錯誤更正行來更新校驗子；以及若更新後校驗子所形成的向量為零向量，判斷符合奇偶條件。
在一範例實施例中，上述的解碼方法更包括：將資料位元改變為依序排列的資料位元，其中上述更正資料位元的步驟是執行於依序排列的資料位元；將更正後的資料位元傳送給一主機系統。
本發明一範例實施例提出一種記憶體儲存裝置，包括連接介面單元、上述的可複寫式非揮發性記憶體模組、以及記憶體控制電路單元。連接介面單元是用以耦接至一主機系統。記憶體控制電路單元是耦接至連接介面單元與可複寫式非揮發性記憶體模組，用以執行多個步驟：讀取每一個第一記憶胞的資料位元；對資料位元執行奇偶檢查程序以產生多個校驗子；在低密度奇偶檢查碼的疊代解碼中，根據校驗子取得每一個資料位元的可靠度資訊，並且根據可靠度資訊決定資料位元中錯誤位元的索引；判斷錯誤位元的索引與校驗子是否符合一奇偶條件；以及若錯誤位元的索引與校驗子符合奇偶條件，停止疊代解碼並根據錯誤位元 的索引來更正資料位元。
在一範例實施例中，上述的記憶體控制電路單元更用以將資料位元改變為依序排列的資料位元，並且將依序排列的資料位元儲存在一緩衝記憶體中。上述更正資料位元的操作是執行於依序排列的資料位元，並且記憶體控制電路單元用以將更正後的資料位元傳送給主機系統。
在一範例實施例中，上述的更正後的資料位元是先暫存在緩衝記憶體，才傳送給主機系統。
本發明一範例實施例提出一種記憶體控制電路單元，用於控制上述的可複寫式非揮發性記憶體模組。記憶體控制電路單元包括：主機介面、記憶體介面、記憶體管理電路、以及錯誤檢查與校正電路。主機介面是用以耦接至主機系統。記憶體介面是用以耦接至可複寫式非揮發性記憶體模組。記憶體管理電路是耦接至主機介面與記憶體介面，用以讀取每一個第一記憶胞的資料位元。錯誤檢查與校正電路用以執行多個步驟：對資料位元執行奇偶檢查程序以產生多個校驗子；在低密度奇偶檢查碼的疊代解碼中，根據校驗子取得每一個資料位元的可靠度資訊，並且根據可靠度資訊決定資料位元中一錯誤位元的索引；判斷錯誤位元的索引與校驗子是否符合一奇偶條件；以及若錯誤位元的索引與校驗子符合奇偶條件，停止疊代解碼並根據錯誤位元的索引來更正資料位元。
在一範例實施例中，上述的錯誤檢查與校正電路包括檢 查電路與錯誤位元索引產生電路。所述執行奇偶檢查程序以產生校驗子的步驟是由檢查電路根據一奇偶檢查矩陣所執行。所述根據校驗子取得每一個資料位元的可靠度資訊的步驟是由錯誤位元索引產生電路所執行。
在一範例實施例中，上述的記憶體控制電路單元更包括反轉換電路、緩衝記憶體與更正電路。反轉換電路用以將資料位元改變為依序排列的資料位元，並且將依序排列的資料位元儲存在緩衝記憶體中。上述更正電路更正資料位元的操作是執行於依序排列的資料位元。記憶體管理電路將更正後的資料位元傳送給主機系統。
本發明一範例實施例提出一種低密度奇偶檢查碼解碼電路，用於上述的可複寫式非揮發性記憶體模組。此低密度奇偶檢查碼解碼電路包含檢查電路、錯誤位元索引產生電路與更正電路。檢查電路是用以接收所述的資料位元，並對這些資料位元執行奇偶檢查程序以產生多個校驗子。錯誤位元索引產生電路是耦接至檢查電路，用以利用校驗子取得每一個資料位元的可靠度資訊，並且根據可靠度資訊決定資料位元中至少一個錯誤位元的索引。更正電路是耦接至錯誤位元索引產生電路，用以利用錯誤位元的索引來更正這些資料位元。
基於上述，本發明範例實施例提出的解碼方法、記憶體儲存裝置、記憶體控制電路單元與低密度奇偶檢查碼解碼電路，是根據校驗子來執行疊代解碼，並且疊代解碼的輸出是錯誤位元 的索引。藉此，可以減少解碼的延時。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
1000‧‧‧主機系統
1100‧‧‧電腦
1102‧‧‧微處理器
1104‧‧‧隨機存取記憶體
1106‧‧‧輸入/輸出裝置
1108‧‧‧系統匯流排
1110‧‧‧資料傳輸介面
1202‧‧‧滑鼠
1204‧‧‧鍵盤
1206‧‧‧顯示器
1208‧‧‧印表機
1212‧‧‧隨身碟
1214‧‧‧記憶卡
1216‧‧‧固態硬碟
1310‧‧‧數位相機
1312‧‧‧SD卡
1314‧‧‧MMC卡
1316‧‧‧記憶棒
1318‧‧‧CF卡
1320‧‧‧嵌入式儲存裝置
100‧‧‧記憶體儲存裝置
102‧‧‧連接介面單元
104‧‧‧記憶體控制電路單元
106‧‧‧可複寫式非揮發性記憶體模組
2202‧‧‧記憶胞陣列
2204‧‧‧字元線控制電路
2206‧‧‧位元線控制電路
2208‧‧‧行解碼器
2210‧‧‧資料輸入/輸出緩衝器
2212‧‧‧控制電路
702‧‧‧記憶胞
704‧‧‧位元線
706‧‧‧字元線
708‧‧‧源極線
712‧‧‧選擇閘汲極電晶體
714‧‧‧選擇閘源極電晶體
VA、VB、VC、VD、VE、VF、VG、V1~V5‧‧‧讀取電壓
400(0)~400(N)‧‧‧實體抹除單元
202‧‧‧記憶體管理電路
204‧‧‧主機介面
206‧‧‧記憶體介面
208‧‧‧錯誤檢查與校正電路
210‧‧‧緩衝記憶體
212‧‧‧電源管理電路
1220‧‧‧轉換電路
1222‧‧‧編碼電路
1224‧‧‧檢查電路
1226‧‧‧錯誤位元索引產生電路
1228‧‧‧反轉換電路
1230‧‧‧更正電路
1510、1520‧‧‧儲存狀態
1501~1506‧‧‧區間
b1~b5‧‧‧驗証位元
1332(1)~1332(m)‧‧‧限制節點
1334(1)~1334(n)‧‧‧變數節點
1330‧‧‧圖
L i→j ‧‧‧限制至變數可靠度資訊
L j→i ‧‧‧變數至限制可靠度資訊
L 1 ~L n ‧‧‧通道可靠度資訊
S1601~S1605‧‧‧步驟
1700‧‧‧低密度奇偶檢查碼解碼電路
圖1是根據一範例實施例所繪示的主機系統與記憶體儲存裝置。
圖2是根據一範例實施例所繪示的電腦、輸入/輸出裝置與記憶體儲存裝置的示意圖。
圖3是根據一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。
圖4是繪示根據第一範例實施例所繪示之記憶體儲存裝置的概要方塊圖。
圖5是根據一範例實施例所繪示的可複寫式非揮發性記憶體模組的概要方塊圖。
圖6是根據一範例實施例所繪示的記憶胞陣列的示意圖。
圖7是根據一範例實施例所繪示儲存於記憶胞陣列中的寫入資料所對應的閘極電壓的統計分配圖。
圖8是根據一範例實施例所繪示的從記憶胞中讀取資料的示意圖。
圖9是根據另一範例實施例所繪示的從記憶胞中讀取資料的 示意圖。
圖10是根據本發明範例實施例所繪示之管理可複寫式非揮發性記憶體模組的示意圖。
圖11是根據一範例實施例所繪示之記憶體控制電路單元的概要方塊圖。
圖12是根據第一範例實施例繪示記憶體控制電路單元的運作示意圖。
圖13是根據一範例實施例繪示讀取驗證位元的示意圖。
圖14是根據一範例實施例繪示疊代解碼的示意圖。
圖15是根據第六範例實施例繪示記憶體控制電路單元的運作示意圖。
圖16是根據一範例實施例繪示解碼方法的流程圖。
圖17是根據一範例實施例繪示低密度奇偶檢查碼解碼電路的範例示意圖。
[第一範例實施例]
一般而言，記憶體儲存裝置(亦稱，記憶體儲存系統)包括可複寫式非揮發性記憶體模組與控制器(亦稱，控制電路)。通常記憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖1是根據一範例實施例所繪示的主機系統與記憶體儲 存裝置。圖2是根據一範例實施例所繪示的電腦、輸入/輸出裝置與記憶體儲存裝置的示意圖。
請參照圖1，主機系統1000一般包括電腦1100與輸入/輸出(input/output,I/O)裝置1106。電腦1100包括微處理器1102、隨機存取記憶體(random access memory,RAM)1104、系統匯流排1108與資料傳輸介面1110。輸入/輸出裝置1106包括如圖2的滑鼠1202、鍵盤1204、顯示器1206與印表機1208。必須瞭解的是，圖2所示的裝置非限制輸入/輸出裝置1106，輸入/輸出裝置1106可更包括其他裝置。
在本發明實施例中，記憶體儲存裝置100是透過資料傳輸介面1110與主機系統1000的其他元件耦接。藉由微處理器1102、隨機存取記憶體1104與輸入/輸出裝置1106的運作可將資料寫入至記憶體儲存裝置100或從記憶體儲存裝置100中讀取資料。例如，記憶體儲存裝置100可以是如圖2所示的隨身碟1212、記憶卡1214或固態硬碟(Solid State Drive,SSD)1216等的可複寫式非揮發性記憶體儲存裝置。
圖3是根據一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。
一般而言，主機系統1000為可實質地與記憶體儲存裝置100配合以儲存資料的任意系統。雖然在本範例實施例中，主機系統1000是以電腦系統來作說明，然而，在本發明另一範例實施例中主機系統1000可以是數位相機、攝影機、通信裝置、音訊播放 器或視訊播放器等系統。例如，在主機系統為數位相機(攝影機)1310時，可複寫式非揮發性記憶體儲存裝置則為其所使用的SD卡1312、MMC卡1314、記憶棒(memory stick)1316、CF卡1318或嵌入式儲存裝置1320(如圖3所示)。嵌入式儲存裝置1320包括嵌入式多媒體卡(Embedded MMC,eMMC)。值得一提的是，嵌入式多媒體卡是直接耦接於主機系統的基板上。
圖4是繪示圖1所示的記憶體儲存裝置的概要方塊圖。
請參照圖4，記憶體儲存裝置100包括連接介面單元102、記憶體控制電路單元104與可複寫式非揮發性記憶體模組106。
在本範例實施例中，連接介面單元102是相容於序列先進附件(Serial Advanced Technology Attachment,SATA)標準。然而，必須瞭解的是，本發明不限於此，連接介面單元102亦可以是符合並列先進附件(Parallel Advanced Technology Attachment,PATA)標準、電氣和電子工程師協會(Institute of Electrical and Electronic Engineers,IEEE)1394標準、高速周邊零件連接介面(Peripheral Component Interconnect Express,PCI Express)標準、通用序列匯流排(Universal Serial Bus,USB)標準、安全數位(Secure Digital,SD)介面標準、超高速一代(Ultra High Speed-I，UHS-I)介面標準、超高速二代(Ultra High Speed-II，UHS-II)介面標準、記憶棒(Memory Stick,MS)介面標準、多媒體儲存卡(Multi Media Card,MMC)介面標準、崁入式多媒體儲存卡(Embedded Multimedia Card，eMMC)介面標準、通用快閃記憶體(Universal Flash Storage，UFS)介面標準、小型快閃(Compact Flash,CF)介面標準、整合式驅動電子介面(Integrated Device Electronics,IDE)標準或其他適合的標準。連接介面單元102可與記憶體控制電路單元104封裝在一個晶片中，或者連接介面單元102是佈設於一包含記憶體控制電路單元104之晶片外。
記憶體控制電路單元104用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令，並且根據主機系統1000的指令在可複寫式非揮發性記憶體模組106中進行資料的寫入、讀取與抹除等運作。
可複寫式非揮發性記憶體模組106是耦接至記憶體控制電路單元104，並且用以儲存主機系統1000所寫入之資料。可複寫式非揮發性記憶體模組106可以是單階記憶胞(Single Level Cell,SLC)NAND型快閃記憶體模組、多階記憶胞(Multi Level Cell,MLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存2個位元資料的快閃記憶體模組)、複數階記憶胞(Trinary Level Cell，TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存3個位元資料的快閃記憶體模組)、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
圖5是根據一範例實施例所繪示的可複寫式非揮發性記憶體模組的概要方塊圖。圖6是根據一範例實施例所繪示的記憶胞陣列的示意圖。
請參照圖5，可複寫式非揮發性記憶體模組106包括記憶胞陣列2202、字元線控制電路2204、位元線控制電路2206、行解碼器(column decoder)2208、資料輸入/輸出緩衝器2210與控制電路2212。
記憶胞陣列2202包括用以儲存資料的多個記憶胞702、多個選擇閘汲極(select gate drain,SGD)電晶體712與多個選擇閘源極(select gate source,SGS)電晶體714、以及連接此些記憶胞的多條位元線704、多條字元線706、與共用源極線708(如圖6所示)。記憶胞702是以陣列方式(或立體堆疊的方式)配置在位元線704與字元線706的交叉點上。當從記憶體控制電路單元104接收到寫入指令或讀取指令時，控制電路2212會控制字元線控制電路2204、位元線控制電路2206、行解碼器2208、資料輸入/輸出緩衝器2210來寫入資料至記憶胞陣列2202或從記憶胞陣列2202中讀取資料，其中字元線控制電路2204用以控制施予至字元線706的電壓，位元線控制電路2206用以控制施予至位元線704的電壓，行解碼器2208依據指令中的列位址以選擇對應的位元線，並且資料輸入/輸出緩衝器2210用以暫存資料。
可複寫式非揮發性記憶體模組106中的記憶胞是以臨界電壓的改變來儲存多位元(bits)。具體來說，每一個記憶胞的控制閘極(control gate)與通道之間有一個電荷捕捉層。透過施予一寫入電壓至控制閘極，可以改變電荷補捉層的電子量，因而改變了記憶胞的臨界電壓。此改變臨界電壓的程序亦稱為”把資料寫入 至記憶胞”或”程式化記憶胞”。隨著臨界電壓的改變，記憶胞陣列2202的每一記憶胞具有多個儲存狀態。並且透過讀取電壓可以判斷記憶胞是屬於哪一個儲存狀態，藉此取得記憶胞所儲存的位元。
圖7是根據一範例實施例所繪示儲存於記憶胞陣列中的寫入資料所對應的閘極電壓的統計分配圖。
請參照圖7，以MLC NAND型快閃記憶體為例，隨著不同的臨界電壓，每一記憶胞具有4種儲存狀態，並且此些儲存狀態分別地代表"11"、"10"、"00"與"01"等位元。換言之，每一個儲存狀態包括最低有效位元(Least Significant Bit，LSB)以及最高有效位元(Most Significant Bit，MSB)。在本範例實施例中，儲存狀態(即，"11"、"10"、"00"與"01")中從左側算起之第1個位元為LSB，而從左側算起之第2個位元為MSB。因此，在此範例實施例中，每一記憶胞可儲存2個位元。必須瞭解的是，圖7所繪示的臨界電壓及其儲存狀態的對應僅為一個範例。在本發明另一範例實施例中，臨界電壓與儲存狀態的對應亦可是隨著臨界電壓越大而以"11"、"10"、"01"與"00"排列，或是其他排列。此外，在另一範例實施例中，亦可定義從左側算起之第1個位元為MSB，而從左側算起之第2個位元為LSB。
圖8是根據一範例實施例所繪示的從記憶胞中讀取資料的示意圖，其是以MLC NAND型快閃記憶體為例。
請參照圖8，記憶胞陣列2202之記憶胞的讀取運作是藉由施予讀取電壓於控制閘極，藉由記憶胞通道的導通狀態，來識 別記憶胞儲存之資料。驗證位元(VA)是用以指示施予讀取電壓VA時記憶胞通道是否為導通；驗證位元(VC)是用以指示施予讀取電壓VC時，記憶胞通道是否為導通；驗證位元(VB)是用以指示施予讀取電壓VB時，記憶胞通道是否為導通。在此假設驗證位元是”1”時表示對應的記憶胞通道導通，而驗證位元是”0”時表示對應的記憶胞通道沒有導通。如圖8所示，透過驗證位元(VA)~(VC)可以判斷記憶胞是處於哪一個儲存狀態，進而取得所儲存的位元。
圖9是根據另一範例實施例所繪示的從記憶胞中讀取資料的示意圖。
請參照圖9，以TLC NAND型快閃記憶體為例，每一個儲存狀態包括左側算起之第1個位元的最低有效位元LSB、從左側算起之第2個位元的中間有效位元(Center Significant Bit，CSB)以及從左側算起之第3個位元的最高有效位元MSB。在此範例中，依照不同的臨界電壓，記憶胞具有8種儲存狀態(即，"111"、"110"、"100"、"101"、"001"、"000"、"010"與"011")。藉由施加讀取電壓VA~VG於控制閘極，可以識別記憶胞所儲存的位元。
圖10是根據本發明範例實施例所繪示之管理可複寫式非揮發性記憶體模組的示意圖。
請參照圖10，可複寫式非揮發性記憶體模組106的記憶胞702會構成多個實體程式化單元，並且此些實體程式化單元會構成多個實體抹除單元400(0)~400(N)。具體來說，同一個字元線上的記憶胞會組成一或多個實體程式化單元。若每一個記憶胞可 儲存2個以上的位元，則同一個字元線上的實體程式化單元可被分類為下實體程式化單元與上實體程式化單元。例如，每一記憶胞的LSB是屬於下實體程式化單元，並且每一記憶胞的MSB是屬於上實體程式化單元。一般來說，下實體程式化單元的寫入速度會大於上實體程式化單元的寫入速度。在此範例實施例中，實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。例如，實體程式化單元為實體頁面或是實體扇(sector)。若實體程式化單元為實體頁面，則每一個實體程式化單元通常包括資料位元區與冗餘位元區。資料位元區包含多個實體扇，用以儲存使用者的資料，而冗餘位元區用以儲存系統的資料(例如，錯誤更正碼)。在本範例實施例中，每一個資料位元區包含32個實體扇，且一個實體扇的大小為512位元組(byte,B)。然而，在其他範例實施例中，資料位元區中也可包含8個、16個或數目更多或更少的實體扇，本發明並不限制實體扇的大小以及個數。另一方面，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。例如，實體抹除單元為實體區塊。
圖11是根據一範例實施例所繪示之記憶體控制電路單元的概要方塊圖。必須瞭解的是，圖11所示之記憶體控制電路單元的結構僅為一範例，本發明不以此為限。
請參照圖11，記憶體控制電路單元104包括記憶體管理電路202、主機介面204、記憶體介面206與錯誤檢查與校正電路 208。
記憶體管理電路202用以控制記憶體控制電路單元104的整體運作。具體來說，記憶體管理電路202具有多個控制指令，並且在記憶體儲存裝置100運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。以下說明記憶體管理電路202的操作時，等同於說明記憶體控制電路單元104的操作，以下並不再贅述。
在本範例實施例中，記憶體管理電路202的控制指令是以韌體型式來實作。例如，記憶體管理電路202具有微處理器單元(未繪示)與唯讀記憶體(未繪示)，並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置100運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。
在本發明另一範例實施例中，記憶體管理電路202的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組106的特定區域(例如，記憶體模組中專用於存放系統資料的系統區)中。此外，記憶體管理電路202具有微處理器單元(未繪示)、唯讀記憶體(未繪示)及隨機存取記憶體(未繪示)。特別是，此唯讀記憶體具有驅動碼，並且當記憶體控制電路單元104被致能時，微處理器單元會先執行此驅動碼段來將儲存於可複寫式非揮發性記憶體模組106中之控制指令載入至記憶體管理電路202的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。
此外，在本發明另一範例實施例中，記憶體管理電路202的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路202包括微控制器、記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路。記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路是耦接至微控制器。其中，記憶胞管理電路用以管理可複寫式非揮發性記憶體模組106的實體區塊；記憶體寫入電路用以對可複寫式非揮發性記憶體模組106下達寫入指令以將資料寫入至可複寫式非揮發性記憶體模組106中；記憶體讀取電路用以對可複寫式非揮發性記憶體模組106下達讀取指令以從可複寫式非揮發性記憶體模組106中讀取資料；記憶體抹除電路用以對可複寫式非揮發性記憶體模組106下達抹除指令以將資料從可複寫式非揮發性記憶體模組106中抹除；而資料處理電路用以處理欲寫入至可複寫式非揮發性記憶體模組106的資料以及從可複寫式非揮發性記憶體模組106中讀取的資料。
主機介面204是耦接至記憶體管理電路202並且用以接收與識別主機系統1000所傳送的指令與資料。也就是說，主機系統1000所傳送的指令與資料會透過主機介面204來傳送至記憶體管理電路202。在本範例實施例中，主機介面204是相容於SATA標準。然而，必須瞭解的是本發明不限於此，主機介面204亦可以是相容於PATA標準、IEEE 1394標準、PCI Express標準、USB標準、SD標準、UHS-I標準、UHS-II標準、MS標準、MMC標 準、eMMC標準、UFS標準、CF標準、IDE標準或其他適合的資料傳輸標準。
記憶體介面206是耦接至記憶體管理電路202並且用以存取可複寫式非揮發性記憶體模組106。也就是說，欲寫入至可複寫式非揮發性記憶體模組106的資料會經由記憶體介面206轉換為可複寫式非揮發性記憶體模組106所能接受的格式。
錯誤檢查與校正電路208是耦接至記憶體管理電路202並且用以執行錯誤檢查與校正程序以確保資料的正確性。具體來說，當記憶體管理電路202從主機系統1000中接收到寫入指令時，錯誤檢查與校正電路208會為對應此寫入指令的資料產生對應的錯誤更正碼(error correcting code,ECC code)或錯誤檢查碼(error detecting code，EDC)，並且記憶體管理電路202會將對應此寫入指令的資料與對應的錯誤更正碼或錯誤檢查碼寫入至可複寫式非揮發性記憶體模組106中。之後，當記憶體管理電路202從可複寫式非揮發性記憶體模組106中讀取資料時會同時讀取此資料對應的錯誤更正碼或錯誤檢查碼，並且錯誤檢查與校正電路208會依據此錯誤更正碼或錯誤檢查碼對所讀取的資料執行錯誤檢查與校正程序。在此範例實施例中，錯誤檢查與校正電路208所使用的是低密度奇偶檢查校正碼(low density parity code，LDPC)。
在本發明一範例實施例中，記憶體控制電路單元104還包括緩衝記憶體210與電源管理電路212。緩衝記憶體210是耦接 至記憶體管理電路202並且用以暫存來自於主機系統1000的資料與指令或來自於可複寫式非揮發性記憶體模組106的資料。電源管理電路212是耦接至記憶體管理電路202並且用以控制記憶體儲存裝置100的電源。
圖12是根據第一範例實施例繪示記憶體控制電路單元的運作示意圖。值得注意的是，圖12中並沒有繪示出記憶體控制電路單元104中所有的電路。並且，圖12中繪示的三個緩衝記憶體210彼此可是相同的，圖12是要說明在什麼階段資料會先被暫存在緩衝記憶體210當中。此外，在此範例實施例中，錯誤檢查與校正電路208還包括了編碼電路1222、檢查電路1224與錯誤位元索引產生電路1226。
請參照圖12，從主機系統1000來的資料會經過主機介面204傳送到緩衝記憶體210中，並且會傳送給轉換電路1220。轉換電路1220會依照一演算法來重新排列所接收到的位元。例如，轉換電路1220會將依序排列的位元改變為隨機排列的位元。接著，編碼電路1222會接收到這些重新排列後的位元，並且產生對應的錯誤更正碼。這些重新排列後的位元與產生的錯誤更正碼會先儲存在緩衝記憶體210中，接著記憶體管理電路202會將這些位元與錯誤更正碼透過記憶體介面206寫入至可複寫式非揮發性記憶體模組106中。
當主機系統1000下達一個讀取指令給記憶體控制電路單元104以後，記憶體管理電路202會從可複寫式非揮發性記憶體 模組106中多的第一記憶胞讀取多個資料位元。這些資料位元對應至同一個碼字(codeword)。這些第一記憶胞可以是屬於相同的實體程式化單元或是不同的實體程式化單元，並且記憶體管理電路202可以從每一個第一記憶胞中讀取一或多個資料位元，本發明並不在此限。所讀取的資料位元會傳送給檢查電路1224，而檢查電路1224會對這些資料位元執行一個奇偶檢查程序以產生多個校驗子(check)。一般來說，校驗子的個數會小於資料位元的個數。這些校驗子會傳送給錯誤位元索引產生電路1226以執行低密度奇偶檢查碼的疊代解碼(iterative decoding)。在疊代解碼中，錯誤位元索引產生電路1226會根據這些校驗子來取得每一個資料位元的可靠度資訊(reliability)，並且根據這些可靠度資訊來計算這些資料位元中至少一個錯誤位元的索引。錯誤位元索引產生電路1226還會判斷這些錯誤位元的索引與校驗子是否符合一個奇偶條件。若符合奇偶條件，則錯誤位元索引產生電路1226會停止疊代解碼並且輸出錯誤位元的索引。或者，若疊代解碼的疊代次數已經超過一個預設疊代次數，則錯誤位元索引產生電路1226也會停止疊代解碼。
另一方面，從可複寫式非揮發性記憶體模組106中所讀取的資料位元會被傳送至反轉換電路1228。反轉換電路1228會依照一演算法來重新排列這些資料位元，例如將隨機排列的資料位元改變為依序排列的資料位元。這些重新排列後的資料位元會先暫存在緩衝記憶體210中。更正電路1230會根據錯誤位元的索引 來更正重新排列後的資料位元。例如，更正電路1230包括一個互斥或(exclusive or，XOR)閘，用以對錯誤位元與位元”1”執行互斥或運算，藉此更正(翻轉)錯誤位元。或者，更正電路1230也可以根據錯誤位元的索引來產生一個更正向量，此更正向量包括了與資料位元一樣多的位元。更正電路1230會將此更正向量中對應至錯誤位元的位元設定為"1"，並將其餘的位元設定為”0”。接著，更正電路1230會對此更正向量與資料位元所形成的向量執行互斥或運算，藉此更正資料位元。本發明並不限制更正電路1230如何更正資料位元。最後，更正後的資料位元會透過主機介面204被傳送給主機系統1000。
在另一範例實施例中，轉換電路1220與反轉換電路1228也可以被省略。因此，更正電路1230會直接根據錯誤位元的索引來更正從可複寫式非揮發性記憶體模組106中所讀取的資料位元。
在圖12中，特別的是錯誤位元索引產生電路1226是用校驗子來執行疊代解碼，而不是碼字中全部的資料位元，因此可以減少錯誤位元索引產生電路1226接收資料的時間。另一方面，錯誤位元索引產生電路1226所產生的是錯誤位元的索引，而不是碼字，而輸出索引所需要的時間會小於輸出碼字所需要的時間。以下將再舉多個範例實施例來說明採用不同演算法時疊代解碼的運算過程。然而，不管採用何種演算法，相同的是用校驗子來更新一個資料位元的可靠度資訊，並且是用可靠度資訊來取得錯誤位元的索引。
[第二範例實施例]
在第二範例實施例中，記憶體管理電路202從可複寫式非揮發性記憶體模組106讀取資料位元時，是用多個讀取電壓來取得每一個第一記憶胞的多個驗證位元，其中一個讀取電壓是對應至一個驗證位元。這些驗證位元可以用來決定資料位元，也可以用來取得一個通道可靠度資訊。在每一個記憶胞有多個驗證位元的情況下所進行的疊代解碼被稱為軟位元模式(soft bit mode)解碼。
圖13是根據一範例實施例繪示讀取驗證位元的示意圖。請參照圖13，在此假設屬於儲存狀態1510的記憶胞所儲存的是位元”1”，而屬於儲存狀態1520的記憶胞所儲存的是位元”0”。儲存狀態1510與儲存狀態1520有部份的重疊，亦即在某些讀取電壓，部份屬於儲存狀態1510的記憶胞會被判別為儲存狀態1520，而部份屬於儲存狀態1520的記憶胞會被判別為儲存狀態1510。當施加讀取電壓於記憶胞的控制閘極以後，隨著記憶胞通道是否導通，記憶體管理電路202所取得的驗證位元會是”0”或是”1”。在此假設若記憶胞通道沒有導通時則對應的驗證位元是”0”，反之則是”1”。在此範例實施例中，記憶體管理電路202會施加讀取電壓V1~V5至記憶胞以取得5個驗證位元。具體來說，讀取電壓V1是對應到驗證位元b1；讀取電壓V2是對應到驗證位元b2；讀取電壓V3是對應到驗證位元b3；讀取電壓V4是對應到驗證位元b4；讀取電壓V5是對應到驗證位元b5。若一個記憶胞的臨界電壓是在區間 1501，則從驗證位元b1至驗證位元b5，記憶體管理電路202所取得的驗證位元會是”11111”；若記憶胞的臨界電壓是在區間1502，則驗證位元會是”00111”；若記憶胞的臨界電壓是在區間1503，則驗證位元會是”00011”；若記憶胞的臨界電壓是在區間1504，則驗證位元會是”00001”；若記憶胞的臨界電壓是在區間1505，則驗證位元會是”00000”。
在此範例實施例中，讀取電壓V1~V5的其中之一會被設定為正負號(sign)讀取電壓。此正負號讀取電壓是用來決定資料位元為何。例如，若讀取電壓V3為正負號讀取電壓，則資料位元會相同於驗證位元b3；若讀取電壓V2為正負號讀取電壓，則資料位元會相同於驗證位元b2。在每一個區間中，可以事先計算出記憶胞屬於儲存狀態1510的機率與屬於儲存狀態1520的機率。根據這兩個機率可以計算出對數可能性比值(Log Likelihood Ratio，LLR)，而在此範例實施例中此對數可能性比值亦被稱為記憶胞的通道可靠度資訊。在一範例實施例中，各個區間所對應的對數可能性比值可以事先被計算出來並且儲存在一個查找表中。記憶體管理電路202可以將驗證位元b1~b5輸入此查找表中，藉此取得對應的對數可能性比值以作為通道可靠度資訊。亦即，每一個資料位元都會對應至一個通道可靠度資訊。這些通道可靠度資訊可以用來在疊代解碼中計算每一個資料位元的可靠度資訊。
在取得第一記憶胞的資料位元與通道可靠度資訊以後，檢查電路1224會根據一個奇偶檢查矩陣來對這些資料位元執行奇 偶檢查程序以產生校驗子。具體來說，這些資料位元組成維度為1-乘-n的向量 r ，並且奇耦檢查矩陣表示為維度m-乘-n的矩陣 H。其中m與n為正整數，表示n個資料位元中包括了m個位元的錯誤更正碼。檢查電路1224會將矩陣 H 與向量 r 的轉置(transpose)相乘以取得校驗向量，此過程可用以下方程式(1)表示。
其中表示模(module)2的矩陣相乘。校驗向量 s 中每一個元素便是一個校驗子。接著，檢查電路1224會將校驗向量 s 與上述的通道可靠度資訊傳送給錯誤位元索引產生電路1226以執行疊代解碼。
圖14是根據一範例實施例繪示疊代解碼的示意圖。
請參照圖14，一般來說，奇耦檢查矩陣 H 可以表示為圖(graph)1330，其中包括限制節點1332(1)~1332(m)與變數節點1334(1)~1334(n)。每一個限制節點1332(1)~1332(m)是對應到一個校驗子，而每一個變數節點1334(1)~1334(n)是對應一個資料位元。資料位元與校驗子之間的對應關係(即，變數節點1334(1)~1334(n)與限制節點1332(1)~1332(m)之間的連結關係)是根據奇偶檢查矩陣所產生。具體來說，若奇耦檢查矩陣中第i列第j行的元素為1，則第i個限制節點1332(i)便會連接到第j個變數節點1332(j)，其中i與j為正整數。換句話說，每一個限制節點會連接到一或多個變數節點，而每一個變數節點也會連接到一或多個限制節點。另一方面，每一個變數節點也會接收上述的通道 可靠度資訊。例如，變數節點1332(1)會接收第1個第一記憶胞的通道可靠度資訊L 1 ，而變數節點1332(j)會接收第j個第一記憶胞的通道可靠度資訊L j 。
在疊代解碼中，可靠度資訊會沿著這些圖1330中的邊(edge)來傳送。例如，限制節點1332(i)傳送給變數節點1332(j)的是可靠度資訊L i→j ，而變數節點1332(j)傳送給限制節點1332(i)是可靠度資訊L j→i 。這些可靠度資訊是用來表示一個節點認為某一個資料位元被解碼為1或是0的機率有多少。而變數節點1334(1)~1334(n)與限制節點1332(1)~1332(m)會根據輸入的可靠度資訊來計算輸出的可靠度資訊，其近似於計算一個資料位元被解碼為1或是0的條件機率。在此，從變數節點1334(1)~1334(n)傳送到限制節點1332(1)~1332(m)的可靠度資訊被稱為變數至限制可靠度資訊，而從限制節點1332(1)~1332(m)傳送至變數節點1334(1)~1334(n)的可靠度資訊被稱為限制至變數可靠度資訊。換言之，每一個資料位元是根據奇偶檢查矩陣對應至多個變數至限制可靠度資訊，而每一個校驗子是根據奇偶檢查矩陣對應至多個限制至變數可靠度資訊。由於變數節點1334(1)~1334(n)與限制節點1332(1)~1332(m)是用來描述疊代解碼，錯誤位元索引產生電路1226並不一定會建立如圖1330的資料結構，因此以下稱可靠度資訊L i→j 為從第i個校驗子對應至第j個資料位元的限制至變數可靠度資訊，而稱可靠度資訊L j→i 為從第j個資料位元對應至第i個校驗子的變數至限制可靠度資訊。
在此範例實施例中，錯誤位元索引產生電路1226會根據變數至限制可靠度資訊與校驗子來更新每一個校驗子對應的限制至變數可靠度資訊。在疊代解碼中的首次疊代中，每一個資料位元對應的變數至限制可靠度資訊是本身的通道可靠度資訊。由於校驗子是用來表示那些資料位元並沒有通過限制，因此校驗子也可以用來調整資料位元被解碼為1或是0的機率。舉例來說，若一個資料位元是0，且此資料位元對應的一些校驗子為1，則此資料位元被解碼為1的機率便可以增加。然而，本發明並不限制如何根據校驗子來更新限制至變數可靠度資訊。舉例來說，上述更新限制至變數可靠度資訊的步驟可以方程式(2)~(5)來表現。
α ji =sign(L j→i )...(4)
β ji =|L j→i |...(5)
S i 為第i個校驗子。N(i)為對應至第i個校驗子的資料位元(表示為所有連接到限制節點1332(i)的變數節點)。{j}為第j個資料位元所形成的集合。在首次疊代中，變數至限制可靠度資訊L j→i 會等於通道可靠度資訊L j 。接著，錯誤位元索引產生電路1226會根據限制至變數可靠度資訊來更新每一個資料位元對應的變數至限制可靠度資訊。例如，更新變數至限制可靠度資訊的步驟可根據方程式(6)來執行。
錯誤位元索引產生電路1226也會將每一個資料位元對應的限制至變數可靠度資訊與通道可靠度資訊相加以取得每一個資料位元的可靠度資訊。例如，取得可靠度資訊的步驟可根據方程式(7)來執行。
為第j個資料位元的可靠度資訊。接著，錯誤位元索引產生電路1226可以判斷每一個資料位元的可靠度資訊是否符合一臨界值以決定錯誤位元並取得一錯誤索引向量，此錯誤索引向量的長度會等於碼字的長度。例如，取得錯誤索引向量的步驟可以根據方程式(8)來執行。
e 為錯誤索引向量，其中包括了e 1 ~e n 。e j 表示錯誤索引向量中第j個索引。若e j 等於1，表示碼字中第j個資料位元是錯誤位元。
最後，錯誤位元索引產生電路1226會對奇偶檢查矩陣與錯誤索引向量做模2乘法以取得第一向量，並且判斷第一向量是否相同於校驗子所形成的向量。若第一向量相同於校驗子所形成的向量，錯誤位元索引產生電路1226判斷符合奇偶條件，停止疊代解碼，並且輸出錯誤索引向量。換句話說，若方程式(9)符合，則疊代解碼會停止。然而，若方程式(9)不符合，則錯誤位元索引產生電路1226會進行下一次疊代，即重複上述方程式(2)~(8)。
[第三範例實施例]
以下僅說明第三範例實施例與第二範例實施例不同之處。在第三範例實施例中，記憶體管理電路202只會用一個讀取電壓來取得記憶胞的驗証位元。在此情況下所進行的疊代解碼亦被稱為硬位元模式(hard bit mode)解碼。此外，在第三範例實施例中，通道可靠度資訊的個數為1。具體來說，記憶體管理電路202根據一讀取電壓讀取每一個第一記憶胞的驗證位元以後，會根據對應的驗證位元取得每一個第一記憶胞的一對數可能性比值。記憶體管理電路202也會計算這些第一記憶胞的對數可能性比值的平均值以作為通道可靠度資訊，亦即所有的資料位元是對應到相同的通道可靠度資訊。
在第三範例實施例的首次疊代中，不論i與j為多少，其對應的變數至限制可靠度資訊L j→i 都是上述的通道可靠度資訊(以下標記為L r )，其中更新限制至變數可靠度資訊的步驟與上述方程式(2)~(5)相同。然而，上述的方程式(6)與(7)可改寫為以下方程式(10)與(11)。
此外，取得錯誤索引向量的步驟與判斷校驗子與錯誤索引向量是否符合奇偶條件的步驟與上述方程式(8)與(9)相同，在此不再贅述。
[第四範例實施例]
在第四範例實施例中，上述的方程式(2)可用最小值的運 算來逼近。具體來說，更新限制至變數可靠度資訊的步驟是根據 方程式(12)、(4)與(5)來執行。
α ji =sign(L j→i )...(4)
β ji =|L j→i |...(5)
其他如更新變數至限制可靠度資訊的步驟、計算可靠度資訊的步驟、取得錯誤索引向量的步驟、與判斷是否符合奇偶條件的步驟都與第二範例實施例相同，在此不再贅述。值得注意的是，方程式(12)可以用於硬位元模式或是軟位元模式，本發明並不在此限。
[第五範例實施例]
在第五範例實施例中，在根據校驗子來計算可靠度資訊時，錯誤位元索引產生電路1226是將校驗子所形成的向量與奇偶檢查矩陣相乘以取得一向量(亦稱第一向量)，可寫成以下方程式(13)。
f=s T ．H...(13)
f 為上述的第一向量，維度是1-乘-n，其中包括每一個資料位元的可靠度資訊。值得注意的是，方程式(13)中的乘法是一般的矩陣乘法，並不是模2的矩陣乘法。因此，若向量 f 中一個元素的數值越大，表示一個資料位元錯誤的機率越大。
接下來，錯誤位元索引產生電路1226會根據向量 f 中數值最大的元素來決定錯誤位元的索引。在此假設向量 f 中第e個元素具有最大的數值，則e即為錯誤位元的索引，其中e為正整數。在判斷校驗子與錯誤位元的索引是否符合奇偶條件時，錯誤位元索引產生電路1226會根據此索引e從奇耦檢查矩陣H的多個行(column)中挑選第e個行(亦稱為錯誤更正行)，並且根據此第e個行來更新校驗子。例如，此更新的步驟可根據方程式(14)來執行。
s=s⊕h e ...(14)
he是奇耦檢查矩陣 H 中的第e行。⊕是表示模2的加法。最後，錯誤位元索引產生電路1226會判斷更新後的校驗子所形成的向量是否為零向量。若更新後的校驗子所形成的向量為零向量(即，向量 s 中所有的元素為0)，則錯誤位元索引產生電路1226會判斷符合該奇偶條件，停止疊代解碼，並且輸出在每一次疊代中產生的索引e。若更新後的校驗子所形成的向量不為零向量，則錯誤位元索引產生電路1226會進行下一次的疊代，即依據更新後的校驗子來重新執行上述方程式(13)與(14)。
[第六範例實施例]
圖15是根據第六範例實施例繪示記憶體控制電路單元的運作示意圖。
請參照圖15，與圖12不同的是，更正電路1230在根據錯誤位元的索引來更正依序排列的資料位元以後，更正後的資料位元會再暫存在緩衝記憶體210中。之後，記憶體管理電路202 才會將緩衝記憶體210中的資料位元透過主機介面204傳送給主機系統1000。值得注意的是，圖15的流程可以搭配以上第二至第五範例實施例一起使用，本發明並不在此限。
圖16是根據一範例實施例繪示解碼方法的流程圖。
請參照圖16，在步驟S1601中，讀取每一個第一記憶胞的資料位元。在步驟S1602中，對資料位元執行奇偶檢查程序以產生多個校驗子。在步驟S1603中，根據校驗子取得資料位元的可靠度資訊，並且根據可靠度資訊決定資料位元中錯誤位元的索引。在步驟S1604中，判斷錯誤位元的索引與校驗子是否符合一奇偶條件。若符合奇偶條件，在步驟S1605中，停止疊代解碼並根據錯誤位元的索引來更正錯誤位元。若不符合奇偶條件，則回到步驟S1603，進行下一次疊代。在一範例實施例中，步驟S1604中也會判斷疊代解碼的疊代次數是否超過一預設疊代次數。若符合奇偶條件或是疊代次數超過預設疊代次數，則都會進入步驟S1605，否則會回到步驟S1603。
然而，圖16中各步驟已詳細說明如上，在此便不再贅述。值得注意的是，圖16中各步驟可以實作為多個程式碼或是電路，本發明並不在此限。此外，圖16的方法可以搭配以上範例實施例使用，也可以單獨使用，本發明並不在此限。
圖17是根據一範例實施例繪示低密度奇偶檢查碼解碼電路的範例示意圖。
請參照圖17，低密度奇偶檢查碼解碼電路1700包括檢 查電路1224，錯誤位元索引產生電路1226與更正電路1230。其中檢查電路1224，錯誤位元索引產生電路1226與更正電路1230已詳細說明如上，在此不再贅述。在此範例實施例中，低密度奇偶檢查碼解碼電路1700是配置在記憶體控制電路單元104之中，成為錯誤檢查與校正電路208的一部份，如圖12與圖15所示。然而，在其他範例實施例中，低密度奇偶檢查碼解碼電路1700也可以配置在可複寫式非揮發性記憶體模組106中，因此記憶體控制電路單元104從可複寫式非揮發性記憶體模組106中所讀取到的會是更正後的資料位元。本發明並不限制低密度奇偶檢查碼解碼電路1700要配置在何處。
綜上所述，本發明範例實施例所提出的解碼方法、記憶體儲存裝置、記憶體控制電路單元與低密度奇偶檢查碼解碼電路，可以根據校驗子來進行疊代解碼，而不是整個碼字。由於疊代解碼所需要的資料量變少，因此實作上可以不用先暫存這些資料在緩衝記憶體中210，可以避免從緩衝記憶體210讀取資料的時間(即，減少解碼延時)並減少緩衝記憶體210的頻寬需求。此外，反轉換電路1228可以與錯誤檢查與校正電路208同時運作，藉此減少反轉換電路1228的頻寬需求。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
S1601~S1605‧‧‧步驟

Claims (30)

  1. 一種低密度奇偶檢查碼的解碼方法，用於一可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組包括多個第一記憶胞，該解碼方法包括：讀取每一該些第一記憶胞的一資料位元；對該些資料位元執行一奇偶檢查程序以產生多個校驗子；在該低密度奇偶檢查碼的一疊代解碼中，根據該些校驗子取得每一該些資料位元的一可靠度資訊，並且根據該些可靠度資訊決定該些資料位元中一錯誤位元的一索引；判斷該錯誤位元的該索引與該些校驗子是否符合一奇偶條件；以及若該錯誤位元的該索引與該些校驗子符合該奇偶條件，停止該疊代解碼並根據該錯誤位元的該索引來更正該些資料位元。
  2. 如申請專利範圍第1項所述的解碼方法，其中該奇偶檢查程序是根據一奇偶檢查矩陣所執行，該些資料位元與該些校驗子之間的對應關係是根據該奇偶檢查矩陣所產生，每一該些資料位元根據該奇偶檢查矩陣對應至多個變數至限制可靠度資訊，每一該些校驗子根據該奇偶檢查矩陣對應至多個限制至變數可靠度資訊，並且根據該些校驗子取得每一該些資料位元的該可靠度資訊的步驟包括：根據該些變數至限制可靠度資訊與該些校驗子更新每一該些校驗子對應的該些限制至變數可靠度資訊，其中在該疊代解碼中 的首次疊代中，每一該些資料位元對應的該些變數至限制可靠度資訊是相同於至少一通道可靠度資訊的其中之一；根據該些限制至變數可靠度資訊來更新每一該些資料位元對應的該些變數至限制可靠度資訊；以及根據該些限制至變數可靠度資訊與該至少一通道可靠度資訊來計算每一該些資料位元的該可靠度資訊。
  3. 如申請專利範圍第2項所述的解碼方法，其中該至少一通道可靠度資訊的數目等於1，該解碼方法更包括：根據一讀取電壓讀取每一該些第一記憶胞的一驗證位元；根據該些驗證位元取得每一該些第一記憶胞的一對數可能性比值；以及計算該些第一記憶胞的該些對數可能性比值的平均值以作為該通道可靠度資訊。
  4. 如申請專利範圍第2項所述的解碼方法，其中該至少一通道可靠度資訊的數目大於1，該解碼方法更包括：根據多個讀取電壓讀取每一該些第一記憶胞的多個驗證位元；以及根據每一該些記憶胞的該些驗證位元，取得每一該些記憶胞的一對數可能性比值以作為該些通道可靠度資訊。
  5. 如申請專利範圍第2項所述的解碼方法，其中根據該些限制至變數可靠度資訊與該至少一通道可靠度資訊來計算每一該些資料位元的該可靠度資訊的步驟包括： 將每一該些資料位元對應的該些限制至變數可靠度資訊與該至少一通道可靠度資訊的其中之一相加以取得每一該些資料位元的該可靠度資訊，其中根據該些可靠度資訊決定該些資料位元中該錯誤位元的該索引的步驟包括：判斷每一該些資料位元的該可靠度資訊是否符合一臨界值以決定該錯誤位元並取得一錯誤索引向量，其中判斷該錯誤位元的該索引與該些校驗子是否符合該奇偶條件的步驟包括：對該奇偶檢查矩陣與該錯誤索引向量做模2乘法以取得一第一向量；判斷該第一向量是否相同該些校驗子所形成的向量；以及若該第一向量相同於該些校驗子所形成的該向量，判斷符合該奇偶條件。
  6. 如申請專利範圍第5項所述的解碼方法，其中產生該限制至變數可靠度資訊的步驟是根據方程式(1)~(4)所執行： α ji =sign(L j→i )...(3) β ji =|L j→i |...(4)其中，L i→j 為從該些校驗子中第i個校驗子對應至該些資料位 元中第j個資料位元的該限制至變數可靠度資訊，Si為該第i個校驗子，N(i)為該些資料位元中對應至該第i個校驗子的資料位元，{j}為該第j個資料位元所形成的集合，L j→i 為從該第j個資料位元對應至該第i個校驗子的該變數至限制可靠度資訊，並且i與j為正整數。
  7. 如申請專利範圍第5項所述的解碼方法，其中產生該限制至變數可靠度資訊的步驟是根據方程式(1)~(3)所執行： α ji =sign(L j→i )...(2) β ji =|L j→i |...(3)其中，L i→j 為從該些校驗子中第i個校驗子對應至該些資料位元中第j個資料位元的該限制至變數可靠度資訊，Si為該第i個校驗子，N(i)為該些資料位元中對應至該第i個校驗子的資料位元，{j}為該第j個資料位元所形成的集合，L j→i 為從該第j個資料位元對應至該第i個校驗子的該變數至限制可靠度資訊，並且i與j為正整數。
  8. 如申請專利範圍第1項所述的解碼方法，其中該奇偶檢查程序是根據一奇偶檢查矩陣所執行，並且根據該些校驗子取得每一該些資料位元的該可靠度資訊的步驟包括；將該些校驗子所形成的向量與該奇偶檢查矩陣相乘以取得一第一向量，其中該第一向量包括該些資料位元的該些可靠度資訊， 其中根據該些可靠度資訊決定該些資料位元中該錯誤位元的該索引的步驟包括：根據該第一向量中數值最大的元素來決定該錯誤位元的該索引，其中判斷該錯誤位元的該索引與該些校驗子是否符合該奇偶條件的步驟包括：根據該錯誤位元的該索引從該奇偶檢查矩陣選擇一錯誤更正行；根據該錯誤更正行來更新該些校驗子；以及若更新後該些校驗子所形成的向量為零向量，判斷符合該奇偶條件。
  9. 如申請專利範圍第1項所述的解碼方法，更包括：將該些資料位元改變為依序排列的資料位元，其中所述根據該錯誤位元的該索引來更正該些資料位元的步驟是執行於該些依序排列的資料位元；以及將更正後的該些資料位元傳送給一主機系統。
  10. 一種記憶體儲存裝置，包括：一連接介面單元，用以耦接至一主機系統；一可複寫式非揮發性記憶體模組，包括多個第一記憶胞；以及一記憶體控制電路單元，耦接至該連接介面單元與該可複寫式非揮發性記憶體模組，用以執行多個步驟： 讀取每一該些第一記憶胞的一資料位元；對該些資料位元執行一奇偶檢查程序以產生多個校驗子；在該低密度奇偶檢查碼的一疊代解碼中，根據該些校驗子取得每一該些資料位元的一可靠度資訊，並且根據該些可靠度資訊決定該些資料位元中一錯誤位元的一索引；判斷該錯誤位元的該索引與該些校驗子是否符合一奇偶條件；以及若該錯誤位元的該索引與該些校驗子符合該奇偶條件，停止該疊代解碼並根據該錯誤位元的該索引來更正該些資料位元。
  11. 如申請專利範圍第10項所述的記憶體儲存裝置，其中該奇偶檢查程序是根據一奇偶檢查矩陣所執行，該些資料位元與該些校驗子之間的對應關係是根據該奇偶檢查矩陣所產生，每一該些資料位元根據該奇偶檢查矩陣對應至多個變數至限制可靠度資訊，每一該些校驗子根據該奇偶檢查矩陣對應至多個限制至變數可靠度資訊，並且根據該些校驗子取得每一該些資料位元的該可靠度資訊的步驟包括：根據該些變數至限制可靠度資訊與該些校驗子更新每一該些校驗子對應的該些限制至變數可靠度資訊，其中在該疊代解碼中的首次疊代中，每一該些資料位元對應的該些變數至限制可靠度資訊是相同於至少一通道可靠度資訊的其中之一； 根據該些限制至變數可靠度資訊來更新每一該些資料位元對應的該些變數至限制可靠度資訊；以及根據該些限制至變數可靠度資訊與該至少一通道可靠度資訊來計算每一該些資料位元的該可靠度資訊。
  12. 如申請專利範圍第11項所述的記憶體儲存裝置，其中該至少一通道可靠度資訊的數目等於1，該些步驟更包括：根據一讀取電壓讀取每一該些第一記憶胞的一驗證位元；根據該些驗證位元取得每一該些第一記憶胞的一對數可能性比值；以及計算該些第一記憶胞的該些對數可能性比值的平均值以作為該通道可靠度資訊。
  13. 如申請專利範圍第11項所述的記憶體儲存裝置，其中該至少一通道可靠度資訊的數目大於1，該些步驟更包括：根據多個讀取電壓讀取每一該些第一記憶胞的多個驗證位元；以及根據每一該些記憶胞的該些驗證位元，取得每一該些記憶胞的一對數可能性比值以作為該些通道可靠度資訊。
  14. 如申請專利範圍第11項所述的記憶體儲存裝置，其中根據該些限制至變數可靠度資訊與該至少一通道可靠度資訊來計算每一該些資料位元的該可靠度資訊的步驟包括：將每一該些資料位元對應的該些限制至變數可靠度資訊與該至少一通道可靠度資訊的其中之一相加以取得每一該 些資料位元的該可靠度資訊，其中根據該些可靠度資訊決定該些資料位元中該錯誤位元的該索引的步驟包括：判斷每一該些資料位元的該可靠度資訊是否符合一臨界值以決定該錯誤位元並取得一錯誤索引向量，其中判斷該錯誤位元的該索引與該些校驗子是否符合該奇偶條件的步驟包括：對該奇偶檢查矩陣與該錯誤索引向量做模2乘法以取得一第一向量；判斷該第一向量是否相同該些校驗子所形成的向量；以及若該第一向量相同於該些校驗子所形成的該向量，判斷符合該奇偶條件。
  15. 如申請專利範圍第14項所述的記憶體儲存裝置，其中產生該限制至變數可靠度資訊的步驟是根據方程式(1)~(4)所執行： α ji =sign(L j→i )...(3) β ji =|L j→i |...(4)其中，L i→j 為從該些校驗子中第i個校驗子對應至該些資料位元中第j個資料位元的該限制至變數可靠度資訊，Si為該第i個校驗子，N(i)為該些資料位元中對應至該第i個校驗子的資料位元， {j}為該第j個資料位元所形成的集合，L j→i 為從該第j個資料位元對應至該第i個校驗子的該變數至限制可靠度資訊，並且i與j為正整數。
  16. 如申請專利範圍第14項所述的記憶體儲存裝置，其中產生該限制至變數可靠度資訊的步驟是根據方程式(1)~(3)所執行： α ji =sign(L j→i )...(2) β ji =|L j→i |...(3)其中，L i→j 為從該些校驗子中第i個校驗子對應至該些資料位元中第j個資料位元的該限制至變數可靠度資訊，Si為該第i個校驗子，N(i)為該些資料位元中對應至該第i個校驗子的資料位元，{j}為該第j個資料位元所形成的集合，L j→i 為從該第j個資料位元對應至該第i個校驗子的該變數至限制可靠度資訊，並且i與j為正整數。
  17. 如申請專利範圍第10項所述的記憶體儲存裝置，其中該奇偶檢查程序是根據一奇偶檢查矩陣所執行，並且根據該些校驗子取得每一該些資料位元的該可靠度資訊的步驟包括；將該些校驗子所形成的向量與該奇偶檢查矩陣相乘以取得一第一向量，其中該第一向量包括該些資料位元的該些可靠度資訊，其中根據該些可靠度資訊決定該些資料位元中該錯誤位元的該索引的步驟包括： 根據該第一向量中數值最大的元素來決定該錯誤位元的該索引，其中判斷該錯誤位元的該索引與該些校驗子是否符合該奇偶條件的步驟包括：根據該錯誤位元的該索引從該奇偶檢查矩陣選擇一錯誤更正行；根據該錯誤更正行來更新該些校驗子；以及若更新後該些校驗子所形成的向量為零向量，判斷符合該奇偶條件。
  18. 如申請專利範圍第10項所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以將該些資料位元改變為依序排列的資料位元，並且將該些依序排列的資料位元儲存在一緩衝記憶體中，其中，該記憶體控制電路單元更新該些資料位元的操作是執行於該些依序排列的資料位元，並且該記憶體控制電路單元用以將更正後的該些資料位元傳送給該主機系統。
  19. 如申請專利範圍第18項所述的記憶體儲存裝置，其中更正後的該些資料位元是先暫存在該緩衝記憶體，才傳送給該主機系統。
  20. 一種記憶體控制電路單元，用於控制一可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組包括多個第一記憶胞，該記憶體控制電路單元包括：一主機介面，用以耦接至一主機系統； 一記憶體介面，用以耦接至該可複寫式非揮發性記憶體模組；一記憶體管理電路，耦接至該主機介面與該記憶體介面，用以讀取每一該些第一記憶胞的一資料位元；一更正電路；以及一錯誤檢查與校正電路，用以執行多個步驟：對該些資料位元執行一奇偶檢查程序以產生多個校驗子；在該低密度奇偶檢查碼的一疊代解碼中，根據該些校驗子取得每一該些資料位元的一可靠度資訊，並且根據該些可靠度資訊決定該些資料位元中一錯誤位元的一索引；判斷該錯誤位元的該索引與該些校驗子是否符合一奇偶條件；以及若該錯誤位元的該索引與該些校驗子符合該奇偶條件，停止該疊代解碼，其中，該更正電路用以根據該錯誤位元的該索引來更正該些資料位元。
  21. 如申請專利範圍第20項所述的記憶體控制電路單元，其中該錯誤檢查與校正電路包括一檢查電路與一錯誤位元索引產生電路，所述執行該奇偶檢查程序以產生該些校驗子的步驟是由該檢查電路根據一奇偶檢查矩陣所執行，該些資料位元與該些校驗子之間的對應關係是根據該奇偶檢查矩陣所產生，每一該些資料位元根據該奇偶檢查矩陣對應至多個變數至限制可靠度資訊，每 一該些校驗子根據該奇偶檢查矩陣對應至多個限制至變數可靠度資訊，其中，根據該些校驗子取得每一該些資料位元的該可靠度資訊的步驟是由該錯誤位元索引產生電路所執行並且包括：根據該些變數至限制可靠度資訊與該些校驗子更新每一該些校驗子對應的該些限制至變數可靠度資訊，其中在該疊代解碼中的首次疊代中，每一該些資料位元對應的該些變數至限制可靠度資訊是相同於至少一通道可靠度資訊的其中之一；根據該些限制至變數可靠度資訊來更新每一該些資料位元對應的該些變數至限制可靠度資訊；以及根據該些限制至變數可靠度資訊與該至少一通道可靠度資訊來計算每一該些資料位元的該可靠度資訊。
  22. 如申請專利範圍第21項所述的記憶體控制電路單元，其中該至少一通道可靠度資訊的數目等於1，並且該記憶體管理電路更用以根據一讀取電壓讀取每一該些第一記憶胞的一驗證位元，根據該些驗證位元取得每一該些第一記憶胞的一對數可能性比值，並且計算該些第一記憶胞的該些對數可能性比值的平均值以作為該通道可靠度資訊。
  23. 如申請專利範圍第21項所述的記憶體控制電路單元，其中該至少一通道可靠度資訊的數目大於1，並且該記憶體管理電路更用以根據多個讀取電壓讀取每一該些第一記憶胞的多個驗證位 元，以及根據每一該些記憶胞的該些驗證位元，取得每一該些記憶胞的一對數可能性比值以作為該些通道可靠度資訊。
  24. 如申請專利範圍第21項所述的記憶體控制電路單元，其中根據該些限制至變數可靠度資訊與該至少一通道可靠度資訊來計算每一該些資料位元的該可靠度資訊的步驟包括：將每一該些資料位元對應的該些限制至變數可靠度資訊與該至少一通道可靠度資訊的其中之一相加以取得每一該些資料位元的該可靠度資訊，其中根據該些可靠度資訊決定該些資料位元中該錯誤位元的該索引的步驟是由該錯誤位元索引產生電路所執行並且包括：判斷每一該些資料位元的該可靠度資訊是否符合一臨界值以決定該錯誤位元並取得一錯誤索引向量，其中判斷該錯誤位元的該索引與該些校驗子是否符合該奇偶條件的步驟包括：對該奇偶檢查矩陣與該錯誤索引向量做模2乘法以取得一第一向量；判斷該第一向量是否相同該些校驗子所形成的向量；以及若該第一向量相同於該些校驗子所形成的該向量，判斷符合該奇偶條件。
  25. 如申請專利範圍第24項所述的記憶體控制電路單元，其中產生該限制至變數可靠度資訊的步驟是根據方程式(1)~(4)所執 行： α ji =sign(L j→i )...(3) β ji =|L j→i |...(4)其中，L i→j 為從該些校驗子中第i個校驗子對應至該些資料位元中第j個資料位元的該限制至變數可靠度資訊，Si為該第i個校驗子，N(i)為該些資料位元中對應至該第i個校驗子的資料位元，{j}為該第j個資料位元所形成的集合，L j→i 為從該第j個資料位元對應至該第i個校驗子的該變數至限制可靠度資訊，並且i與j為正整數。
  26. 如申請專利範圍第24項所述的記憶體控制電路單元，其中產生該限制至變數可靠度資訊的步驟是根據方程式(1)~(3)所執行： α ji =sign(L j→i )...(2) β ji =|L j→i |...(3)其中，L i→j 為從該些校驗子中第i個校驗子對應至該些資料位元中第j個資料位元的該限制至變數可靠度資訊，Si為該第i個校驗子，N(i)為該些資料位元中對應至該第i個校驗子的資料位元，{j}為該第j個資料位元所形成的集合，L j→i 為從該第j個資料位元對應至該第i個校驗子的該變數至限制可靠度資訊，並且i與j為 正整數。
  27. 如申請專利範圍第20項所述的記憶體控制電路單元，其中該錯誤檢查與校正電路包括一檢查電路與一錯誤位元索引產生電路，所述執行該奇偶檢查程序以產生該些校驗子的步驟是由該檢查電路根據一奇偶檢查矩陣所執行，其中，根據該些校驗子取得每一該些資料位元的該可靠度資訊的步驟是由該錯誤位元索引產生電路所執行並且包括；將該些校驗子所形成的向量與該奇偶檢查矩陣相乘以取得一第一向量，其中該第一向量包括該些資料位元的該些可靠度資訊，其中根據該些可靠度資訊決定該些資料位元中該錯誤位元的該索引的步驟是由該錯誤位元索引產生電路所執行並且包括：根據該第一向量中數值最大的元素來決定該錯誤位元的該索引，其中判斷該錯誤位元的該索引與該些校驗子是否符合該奇偶條件的步驟是由該錯誤位元索引產生電路所執行並且包括：根據該錯誤位元的該索引從該奇偶檢查矩陣選擇一錯誤更正行；根據該錯誤更正行來更新該些校驗子；以及若更新後該些校驗子所形成的向量為零向量，判斷符合該奇偶條件。
  28. 如申請專利範圍第20項所述的記憶體控制電路單元，更 包括一反轉換電路與一緩衝記憶體，其中，該反轉換電路用以將該些資料位元改變為依序排列的資料位元，並且將該些依序排列的資料位元儲存在該緩衝記憶體中，其中，該更正電路更正該些資料位元的操作是執行於該些依序排列的資料位元，並且該記憶體管理電路將更正後的該些資料位元傳送給該主機系統。
  29. 如申請專利範圍第28項所述的記憶體控制電路單元，其中更正後的該些資料位元是先暫存在該緩衝記憶體，才傳送給該主機系統。
  30. 一種低密度奇偶檢查碼解碼電路，用於一可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組儲存有多個資料位元，該低密度奇偶檢查碼解碼電路包含：一檢查電路，用以接收該些資料位元，並對該些資料位元執行一奇偶檢查程序以產生多個校驗子；一錯誤位元索引產生電路，耦接該檢查電路，用以利用該些校驗子取得每一該些資料位元的一可靠度資訊，並且根據該些可靠度資訊決定該些資料位元中一錯誤位元的一索引；以及一更正電路，耦接該錯誤位元索引產生電路，用以利用該錯誤位元的該索引來更正該些資料位元。
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