TWI540586B - 解碼方法、記憶體儲存裝置、記憶體控制電路單元 - Google Patents

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Description

解碼方法、記憶體儲存裝置、記憶體控制電路單元
本發明是有關於一種解碼方法，且特別是有關於一種可複寫式非揮發性記憶體模組的解碼方法、記憶體儲存裝置與記憶體控制電路單元。
數位相機、行動電話與MP3播放器在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體模組(例如，快閃記憶體)具有資料非揮發性、省電、體積小，以及無機械結構等特性，所以非常適合內建於上述所舉例的各種可攜式多媒體裝置中。
一般來說，寫入至可複寫式非揮發性記憶體模組的資料都會根據一個錯誤更正碼來編碼。從可複寫式非揮發性記憶體模組中所讀取的資料也會經過對應的解碼程序。然而，錯誤更正碼的更正能力有其上限，並且可複寫式非揮發性記憶體模組中資料發生錯誤的機率會隨著使用壽命一起改變。一般來說，若可複寫式非揮發性記憶體模組中一個實體抹除單元的抹除次數增加了， 則資料發生錯誤的機率也會增加，可能會導致無法更正錯誤位元的情形。因此，如何增加解碼的更正能力，為此領域技術人員所關心的議題。
本發明提供一種解碼方法、記憶體儲存裝置與記憶體控制電路單元，可以增加解碼的更正能力。
本發明一範例實施例提出一種解碼方法，用於可複寫式非揮發性記憶體模組，其中可複寫式非揮發性記憶體模組包括多個第一記憶胞。此解碼方法包括：發送第一讀取指令序列，其中第一讀取指令序列用以根據第一讀取電壓讀取第一記憶胞以取得多個第一驗證位元；根據第一驗證位元執行一第一解碼程序，並判斷第一解碼程序是否產生第一有效碼字；若第一解碼程序沒有產生第一有效碼字，發出第二讀取指令序列，其中第二讀取指令序列用以讀取第一記憶胞多次以取得多個第二驗證位元；根據第二驗證位元計算第一記憶胞符合一特定條件的總數；根據該總數取得第一通道可靠度資訊；以及根據第一通道可靠度資訊執行一第二解碼程序。
在一範例實施例中，上述的解碼方法更包括：將第二驗證位元輸入一預設對數可能性比值查找表以取得第二通道可靠度資訊；以及根據第二通道可靠度資訊執行第二解碼程序。
在一範例實施例中，上述根據第二驗證位元計算第一記 憶胞符合特定條件的總數的步驟包括：根據第二驗證位元將每一個第一記憶胞的一臨界電壓分類為多個區間的其中之一；以及計算每一個區間所包含的第一記憶胞的總數。
在一範例實施例中，上述的解碼方法更包括：取得第一資料；對第一資料執行一隨機化程序以取得第二資料；以及發送一寫入指令序列，其中寫入指令序列用以將第二資料寫入至第一記憶胞中。
在一範例實施例中，上述的解碼方法更包括：根據所述總數取得一預設讀取電壓。
在一範例實施例中，上述的第二讀取指令序列用以根據一第二讀取電壓來讀取所述第一記憶胞多次以取得所述第二驗證位元。
在一範例實施例中，上述的第二讀取指令序列用以根據多個第二讀取電壓來讀取所述第一記憶胞以取得所述第二驗證位元。
本發明一範例實施例提出一種記憶體儲存裝置，包括連接介面單元、可複寫式非揮發性記憶體模組與記憶體控制電路單元。連接介面單元是用以耦接至主機系統。可複寫式非揮發性記憶體模組包括多個第一記憶胞。記憶體控制電路單元是耦接至連接介面單元與可複寫式非揮發性記憶體模組，用以發送第一讀取指令序列。此第一讀取指令序列用以根據第一讀取電壓讀取第一記憶胞以取得多個第一驗證位元。記憶體控制電路單元用以根據 第一驗證位元執行第一解碼程序，並判斷第一解碼程序是否產生第一有效碼字。若第一解碼程序沒有產生第一有效碼字，記憶體控制電路單元用以發出第二讀取指令序列，其中第二讀取指令序列用以讀取第一記憶胞多次以取得多個第二驗證位元。記憶體控制電路單元還用以根據第二驗證位元計算第一記憶胞符合一特定條件的總數，根據該總數取得第一通道可靠度資訊，並且根據第一通道可靠度資訊執行一第二解碼程序。
在一範例實施例中，記憶體控制電路單元更用以將第二驗證位元輸入預設對數可能性比值查找表以取得第二通道可靠度資訊，並且根據第二通道可靠度資訊執行第二解碼程序。
在一範例實施例中，上述記憶體控制電路單元根據第二驗證位元計算第一記憶胞符合特定條件的總數的操作包括：記憶體控制電路單元根據第二驗證位元將每一個第一記憶胞的臨界電壓分類為多個區間的其中之一；記憶體控制電路單元計算每一個區間所包含的第一記憶胞的總數。
在一範例實施例中，上述的記憶體控制電路單元更用以取得第一資料，對第一資料執行隨機化程序以取得第二資料，並且發送一寫入指令序列，其中寫入指令序列用以將第二資料寫入至第一記憶胞中。
在一範例實施例中，上述的記憶體控制電路單元更用以根據所述總數取得一預設讀取電壓。
本發明一範例實施例提出一種記憶體控制電路單元，用 於控制上述的可複寫式非揮發性記憶體模組。此記憶體控制電路單元包括主機介面、記憶體介面、記憶體管理電路以及錯誤檢查與校正電路。主機介面是用以耦接至主機系統。記憶體介面是用以耦接至可複寫式非揮發性記憶體模組。記憶體管理電路是耦接至主機介面與記憶體介面，用以發送第一讀取指令序列，其中第一讀取指令序列用以根據第一讀取電壓讀取第一記憶胞以取得多個第一驗證位元。錯誤檢查與校正電路是用以根據第一驗證位元執行一第一解碼程序，並判斷第一解碼程序是否產生第一有效碼字。若第一解碼程序沒有產生第一有效碼字，記憶體管理電路用以發出第二讀取指令序列，其中第二讀取指令序列用以讀取第一記憶胞多次以取得多個第二驗證位元。記憶體管理電路用以根據第二驗證位元計算第一記憶胞符合特定條件的總數，並且根據該總數取得第一通道可靠度資訊。錯誤檢查與校正電路還用以根據第一通道可靠度資訊執行第二解碼程序。
在一範例實施例中，記憶管理電路更用以將第二驗證位元輸入一預設對數可能性比值查找表以取得第二通道可靠度資訊，並且錯誤檢查與校正電路用以根據第二通道可靠度資訊執行第二解碼程序。
在一範例實施例中，上述記憶體管理電路根據第二驗證位元計算第一記憶胞符合特定條件的總數的操作包括：記憶體管理電路根據第二驗證位元將每一個第一記憶胞的一臨界電壓分類為多個區間的其中之一；以及記憶體管理電路計算每一個區間所 包含的第一記憶胞的總數。
在一範例實施例中，上述的記憶體管理電路更用以取得第一資料，對第一資料執行一隨機化程序以取得第二資料，並且發送一寫入指令序列，其中寫入指令序列用以將第二資料寫入至第一記憶胞中。
在一範例實施例中，上述的記憶體管理電路更用以根據所述總數取得預設讀取電壓。
基於上述，本發明範例實施例提出的解碼方法、記憶體儲存裝置與記憶體控制電路單元中，由於可以即時的取得通道可靠度資訊，因此可以增加解碼的更正能力。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
1000‧‧‧主機系統
1100‧‧‧電腦
1102‧‧‧微處理器
1104‧‧‧隨機存取記憶體
1106‧‧‧輸入/輸出裝置
1108‧‧‧系統匯流排
1110‧‧‧資料傳輸介面
1202‧‧‧滑鼠
1204‧‧‧鍵盤
1206‧‧‧顯示器
1208‧‧‧印表機
1212‧‧‧隨身碟
1214‧‧‧記憶卡
1216‧‧‧固態硬碟
1310‧‧‧數位相機
1312‧‧‧SD卡
1314‧‧‧MMC卡
1316‧‧‧記憶棒
1318‧‧‧CF卡
1320‧‧‧嵌入式儲存裝置
100‧‧‧記憶體儲存裝置
102‧‧‧連接介面單元
104‧‧‧記憶體控制電路單元
106‧‧‧可複寫式非揮發性記憶體模組
2202‧‧‧記憶胞陣列
2204‧‧‧字元線控制電路
2206‧‧‧位元線控制電路
2208‧‧‧行解碼器
2210‧‧‧資料輸入/輸出緩衝器
2212‧‧‧控制電路
702‧‧‧記憶胞
704‧‧‧位元線
706‧‧‧字元線
708‧‧‧源極線
712‧‧‧選擇閘汲極電晶體
714‧‧‧選擇閘源極電晶體
SGS‧‧‧選擇閘源極
SGD‧‧‧選擇閘汲極
LSB‧‧‧最低有效位元
CSB‧‧‧中間有效位元
MSB‧‧‧最高有效位元
VA、VB、VC、VD、VE、VF、VG、V1~V5‧‧‧讀取電壓
400(0)~400(N)‧‧‧實體抹除單元
202‧‧‧記憶體管理電路
204‧‧‧主機介面
206‧‧‧記憶體介面
208‧‧‧錯誤檢查與校正電路
210‧‧‧緩衝記憶體
212‧‧‧電源管理電路
1330‧‧‧二分圖
1332(1)~1332(k)‧‧‧奇偶節點
1334(1)~1334(n)‧‧‧訊息節點
L1~Ln‧‧‧通道可靠度資訊
L i→j 、L j→i ‧‧‧可靠度資訊
1510、1520‧‧‧儲存狀態
1501~1506‧‧‧區間
b1~b5‧‧‧驗証位元
S1401~S1408‧‧‧步驟
圖1是根據一範例實施例所繪示的主機系統與記憶體儲存裝置。
圖2是根據一範例實施例所繪示的電腦、輸入/輸出裝置與記憶體儲存裝置的示意圖。
圖3是根據一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。
圖4是繪示圖1所示的記憶體儲存裝置的概要方塊圖。
圖5是根據一範例實施例所繪示的可複寫式非揮發性記憶體模組的概要方塊圖。
圖6是根據一範例實施例所繪示的記憶胞陣列的示意圖。
圖7是根據一範例實施例所繪示儲存於記憶胞陣列中的寫入資料所對應的閘極電壓的統計分配圖。
圖8是根據一範例實施例所繪示的從記憶胞中讀取資料的示意圖。
圖9是根據另一範例實施例所繪示的從記憶胞中讀取資料的示意圖。
圖10是根據一範例實施例所繪示之管理可複寫式非揮發性記憶體模組的示意圖。
圖11是根據一範例實施例所繪示之記憶體控制電路單元的概要方塊圖。
圖12是根據一範例實施例繪示奇偶檢查矩陣的示意圖。
圖13是根據一範例實施例繪示讀取驗證位元的示意圖。
圖14是根據一範例實施例繪示解碼方法的流程圖。
一般而言，記憶體儲存裝置(亦稱，記憶體儲存系統)包括可複寫式非揮發性記憶體模組與控制器(亦稱，控制電路)。通常記憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖1是根據一範例實施例所繪示的主機系統與記憶體儲存裝置。圖2是根據一範例實施例所繪示的電腦、輸入/輸出裝置與記憶體儲存裝置的示意圖。
請參照圖1，主機系統1000一般包括電腦1100與輸入/輸出(input/output,I/O)裝置1106。電腦1100包括微處理器1102、隨機存取記憶體(random access memory,RAM)1104、系統匯流排1108與資料傳輸介面1110。輸入/輸出裝置1106包括如圖2的滑鼠1202、鍵盤1204、顯示器1206與印表機1208。必須瞭解的是，圖2所示的裝置非限制輸入/輸出裝置1106，輸入/輸出裝置1106可更包括其他裝置。
在本發明之一範例實施例中，記憶體儲存裝置100是透過資料傳輸介面1110與主機系統1000的其他元件耦接。藉由微處理器1102、隨機存取記憶體1104與輸入/輸出裝置1106的運作可將資料寫入至記憶體儲存裝置100或從記憶體儲存裝置100中讀取資料。例如，記憶體儲存裝置100可以是如圖2所示的隨身碟1212、記憶卡1214或固態硬碟(Solid State Drive,SSD)1216等的可複寫式非揮發性記憶體儲存裝置。
圖3是根據一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。
一般而言，主機系統1000為可實質地與記憶體儲存裝置100配合以儲存資料的任意系統。雖然在本範例實施例中，主機系統1000是以電腦系統來作說明，然而，在本發明另一範例實施例 中主機系統1000可以是數位相機、攝影機、通信裝置、音訊播放器或視訊播放器等系統。例如，在主機系統為數位相機(攝影機)1310時，可複寫式非揮發性記憶體儲存裝置則為其所使用的SD卡1312、MMC卡1314、記憶棒(memory stick)1316、CF卡1318或嵌入式儲存裝置1320(如圖3所示)。嵌入式儲存裝置1320包括嵌入式多媒體卡(Embedded MMC,eMMC)。值得一提的是，嵌入式多媒體卡是直接耦接於主機系統的基板上。
圖4是繪示圖1所示的記憶體儲存裝置的概要方塊圖。
請參照圖4，記憶體儲存裝置100包括連接介面單元102、記憶體控制電路單元104與可複寫式非揮發性記憶體模組106。
在本範例實施例中，連接介面單元102是相容於序列先進附件(Serial Advanced Technology Attachment,SATA)標準。然而，必須瞭解的是，本發明不限於此，連接介面單元102亦可以是符合並列先進附件(Parallel Advanced Technology Attachment,PATA)標準、電氣和電子工程師協會(Institute of Electrical and Electronic Engineers,IEEE)1394標準、高速周邊零件連接介面(Peripheral Component Interconnect Express,PCI Express)標準、通用序列匯流排(Universal Serial Bus,USB)標準、安全數位(Secure Digital,SD)介面標準、超高速一代(Ultra High Speed-I，UHS-I)介面標準、超高速二代(Ultra High Speed-II，UHS-II)介面標準、記憶棒(Memory Stick,MS)介面標準、多媒體儲存卡(Multi Media Card,MMC)介面標準、崁入式多媒體儲存卡(Embedded Multimedia Card，eMMC)介面標準、通用快閃記憶體(Universal Flash Storage，UFS)介面標準、小型快閃(Compact Flash,CF)介面標準、整合式驅動電子介面(Integrated Device Electronics,IDE)標準或其他適合的標準。連接介面單元102可與記憶體控制電路單元104封裝在一個晶片中，或者連接介面單元102是佈設於一包含記憶體控制電路單元104之晶片外。
記憶體控制電路單元104用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令，並且根據主機系統1000的指令在可複寫式非揮發性記憶體模組106中進行資料的寫入、讀取與抹除等運作。
可複寫式非揮發性記憶體模組106是耦接至記憶體控制電路單元104，並且用以儲存主機系統1000所寫入之資料。可複寫式非揮發性記憶體模組106可以是單階記憶胞(Single Level Cell,SLC)NAND型快閃記憶體模組、多階記憶胞(Multi Level Cell,MLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存2個位元資料的快閃記憶體模組)、複數階記憶胞(Triple Level Cell，TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存3個位元資料的快閃記憶體模組)、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
圖5是根據一範例實施例所繪示的可複寫式非揮發性記憶體模組的概要方塊圖。圖6是根據一範例實施例所繪示的記憶 胞陣列的示意圖。
請參照圖5，可複寫式非揮發性記憶體模組106包括記憶胞陣列2202、字元線控制電路2204、位元線控制電路2206、行解碼器(column decoder)2208、資料輸入/輸出緩衝器2210與控制電路2212。
在本範例實施例中，記憶胞陣列2202可包括用以儲存資料的多個記憶胞702、多個選擇閘汲極(select gate drain,SGD)電晶體712與多個選擇閘源極(select gate source,SGS)電晶體714、以及連接此些記憶胞的多條位元線704、多條字元線706、與共用源極線708(如圖6所示)。記憶胞702是以陣列方式(或立體堆疊的方式)配置在位元線704與字元線706的交叉點上。當從記憶體控制電路單元104接收到寫入指令或讀取指令時，控制電路2212會控制字元線控制電路2204、位元線控制電路2206、行解碼器2208、資料輸入/輸出緩衝器2210來寫入資料至記憶胞陣列2202或從記憶胞陣列2202中讀取資料，其中字元線控制電路2204用以控制施予至字元線706的電壓，位元線控制電路2206用以控制施予至位元線704的電壓，行解碼器2208依據指令中的列位址以選擇對應的位元線，並且資料輸入/輸出緩衝器2210用以暫存資料。
可複寫式非揮發性記憶體模組106中的記憶胞是以臨界電壓的改變來儲存多位元(bits)。具體來說，每一個記憶胞的控制閘極(control gate)與通道之間有一個電荷捕捉層。透過施予一寫入電壓至控制閘極，可以改變電荷補捉層的電子量，因而改變 了記憶胞的臨界電壓。此改變臨界電壓的程序亦稱為”把資料寫入至記憶胞”或”程式化記憶胞”。隨著臨界電壓的改變，記憶胞陣列2202的每一記憶胞具有多個儲存狀態。並且透過讀取電壓可以判斷記憶胞是屬於哪一個儲存狀態，藉此取得記憶胞所儲存的位元。
圖7是根據一範例實施例所繪示儲存於記憶胞陣列中的寫入資料所對應的閘極電壓的統計分配圖。
請參照圖7，以MLC NAND型快閃記憶體為例，隨著不同的臨界電壓，每一記憶胞具有4種儲存狀態，並且此些儲存狀態分別地代表"11"、"10"、"00"與"01"等位元。換言之，每一個儲存狀態包括最低有效位元(Least Significant Bit，LSB)以及最高有效位元(Most Significant Bit，MSB)。在本範例實施例中，儲存狀態(即，"11"、"10"、"00"與"01")中從左側算起之第1個位元為LSB，而從左側算起之第2個位元為MSB。因此，在此範例實施例中，每一記憶胞可儲存2個位元。必須瞭解的是，圖7所繪示的臨界電壓及其儲存狀態的對應僅為一個範例。在本發明另一範例實施例中，臨界電壓與儲存狀態的對應亦可是隨著臨界電壓越大而以"11"、"10"、"01"與"00"排列，或是其他排列。此外，在另一範例實施例中，亦可定義從左側算起之第1個位元為MSB，而從左側算起之第2個位元為LSB。
圖8是根據一範例實施例所繪示的從記憶胞中讀取資料的示意圖，其是以MLC NAND型快閃記憶體為例。
請參照圖8，記憶胞陣列2202之記憶胞的讀取運作是藉 由施予讀取電壓於控制閘極，藉由記憶胞通道的導通狀態，來識別記憶胞儲存之資料。驗證位元(VA)是用以指示施予讀取電壓VA時記憶胞通道是否為導通；驗證位元(VC)是用以指示施予讀取電壓VC時，記憶胞通道是否為導通；驗證位元(VB)是用以指示施予讀取電壓VB時，記憶胞通道是否為導通。在此假設驗證位元是”1”時表示對應的記憶胞通道導通，而驗證位元是”0”時表示對應的記憶胞通道沒有導通。如圖8所示，透過驗證位元(VA)~(VC)可以判斷記憶胞是處於哪一個儲存狀態，進而取得所儲存的位元。
圖9是根據另一範例實施例所繪示的從記憶胞中讀取資料的示意圖。
請參照圖9，以一TLC NAND型快閃記憶體為例，每一個儲存狀態包括左側算起之第1個位元的最低有效位元LSB、從左側算起之第2個位元的中間有效位元(Center Significant Bit，CSB)以及從左側算起之第3個位元的最高有效位元MSB。在此範例中，依照不同的臨界電壓，記憶胞具有8種儲存狀態(即，"111"、"110"、"100"、"101"、"001"、"000"、"010"與"011")。藉由施加讀取電壓VA~VG於控制閘極，可以識別記憶胞所儲存的位元。其中，值得說明的是，此8種儲存狀態之排列順序，可依製造商之設計而訂，非以本範例之排列方式為限。
圖10是根據一範例實施例所繪示之管理可複寫式非揮發性記憶體模組的示意圖。
請參照圖10，可複寫式非揮發性記憶體模組106的記憶 胞702會構成多個實體程式化單元，並且此些實體程式化單元會構成多個實體抹除單元400(0)~400(N)。具體來說，同一條字元線上的記憶胞會組成一或多個實體程式化單元。若每一個記憶胞可儲存2個以上的位元，則同一條字元線上的實體程式化單元可被分類為下實體程式化單元與上實體程式化單元。例如，每一記憶胞的LSB是屬於下實體程式化單元，並且每一記憶胞的MSB是屬於上實體程式化單元。一般來說，在MLC NAND型快閃記憶體中，下實體程式化單元的寫入速度會大於上實體程式化單元的寫入速度，或下實體程式化單元的可靠度是高於上實體程式化單元的可靠度。在此範例實施例中，實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。例如，實體程式化單元為實體頁面或是實體扇(sector)。若實體程式化單元為實體頁面，則每一個實體程式化單元通常包括資料位元區與冗餘位元區。資料位元區包含多個實體扇，用以儲存使用者的資料，而冗餘位元區用以儲存系統的資料(例如，錯誤更正碼)。在本範例實施例中，每一個資料位元區包含32個實體扇，且一個實體扇的大小為512位元組(byte,B)。然而，在其他範例實施例中，資料位元區中也可包含8個、16個或數目更多或更少的實體扇，本發明並不限制實體扇的大小以及個數。另一方面，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。例如，實體抹除單元為實體區塊。
圖11是根據一範例實施例所繪示之記憶體控制電路單元 的概要方塊圖。必須瞭解的是，圖11所示之記憶體控制電路單元的結構僅為一範例，本發明不以此為限。
請參照圖11，記憶體控制電路單元104包括記憶體管理電路202、主機介面204、記憶體介面206與錯誤檢查與校正電路208。
記憶體管理電路202用以控制記憶體控制電路單元104的整體運作。具體來說，記憶體管理電路202具有多個控制指令，並且在記憶體儲存裝置100運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。另外，當記憶體管理電路202對可複寫式非揮發性記憶體模組106執行讀取、寫入、抹除等運作時，是藉由發出一或多個指令序列給可複寫式非揮發性記憶體模組106來完成。以下說明記憶體管理電路202的操作時，等同於說明記憶體控制電路單元104的操作，以下並不再贅述。
在本範例實施例中，記憶體管理電路202的控制指令是以韌體型式來實作。例如，記憶體管理電路202具有微處理器單元(未繪示)與唯讀記憶體(未繪示)，並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置100運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。
在本發明另一範例實施例中，記憶體管理電路202的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組106的特定區域(例如，記憶體模組中專用於存放系統資料的系統區)中。此外，記憶體管理電路202具有微處理器單元(未繪示)、 唯讀記憶體(未繪示)及隨機存取記憶體(未繪示)。特別是，此唯讀記憶體具有驅動碼，並且當記憶體控制電路單元104被致能時，微處理器單元會先執行此驅動碼段來將儲存於可複寫式非揮發性記憶體模組106中之控制指令載入至記憶體管理電路202的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。
此外，在本發明另一範例實施例中，記憶體管理電路202的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路202包括微控制器、記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路。記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路是耦接至微控制器。其中，記憶胞管理電路用以管理可複寫式非揮發性記憶體模組106的實體區塊；記憶體寫入電路用以對可複寫式非揮發性記憶體模組106下達寫入指令以將資料寫入至可複寫式非揮發性記憶體模組106中；記憶體讀取電路用以對可複寫式非揮發性記憶體模組106下達讀取指令以從可複寫式非揮發性記憶體模組106中讀取資料；記憶體抹除電路用以對可複寫式非揮發性記憶體模組106下達抹除指令以將資料從可複寫式非揮發性記憶體模組106中抹除；而資料處理電路用以處理欲寫入至可複寫式非揮發性記憶體模組106的資料以及從可複寫式非揮發性記憶體模組106中讀取的資料。
主機介面204是耦接至記憶體管理電路202並且用以接 收與識別主機系統1000所傳送的指令與資料。也就是說，主機系統1000所傳送的指令與資料會透過主機介面204來傳送至記憶體管理電路202。在本範例實施例中，主機介面204是相容於SATA標準。然而，必須瞭解的是本發明不限於此，主機介面204亦可以是相容於PATA標準、IEEE 1394標準、PCI Express標準、USB標準、SD標準、UHS-I標準、UHS-II標準、MS標準、MMC標準、eMMC標準、UFS標準、CF標準、IDE標準或其他適合的資料傳輸標準。
記憶體介面206是耦接至記憶體管理電路202並且用以存取可複寫式非揮發性記憶體模組106。也就是說，欲寫入至可複寫式非揮發性記憶體模組106的資料會經由記憶體介面206轉換為可複寫式非揮發性記憶體模組106所能接受的格式。
錯誤檢查與校正電路208是耦接至記憶體管理電路202並且用以執行錯誤檢查與校正程序以確保資料的正確性。具體來說，當記憶體管理電路202從主機系統1000中接收到寫入指令時，錯誤檢查與校正電路208會為對應此寫入指令的資料產生對應的錯誤更正碼(error correcting code,ECC)或錯誤檢查碼(error detecting code，EDC)，並且記憶體管理電路202會將對應此寫入指令的資料與對應的錯誤更正碼或錯誤檢查碼寫入至可複寫式非揮發性記憶體模組106中。之後，當記憶體管理電路202從可複寫式非揮發性記憶體模組106中讀取資料時會同時讀取此資料對應的錯誤更正碼或錯誤檢查碼，並且錯誤檢查與校正電路208會 依據此錯誤更正碼或錯誤檢查碼對所讀取的資料執行錯誤檢查與校正程序。在此範例實施例中，錯誤檢查與校正電路208所使用的是低密度奇偶檢查校正碼(low density parity code，LDPC)。然而，在另一範例實施例中，錯誤檢查與校正電路208所使用的也可以是BCH碼、迴旋碼(convolutional code)、渦輪碼(turbo code)。
在低密度奇偶檢查校正碼中，是用一個奇偶檢查矩陣來定義有效的碼字。以下將奇偶檢查矩陣標記為矩陣H，並且一碼字標記為CW。依照以下方程式(1)，若奇偶檢查矩陣H與碼字CW的相乘是零向量，表示碼字CW為有效的碼字。其中運算子表示模2(mod 2)的矩陣相乘。換言之，矩陣H的零空間(null space)便包含了所有的有效碼字。然而，本發明並不限制碼字CW的內容。例如，碼字CW也可以包括用任意演算法所產生的錯誤更正碼或是錯誤檢查碼。
其中矩陣H的維度是k-乘-n(k-by-n)，碼字CW的維度是1-乘-n。k與n為正整數。碼字CW中包括了訊息位元與奇偶位元，即碼字CW可以表示成[M P]，其中向量M是由訊息位元所組成，向量P是由奇偶位元所組成。向量M的維度是1-乘-(n-k)，而向量P的維度是1-乘-k。以下將訊息位元與奇偶位元統稱為資料位元。換言之，碼字CW中具有n個資料位元，其中訊息位元的長度為(n-k)位元，並且奇偶位元的長度是k位元，即碼字CW的碼率(code rate)為(n-k)/n。
一般來說在編碼時會使用一個產生矩陣(以下標記為G)，使得對於任意的向量M都可滿足以下方程式(2)。其中產生矩陣G的維度是(n-k)-乘-n。
由方程式(2)所產生的碼字CW為有效的碼字。因此可將方程式(2)代入方程式(1)，藉此得到以下方程式(3)。
由於向量M可以是任意的向量，因此以下方程式(4)必定會滿足。也就是說，在決定奇偶檢查矩陣H以後，對應的產生矩陣G也可被決定。
在解碼一個碼字CW時，會先對碼字中的資料位元執行一個奇偶檢查程序，例如將奇偶檢查矩陣H與碼字CW相乘以產生一個向量(以下標記為S，如以下方程式(5)所示)。若向量S是零向量，則可直接輸出碼字CW。若向量S不是零向量，則表示碼字CW不是有效的碼字。
向量S的維度是k-乘-1，其中每一個元素亦稱為校驗子(syndrome)。若碼字CW不是有效的碼字，則錯誤檢查與校正電路208會執行一個解碼程序，以嘗試更正碼字CW中的錯誤位元。
圖12是根據一範例實施例繪示奇偶檢查矩陣的示意圖。
請參照圖12，一般來說，奇耦檢查矩陣H可以表示為二 分圖(bipartite graph)1330，包括奇偶節點1332(1)~1332(k)與訊息節點1334(1)~1334(n)。每一個奇偶節點1332(1)~1332(k)是對應到一個校驗子，而每一個訊息節點1334(1)~1334(n)是對應一個資料位元。資料位元與校驗子之間的對應關係(即，訊息節點1334(1)~1334(n)與奇偶節點1332(1)~1332(k)之間的連結關係)是根據奇偶檢查矩陣所產生。具體來說，若奇耦檢查矩陣中第i列第j行的元素為1，則第i個奇偶節點1332(i)便會連接到第j個訊息節點1334(j)，其中i與j為正整數。
當記憶體管理電路202從可複寫式非揮發性記憶體模組106中讀取n個資料位元(形成一個碼字)時，當記憶體管理電路202也會取得每一個資料位元的一通道可靠度資訊。此通道可靠度資訊是用以表示對應的資料位元被解碼為位元”1”或是”0”的機率(或稱信心度)，以下再詳細說明。在二分圖1330中，訊息節點1334(1)~1334(n)也會接收到對應的通道可靠度資訊。例如，訊息節點1334(1)會接收第1個資料位元的通道可靠度資訊L 1 ，而訊息節點1334(j)會接收第j個資料位元的通道可靠度資訊L j 。
錯誤檢查與校正電路208會根據二分圖1330的結構與通道可靠度資訊L 1 ~L n 來執行解碼程序，其中解碼程序會包括疊代解碼。具體來說，在疊代解碼中，訊息節點1334(1)~1334(n)會計算出可靠度資訊給奇偶節點1332(1)~1332(k)，並且奇偶節點1332(1)~1332(k)也會計算出可靠度資訊給訊息節點1334(1)~1334(n)。這些可靠度資訊會沿著這些二分圖1330中的邊 (edge)來傳送。例如，奇偶節點1332(i)傳送給訊息節點1334(j)的是可靠度資訊L i→j ，而訊息節點1334(j)傳送給奇偶節點1332(i)是可靠度資訊L j→i 。這些可靠度資訊是用來表示一個節點認為某一個資料位元被解碼為”1”或是”0”的機率(亦稱為信心度)有多少。舉例來說，可靠度資訊 Lj→i 表示訊息節點1334(j)認為第j個資料位元被解碼為”1”或是”0”的信心度(可為正或是負)，而可靠度資訊L i→j 表示奇偶節點1332(i)認為第j個資料位元被解碼為”1”或是”0”的信心度。而訊息節點1334(1)~1334(n)與奇偶節點1332(1)~1332(k)會根據輸入的可靠度資訊來計算輸出的可靠度資訊，其近似於計算一個資料位元被解碼為”1”或是”0”的條件機率。因此，上述傳送可靠度資訊的過程又被稱為置信傳播(belief propagation)。
當採用不同的演算法，訊息節點1334(1)~1334(n)及/或奇偶節點1332(1)~1332(k)會計算出不同的可靠度資訊。例如，錯誤檢查與校正電路208可以採用總和-乘積演算法(Sum-Product Algorithm)、最小值-總和演算法(Min-Sum Algorithm)、或是位元翻轉演算法(bit-flipping Algorithm)，本發明並不限制採用何種演算法。
在疊代解碼的每一次疊代中，訊息節點1334(1)~1334(n)會傳遞可靠度資訊給奇偶節點1332(1)~1332(k)，並且奇偶節點1332(1)~1332(k)會傳遞可靠度資訊給訊息節點1334(1)~1334(n)。在每一次疊代過後，訊息節點1334(1)~1334(n)會根據目前的可靠度資訊計算出每一個資料位元應該被解碼為位元”1”或是”0”。接下 來對這些計算出的資料位元執行奇偶檢查程序，即將資料位元所形成的碼字與奇偶檢查矩陣相乘，藉此判斷該碼字是否為有效的碼字。若所產生的碼字為有效的碼字，則疊代解碼會停止。若所產生的碼字不是有效的碼字，則會進行下一次的疊代。若疊代解碼的疊代次數超過一個預設值，則疊代解碼也會停止，表示解碼失敗。
圖13是根據一範例實施例繪示讀取驗證位元的示意圖。請參照圖13，在此假設屬於儲存狀態1510的記憶胞所儲存的是位元”1”，而屬於儲存狀態1520的記憶胞所儲存的是位元”0”。儲存狀態1510與儲存狀態1520有部份的重疊，亦即在某些讀取電壓，部份屬於儲存狀態1510的記憶胞會被判別為屬於儲存狀態1520，而部份屬於儲存狀態1520的記憶胞會被判別為屬於儲存狀態1510。當施加讀取電壓於記憶胞的控制閘極以後，隨著記憶胞通道是否導通，記憶體管理電路202所取得的驗證位元會是”0”或是”1”。在此假設若記憶胞通道沒有導通時則對應的驗證位元是”0”，反之則是”1”。在此範例實施例中，若記憶體管理電路202施加了讀取電壓V1~V5至某一記憶胞，則記憶體管理電路202會取得5個驗證位元。舉例來說，讀取電壓V1是對應到驗證位元b1；讀取電壓V2是對應到驗證位元b2；讀取電壓V3是對應到驗證位元b3；讀取電壓V4是對應到驗證位元b4；讀取電壓V5是對應到驗證位元b5。若一個記憶胞的臨界電壓是在區間1501，則從驗證位元b1至驗證位元b5，記憶體管理電路202所取得的驗證位元會 是”11111”；若記憶胞的臨界電壓是在區間1502，則驗證位元會是”01111”；若記憶胞的臨界電壓是在區間1503，則驗證位元會是”00111”；若記憶胞的臨界電壓是在區間1504，則驗證位元會是”00011”；若記憶胞的臨界電壓是在區間1505，則驗證位元會是”00001”；若記憶胞的臨界電壓是在區間1506，則驗證位元會是”00000”。在另一範例實施例中，可複寫式非揮發性記憶體模組106也可以將對驗證位元b1~b5做運算以後，把運算後的驗證位元傳送給記憶體管理電路202。例如，驗證位元b2與b4會進行互斥或運算，而驗證位元b1與b5會進行互斥或運算，如此一來記憶體管理電路202只會取得3個驗證位元。本發明並不限制驗證位元的個數與內容。
在此範例實施例中，讀取電壓V1~V5的其中之一會被設定為正負號(sign)讀取電壓。此正負號讀取電壓是用來決定資料位元為何。例如，若讀取電壓V3為正負號讀取電壓，則資料位元會相同於驗證位元b3；若讀取電壓V2為正負號讀取電壓，則資料位元會相同於驗證位元b2，以此類推。在每一個區間中，根據記憶胞屬於儲存狀態1510的機率與屬於儲存狀態1520的機率，可以計算出對數可能性比值(Log Likelihood Ratio，LLR)，而在此範例實施例中此對數可能性比值亦被稱為資料位元的通道可靠度資訊。在一範例實施例中，各個區間所對應的對數可能性比值可以事先被計算出來並且儲存在一個對數可能性比值查找表中。記憶體管理電路202可以根據驗證位元b1~b5產生一索引，並將此索引 輸入此對數可能性比值查找表中，藉此取得對應的對數可能性比值以作為通道可靠度資訊。所取得的通道可靠度資訊(即，圖12中的L1~Ln)便可以來執行上述的疊代解碼。在一範例實施例中，若設定不同的正負號讀取電壓，則會使用不同的對數可能性比值查找表來取得通道可靠度資訊。
在上述的範例實施例中，若讀取電壓的個數為x個，則可以分出x+1個區間，其中x為正整數。然而，本發明並不限制x個讀取電壓會產生幾個區間。若讀取電壓的個數為1(例如，僅使用讀取電壓V3)，則所進行的解碼程序亦被稱為硬位元模式解碼程序。若讀取電壓的個數大於1，則所進行的解碼程序亦被稱為軟位元模式解碼程序。一般來說，硬位元模式解碼程序所使用的資訊較少，能更正的錯誤位元數量較少，但執行速度較快；而軟位元模式解碼程序所使用的資訊較多，因此能更正較多的錯誤位元，但執行速度也比較慢。此外，在一範例實施例中，當進行硬位元模式解碼程序時，記憶體管理電路202可以直接根據所取得的驗證位元來計算出通道可靠度資訊，並不會透過對數可能性比值查找表。例如，若驗證位元為”1”，則通道可靠度資訊可設定為y；若驗證位元為”0”，則通道可靠度資訊可設定為-y，其中y為實數。
在此範例實施例中，錯誤檢查與校正電路208所使用的是低密度奇偶檢查校正碼。然而，在另一範例實施例中，錯誤檢查與校正電路208所使用的也可以是BCH碼、迴旋碼、渦輪碼、或其他具有硬位元模式解碼程序與軟位元模式解碼程序的演算 法。此外，上述的通道可靠度資訊也可以用在任意的演算法中。換句話說，上述的硬位元模式解碼程序與軟位元模式解碼程序也可以屬於BCH碼、迴旋碼或渦輪碼等演算法。特別的是，在此範例實施例中，若硬位元模式解碼程序沒有產生有效的碼字，記憶體管理電路202會根據所取得的驗證位元建立一個新的對數可能性比值查找表來記錄通道可靠度資訊，而不會使用預設的對數可能性比值查找表來取得通道可靠度資訊。因此，所使用的通道可靠度資訊較符合記憶胞的臨界電壓的實際分佈狀態。此外，硬位元模式解碼程序與軟位元模式解碼程序可以被同時採用或者單獨採用，本發明不在此限。
在一範例實施例中，當要讀取多個第一記憶胞裡的資料時，記憶體管理電路202會先發送一第一讀取指令序列，用以讀取這些第一記憶胞並取得多個第一驗證位元。在一範例實施例中，這些第一記憶胞是屬於同一個實體程式化單元(例如是依照BCH碼的解碼規範)。例如，第一讀取指令序列用以根據一或多個第一讀取電壓來讀取一個實體程式化單元以取得第一驗證位元。例如，第一讀取電壓為圖13中的讀取電壓V3。然而，在另一範例實施例中，這些第一記憶胞也可以是屬於同一個實體扇、同一個實體抹除單元、同一個錯誤更正框(ECC frame)或者任意的分佈。錯誤檢查與校正電路208會根據這些第一驗證位元執行一第一解碼程序，並判斷第一解碼程序是否產生有效碼字(亦稱第一有效碼字)。若第一解碼程序沒有產生有效碼字，記憶體管理電路202會 發出第二讀取指令序列，用以根據一或多個第二讀取電壓來讀取第一記憶胞多次以取得多個第二驗證位元。例如，在一範例實施例中，第二讀取電壓可以是圖13中的讀取電壓V1、V2、V3、V4與V5的其中之一，並且第二讀取指令序列用以指示根據此第二讀取電壓來讀取同一實體程式化單元複數次，以獲取第二驗證位元。或者，在一範例實施例中，第二讀取電壓包括了圖13中的讀取電壓V1、V2、V3、V4與V5的至少其中之二，並且第二讀取指令序列用以指示根據此些第二讀取電壓來讀取同一實體程式化單元複數次，以獲取第二驗證位元。此外，在一範例實施例中，若第一讀取電壓包括V3，則第二讀取電壓包括了V1、V2、V4與V5的至少其中之二，而排除V3。
記憶體管理電路202會根據這些第二驗證位元計算第一記憶胞符合一特定條件的一總數。舉例來說，記憶體管理電路202會根據第二驗證位元判斷每一個第一記憶胞的臨界電壓是落在區間1501~1506中的哪一個，並且計算每一個區間1501~1506所包含的第一記憶胞的總數。然而，上述的特定條件也可以用來判斷第二驗證位元是否為”1”或是”0”，而上述的總數可以表示有多少個第二驗證位元是”1”或是”0”，本發明並不限制特定條件的內容。
接下來，記憶體管理電路202會根據符合特定條件的第一記憶胞的總數來取得第一通道可靠度資訊。例如，根據區間1501~1506中第一記憶胞的總數可以描繪出一個可形成”V”字型的曲線，在”V”字型曲線中間的部份所對應的第一可靠度資訊會較接 近0，而在”V”字型曲線兩側的部份所對應的第一可靠度資訊的絕對值較大。或者，記憶體管理電路202也可以利用一個對數可能性比值查找表，並且將上述的總數輸入此對數可能性比值查找表以取得第一通道可靠度資訊，本發明並不在此限。接著，錯誤檢查與校正電路208可以根據所取得的第一通道可靠度來執行第二解碼程序。由於執行第二解碼程序所使用的第一通道可靠度是即時的產生，因此這些第一通道可靠度資訊較符合第一記憶胞當下的儲存狀態，藉此第二解碼程序會有較好的更正能力。此外，由於錯誤檢查與校正電路208可以根據目前符合特定條件的第一記憶胞的總數來取得第一通道可靠度資訊及利用所取得的第一通道可靠度來執行第二解碼程序，所以記憶體管理電路202此時並不需要去讀取一可儲存於可複寫式非揮發性記憶體模組106中的對數可能性比值查找表或去掃描可複寫式非揮發性記憶體模組106以調整讀取電壓來執行第二解碼程序。
此外，在一範例實施例中，記憶體管理電路202也可以略過第一解碼程序，而直接發出第二讀取指令序列，以讀取第一記憶胞多次以取得上述第二驗證位元，並且執行上述根據第二驗證位元來計算第一記憶胞符合特定條件的總數的操作、上述根據此總數取得通道可靠度資訊的操作以及上述第二解碼程序。
在一範例實施例中，在取得每一個區間1501~1506中第一記憶胞的總數以後，也可以根據這些總數來取得一個預設讀取電壓。例如，記憶體管理電路202可以將上述”V”字型曲線中最低 的部份所對應的電壓設定為預設讀取電壓。在下次要讀取第一記憶胞時，記憶體管理電路202便可以根據此預設讀取電壓來讀取第一記憶胞來執行第一解碼程序或第二解碼程序。
值得注意的是，上述符合特定條件的第一記憶胞的總數有可能會與第一記憶胞所儲存的資料的內容有關。例如，若第一記憶胞所儲存的資料全是位元”1”，則在區間1501中第一記憶胞的個數會相對的較多。然而，在一範例實施例中，當記憶體管理電路202取得一第一資料，並且要把第一資料寫入至第一記憶胞時，記憶體管理電路202會先對第一資料執行一個隨機化程序以取得第二資料。例如，記憶體管理電路202會取得一個隨機資料並將此隨機資料與第一資料做任意的邏輯運算以取得第二資料。然而，本發明並不限制隨機化程序的內容。接下來記憶體管理電路202會把第二資料寫入至第一記憶胞。如此一來，上述符合特定條件的第一記憶胞的總數便不容易與第一記憶胞所儲存的資料的內容有關。
在一範例實施例中，若上述的第二解碼程序並沒有產生有效碼字(亦稱第二有效碼字)，則記憶體管理電路202可利用預設對數可能性比值查找表重新取得通道可靠度資訊(亦稱為第二可靠度資訊)，並且重新執行第二解碼程序。舉例來說，這些預設對數可能性比值查找表是由可複寫式非揮發性記憶體模組106的製造廠商所提供。當上述即時產生的第一通道可靠度資訊無法產生有效碼字時，記憶體管理電路202會將上述的第二驗證位元輸入 至預設對數可能性比值查找表的其中之一以取得第二通道可靠度資訊。錯誤檢查與校正電路208也會根據第二通道可靠度資訊來執行第二解碼程序。若利用上述預設對數可能性比值查找表所執行第二解碼程序還是沒有產生有效碼字，錯誤檢查與校正電路208會嘗試其他的預設對數可能性比值查找表。若所有的預設對數可能性比值查找表所產生的第二通道可靠度資訊都無法產生有效碼字，則表示解碼失敗。
此外，在一範例實施例中，在取得上述第二驗證位元之後，記憶體管理電路202則是會先利用預設對數可能性比值查找表來取得第二可靠度資訊，並且錯誤檢查與校正電路208會根據此第二可靠度資訊執行第二解碼程序。然後，若全部或者一預設數量的預設對數可能性比值查找表都被使用過了，且根據第二可靠度資訊所執行的第二解碼程序仍無法產生有效碼字，則記憶體管理電路202才會執行上述根據第二驗證位元來計算第一記憶胞符合特定條件的總數的操作以及上述根據此總數取得第一通道可靠度資訊的操作，並且錯誤檢查與校正電路208會根據第一通道可靠度資訊執行第二解碼程序。也就是說，在一範例實施例中，只有當部分或者全部的預設對數可能性比值查找表不敷使用時，才會去即時取得第一通道可靠度資訊，並且據以執行第二解碼程序。藉此，可提升解碼的速度與穩定性。
值得一提的是，在一範例實施例中，是以硬位元模式解碼程序作為上述第一解碼程序，並且以軟位元模式解碼程序作為 上述第二解碼程序。然而，在另一範例實施例中，上述第一解碼程序亦可以是軟位元模式解碼程序，及/或上述第二解碼程序亦可以是硬位元模式解碼程序。
圖14是根據一範例實施例繪示一解碼方法的流程圖。
在步驟S1401中，發送第一讀取指令序列，用以根據第一讀取電壓讀取第一記憶胞以取得多個第一驗證位元。在步驟S1402中，根據第一驗證位元執行第一解碼程序。在步驟S1403中，判斷是否產生有效碼字。若第一解碼程序產生有效碼字，在步驟S1404中，輸出有效碼字。若第一解碼程序沒有產生有效碼字，在步驟S1405中，發出第二讀取指令序列，用以讀取第一記憶胞多次以取得多個第二驗證位元。在步驟S1406中，根據第二驗證位元計算第一記憶胞符合一特定條件的總數。在步驟S1407中，根據上述的總數取得第一通道可靠度資訊。在步驟S1408中，根據第一通道可靠度資訊執行第二解碼程序。
然而，圖14中各步驟已詳細說明如上，在此便不再贅述。值得注意的是，圖14中各步驟可以實作為多個程式碼或是電路，本發明並不在此限。此外，圖14的方法可以搭配以上實施例使用，也可以單獨使用，本發明並不在此限。
綜上所述，本發明範例實施例所提出的解碼方法、記憶體儲存裝置與記憶體控制電路單元，可以在第一解碼程序失敗以後，取得可複寫示非揮發性記憶體當下的通道可靠度資訊或者是預設讀取電壓，藉此可以增加解碼的更正能力。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
S1401~S1408‧‧‧步驟

Claims (18)

  1. 一種解碼方法，用於一可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組包括多個第一記憶胞，該解碼方法包括：發送一第一讀取指令序列，其中該第一讀取指令序列用以根據一第一讀取電壓讀取該些第一記憶胞以取得多個第一驗證位元；根據該些第一驗證位元執行一第一解碼程序，並判斷該第一解碼程序是否產生一第一有效碼字；若該第一解碼程序沒有產生該第一有效碼字，發送一第二讀取指令序列，其中該第二讀取指令序列用以讀取該些第一記憶胞多次以取得多個第二驗證位元；根據該些第二驗證位元將該些第一記憶胞中的每一記憶胞的一臨界電壓分類為多個區間的其中之一；計算該些區間中的每一區間所包含的該些第一記憶胞的總數；根據該總數取得一第一通道可靠度資訊；以及根據該第一通道可靠度資訊執行一第二解碼程序。
  2. 如申請專利範圍第1項所述的解碼方法，更包括：將該些第二驗證位元輸入一預設對數可能性比值查找表以取得一第二通道可靠度資訊；以及根據該第二通道可靠度資訊執行該第二解碼程序。
  3. 如申請專利範圍第1項所述的解碼方法，更包括：取得一第一資料；對該第一資料執行一隨機化程序以取得一第二資料；以及發送一寫入指令序列，其中該寫入指令序列用以將該第二資料寫入至該些第一記憶胞中。
  4. 如申請專利範圍第1項所述的解碼方法，更包括：根據該總數取得一預設讀取電壓。
  5. 如申請專利範圍第1項所述的解碼方法，其中該第二讀取指令序列用以根據一第二讀取電壓來讀取該些第一記憶胞多次以取得該些第二驗證位元。
  6. 如申請專利範圍第1項所述的解碼方法，其中該第二讀取指令序列用以根據多個第二讀取電壓來讀取該些第一記憶胞以取得該些第二驗證位元。
  7. 一種記憶體儲存裝置，包括：一連接介面單元，用以耦接至一主機系統；一可複寫式非揮發性記憶體模組，包括多個第一記憶胞；以及一記憶體控制電路單元，耦接至該連接介面單元與該可複寫式非揮發性記憶體模組，用以發送一第一讀取指令序列，其中該第一讀取指令序列用以根據一第一讀取電壓讀取該些第一記憶胞以取得多個第一驗證位元，其中，該記憶體控制電路單元用以根據該些第一驗證位元執 行一第一解碼程序，並判斷該第一解碼程序是否產生一第一有效碼字，若該第一解碼程序沒有產生該第一有效碼字，該記憶體控制電路單元用以發出一第二讀取指令序列，其中該第二讀取指令序列用以讀取該些第一記憶胞多次以取得多個第二驗證位元，其中，該記憶體控制電路單元根據該些第二驗證位元將該些第一記憶胞中的每一記憶胞的一臨界電壓分類為多個區間的其中之一，計算該些區間中的每一區間所包含的該些第一記憶胞的總數，根據該總數取得一第一通道可靠度資訊，並且根據該第一通道可靠度資訊執行一第二解碼程序。
  8. 如申請專利範圍第7項所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以將該些第二驗證位元輸入一預設對數可能性比值查找表以取得一第二通道可靠度資訊，並且根據該第二通道可靠度資訊執行該第二解碼程序。
  9. 如申請專利範圍第7項所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以取得一第一資料，對該第一資料執行一隨機化程序以取得一第二資料，並且發送一寫入指令序列，其中該寫入指令序列用以將該第二資料寫入至該些第一記憶胞中。
  10. 如申請專利範圍第7項所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以根據該總數取得一預設讀取電壓。
  11. 如申請專利範圍第7項所述的記憶體儲存裝置，其中該第二讀取指令序列用以根據一第二讀取電壓來讀取該些第一記憶 胞多次以取得該些第二驗證位元。
  12. 如申請專利範圍第7項所述的記憶體儲存裝置，其中該第二讀取指令序列用以根據多個第二讀取電壓來讀取該些第一記憶胞以取得該些第二驗證位元。
  13. 一種記憶體控制電路單元，用於控制一可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組包括多個第一記憶胞，該記憶體控制電路單元包括：一主機介面，用以耦接至一主機系統；一記憶體介面，用以耦接至該可複寫式非揮發性記憶體模組；一記憶體管理電路，耦接至該主機介面與該記憶體介面，用以發送一第一讀取指令序列，其中該第一讀取指令序列用以根據一第一讀取電壓讀取該些第一記憶胞以取得多個第一驗證位元；以及一錯誤檢查與校正電路，用以根據該些第一驗證位元執行一第一解碼程序，並判斷該第一解碼程序是否產生一第一有效碼字，若該第一解碼程序沒有產生該第一有效碼字，該記憶體管理電路用以發出一第二讀取指令序列，其中該第二讀取指令序列用以讀取該些第一記憶胞多次以取得多個第二驗證位元，其中，該記憶體管理電路根據該些第二驗證位元將該些第一記憶胞中的每一記憶胞的一臨界電壓分類為多個區間的其中之一，計算該些區間中的每一區間所包含的該些第一記憶胞的總數，並且根據該總數取得一第一通道可靠度資訊， 其中，該錯誤檢查與校正電路用以根據該第一通道可靠度資訊執行一第二解碼程序。
  14. 如申請專利範圍第13項所述的記憶體控制電路單元，其中該記憶管理電路更用以將該些第二驗證位元輸入一預設對數可能性比值查找表以取得一第二通道可靠度資訊，並且該錯誤檢查與校正電路用以根據該第二通道可靠度資訊執行該第二解碼程序。
  15. 如申請專利範圍第13項所述的記憶體控制電路單元，其中該記憶體管理電路更用以取得一第一資料，對該第一資料執行一隨機化程序以取得一第二資料，並且發送一寫入指令序列，其中該寫入指令序列用以將該第二資料寫入至該些第一記憶胞中。
  16. 如申請專利範圍第13項所述的記憶體控制電路單元，其中該記憶體管理電路更用以根據該總數取得一預設讀取電壓。
  17. 如申請專利範圍第13項所述的記憶體控制電路單元，其中該第二讀取指令序列用以根據一第二讀取電壓來讀取該些第一記憶胞多次以取得該些第二驗證位元。
  18. 如申請專利範圍第13項所述的記憶體控制電路單元，其中該第二讀取指令序列用以根據多個第二讀取電壓來讀取該些第一記憶胞以取得該些第二驗證位元。
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