TWI634557B - 資料編碼方法、記憶體控制電路單元與記憶體儲存裝置 - Google Patents

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Abstract

一種資料編碼方法、記憶體控制電路單元與記憶體儲存裝置。所述方法包括：將第一資料寫入至第一實體程式化單元；將第二資料寫入至第二實體程式化單元；使用第一資料而不使用第二資料進行編碼以產生第一編碼資料；使用第二資料以及第一資料中的第一子資料進行編碼以產生第二編碼資料；以及將第一編碼資料以及第二編碼資料分別寫入至第三實體程式化單元以及第四實體程式化單元。

Description

資料編碼方法、記憶體控制電路單元與記憶體儲存裝置
本發明是有關於一種資料編碼方法、記憶體控制電路單元與記憶體儲存裝置。
數位相機、行動電話與MP3播放器在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體模組（例如，快閃記憶體）具有資料非揮發性、省電、體積小，以及無機械結構等特性，所以非常適合內建於上述所舉例的各種可攜式多媒體裝置中。
一般來說，在將資料寫入至可複寫式非揮發性記憶體模組後，通常會對已寫入的資料進行編碼以產生編碼資料。此編碼資料可以用於之後在存取時對於資料的錯誤偵測與更正。然而在可複寫式非揮發性記憶體模組中，在對於不同的字元線上的記憶胞所形成的實體程式化單元寫入資料時可能會因可複寫式非揮發性記憶體模組物理上的特性造成不同的字元線上的實體程式化單元產生錯誤的機率不相同。而在產生編碼資料的過程中，若一編碼資料皆是使用錯誤率較高的實體程式化單元中的資料進行編碼所產生時，此編碼資料用於錯誤偵測與更正的能力也相對地較低。
本發明提供一種資料編碼方法、記憶體控制電路單元與記憶體儲存裝置，可以將可複寫式非揮發性記憶體模組分為至少兩個區域，每個區域可以使用各自的編碼方法來產生編碼資料，藉以提升用於對錯誤率較高的字元線中的資料進行解碼的編碼資料的錯誤偵測與更正能力。
本發明提出一種資料編碼方法，用於可複寫式非揮發性記憶體模組，其中所述可複寫式非揮發性記憶體模組包括多個實體程式化單元，所述方法包括：將第一資料寫入至所述多個實體程式化單元中的第一實體程式化單元；將第二資料寫入至所述多個實體程式化單元中的第二實體程式化單元；使用所述第一資料而不使用所述第二資料進行編碼以產生第一編碼資料；使用所述第二資料以及所述第一資料中的至少一第一子資料進行編碼以產生第二編碼資料；以及將所述第一編碼資料以及所述第二編碼資料分別寫入至所述多個實體程式化單元中的第三實體程式化單元以及第四實體程式化單元。
在本發明的一實施例中，所述第一編碼資料用以更正所述第一實體程式化單元中所儲存的資料的錯誤，所述第二編碼資料用以更正所述第一實體程式化單元中所儲存的資料的錯誤或更正所述第二實體程式化單元中所儲存的資料的錯誤。
在本發明的一實施例中，所述可複寫式非揮發性記憶體模組至少包括第一區域與第二區域，所述多個實體程式化單元分別屬於所述第一區域與所述第二區域的至少其中之一，所述第一區域的實體程式化單元中所儲存的資料的錯誤率大於所述第二區域的實體程式化單元中所儲存的資料的錯誤率，所述第一區域的實體程式化單元包括所述第一實體程式化單元，且所述第二區域的實體程式化單元包括所述第二實體程式化單元。
在本發明的一實施例中，所述可複寫式非揮發性記憶體模組包括多個字元線，多個記憶胞被配置於所述多個字元線，所述多個字元線中的多個第一字元線上的多個第一記憶胞形成所述第一區域的實體程式化單元，所述多個字元線中的多個第二字元線上的多個第二記憶胞形成所述第二區域的實體程式化單元。所述方法更包括：決定所述多個字元線中的第三字元線以根據所述第三字元線識別所述多個字元線中的所述多個第一字元線與所述多個第二字元線，其中所述多個第一字元線包括位在對應於所述第三字元線的第一方向上的所述多個字元線中的至少一第四字元線，所述多個第二字元線包括位在對應於所述第三字元線的第二方向上的所述多個字元線中的至少一第五字元線。
在本發明的一實施例中，其中決定所述多個字元線中的所述第三字元線的步驟包括：預先決定或動態地決定所述多個字元線中的所述第三字元線。
在本發明的一實施例中，所述方法更包括：使用所述第一編碼資料對所述第一實體程式化單元中所儲存的資料進行解碼以更正所述第一實體程式化單元中所儲存的資料的錯誤；當無法使用所述第一編碼資料更正所述第一實體程式化單元中所儲存的資料的錯誤時，使用所述第二編碼資料對所述第一實體程式化單元中所儲存的資料進行解碼以更正所述第一實體程式化單元中所儲存的資料的錯誤。
在本發明的一實施例中，其中所述第一編碼資料是根據所述第一資料中第一數量的至少一第二子資料進行編碼所產生，所述第二編碼資料是根據所述第二資料中第二數量的至少一第三子資料以及所述第一資料中第三數量的所述第一子資料進行編碼所產生，所述第一子資料中的每一個第一子資料、所述第二子資料中的每一個第二子資料以及所述第三子資料中的每一個第三子資料的大小皆相同，且所述第一數量小於所述第二數量與所述第三數量的總和。
在本發明的一實施例中，所述方法更包括：使用第一資料進行編碼以產生第三編碼資料；使用第二資料進行編碼以產生第四編碼資料；以及將所述第三編碼資料寫入至所述第一實體程式化單元以及將所述第四編碼資料寫入至所述第二實體程式化單元，其中所述第三編碼資料用以更正所述第一實體程式化單元中所儲存的資料的錯誤，所述第四編碼資料用以更正所述第二實體程式化單元中所儲存的資料的錯誤，其中所述第一編碼資料與所述第二編碼資料是根據一第一演算法所產生，所述第三編碼資料與所述第四編碼資料是根據一第二演算法所產生，所述第一演算法不同於所述第二演算法。
在本發明的一實施例中，其中所述第一演算法為多框架編碼演算法，所述第二演算法為單框架編碼演算法。
在本發明的一實施例中，其中所述多框架編碼演算法用以編碼所述多個實體程式化單元中多個第五實體程式化單元中所儲存的資料以產生第五編碼資料，所述第五編碼資料用以更正所述多個第五實體程式化單元中所儲存的資料的錯誤。所述單框架編碼演算法用以編碼所述多個實體程式化單元中單一一個第六實體程式化單元中所儲存的資料以產生第六編碼資料，且所述第六編碼資料用以更正所述第六實體程式化單元中所儲存的資料的錯誤。
本發明提供一種記憶體控制電路單元，用於控制可複寫式非揮發性記憶體模組，其中可複寫式非揮發性記憶體模組包括多個實體程式化單元，所述記憶體控制電路單元包括主機介面、記憶體介面以及記憶體管理電路。主機介面用以耦接至主機系統。記憶體介面用以耦接至可複寫式非揮發性記憶體模組。記憶體管理電路耦接至主機介面以及記憶體介面。記憶體管理電路用以執行下述運作：將第一資料寫入至所述多個實體程式化單元中的第一實體程式化單元；將第二資料寫入至所述多個實體程式化單元中的第二實體程式化單元；使用所述第一資料而不使用所述第二資料進行編碼以產生第一編碼資料；使用所述第二資料以及所述第一資料中的至少一第一子資料進行編碼以產生第二編碼資料；以及將所述第一編碼資料以及所述第二編碼資料分別寫入至所述多個實體程式化單元中的第三實體程式化單元以及第四實體程式化單元。
在本發明的一實施例中，所述第一編碼資料用以更正所述第一實體程式化單元中所儲存的資料的錯誤，所述第二編碼資料用以更正所述第一實體程式化單元中所儲存的資料的錯誤或更正所述第二實體程式化單元中所儲存的資料的錯誤。
在本發明的一實施例中，所述可複寫式非揮發性記憶體模組至少包括第一區域與第二區域，所述多個實體程式化單元分別屬於所述第一區域與所述第二區域的至少其中之一，所述第一區域的實體程式化單元中所儲存的資料的錯誤率大於所述第二區域的實體程式化單元中所儲存的資料的錯誤率，所述第一區域的實體程式化單元包括所述第一實體程式化單元，且所述第二區域的實體程式化單元包括所述第二實體程式化單元。
在本發明的一實施例中，所述可複寫式非揮發性記憶體模組包括多個字元線，多個記憶胞被配置於所述多個字元線，所述多個字元線中的多個第一字元線上的多個第一記憶胞形成所述第一區域的實體程式化單元，所述多個字元線中的多個第二字元線上的多個第二記憶胞形成所述第二區域的實體程式化單元。記憶體管理電路還用以執行下述運作：決定所述多個字元線中的第三字元線以根據所述第三字元線識別所述多個字元線中的所述多個第一字元線與所述多個第二字元線，其中所述多個第一字元線包括位在對應於所述第三字元線的第一方向上的所述多個字元線中的至少一第四字元線，所述多個第二字元線包括位在對應於所述第三字元線的第二方向上的所述多個字元線中的至少一第五字元線。
在本發明的一實施例中，其中決定所述多個字元線中的所述第三字元線的運作中，記憶體管理電路預先決定或動態地決定所述多個字元線中的所述第三字元線。
在本發明的一實施例中，記憶體管理電路還用以執行下述運作：使用所述第一編碼資料對所述第一實體程式化單元中所儲存的資料進行解碼以更正所述第一實體程式化單元中所儲存的資料的錯誤；當無法使用所述第一編碼資料更正所述第一實體程式化單元中所儲存的資料的錯誤時，使用所述第二編碼資料對所述第一實體程式化單元中所儲存的資料進行解碼以更正所述第一實體程式化單元中所儲存的資料的錯誤。
在本發明的一實施例中，其中所述第一編碼資料是根據所述第一資料中第一數量的至少一第二子資料進行編碼所產生，所述第二編碼資料是根據所述第二資料中第二數量的至少一第三子資料以及所述第一資料中第三數量的所述第一子資料進行編碼所產生，所述第一子資料中的每一個第一子資料、所述第二子資料中的每一個第二子資料以及所述第三子資料中的每一個第三子資料的大小皆相同，且所述第一數量小於所述第二數量與所述第三數量的總和。
在本發明的一實施例中，記憶體管理電路還用以執行下述運作：使用第一資料進行編碼以產生第三編碼資料；使用第二資料進行編碼以產生第四編碼資料；以及將所述第三編碼資料寫入至所述第一實體程式化單元以及將所述第四編碼資料寫入至所述第二實體程式化單元，其中所述第三編碼資料用以更正所述第一實體程式化單元中所儲存的資料的錯誤，所述第四編碼資料用以更正所述第二實體程式化單元中所儲存的資料的錯誤，其中所述第一編碼資料與所述第二編碼資料是根據第一演算法所產生，所述第三編碼資料與所述第四編碼資料是根據第二演算法所產生，所述第一演算法不同於所述第二演算法。
在本發明的一實施例中，其中所述第一演算法為多框架編碼演算法，所述第二演算法為單框架編碼演算法。
在本發明的一實施例中，其中所述多框架編碼演算法用以編碼所述多個實體程式化單元中多個第五實體程式化單元中所儲存的資料以產生第五編碼資料，所述第五編碼資料用以更正所述多個第五實體程式化單元中所儲存的資料的錯誤。所述單框架編碼演算法用以編碼所述多個實體程式化單元中單一一個第六實體程式化單元中所儲存的資料以產生第六編碼資料，且所述第六編碼資料用以更正所述第六實體程式化單元中所儲存的資料的錯誤。
本發明提供一種記憶體儲存裝置。記憶體儲存裝置包括連接介面單元、可複寫式非揮發性記憶體模組以及記憶體控制電路單元。連接介面單元用以耦接至主機系統。可複寫式非揮發性記憶體模組包括多個區域，所述多個區域中的每一個區域包括多個實體程式化單元。記憶體控制電路單元耦接至連接介面單元與可複寫式非揮發性記憶體模組。記憶體控制電路單元用以執行下述運作：將第一資料寫入至所述多個實體程式化單元中的第一實體程式化單元；將第二資料寫入至所述多個實體程式化單元中的第二實體程式化單元；使用所述第一資料而不使用所述第二資料進行編碼以產生第一編碼資料；使用所述第二資料以及所述第一資料中的至少一第一子資料進行編碼以產生第二編碼資料；以及將所述第一編碼資料以及所述第二編碼資料分別寫入至所述多個實體程式化單元中的第三實體程式化單元以及第四實體程式化單元。
在本發明的一實施例中，所述第一編碼資料用以更正所述第一實體程式化單元中所儲存的資料的錯誤，所述第二編碼資料用以更正所述第一實體程式化單元中所儲存的資料的錯誤或更正所述第二實體程式化單元中所儲存的資料的錯誤。
在本發明的一實施例中，所述可複寫式非揮發性記憶體模組至少包括第一區域與第二區域，所述多個實體程式化單元分別屬於所述第一區域與所述第二區域的至少其中之一，所述第一區域的實體程式化單元中所儲存的資料的錯誤率大於所述第二區域的實體程式化單元中所儲存的資料的錯誤率，所述第一區域的實體程式化單元包括所述第一實體程式化單元，且所述第二區域的實體程式化單元包括所述第二實體程式化單元。
在本發明的一實施例中，所述可複寫式非揮發性記憶體模組包括多個字元線，多個記憶胞被配置於所述多個字元線，所述多個字元線中的多個第一字元線上的多個第一記憶胞形成所述第一區域的實體程式化單元，所述多個字元線中的多個第二字元線上的多個第二記憶胞形成所述第二區域的實體程式化單元。記憶體控制電路單元還用以執行下述運作：決定所述多個字元線中的第三字元線以根據所述第三字元線識別所述多個字元線中的所述多個第一字元線與所述多個第二字元線，其中所述多個第一字元線包括位在對應於所述第三字元線的第一方向上的所述多個字元線中的至少一第四字元線，所述多個第二字元線包括位在對應於所述第三字元線的第二方向上的所述多個字元線中的至少一第五字元線。
在本發明的一實施例中，其中決定所述多個字元線中的所述第三字元線的運作中，記憶體控制電路單元預先決定或動態地決定所述多個字元線中的所述第三字元線。
在本發明的一實施例中，記憶體控制電路單元還用以執行下述運作：使用所述第一編碼資料對所述第一實體程式化單元中所儲存的資料進行解碼以更正所述第一實體程式化單元中所儲存的資料的錯誤；當無法使用所述第一編碼資料更正所述第一實體程式化單元中所儲存的資料的錯誤時，使用所述第二編碼資料對所述第一實體程式化單元中所儲存的資料進行解碼以更正所述第一實體程式化單元中所儲存的資料的錯誤。
在本發明的一實施例中，其中所述第一編碼資料是根據所述第一資料中第一數量的至少一第二子資料進行編碼所產生，所述第二編碼資料是根據所述第二資料中第二數量的至少一第三子資料以及所述第一資料中第三數量的所述第一子資料進行編碼所產生，所述第一子資料中的每一個第一子資料、所述第二子資料中的每一個第二子資料以及所述第三子資料中的每一個第三子資料的大小皆相同，且所述第一數量小於所述第二數量與所述第三數量的總和。
在本發明的一實施例中，記憶體控制電路單元還用以執行下述運作：使用第一資料進行編碼以產生第三編碼資料；使用第二資料進行編碼以產生第四編碼資料；以及將所述第三編碼資料寫入至所述第一實體程式化單元以及將所述第四編碼資料寫入至所述第二實體程式化單元，其中所述第三編碼資料用以更正所述第一實體程式化單元中所儲存的資料的錯誤，所述第四編碼資料用以更正所述第二實體程式化單元中所儲存的資料的錯誤，其中所述第一編碼資料與所述第二編碼資料是根據第一演算法所產生，所述第三編碼資料與所述第四編碼資料是根據第二演算法所產生，所述第一演算法不同於所述第二演算法。
在本發明的一實施例中，其中所述第一演算法為多框架編碼演算法，所述第二演算法為單框架編碼演算法。
在本發明的一實施例中，其中所述多框架編碼演算法用以編碼所述多個實體程式化單元中多個第五實體程式化單元中所儲存的資料以產生第五編碼資料，所述第五編碼資料用以更正所述多個第五實體程式化單元中所儲存的資料的錯誤。所述單框架編碼演算法用以編碼所述多個實體程式化單元中單一一個第六實體程式化單元中所儲存的資料以產生第六編碼資料，且所述第六編碼資料用以更正所述第六實體程式化單元中所儲存的資料的錯誤。
基於上述，本發明提出的資料編碼方法、記憶體控制電路單元與記憶體儲存裝置可以將可複寫式非揮發性記憶體模組分為至少兩個區域，每個區域可以使用各自的編碼方法來產生編碼資料，藉以提升用於對錯誤率較高的字元線中的資料進行解碼的編碼資料的錯誤偵測與更正能力。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
一般而言，記憶體儲存裝置(亦稱，記憶體儲存系統)包括可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)與控制器(亦稱，控制電路)。通常記憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。
請參照圖1與圖2，主機系統11一般包括處理器111、隨機存取記憶體(random access memory, RAM)112、唯讀記憶體(read only memory, ROM)113及資料傳輸介面114。處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114皆耦接至系統匯流排(system bus)110。
在本範例實施例中，主機系統11是透過資料傳輸介面114與記憶體儲存裝置10耦接。例如，主機系統11可經由資料傳輸介面114將資料儲存至記憶體儲存裝置10或從記憶體儲存裝置10中讀取資料。此外，主機系統11是透過系統匯流排110與I/O裝置12耦接。例如，主機系統11可經由系統匯流排110將輸出訊號傳送至I/O裝置12或從I/O裝置12接收輸入訊號。
在本範例實施例中，處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114可設置在主機系統11的主機板20上。資料傳輸介面114的數目可以是一或多個。透過資料傳輸介面114，主機板20可以經由有線或無線方式耦接至記憶體儲存裝置10。記憶體儲存裝置10可例如是隨身碟201、記憶卡202、固態硬碟(Solid State Drive, SSD)203或無線記憶體儲存裝置204。無線記憶體儲存裝置204可例如是近距離無線通訊(Near Field Communication, NFC)記憶體儲存裝置、無線傳真(WiFi)記憶體儲存裝置、藍牙(Bluetooth)記憶體儲存裝置或低功耗藍牙記憶體儲存裝置(例如，iBeacon)等以各式無線通訊技術為基礎的記憶體儲存裝置。此外，主機板20也可以透過系統匯流排110耦接至全球定位系統(Global Positioning System, GPS)模組205、網路介面卡206、無線傳輸裝置207、鍵盤208、螢幕209、喇叭210等各式I/O裝置。例如，在一範例實施例中，主機板20可透過無線傳輸裝置207存取無線記憶體儲存裝置204。
在一範例實施例中，所提及的主機系統為可實質地與記憶體儲存裝置配合以儲存資料的任意系統。雖然在上述範例實施例中，主機系統是以電腦系統來作說明，然而，圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。請參照圖3，在另一範例實施例中，主機系統31也可以是數位相機、攝影機、通訊裝置、音訊播放器、視訊播放器或平板電腦等系統，而記憶體儲存裝置30可為其所使用的SD卡32、CF卡33或嵌入式儲存裝置34等各式非揮發性記憶體儲存裝置。嵌入式儲存裝置34包括嵌入式多媒體卡(embedded MMC, eMMC)341及/或嵌入式多晶片封裝儲存裝置(embedded Multi Chip Package, eMCP)342等各類型將記憶體模組直接耦接於主機系統的基板上的嵌入式儲存裝置。
圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。
請參照圖4，記憶體儲存裝置10包括連接介面單元402、記憶體控制電路單元404與可複寫式非揮發性記憶體模組406。
在本範例實施例中，連接介面單元402是相容於序列先進附件(Serial Advanced Technology Attachment, SATA)標準。然而，必須瞭解的是，本發明不限於此，連接介面單元402亦可以是符合並列先進附件(Parallel Advanced Technology Attachment, PATA)標準、電氣和電子工程師協會(Institute of Electrical and Electronic Engineers, IEEE)1394標準、高速周邊零件連接介面(Peripheral Component Interconnect Express, PCI Express)標準、通用序列匯流排(Universal Serial Bus, USB)標準、安全數位(Secure Digital, SD)介面標準、超高速一代(Ultra High Speed-I, UHS-I)介面標準、超高速二代(Ultra High Speed-II, UHS-II)介面標準、記憶棒(Memory Stick, MS)介面標準、多晶片封裝(Multi-Chip Package)介面標準、多媒體儲存卡(Multi Media Card, MMC)介面標準、崁入式多媒體儲存卡(Embedded Multimedia Card, eMMC)介面標準、通用快閃記憶體(Universal Flash Storage, UFS)介面標準、嵌入式多晶片封裝（embedded Multi Chip Package, eMCP）介面標準、小型快閃(Compact Flash, CF)介面標準、整合式驅動電子介面(Integrated Device Electronics, IDE)標準或其他適合的標準。連接介面單元402可與記憶體控制電路單元404封裝在一個晶片中，或者連接介面單元402是佈設於一包含記憶體控制電路單元404之晶片外。
記憶體控制電路單元404用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令並且根據主機系統11的指令在可複寫式非揮發性記憶體模組406中進行資料的寫入、讀取與抹除等運作。
可複寫式非揮發性記憶體模組406是耦接至記憶體控制電路單元404並且用以儲存主機系統11所寫入之資料。可複寫式非揮發性記憶體模組406可以是單階記憶胞(Single Level Cell, SLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存1個位元的快閃記憶體模組)、多階記憶胞(Multi Level Cell, MLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存2個位元的快閃記憶體模組)、複數階記憶胞(Triple Level Cell，TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存3個位元的快閃記憶體模組)、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
可複寫式非揮發性記憶體模組406中的記憶胞是以陣列的方式設置。以下分別以二維陣列與三維陣列來對不同範例實施例中的記憶胞陣列進行說明。但是，在此須注意的是，以下範例實施例只是記憶胞陣列的幾種範例，在其他的範例實施例中，記憶胞陣列的配置方式可以被調整以符合實務上的需求。
圖5A是根據本發明的一範例實施例所繪示的記憶胞陣列的示意圖。
請參照圖5A，記憶胞陣列510包括用以儲存資料的多個記憶胞502、多個選擇閘汲極(select gate drain, SGD)電晶體512與多個選擇閘源極(select gate source, SGS)電晶體514、以及連接此些記憶胞的多條位元線504、多條字元線506、與共用源極線508。記憶胞502是以陣列方式配置在位元線504與字元線506的交叉點上。
圖5B是根據本發明的另一範例實施例所繪示的記憶胞陣列的示意圖。
請參照圖5B，在本範例實施例中，記憶胞陣列包括用以儲存資料的多個記憶胞522、多個位元線組524(0)~524(3)及多個字元線526(0)~526(5)。在圖5B的範例實施例中，字元線526(0)~526(5)中的每一個字元線也可以被稱作字元線層。位元線組524(0)~524(3)彼此獨立(例如，彼此分離)並且沿一方向(例如，X軸)排列。位元線組524(0)~524(3)中的每一個字元線組包括彼此獨立(例如，彼此分離)的多條位元線524。包含於位元線組524(0)~524(3)中的位元線524沿一方向(例如，Y軸)排列並且往另一方向(例如，Z軸)延伸。字元線526(0)~526(5)彼此獨立(例如，彼此分離)並且沿上述Z軸方向堆疊。在本範例實施例中，字元線526(0)~526(5)中的每一個字元線可視為一個字元線平面。記憶胞522被配置於位元線組524(0)~524(3)中的每一位元線524與字元線526(0)~526(5)之間的每一個交錯處。然而，在另一範例實施例中，一個位元線組可以包括更多或更少的位元線，並且一個字元線也可以讓更多或更少的位元線組通過。
可複寫式非揮發性記憶體模組406中的每一個記憶胞是基於電壓(以下亦稱為臨界電壓)的改變來儲存一或多個位元。當從記憶體控制電路單元404接收到寫入指令序列或讀取指令序列時，可複寫式非揮發性記憶體模組406中的控制電路(未繪示)會控制施予至某一字元線與某一位元線(或位元線組)的電壓來改變至少一記憶胞的臨界電壓或偵測所述記憶胞的儲存狀態(state)。例如，每一個記憶胞的控制閘極(control gate)與通道之間有一個電荷捕捉層。透過施予一寫入電壓(或程式化電壓)至某一個記憶胞的控制閘極，可以改變其電荷補捉層的電子量，進而改變此記憶胞的臨界電壓。此改變臨界電壓的程序亦稱為“把資料寫入至記憶胞”或“程式化記憶胞”。隨著臨界電壓的改變，可複寫式非揮發性記憶體模組406中的記憶胞可具有多個儲存狀態。透過施予讀取電壓可以判斷一個記憶胞是屬於哪一個儲存狀態，藉此取得此記憶胞所儲存的一或多個位元。
此外，可複寫式非揮發性記憶體模組406的記憶胞會構成多個實體程式化單元，並且此些實體程式化單元會構成多個實體抹除單元。具體而言，圖5A中同一條字元線或圖5B中同一個字元線上的記憶胞會組成一或多個實體程式化單元。例如，若可複寫式非揮發性記憶體模組406為MLC NAND型快閃記憶體模組，則同一條字元線與多條位元線之交錯處上的記憶胞會構成2個實體程式化單元。或者，若可複寫式非揮發性記憶體模組406為TLC NAND型快閃記憶體模組，則同一條字元線與多條位元線之交錯處上的記憶胞會構成3個實體程式化單元。
在本範例實施例中，實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。例如，實體程式化單元為實體頁面(page)或是實體扇(sector)。若實體程式化單元為實體頁面，則此些實體程式化單元通常包括資料位元區與冗餘(redundancy)位元區。資料位元區包含多個實體扇，用以儲存使用者資料，而冗餘位元區用以儲存系統資料(例如，錯誤更正碼)。在本範例實施例中，資料位元區包含32個實體扇，且一個實體扇的大小為512位元組(byte, B)。然而，在其他範例實施例中，資料位元區中也可包含8個、16個或數目更多或更少的實體扇，並且每一個實體扇的大小也可以是更大或更小。另一方面，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。例如，實體抹除單元為實體區塊(block)。
在一個記憶胞可以儲存多個位元(例如，MLC或TLC NAND快閃記憶體模組)的範例實施例中，屬於同一條字元線(或同一個字元線層)的實體程式化單元至少可被分類為下實體程式化單元與上實體程式化單元。例如，在MLC NAND快閃記憶體模組中，一記憶胞的最低有效位元(Least Significant Bit，LSB)是屬於下實體程式化單元，並且此記憶胞的最高有效位元(Most Significant Bit，MSB)是屬於上實體程式化單元。下實體程式化單元的可靠度一般會高於上實體程式化單元的可靠度。在一範例實施例中，下實體程式化單元亦稱為快頁(fast page)，而上實體程式化單元亦稱為慢頁(slow page)。此外，在TLC NAND快閃記憶體模組中，一記憶胞的最低有效位元(Least Significant Bit，LSB)是屬於下實體程式化單元，此記憶胞的中間有效位元(Center Significant Bit，CSB)是屬於中實體程式化單元，並且此記憶胞的最高有效位元(Most Significant Bit，MSB)是屬於上實體程式化單元。
圖6是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。
請參照圖6，記憶體控制電路單元404包括記憶體管理電路702、主機介面704、記憶體介面706及錯誤檢查與校正電路708。
記憶體管理電路702用以控制記憶體控制電路單元404的整體運作。具體來說，記憶體管理電路702具有多個控制指令，並且在記憶體儲存裝置10運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。以下說明記憶體管理電路702或任何包含於記憶體控制電路單元404中的電路元件之操作時，等同於說明記憶體控制電路單元404的操作。
在本範例實施例中，記憶體管理電路702的控制指令是以韌體型式來實作。例如，記憶體管理電路702具有微處理器單元(未繪示)與唯讀記憶體(未繪示)，並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置10運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。
在另一範例實施例中，記憶體管理電路702的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組406的特定區域(例如，記憶體模組中專用於存放系統資料的系統區)中。此外，記憶體管理電路702具有微處理器單元(未繪示)、唯讀記憶體(未繪示)及隨機存取記憶體(未繪示)。特別是，此唯讀記憶體具有開機碼(boot code)，並且當記憶體控制電路單元404被致能時，微處理器單元會先執行此開機碼來將儲存於可複寫式非揮發性記憶體模組406中之控制指令載入至記憶體管理電路702的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。
此外，在另一範例實施例中，記憶體管理電路702的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路702包括微控制器、記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路。記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路是耦接至微控制器。記憶胞管理電路用以管理可複寫式非揮發性記憶體模組406的記憶胞或其群組。記憶體寫入電路用以對可複寫式非揮發性記憶體模組406下達寫入指令序列以將資料寫入至可複寫式非揮發性記憶體模組406中。記憶體讀取電路用以對可複寫式非揮發性記憶體模組406下達讀取指令序列以從可複寫式非揮發性記憶體模組406中讀取資料。記憶體抹除電路用以對可複寫式非揮發性記憶體模組406下達抹除指令序列以將資料從可複寫式非揮發性記憶體模組406中抹除。資料處理電路用以處理欲寫入至可複寫式非揮發性記憶體模組406的資料以及從可複寫式非揮發性記憶體模組406中讀取的資料。寫入指令序列、讀取指令序列及抹除指令序列可各別包括一或多個程式碼或指令碼並且用以指示可複寫式非揮發性記憶體模組406執行相對應的寫入、讀取及抹除等操作。在一範例實施例中，記憶體管理電路702還可以下達其他類型的指令序列給可複寫式非揮發性記憶體模組406以指示執行相對應的操作。
主機介面704是耦接至記憶體管理電路702並且用以接收與識別主機系統11所傳送的指令與資料。也就是說，主機系統11所傳送的指令與資料會透過主機介面704來傳送至記憶體管理電路702。在本範例實施例中，主機介面704是相容於SATA標準。然而，必須瞭解的是本發明不限於此，主機介面704亦可以是相容於PATA標準、IEEE 1394標準、PCI Express標準、USB標準、SD標準、UHS-I標準、UHS-II標準、MS標準、MMC標準、eMMC標準、UFS標準、CF標準、IDE標準或其他適合的資料傳輸標準。
記憶體介面706是耦接至記憶體管理電路702並且用以存取可複寫式非揮發性記憶體模組406。也就是說，欲寫入至可複寫式非揮發性記憶體模組406的資料會經由記憶體介面706轉換為可複寫式非揮發性記憶體模組406所能接受的格式。具體來說，若記憶體管理電路702要存取可複寫式非揮發性記憶體模組406，記憶體介面706會傳送對應的指令序列。例如，這些指令序列可包括指示寫入資料的寫入指令序列、指示讀取資料的讀取指令序列、指示抹除資料的抹除指令序列、以及用以指示各種記憶體操作(例如，改變讀取電壓準位或執行垃圾回收程序等等)的相對應的指令序列。這些指令序列例如是由記憶體管理電路702產生並且透過記憶體介面706傳送至可複寫式非揮發性記憶體模組406。這些指令序列可包括一或多個訊號，或是在匯流排上的資料。這些訊號或資料可包括指令碼或程式碼。例如，在讀取指令序列中，會包括讀取的辨識碼、記憶體位址等資訊。
錯誤檢查與校正電路708是耦接至記憶體管理電路702並且用以執行錯誤檢查與校正程序以確保資料的正確性。具體來說，當記憶體管理電路702從主機系統11中接收到寫入指令時，錯誤檢查與校正電路708會為對應此寫入指令的資料產生對應的錯誤更正碼(error correcting code, ECC)及/或錯誤檢查碼(error detecting code，EDC)，並且記憶體管理電路702會將對應此寫入指令的資料與對應的錯誤更正碼及/或錯誤檢查碼寫入至可複寫式非揮發性記憶體模組406中。之後，當記憶體管理電路702從可複寫式非揮發性記憶體模組406中讀取資料時會同時讀取此資料對應的錯誤更正碼及/或錯誤檢查碼，並且錯誤檢查與校正電路708會依據此錯誤更正碼及/或錯誤檢查碼對所讀取的資料執行錯誤檢查與校正程序。
在一範例實施例中，記憶體控制電路單元404還具有緩衝記憶體710與電源管理電路712。
緩衝記憶體710是耦接至記憶體管理電路702並且用以暫存來自於主機系統11的資料與指令或來自於可複寫式非揮發性記憶體模組406的資料。電源管理電路712是耦接至記憶體管理電路702並且用以控制記憶體儲存裝置10的電源。
在本範例實施例中，錯誤檢查與校正電路708可以針對儲存於同一個實體程式化單元中的資料進行單框架(single-frame)編碼，也可以針對儲存於多個實體程式化單元中的資料進行多框架(multi-frame)編碼。用於多框架編碼的演算法(亦稱為，多框架編碼演算法)可以用來編碼多個實體程式化單元(亦稱為，第五實體程式化單元)中所儲存的資料以產生一對應的編碼資料(亦稱為，第五編碼資料)，此第五編碼資料用以更正上述多個第五實體程式化單元中所儲存的資料的錯誤。用於單框架編碼的演算法(亦稱為，單框架編碼演算法)可以用來編碼單一一個實體程式化單元(亦稱為，第六實體程式化單元)中所儲存的資料以產生一編碼資料(亦稱為，第六編碼資料)，且此第六編碼資料僅用以更正所述第六實體程式化單元中所儲存的資料的錯誤。單框架編碼與多框架編碼可以分別採用低密度奇偶檢查校正碼(low density parity code，LDPC)、BCH碼、迴旋碼(convolutional code)或渦輪碼(turbo code)等編碼演算法的至少其中之一。或者，在一範例實施例中，多框架編碼還可以採用里德-所羅門碼(Reed-solomon codes, RS codes)演算法或互斥或(XOR)演算法。此外，在另一範例實施例中，更多未列於上的編碼演算法也可以被採用，在此便不贅述。根據所採用的編碼演算法，錯誤檢查與校正電路708可以編碼欲保護之資料來產生相對應的錯誤更正碼及/或錯誤檢查碼。為了說明方便，以下將經由編碼產生的錯誤更正碼及/或錯誤檢查碼統稱為編碼資料。特別是，在本發明的範例實施例中，多框架編碼演算法還可以稱為「第一演算法」，單框架編碼演算法還可以稱為「第二演算法」。
圖7是根據本發明的一範例實施例所繪示的多框架編碼的示意圖。
請參照圖7，以編碼實體程式化單元810(0)~810(E)所儲存之資料來產生相對應的編碼資料820為例，實體程式化單元810(0)~810(E)中的每一者所儲存之至少部分資料可視為一個框架。在多框架編碼中，是以每一個位元(或，位元組)所在的位置為依據來對實體程式化單元810(0)~810(E)中的資料進行編碼。例如，位於位置801(1)的位元b 11、b 21、…、b p1會被編碼為編碼資料820中的位元b o1，位於位置801(2)的位元b 12、b 22、…、b p2會被編碼為編碼資料820中的位元b o2；以此類推，位於位置801(r)的位元b 1r、b 2r、…、b pr會被編碼為編碼資料820中的位元b or。爾後，根據編碼資料820即可對從實體程式化單元810(0)~810(E)中讀取的資料進行解碼，以嘗試更正所讀取之資料中可能存在的錯誤。
此外，在圖7的另一範例實施例中，用於產生編碼資料820的資料也可能包括實體程式化單元810(0)~810(E)所儲存之資料中的資料位元(data bits)所對應的冗餘位元(redundancy bits)。以實體程式化單元810(0)所儲存之資料為例，其中的冗餘位元例如是對儲存於實體程式化單元810(0)中的資料位元進行單框架編碼而產生的。
在此須說明的是，由於製程技術上的關係，可複寫式非揮發性記憶體模組406中各個字元線上的記憶胞所儲存的資料的錯誤發生機率(即，錯誤率)可能不相同。在本範例實施例中，以圖5B的記憶胞陣列為例，字元線526(0)~526(5)上的記憶胞所儲存的資料的錯誤率由大到小可能依序是字元線526(0)、字元線526(1)、字元線526(2)、字元線526(3)、字元線526(4)以及字元線526(5)。然而，在另一實施例中，字元線526(0)~526(5)上的記憶胞所儲存的資料的錯誤率由大到小也可能依序是字元線526(5)、字元線526(4)、字元線526(3)、字元線526(2)、字元線526(1)以及字元線526(0)。特別是，在從一字元線讀取資料的過程中，當所讀取出的資料發生錯誤時，需額外地從其他實體程式化單元中讀取對應的編碼資料以及用以產生該編碼資料的相關資料以進行解碼，藉此嘗試更正目前所讀取之資料中存在的錯誤。而在產生編碼資料的過程中，若一碼資料皆是使用錯誤率較低的資料(例如，字元線526(5)的記憶胞中的資料)進行編碼所產生時，此編碼資料用於錯誤偵測與更正的能力也相對地較高。相對地，在產生編碼資料的過程中，若一碼資料皆是使用錯誤率較高的資料(例如，字元線526(0)的記憶胞中的資料)進行編碼所產生時，此編碼資料用於錯誤偵測與更正的能力也相對地較低。
基於上述，本發明提出一種資料編碼方法，可以將可複寫式非揮發性記憶體模組406分為至少兩個區域，每個區域可以使用各自的編碼方法來產生編碼資料，藉以提升用於對錯誤率較高的字元線(例如，字元線526(0))中的資料進行解碼的編碼資料的錯誤偵測與更正能力。
圖8是根據本發明的一範例實施例所繪示的資料編碼方法的流程圖。
請參照圖8，在步驟S801中，記憶體管理電路702會將第一資料寫入至可複寫式非揮發性記憶體模組406的多個區域中的第一區域的第一實體程式化單元。在步驟S803中，記憶體管理電路702將第二資料寫入至可複寫式非揮發性記憶體模組406的多個區域中的第二區域的第二實體程式化單元。在步驟S805中，記憶體管理電路702編碼第一資料以產生第一編碼資料。在步驟S807中，記憶體管理電路702編碼第二資料以產生第二編碼資料。其中，編碼第一資料的方法不同於編碼所述第二資料的方法。在步驟S809中，記憶體管理電路702將第一編碼資料以及第二編碼資料分別寫入至多個實體程式化單元中的第三實體程式化單元以及第四實體程式化單元。特別是，本發明並不用於限定圖8中各個步驟的先後順序。在另一實施例中，記憶體管理電路702例如也可以先執行步驟S803再執行步驟S801，或者也可以先執行步驟S807再執行步驟S805。
以下以多個實施例來詳細描述本發明的資料編碼方法。
[第一範例實施例]
圖9A至圖9B是根據本發明的第一範例實施例所繪示的各個字元線上所儲存的資料與對應的編碼資料的示意圖。
請同時參照圖9A與圖9B，在本範例實施例中，假設可複寫式非揮發性記憶體模組406是如圖5B的記憶胞陣列所構成的三維(Three-Dimension，3D)NAND型快閃記憶體模組，且字元線526(0)~526(5)上的記憶胞所儲存的資料的錯誤率由大到小依序是字元線526(0)、字元線526(1)、字元線526(2)、字元線526(3)、字元線526(4)以及字元線526(5)。在本範例實施例中，假設可複寫式非揮發性記憶體模組406中的每一條字元線上的記憶胞可形成六個實體程式化單元。如圖9A與圖9B所示，字元線526(0)上的記憶胞形成實體程式化單元P0(0)~P0(5)，字元線526(1)上的記憶胞形成實體程式化單元P1(0)~P1(5)，字元線526(2)上的記憶胞形成實體程式化單元P2(0)~P2(5)，字元線526(3)上的記憶胞形成實體程式化單元P3(0)~P3(5)，字元線526(4)上的記憶胞形成實體程式化單元P4(0)~P4(5)，字元線526(5)上的記憶胞形成實體程式化單元P5(0)~P5(5)。
特別是，請同時參照圖5B、圖9A與圖9B，在本範例實施例中，記憶體管理電路702會設定字元線526(0)~526(5)中的一字元線(亦稱為，第三字元線)，並根據此第三字元線識別可複寫式非揮發性記憶體模組406中的第一區域與第二區域。其中，第一區域包括多個第一字元線且第二區域包括多個第二字元線，第一字元線上的記憶胞會形成第一區域的實體程式化單元且第二字元線上的記憶胞會形成第二區域的實體程式化單元。
詳細來說，假設記憶體管理電路702設定字元線526(2)為上述的第三字元線，記憶體管理電路702會將圖5B中位在對應於字元線526(2)的Z 1方向上(亦稱為，第一方向)的字元線526(0)~526(1)(統稱為，第四字元線)識別為第一區域的第一字元線，並將位在對應於字元線526(2)的Z 2方向上(亦稱為，第二方向)的字元線526(3)~526(5)(統稱為，第五字元線)識別為第二區域的第二字元線。在此須說明的是，在本範例實施例中，記憶體管理電路702還會將上述的第三字元線(即，字元線5262(2))識別(或歸類)為第一區域的第一字元線。也就是說，第三字元線是屬於第一區域而不屬於第二區域。然而本發明不限於此，在另一實施例中，第三字元線也可以是屬於第二區域而不屬於第一區域。
須注意的是，第三字元線可以是在記憶體儲存裝置10在出廠前預先被決定或是記憶體儲存裝置10在運作的過程中動態地被決定。如圖9A與圖9B所示，在本範例實施例中，由於字元線526(0)~526(5)上的記憶胞所儲存的資料的錯誤率由大到小依序是字元線526(0)、字元線526(1)、字元線526(2)、字元線526(3)、字元線526(4)以及字元線526(5)，且由於字元線526(0)、字元線526(1)以及字元線526(2)被歸類為第一區域的第一字元線，故字元線526(0)的實體程式化單元P0(0)~P0(5)、字元線526(1)的實體程式化單元P1(0)~P1(5)以及字元線526(2)的實體程式化單元P2(0)~P2(5)中所儲存的資料的錯誤率會大於一第一錯誤率門檻值。而由於字元線526(3)、字元線526(4)以及字元線526(5)被歸類為第二區域的第二字元線，故字元線526(3)的實體程式化單元P3(0)~P3(5)、字元線526(4)的實體程式化單元P4(0)~P4(5)以及字元線526(5)的實體程式化單元P5(0)~P5(5)中所儲存的資料的錯誤率會非大於上述的第一錯誤率門檻值。其中，第一錯誤率門檻值例如是20%。
也就是說，在決定第三字元線的過程中，會使用上述的第一錯誤率門檻值來決定出第三字元線。更明確的說，當一字元線的實體程式化單元中所儲存的資料的錯誤率大於第一錯誤率門檻值而在Z 1方向上(或Z 2方向上)與該字元線最接近的另一字元線的實體程式化單元中所儲存的資料的錯誤率非大於第一錯誤率門檻值時，記憶體管理電路702會將前者決定為第三字元線。在本範例實施例中，由於字元線526(2)的實體程式化單元P2(0)~P2(5)中所儲存的資料的錯誤率大於第一錯誤率門檻值，而在圖5B中Z 2方向上與字元線526(2)最接近的字元線526(3)的實體程式化單元P3(0)~P3(5)中所儲存的資料的錯誤率非大於第一錯誤率門檻值，故記憶體管理電路702會將字元線526(2)決定為上述的第三字元線。
請再次參照圖9A與圖9B，在此假設記憶體管理電路702已將一第一資料寫入至字元線526(0)~526(2)上的實體程式化單元中。所述第一資料包括子資料A_0~A_14。其中，子資料A_0~A_4被分別寫入至字元線526(0)的實體程式化單元P0(0)~P0(4)，子資料A_5~A_9被分別寫入至字元線526(1)的實體程式化單元P1(0)~P1(4)，子資料A_10~A_14被分別寫入至字元線526(2)的實體程式化單元P2(0)~P2(4)。
特別是，在本範例實施例中，記憶體管理電路702會使用單框架編碼演算法對每一個子資料A_0~A_14進行編碼，並且將編碼後所產生的編碼資料(在此稱為，單框架編碼資料)與對應的子資料儲存在同一個實體程式化單元中。舉例來說，記憶體管理電路702會使用單框架編碼演算法對子資料A_0進行編碼以產生對應於子資料A_0的單框架編碼資料(未繪示)，並且將此對應於子資料A_0的單框架編碼資料與子資料A_0一起儲存在實體程式化單元P0(0)中。對應於子資料A_0的單框架編碼資料是用於更正實體程式化單元P0(0)中所儲存的資料的錯誤。類似地，記憶體管理電路702會使用單框架編碼演算法分別對子資料A_1~A_14進行編碼以產生對應於子資料A_1~A_14的單框架編碼資料(未繪示)，並且將對應於子資料A_1~A_14的單框架編碼資料分別儲存至實體程式化單元P0(1)~P0(4)、實體程式化單元P1(0)~P1(4)以及實體程式化單元P2(0)~P2(4)中。其中，對應於子資料A_1的單框架編碼資料是用於更正實體程式化單元P0(1)中所儲存的資料的錯誤，對應於子資料A_2的單框架編碼資料是用於更正實體程式化單元P0(2)中所儲存的資料的錯誤，以此類推。在此，可以將對應於子資料A_1~A14的單框架編碼資料統稱為「第三編碼資料」。
此外，假設記憶體管理電路702已將一第二資料寫入至字元線526(3)~526(5)上的實體程式化單元中。所述第二資料包括子資料B_0~B_14。其中，子資料B_0~B_4被分別寫入至字元線526(3)的實體程式化單元P3(0)~P3(4)，子資料B_5~B_9被分別寫入至字元線526(4)的實體程式化單元P4(0)~P4(4)，子資料B_10~B_14被分別寫入至字元線526(5)的實體程式化單元P5(0)~P5(4)。
特別是，在本範例實施例中，記憶體管理電路702會使用單框架編碼演算法對每一個子資料B_0~B_14進行編碼，並且將編碼後所產生的編碼資料(在此稱為，單框架編碼資料)與對應的子資料儲存在同一個實體程式化單元中。舉例來說，記憶體管理電路702會使用單框架編碼演算法對子資料B_0進行編碼以產生對應於子資料B_0的單框架編碼資料(未繪示)，並且將此對應於子資料B_0的單框架編碼資料與子資料B_0一起儲存在實體程式化單元P3(0)中。對應於子資料B_0的單框架編碼資料是用於更正實體程式化單元P3(0)中所儲存的資料的錯誤。類似地，記憶體管理電路702會使用單框架編碼演算法分別對子資料B_1~B_14進行編碼以產生對應於子資料B_1~B_14的單框架編碼資料(未繪示)，並且將對應於子資料B_1~B_14的單框架編碼資料分別儲存至實體程式化單元P3(1)~P3(4)、實體程式化單元P4(0)~P4(4)以及實體程式化單元P5(0)~P5(4)中。其中，對應於子資料B_1的單框架編碼資料是用於更正實體程式化單元P3(1)中所儲存的資料的錯誤，對應於子資料B_2的單框架編碼資料是用於更正實體程式化單元P3(2)中所儲存的資料的錯誤，以此類推。在此，可以將對應於子資料B_1~B_14的單框架編碼資料統稱為「第四編碼資料」。
在本發明的資料編碼方法中，記憶體管理電路702還會使用多框架編碼演算法為第一區域中的字元線526(0)~526(2)分別產生用於錯誤偵測與更正的編碼資料。詳細來說，記憶體管理電路702會使用多框架編碼演算法編碼子資料A_0、子資料A_1、子資料A_2、子資料A_3以及子資料A_4以產生編碼資料RS0。記憶體管理電路702會將此編碼資料RS0寫入至字元線526(0)的實體程式化單元P0(5)。
類似地，記憶體管理電路702會使用多框架編碼演算法編碼子資料A_5、子資料A_6、子資料A_7、子資料A_8以及子資料A_9以產生編碼資料RS1。記憶體管理電路702會將此編碼資料RS1寫入至字元線526(1)的實體程式化單元P1(5)。
類似地，記憶體管理電路702會使用多框架編碼演算法編碼子資料A_10、子資料A_11、子資料A_12、子資料A_13以及子資料A_14以產生編碼資料RS2。記憶體管理電路702會將此編碼資料RS2寫入至字元線526(2)的實體程式化單元P2(5)。
特別是，上述的編碼資料RS0~RS2可以稱為「第一編碼資料」。而實體程式化單元P0(5)、實體程式化單元P1(5)以及實體程式化單元P2(5)可以稱為「第三實體程式化單元」。
在本發明的資料編碼方法中，記憶體管理電路702還會使用多框架編碼演算法為第二區域中的字元線526(3)~526(5)分別產生用於錯誤偵測與更正的編碼資料。詳細來說，記憶體管理電路702會使用多框架編碼演算法編碼子資料B_0、子資料B_1、子資料B_2、子資料B_3、子資料B_4、子資料A_0以及子資料A_1以產生編碼資料RS3。記憶體管理電路702會將此編碼資料RS3寫入至字元線526(3)的實體程式化單元P3(5)。
類似地，記憶體管理電路702會使用多框架編碼演算法編碼子資料B_5、子資料B_6、子資料B_7、子資料B_8、子資料B_9、子資料A_5以及子資料A_6以產生編碼資料RS4。記憶體管理電路702會將此編碼資料RS4寫入至字元線526(4)的實體程式化單元P4(5)。
類似地，記憶體管理電路702會使用多框架編碼演算法編碼子資料B_10、子資料B_11、子資料B_12、子資料B_13、子資料B_14、子資料A_10以及子資料A_11以產生編碼資料RS5。記憶體管理電路702會將此編碼資料RS5寫入至字元線526(5)的實體程式化單元P5(5)。
也就是說，上述第一區域的編碼資料產生方法會不同於第二區域的編碼資料產生方法。以第一區域的字元線526(0)來說，編碼資料RS0僅是使用子資料A_0~A_4進行編碼而產生。而編碼資料RS0是用以更正字元線526(0)的實體程式化單元P0(0)~P0(4)中的一實體程式化單元所儲存的資料的錯誤。
然而，以第二區域的字元線526(3)來說，編碼資料RS3是使用子資料B_0~B_4以及子資料A_0~A_1進行編碼而產生。而編碼資料RS3可以用來更正字元線526(3)的實體程式化單元P3(0)~P3(4)中的一實體程式化單元所儲存的資料的錯誤，或者是字元線526(0)的實體程式化單元P0(0)~P0(1)中的一實體程式化單元所儲存的資料的錯誤。
也就是說，對應於第一區域的編碼資料RS0~RS2僅是根據儲存在第一區域中的子資料A_0~A_14所產生，而對應於第一區域的編碼資料RS0~RS2不會根據儲存在第二區域中的子資料B_0~B_14而產生。此外，對應於第二區域的編碼資料RS3~RS5是根據儲存在第一區域中的子資料A_0~A_14以及儲存在第二區域中的子資料B_0~B_14所產生。以上述的編碼方式來說，由於第一區域所儲存的資料的錯誤率可能較大，第二區域的編碼資料不但可以用以對儲存在第二區域中的資料進行解碼以進行錯誤偵測與更正，還可以對儲存在第一區域中的部分資料進行解碼以進行錯誤偵測與更正。藉此，可以提高儲存在錯誤率較高的第一區域的資料的解碼成功機率。
以使用編碼資料RS0進行解碼為例，在一實施例中，記憶體管理電路702可以先使用第一區域的編碼資料RS0對實體程式化單元P0(0)~P0(4)中所儲存的資料進行解碼以更正實體程式化單元P0(0)~P0(4)中所儲存的資料的錯誤。當無法使用編碼資料RS0更正實體程式化單元P0(0)~P0(4)中所儲存的資料的錯誤時，可以再使用編碼資料RS3進行解碼以更正實體程式化單元P0(0)~P0(4)中的實體程式化單元P0(0)~P0(1)所儲存的資料的錯誤，以增加解碼成功的機率。
特別是，上述的編碼資料RS3~RS5可以稱為「第二編碼資料」。而實體程式化單元P3(5)、實體程式化單元P4(5)以及實體程式化單元P5(5)可以稱為「第四實體程式化單元」。而子資料A_0~A_1、子資料A_5~A_6以及子資料A_10~A_11可以稱為「第一子資料」。
在此須說明的是，在本範例實施例中，雖然編碼資料RS3是使用儲存在字元線526(3)中的子資料B_0~B_4以及儲存在字元線526(0)中的兩個子資料(即，子資料A_0~A_1)進行編碼而產生。然而在其他實施例中，編碼資料RS3也可以是從第一區域的其他字元線(或其他的實體程式化單元)中選擇子資料來進行編碼而產生。此外，本發明也不用於限定在產生編碼資料RS3時從第一區域選擇的用於編碼的子資料的數量。類似地，編碼資料RS4~RS5也可以是從第一區域任意選擇字元線，並從所選擇的第一區域的字元線中挑選子資料來進行編碼而產生。此外，本發明也不用於限定編碼資料RS4~RS5從第一區域選擇的用於編碼的子資料的數量。
特別是，在一範例實施例中，記憶體管理電路702可以優先地選擇錯誤率最大的字元線(例如，字元線526(0)上所儲存的資料與錯誤率最低的字元線(例如，字元線526(5)上所儲存的資料進行多框架編碼，並且選擇錯誤率次大的字元線(例如，字元線526(1)上所儲存的資料與錯誤率次低的字元線(例如，字元線526(7)上所儲存的資料進行多框架編碼，以此類推。藉此，可以更加提高儲存在錯誤率較高的第一區域的資料的解碼成功機率。
圖10是根據本發明的第一範例實施例所繪示的資料編碼方法的流程圖。
請參照圖10，在步驟S1001中，記憶體管理電路702會將第一資料寫入至可複寫式非揮發性記憶體模組406的多個區域中的第一區域的第一實體程式化單元。在步驟S1003中，記憶體管理電路702將第二資料寫入至可複寫式非揮發性記憶體模組406的多個區域中的第二區域的第二實體程式化單元。在步驟S1005中，記憶體管理電路702使用第一資料而不使用第二資料進行編碼以產生第一編碼資料。在步驟S1007中，記憶體管理電路702使用第二資料以及第一資料中的至少一第一子資料進行編碼以產生第二編碼資料。在步驟S1009中，記憶體管理電路702將第一編碼資料以及第二編碼資料分別寫入至多個實體程式化單元中的第三實體程式化單元以及第四實體程式化單元。特別是，本發明並不用於限定圖10中各個步驟的先後順序。在另一實施例中，記憶體管理電路702例如也可以先執行步驟S1003再執行步驟S1001，或者也可以先執行步驟S1007再執行步驟S1005。
以上述第一範例實施例的編碼方式來說，由於第一區域的實體程式化單元所儲存的資料的錯誤率大於第二區域的實體程式化單元所儲存的資料的錯誤率，第二區域中使用多框架編碼演算法所產生的編碼資料不但可以用以對儲存在第二區域中的資料進行解碼以進行錯誤偵測與更正，還可以對儲存在第一區域中的進行資料解碼以進行錯誤偵測與更正。藉此，可以提高儲存在錯誤率較高的第一區域的資料的解碼成功機率。
[第二範例實施例]
圖11A至圖11B是根據本發明的第二與第三範例實施例所繪示的各個字元線上所儲存的資料與對應的編碼資料的示意圖。
請參照圖11A與圖11B，類似於圖9A與圖9B，在本範例實施例中，假設可複寫式非揮發性記憶體模組406是如圖5B的記憶胞陣列所構成的三維(Three-Dimension，3D)NAND型快閃記憶體模組，且字元線526(0)~526(5)上的記憶胞所儲存的資料的錯誤率由大到小依序是字元線526(0)、字元線526(1)、字元線526(2)、字元線526(3)、字元線526(4)以及字元線526(5)。在本範例實施例中，字元線526(0)上的記憶胞形成實體程式化單元P0(0)~P0(5)，字元線526(1)上的記憶胞形成實體程式化單元P1(0)~P1(5)，字元線526(2)上的記憶胞形成實體程式化單元P2(0)~P2(5)，字元線526(3)上的記憶胞形成實體程式化單元P3(0)~P3(5)，字元線526(4)上的記憶胞形成實體程式化單元P4(0)~P4(5)，字元線526(5)上的記憶胞形成實體程式化單元P5(0)~P5(5)。
此外，在此假設字元線526(2)被設定為前述的第三字元線。記憶體管理電路702會根據此第三字元線將字元線526(0)、字元線526(1)以及字元線526(2)識別為第一區域的第一字元線，並且將字元線526(3)、字元線526(4)以及字元線526(5)識別為第二區域的第二字元線。第三字元線的決定方式已詳述如前，在此不再贅述。
在此假設記憶體管理電路702已將一第一資料寫入至字元線526(0)~526(2)上的實體程式化單元中。在第二範例實施例中，假設第一資料包括子資料C_0~C_11。其中，子資料C_0~C_3被分別寫入至字元線526(0)的實體程式化單元P0(0)~P0(3)，子資料C_4~C_7被分別寫入至字元線526(1)的實體程式化單元P1(0)~P1(3)，子資料C_8~C_11被分別寫入至字元線526(2)的實體程式化單元P2(0)~P2(3)。
特別是，在本範例實施例中，記憶體管理電路702還會使用單框架編碼演算法對每一個子資料C_0~C_11進行編碼，並且將編碼後所產生的編碼資料(在此稱為，單框架編碼資料)與對應的子資料儲存在同一個實體程式化單元中。舉例來說，記憶體管理電路702會使用單框架編碼演算法對子資料C_0進行編碼以產生對應於子資料C_0的單框架編碼資料(未繪示)，並且將此對應於子資料C_0的單框架編碼資料與子資料C_0一起儲存在實體程式化單元P0(0)中。對應於子資料C_0的單框架編碼資料是用於更正實體程式化單元P0(0)中所儲存的資料的錯誤。類似地，記憶體管理電路702會使用單框架編碼演算法分別對子資料C_1~C11進行編碼以產生對應於子資料C_1~C_11的單框架編碼資料(未繪示)，並且將對應於子資料C_1~C_11的單框架編碼資料分別儲存至實體程式化單元P0(1)~P0(3)、實體程式化單元P1(0)~P1(3)以及實體程式化單元P2(0)~P2(3)中。其中，對應於子資料C_1的單框架編碼資料是用於更正實體程式化單元P0(1)中所儲存的資料的錯誤，對應於子資料C_2的單框架編碼資料是用於更正實體程式化單元P0(2)中所儲存的資料的錯誤，以此類推。
此外，假設記憶體管理電路702已將一第二資料寫入至字元線526(3)~526(5)上的實體程式化單元中。所述第二資料包括子資料D_0~D_14。其中，子資料D_0~D_4被分別寫入至字元線526(3)的實體程式化單元P3(0)~P3(4)，子資料D_5~D_9被分別寫入至字元線526(4)的實體程式化單元P4(0)~P4(4)，子資料D_10~D_14被分別寫入至字元線526(5)的實體程式化單元P5(0)~P5(4)。
特別是，在本範例實施例中，記憶體管理電路702還會使用單框架編碼演算法對每一個子資料D_0~D_14進行編碼，並且將編碼後所產生的編碼資料(在此稱為，單框架編碼資料)與對應的子資料儲存在同一個實體程式化單元中。舉例來說，記憶體管理電路702會使用單框架編碼演算法對子資料D_0進行編碼以產生對應於子資料D_0的單框架編碼資料(未繪示)，並且將此對應於子資料D_0的單框架編碼資料與子資料D_0一起儲存在實體程式化單元P3(0)中。對應於子資料D_0的單框架編碼資料是用於更正實體程式化單元P3(0)中所儲存的資料的錯誤。類似地，記憶體管理電路702會使用單框架編碼演算法分別對子資料D_1~D_14進行編碼以產生對應於子資料D_1~D_14的單框架編碼資料(未繪示)，並且將對應於子資料D_1~D_14的單框架編碼資料分別儲存至實體程式化單元P3(1)~P3(4)、實體程式化單元P4(0)~P4(4)以及實體程式化單元P5(0)~P5(4)中。其中，對應於子資料D_1的單框架編碼資料是用於更正實體程式化單元P3(1)中所儲存的資料的錯誤，對應於子資料D_2的單框架編碼資料是用於更正實體程式化單元P3(2)中所儲存的資料的錯誤，以此類推。
在本發明的第二範例實施例中，記憶體管理電路702還會使用多框架編碼演算法為第一區域中的字元線526(0)~526(2)分別產生用於錯誤偵測與更正的編碼資料。詳細來說，記憶體管理電路702會使用多框架編碼演算法編碼子資料C_0以及子資料C_2以產生編碼資料RS0。記憶體管理電路702會將此編碼資料RS0寫入至字元線526(0)的實體程式化單元P0(4)。記憶體管理電路702會使用多框架編碼演算法編碼子資料C_1以及子資料C_3以產生編碼資料RS1。記憶體管理電路702會將此編碼資料RS1寫入至字元線526(0)的實體程式化單元P0(5)。
類似地，記憶體管理電路702會使用多框架編碼演算法編碼子資料C_4以及子資料C_6以產生編碼資料RS2。記憶體管理電路702會將此編碼資料RS2寫入至字元線526(1)的實體程式化單元P1(4)。記憶體管理電路702會使用多框架編碼演算法編碼子資料C_5以及子資料C_7以產生編碼資料RS3。記憶體管理電路702會將此編碼資料RS3寫入至字元線526(1)的實體程式化單元P1(5)。
類似地，記憶體管理電路702會使用多框架編碼演算法編碼子資料C_8以及子資料C_10以產生編碼資料RS4。記憶體管理電路702會將此編碼資料RS4寫入至字元線526(2)的實體程式化單元P2(4)。記憶體管理電路702會使用多框架編碼演算法編碼子資料C_9以及子資料C_11以產生編碼資料RS5。記憶體管理電路702會將此編碼資料RS5寫入至字元線526(2)的實體程式化單元P2(5)。
在本發明的資料編碼方法中，記憶體管理電路702還會使用多框架編碼演算法為第二區域中的字元線526(3)~526(5)分別產生用於錯誤偵測與更正的編碼資料。詳細來說，記憶體管理電路702會使用多框架編碼演算法編碼子資料D_0、子資料D_1、子資料D_2、子資料D_3以及子資料D_4以產生編碼資料RS6。記憶體管理電路702會將此編碼資料RS6寫入至字元線526(3)的實體程式化單元P3(5)。
類似地，記憶體管理電路702會使用多框架編碼演算法編碼子資料D_5、子資料D_6、子資料D_7、子資料D_8以及子資料D_9以產生編碼資料RS7。記憶體管理電路702會將此編碼資料RS7寫入至字元線526(4)的實體程式化單元P4(5)。
類似地，記憶體管理電路702會使用多框架編碼演算法編碼子資料D_10、子資料D_11、子資料D_12、子資料D_13以及子資料D_14以產生編碼資料RS8。記憶體管理電路702會將此編碼資料RS8寫入至字元線526(5)的實體程式化單元P5(5)。
也就是說，上述第一區域的編碼資料產生方法會不同於第二區域的編碼資料產生方法。詳細來說，第一區域的每一個使用多框架編碼演算法產生的編碼資料是使用兩個(亦稱為，第四數量)子資料(亦稱為，第四子資料)進行編碼產生，而第二區域的每一個使用多框架編碼演算法產生的編碼資料是使用五個(亦稱為，第五數量)子資料(亦稱為，第五子資料)進行編碼產生。而一般來說，在使用多框架編碼演算法對子資料進行編碼以產生編碼資料的過程中，若用於編碼的子資料的大小相同時，則使用數量較少的子資料進行編碼所產生的編碼資料的錯誤更正能力會比使用數量較多的子資料進行編碼所產生的編碼資料的錯誤更正能力佳。因此，藉由使用數量較少的子資料來產生第一區域的編碼資料RS0~RS5，可以提升編碼資料RS0~RS5對於儲存在第一區域中的資料的錯誤偵測與更正能力。
圖12是根據本發明的第一範例實施例所繪示的資料編碼方法的流程圖。
請參照圖12，在步驟S1201中，記憶體管理電路702會將第一資料寫入至可複寫式非揮發性記憶體模組406的多個區域中的第一區域的第一實體程式化單元。在步驟S1203中，記憶體管理電路702將第二資料寫入至可複寫式非揮發性記憶體模組406的多個區域中的第二區域的第二實體程式化單元。在步驟S1205中，記憶體管理電路702編碼第一資料以產生第一編碼資料。其中，第一編碼資料是根據第一資料中第四數量的至少一第四子資料進行編碼所產生。在步驟S1207中，記憶體管理電路702編碼第二資料以產生第二編碼資料。其中，第二編碼資料是根據第二資料中第五數量的至少一第五子資料進行編碼所產生，第四子資料中的每一個第四子資料的大小相同於第五子資料中的每一個第五子資料的大小，且第四數量小於第五數量。在步驟S1209中，記憶體管理電路702將第一編碼資料以及第二編碼資料分別寫入至多個實體程式化單元中的第三實體程式化單元以及第四實體程式化單元。特別是，本發明並不用於限定圖10中各個步驟的先後順序。在另一實施例中，記憶體管理電路702例如也可以先執行步驟S1203再執行步驟S1201，或者也可以先執行步驟S1207再執行步驟S1205。
基於上述，由於第一區域所儲存的資料的錯誤率較高，而藉由使用數量較少的子資料來產生第一區域的編碼資料，可以提升編碼資料對於儲存在第一區域中的資料的錯誤偵測與更正能力。
[第三範例實施例]
本發明的第三範例實施例的資料編碼方法是綜合第一範例實施例的資料編碼方法與第二範例實施例的資料編碼方法。詳細來說，請再次參照圖11A與圖11B，類似於圖9A與圖9B，在本範例實施例中，假設可複寫式非揮發性記憶體模組406的字元線526(0)~526(5)上的記憶胞所儲存的資料的錯誤率由大到小依序是字元線526(0)、字元線526(1)、字元線526(2)、字元線526(3)、字元線526(4)以及字元線526(5)。相同於前述的範例，在此假設字元線526(2)被設定為前述的第三字元線。記憶體管理電路702會根據此第三字元線將字元線526(0)~526(2)識別為第一區域的第一字元線，並且將字元線526(3)~526(5)識別為第二區域的第二字元線。第三字元線的決定方式已詳述如前，在此不再贅述。
在此假設記憶體管理電路702已將一第一資料寫入至字元線526(0)~526(2)上的實體程式化單元中。在第三範例實施例中，假設第一資料包括子資料C_0~C_11。其中，子資料C_0~C_3被分別寫入至字元線526(0)的實體程式化單元P0(0)~P0(3)，子資料C_4~C_7被分別寫入至字元線526(1)的實體程式化單元P1(0)~P1(3)，子資料C_8~C_11被分別寫入至字元線526(2)的實體程式化單元P2(0)~P2(3)。
類似於第二範例實施例，在本範例實施例中，記憶體管理電路702還會使用單框架編碼演算法對每一個子資料C_0~C_11進行編碼，並且將編碼後所產生的編碼資料(在此稱為，單框架編碼資料)與對應的子資料儲存在同一個實體程式化單元中。舉例來說，記憶體管理電路702會使用單框架編碼演算法對子資料C_0進行編碼以產生對應於子資料C_0的單框架編碼資料(未繪示)，並且將此對應於子資料C_0的單框架編碼資料與子資料C_0一起儲存在實體程式化單元P0(0)中。對應於子資料C_0的單框架編碼資料是用於更正實體程式化單元P0(0)中所儲存的資料的錯誤。類似地，記憶體管理電路702會使用單框架編碼演算法分別對子資料C_1~C11進行編碼以產生對應於子資料C_1~C_11的單框架編碼資料(未繪示)，並且將對應於子資料C_1~C_11的單框架編碼資料分別儲存至實體程式化單元P0(1)~P0(3)、實體程式化單元P1(0)~P1(3)以及實體程式化單元P2(0)~P2(3)中。其中，對應於子資料C_1的單框架編碼資料是用於更正實體程式化單元P0(1)中所儲存的資料的錯誤，對應於子資料C_2的單框架編碼資料是用於更正實體程式化單元P0(2)中所儲存的資料的錯誤，以此類推。
此外，假設記憶體管理電路702已將一第二資料寫入至字元線526(3)~526(5)上的實體程式化單元中。所述第二資料包括子資料D_0~D_14。其中，子資料D_0~D_4被分別寫入至字元線526(3)的實體程式化單元P3(0)~P3(4)，子資料D_5~D_9被分別寫入至字元線526(4)的實體程式化單元P4(0)~P4(4)，子資料D_10~D_14被分別寫入至字元線526(5)的實體程式化單元P5(0)~P5(4)。
類似於第二範例實施例，在本範例實施例中，記憶體管理電路702還會使用單框架編碼演算法對每一個子資料D_0~D_14進行編碼，並且將編碼後所產生的編碼資料(在此稱為，單框架編碼資料)與對應的子資料儲存在同一個實體程式化單元中。舉例來說，記憶體管理電路702會使用單框架編碼演算法對子資料D_0進行編碼以產生對應於子資料D_0的單框架編碼資料(未繪示)，並且將此對應於子資料D_0的單框架編碼資料與子資料D_0一起儲存在實體程式化單元P3(0)中。對應於子資料D_0的單框架編碼資料是用於更正實體程式化單元P3(0)中所儲存的資料的錯誤。類似地，記憶體管理電路702會使用單框架編碼演算法分別對子資料D_1~D_14進行編碼以產生對應於子資料D_1~D_14的單框架編碼資料(未繪示)，並且將對應於子資料D_1~D_14的單框架編碼資料分別儲存至實體程式化單元P3(1)~P3(4)、實體程式化單元P4(0)~P4(4)以及實體程式化單元P5(0)~P5(4)中。其中，對應於子資料D_1的單框架編碼資料是用於更正實體程式化單元P3(1)中所儲存的資料的錯誤，對應於子資料D_2的單框架編碼資料是用於更正實體程式化單元P3(2)中所儲存的資料的錯誤，以此類推。
在本發明的第三範例實施例中，記憶體管理電路702還會使用多框架編碼演算法為第一區域中的字元線526(0)~526(2)分別產生用於錯誤偵測與更正的編碼資料。詳細來說，記憶體管理電路702會使用多框架編碼演算法編碼子資料C_0以及子資料C_2以產生編碼資料RS0。記憶體管理電路702會將此編碼資料RS0寫入至字元線526(0)的實體程式化單元P0(4)。記憶體管理電路702會使用多框架編碼演算法編碼子資料C_1以及子資料C_3以產生編碼資料RS1。記憶體管理電路702會將此編碼資料RS1寫入至字元線526(0)的實體程式化單元P0(5)。
類似地，記憶體管理電路702會使用多框架編碼演算法編碼子資料C_4以及子資料C_6以產生編碼資料RS2。記憶體管理電路702會將此編碼資料RS2寫入至字元線526(1)的實體程式化單元P1(4)。記憶體管理電路702會使用多框架編碼演算法編碼子資料C_5以及子資料C_7以產生編碼資料RS3。記憶體管理電路702會將此編碼資料RS3寫入至字元線526(1)的實體程式化單元P1(5)。
類似地，記憶體管理電路702會使用多框架編碼演算法編碼子資料C_8以及子資料C_10以產生編碼資料RS4。記憶體管理電路702會將此編碼資料RS4寫入至字元線526(2)的實體程式化單元P2(4)。記憶體管理電路702會使用多框架編碼演算法編碼子資料C_9以及子資料C_11以產生編碼資料RS5。記憶體管理電路702會將此編碼資料RS5寫入至字元線526(2)的實體程式化單元P2(5)。
在本發明的資料編碼方法中，記憶體管理電路702還會使用多框架編碼演算法為第二區域中的字元線526(3)~526(5)分別產生用於錯誤偵測與更正的編碼資料。詳細來說，記憶體管理電路702會使用多框架編碼演算法編碼子資料D_0、子資料D_1、子資料D_2、子資料D_3、子資料D_4、子資料C_0以及子資料C_1以產生編碼資料RS6。記憶體管理電路702會將此編碼資料RS6寫入至字元線526(3)的實體程式化單元P3(5)。
類似地，記憶體管理電路702會使用多框架編碼演算法編碼子資料D_5、子資料D_6、子資料D_7、子資料D_8、子資料D_9、子資料C_4以及子資料C_5以產生編碼資料RS7。記憶體管理電路702會將此編碼資料RS7寫入至字元線526(4)的實體程式化單元P4(5)。
類似地，記憶體管理電路702會使用多框架編碼演算法編碼子資料D_10、子資料D_11、子資料D_12、子資料D_13、子資料D_14、子資料C_8以及子資料C_9以產生編碼資料RS8。記憶體管理電路702會將此編碼資料RS8寫入至字元線526(5)的實體程式化單元P5(5)。
在第三範例實施例中，子資料C_0、子資料C_1、子資料C_4、子資料C_5、子資料C_8以及子資料C_9可以稱為「第一子資料」。
在此須說明的是，在本範例實施例中，以編碼資料RS6為例，雖然編碼資料RS6是使用儲存在字元線526(3)中的子資料D_0~D_4以及儲存在字元線526(0)中的兩個子資料(即，子資料C_0~C_1)進行編碼而產生。然而在其他實施例中，編碼資料RS6也可以是從第一區域的其他字元線中(或其他實體程式化單元中)選擇不定數量的子資料來進行編碼而產生。類似地，編碼資料RS7~RS8也可以是從第一區域任意選擇一字元線，並從所選擇的第一區域的字元線中挑選任意數量的子資料來進行編碼而產生。
特別是，在一範例實施例中，記憶體管理電路702可以優先地選擇錯誤率最大的字元線(例如，字元線526(0)上所儲存的資料與錯誤率最低的字元線(例如，字元線526(5)上所儲存的資料進行多框架編碼，並且選擇錯誤率次大的字元線(例如，字元線526(1)上所儲存的資料與錯誤率次低的字元線(例如，字元線526(7)上所儲存的資料進行多框架編碼，以此類推。藉此，可以更加提高儲存在錯誤率較高的第一區域的資料的解碼成功機率。
基於上述第三範例實施例的編碼方式，由於第一區域的字元線526(0)~ 526(2)所儲存的資料的錯誤率較高，而藉由使用數量較少的子資料來分別產生第一區域的編碼資料RS0~RS5，可以提升編碼資料RS0~RS5對於儲存在第一區域中的資料的錯誤偵測與更正能力。此外，對於第二區域的編碼資料RS6~RS8來說，編碼資料RS6~RS8是根據儲存在第一區域中的部分子資料以及儲存在第二區域中的部分子資料所產生。藉此，第二區域的編碼資料RS6~RS8不但可以用以對儲存在第二區域中的資料進行解碼以進行錯誤偵測與更正，還可以對儲存在第一區域中的部分資料進行解碼以進行錯誤偵測與更正。藉由上述，可以更有效地提高儲存在錯誤率較高的第一區域的資料的解碼成功機率。
例如，記憶體管理電路702可以先使用第一區域的編碼資料RS0對實體程式化單元P0(0)以及實體程式化單元P0(2)中所儲存的資料進行解碼以更正實體程式化單元P0(0)以及實體程式化單元P0(2)中所儲存的資料的錯誤。當無法使用編碼資料RS0更實體程式化單元P0(0)以及實體程式化單元P0(2)中所儲存的資料的錯誤時，可以再使用編碼資料RS6進行解碼以更正實體程式化單元P0(0)中所儲存的資料的錯誤，以增加解碼成功的機率。
圖13是根據本發明的第三範例實施例所繪示的資料編碼方法的流程圖。
請參照圖13，在步驟S1301中，記憶體管理電路702會將第一資料寫入至可複寫式非揮發性記憶體模組406的多個區域中的第一區域的第一實體程式化單元。在步驟S1303中，記憶體管理電路702將第二資料寫入至可複寫式非揮發性記憶體模組406的多個區域中的第二區域的第二實體程式化單元。在步驟S1305中，記憶體管理電路702編碼第一資料以產生第一編碼資料。其中，第一編碼資料是根據第一資料中第一數量的至少一第二子資料進行編碼所產生。在步驟S1307中，記憶體管理電路702編碼第二資料以產生第二編碼資料。其中，第二編碼資料是根據第二資料中第二數量的至少一第三子資料以及第一資料中第三數量的第一子資料進行編碼所產生，第一子資料中的每一個第一子資料、第二子資料中的每一個第二子資料以及第三子資料中的每一個第三子資料的大小皆相同，且第一數量小於第二數量與第三數量的總和。在步驟S1309中，記憶體管理電路702將第一編碼資料以及第二編碼資料分別寫入至多個實體程式化單元中的第三實體程式化單元以及第四實體程式化單元。特別是，本發明並不用於限定圖13中各個步驟的先後順序。在另一實施例中，記憶體管理電路702例如也可以先執行步驟S1303再執行步驟S1301，或者也可以先執行步驟S1307再執行步驟S1305。
綜上所述，本發明提出的資料編碼方法可以將可複寫式非揮發性記憶體模組分為至少兩個區域，每個區域可以使用各自的編碼方法來產生編碼資料，藉以提升用於對錯誤率較高的字元線中的資料進行解碼的編碼資料的錯誤偵測與更正能力。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10、30‧‧‧記憶體儲存裝置
11、31‧‧‧主機系統
110‧‧‧系統匯流排
111‧‧‧處理器
112‧‧‧隨機存取記憶體
113‧‧‧唯讀記憶體
114‧‧‧資料傳輸介面
12‧‧‧輸入/輸出(I/O)裝置
20‧‧‧主機板
201‧‧‧隨身碟
202‧‧‧記憶卡
203‧‧‧固態硬碟
204‧‧‧無線記憶體儲存裝置
205‧‧‧全球定位系統模組
206‧‧‧網路介面卡
207‧‧‧無線傳輸裝置
208‧‧‧鍵盤
209‧‧‧螢幕
210‧‧‧喇叭
32‧‧‧SD卡
33‧‧‧CF卡
34‧‧‧嵌入式儲存裝置
341‧‧‧嵌入式多媒體卡
342‧‧‧嵌入式多晶片封裝儲存裝置
402‧‧‧連接介面單元
404‧‧‧記憶體控制電路單元
406‧‧‧可複寫式非揮發性記憶體模組
510‧‧‧記憶胞陣列
502、522‧‧‧記憶胞
504、524‧‧‧位元線
506、526(0)~526(5)‧‧‧字元線
508‧‧‧共用源極線
512‧‧‧選擇閘汲極電晶體
514‧‧‧選擇閘源極電晶體
524(0)~524(3)‧‧‧位元線組
702‧‧‧記憶體管理電路
704‧‧‧主機介面
706‧‧‧記憶體介面
708‧‧‧錯誤檢查與校正電路
710‧‧‧緩衝記憶體
712‧‧‧電源管理電路
801(1)~801(r)‧‧‧位置
820、RS0~RS8‧‧‧編碼資料
步驟S801‧‧‧將第一資料寫入至多個區域中的第一區域的第一實體程式化單元的步驟
步驟S803‧‧‧將第二資料寫入至多個區域中的第二區域的第二實體程式化單元的步驟
步驟S805‧‧‧編碼第一資料以產生第一編碼資料的步驟
步驟S807‧‧‧編碼第二資料以產生第二編碼資料，其中編碼第一資料的方法不同於編碼所述第二資料的方法的步驟
步驟S809‧‧‧將第一編碼資料以及第二編碼資料分別寫入至多個實體程式化單元中的第三實體程式化單元以及第四實體程式化單元的步驟
P0(0)~P0(5)、P1(0)~P1(5)、P2(0)~P2(5)、P3(0)~P3(5)、P4(0)~P4(5)、P5(0)~P5(5)‧‧‧實體程式化單元
A_0~A_14、B_0~B_14、C_0~C_11、D_0~D_14‧‧‧子資料
步驟S1001‧‧‧將第一資料寫入至多個區域中的第一區域的第一實體程式化單元的步驟
步驟S1003‧‧‧將第二資料寫入至多個區域中的第二區域的第二實體程式化單元的步驟
步驟S1005‧‧‧使用第一資料而不使用第二資料進行編碼以產生第一編碼資料的步驟
步驟S1007‧‧‧使用第二資料以及第一資料中的至少一第一子資料進行編碼以產生第二編碼資料的步驟
步驟S1009‧‧‧將第一編碼資料以及第二編碼資料分別寫入至多個實體程式化單元中的第三實體程式化單元以及第四實體程式化單元的步驟
步驟S1201‧‧‧將第一資料寫入至多個區域中的第一區域的第一實體程式化單元的步驟
步驟S1203‧‧‧將第二資料寫入至多個區域中的第二區域的第二實體程式化單元的步驟
步驟S1205‧‧‧編碼第一資料以產生第一編碼資料，其中第一編碼資料是根據第一資料中第四數量的至少一第四子資料進行編碼所產生的步驟
步驟S1207‧‧‧編碼第二資料以產生第二編碼資料，其中第二編碼資料是根據第二資料中第五數量的至少一第五子資料進行編碼所產生，第四子資料中的每一個第四子資料的大小相同於第五子資料中的每一個第五子資料的大小，且第四數量小於第五數量的步驟
步驟S1209‧‧‧將第一編碼資料以及第二編碼資料分別寫入至多個實體程式化單元中的第三實體程式化單元以及第四實體程式化單元的步驟
步驟S1301‧‧‧將第一資料寫入至多個區域中的第一區域的第一實體程式化單元的步驟
步驟S1303‧‧‧將第二資料寫入至多個區域中的第二區域的第二實體程式化單元的步驟
步驟S1305‧‧‧編碼第一資料以產生第一編碼資料，其中第一編碼資料是根據第一資料中第一數量的至少一第二子資料進行編碼所產生的步驟
步驟S1307‧‧‧編碼第二資料以產生第二編碼資料，其中第二編碼資料是根據第二資料中第二數量的至少一第三子資料以及第一資料中第三數量的第一子資料進行編碼所產生，第一子資料中的每一個第一子資料、第二子資料中的每一個第二子資料以及第三子資料中的每一個第三子資料的大小皆相同，且第一數量小於第二數量與第三數量的總和的步驟
步驟S1309‧‧‧將第一編碼資料以及第二編碼資料分別寫入至多個實體程式化單元中的第三實體程式化單元以及第四實體程式化單元的步驟
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。 圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。 圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。 圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。 圖5A是根據本發明的一範例實施例所繪示的記憶胞陣列的示意圖。 圖5B是根據本發明的另一範例實施例所繪示的記憶胞陣列的示意圖。 圖6是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。 圖7是根據本發明的一範例實施例所繪示的多框架編碼的示意圖。 圖8是根據本發明的一範例實施例所繪示的資料編碼方法的流程圖。 圖9A至圖9B是根據本發明的第一範例實施例所繪示的各個字元線上所儲存的資料與對應的編碼資料的示意圖。 圖10是根據本發明的第一範例實施例所繪示的資料編碼方法的流程圖。 圖11A至圖11B是根據本發明的第二與第三範例實施例所繪示的各個字元線上所儲存的資料與對應的編碼資料的示意圖。 圖12是根據本發明的第一範例實施例所繪示的資料編碼方法的流程圖。 圖13是根據本發明的第三範例實施例所繪示的資料編碼方法的流程圖。

Claims (30)

  1. 一種資料編碼方法，用於一可複寫式非揮發性記憶體模組，其中所述可複寫式非揮發性記憶體模組包括多個實體程式化單元，所述方法包括： 將一第一資料寫入至所述多個實體程式化單元中的一第一實體程式化單元； 將一第二資料寫入至所述多個實體程式化單元中的一第二實體程式化單元； 使用所述第一資料而不使用所述第二資料進行編碼以產生一第一編碼資料； 使用所述第二資料以及所述第一資料中的至少一第一子資料進行編碼以產生一第二編碼資料；以及 將所述第一編碼資料以及所述第二編碼資料分別寫入至所述多個實體程式化單元中的一第三實體程式化單元以及一第四實體程式化單元。
  2. 如申請專利範圍第1項所述的資料編碼方法，其中 所述第一編碼資料用以更正所述第一實體程式化單元中所儲存的資料的錯誤， 所述第二編碼資料用以更正所述第一實體程式化單元中所儲存的資料的錯誤或更正所述第二實體程式化單元中所儲存的資料的錯誤。
  3. 如申請專利範圍第1項所述的資料編碼方法，其中所述可複寫式非揮發性記憶體模組至少包括一第一區域與一第二區域，所述多個實體程式化單元分別屬於所述第一區域與所述第二區域的至少其中之一，所述第一區域的實體程式化單元中所儲存的資料的錯誤率大於所述第二區域的實體程式化單元中所儲存的資料的錯誤率，所述第一區域的實體程式化單元包括所述第一實體程式化單元，且所述第二區域的實體程式化單元包括所述第二實體程式化單元。
  4. 如申請專利範圍第3項所述的資料編碼方法，其中所述可複寫式非揮發性記憶體模組包括多個字元線，多個記憶胞被配置於所述多個字元線，所述多個字元線中的多個第一字元線上的多個第一記憶胞形成所述第一區域的實體程式化單元，所述多個字元線中的多個第二字元線上的多個第二記憶胞形成所述第二區域的實體程式化單元，所述方法更包括： 決定所述多個字元線中的一第三字元線以根據所述第三字元線識別所述多個字元線中的所述多個第一字元線與所述多個第二字元線， 其中所述多個第一字元線包括位在對應於所述第三字元線的一第一方向上的所述多個字元線中的至少一第四字元線，所述多個第二字元線包括位在對應於所述第三字元線的一第二方向上的所述多個字元線中的至少一第五字元線。
  5. 如申請專利範圍第4項所述的資料編碼方法，其中決定所述多個字元線中的所述第三字元線的步驟包括： 預先決定或動態地決定所述多個字元線中的所述第三字元線。
  6. 如申請專利範圍第2項所述的資料編碼方法，更包括： 使用所述第一編碼資料對所述第一實體程式化單元中所儲存的資料進行解碼以更正所述第一實體程式化單元中所儲存的資料的錯誤； 當無法使用所述第一編碼資料更正所述第一實體程式化單元中所儲存的資料的錯誤時，使用所述第二編碼資料對所述第一實體程式化單元中所儲存的資料進行解碼以更正所述第一實體程式化單元中所儲存的資料的錯誤。
  7. 如申請專利範圍第1項所述的資料編碼方法，其中所述第一編碼資料是根據所述第一資料中一第一數量的至少一第二子資料進行編碼所產生， 所述第二編碼資料是根據所述第二資料中一第二數量的至少一第三子資料以及所述第一資料中一第三數量的所述第一子資料進行編碼所產生， 所述第一子資料中的每一個第一子資料、所述第二子資料中的每一個第二子資料以及所述第三子資料中的每一個第三子資料的大小皆相同，且所述第一數量小於所述第二數量與所述第三數量的總和。
  8. 如申請專利範圍第2項所述的資料編碼方法，所述方法更包括： 使用所述第一資料進行編碼以產生一第三編碼資料； 使用所述第二資料進行編碼以產生一第四編碼資料；以及 將所述第三編碼資料寫入至所述第一實體程式化單元以及將所述第四編碼資料寫入至所述第二實體程式化單元， 其中所述第三編碼資料用以更正所述第一實體程式化單元中所儲存的資料的錯誤，所述第四編碼資料用以更正所述第二實體程式化單元中所儲存的資料的錯誤， 其中所述第一編碼資料與所述第二編碼資料是根據一第一演算法所產生，所述第三編碼資料與所述第四編碼資料是根據一第二演算法所產生，所述第一演算法不同於所述第二演算法。
  9. 如申請專利範圍第8項所述的資料編碼方法，其中所述第一演算法為一多框架編碼演算法，所述第二演算法為一單框架編碼演算法。
  10. 如申請專利範圍第9項所述的資料編碼方法，其中 所述多框架編碼演算法用以編碼所述多個實體程式化單元中多個第五實體程式化單元中所儲存的資料以產生一第五編碼資料，所述第五編碼資料用以更正所述多個第五實體程式化單元中所儲存的資料的錯誤， 所述單框架編碼演算法用以編碼所述多個實體程式化單元中單一一個第六實體程式化單元中所儲存的資料以產生一第六編碼資料，且所述第六編碼資料用以更正所述第六實體程式化單元中所儲存的資料的錯誤。
  11. 一種記憶體控制電路單元，用於控制一可複寫式非揮發性記憶體模組，其中所述可複寫式非揮發性記憶體模組包括多個實體程式化單元，所述記憶體控制電路單元包括： 一主機介面，用以耦接至一主機系統； 一記憶體介面，用以耦接至所述可複寫式非揮發性記憶體模組； 一記憶體管理電路，耦接至所述主機介面以及所述記憶體介面， 其中所述記憶體管理電路用以將一第一資料寫入至所述多個實體程式化單元中的一第一實體程式化單元， 其中所述記憶體管理電路更用以將一第二資料寫入至所述多個實體程式化單元中的一第二實體程式化單元， 其中所述記憶體管理電路更用以使用所述第一資料而不使用所述第二資料進行編碼以產生一第一編碼資料， 其中所述記憶體管理電路更用以使用所述第二資料以及所述第一資料中的至少一第一子資料進行編碼以產生一第二編碼資料， 其中所述記憶體管理電路更用以將所述第一編碼資料以及所述第二編碼資料分別寫入至所述多個實體程式化單元中的一第三實體程式化單元以及一第四實體程式化單元。
  12. 如申請專利範圍第11項所述的記憶體控制電路單元，其中 所述第一編碼資料用以更正所述第一實體程式化單元中所儲存的資料的錯誤， 所述第二編碼資料用以更正所述第一實體程式化單元中所儲存的資料的錯誤或更正所述第二實體程式化單元中所儲存的資料的錯誤。
  13. 如申請專利範圍第11項所述的記憶體控制電路單元，其中所述可複寫式非揮發性記憶體模組至少包括一第一區域與一第二區域，所述多個實體程式化單元分別屬於所述第一區域與所述第二區域的至少其中之一，所述第一區域的實體程式化單元中所儲存的資料的錯誤率大於所述第二區域的實體程式化單元中所儲存的資料的錯誤率，所述第一區域的實體程式化單元包括所述第一實體程式化單元，且所述第二區域的實體程式化單元包括所述第二實體程式化單元。
  14. 如申請專利範圍第13項所述的記憶體控制電路單元，所述可複寫式非揮發性記憶體模組包括多個字元線，多個記憶胞被配置於所述多個字元線，所述多個字元線中的多個第一字元線上的多個第一記憶胞形成所述第一區域的實體程式化單元，所述多個字元線中的多個第二字元線上的多個第二記憶胞形成所述第二區域的實體程式化單元，其中 所述記憶體管理電路決定所述多個字元線中的一第三字元線以根據所述第三字元線識別所述多個字元線中的所述多個第一字元線與所述多個第二字元線， 其中所述多個第一字元線包括位在對應於所述第三字元線的一第一方向上的所述多個字元線中的至少一第四字元線，所述多個第二字元線包括位在對應於所述第三字元線的一第二方向上的所述多個字元線中的至少一第五字元線。
  15. 如申請專利範圍第14項所述的記憶體控制電路單元，其中在決定所述多個字元線中的所述第三字元線的運作中， 所述記憶體管理電路預先決定或動態地決定所述多個字元線中的所述第三字元線。
  16. 如申請專利範圍第12項所述的記憶體控制電路單元，其中 所述記憶體管理電路使用所述第一編碼資料對所述第一實體程式化單元中所儲存的資料進行解碼以更正所述第一實體程式化單元中所儲存的資料的錯誤， 當無法使用所述第一編碼資料更正所述第一實體程式化單元中所儲存的資料的錯誤時，所述記憶體管理電路使用所述第二編碼資料對所述第一實體程式化單元中所儲存的資料進行解碼以更正所述第一實體程式化單元中所儲存的資料的錯誤。
  17. 如申請專利範圍第11項所述的記憶體控制電路單元，其中所述第一編碼資料是根據所述第一資料中一第一數量的至少一第二子資料進行編碼所產生， 所述第二編碼資料是根據所述第二資料中一第二數量的至少一第三子資料以及所述第一資料中一第三數量的所述第一子資料進行編碼所產生， 所述第一子資料中的每一個第一子資料、所述第二子資料中的每一個第二子資料以及所述第三子資料中的每一個第三子資料的大小皆相同，且所述第一數量小於所述第二數量與所述第三數量的總和。
  18. 如申請專利範圍第12項所述的記憶體控制電路單元，其中 所述記憶體管理電路使用所述第一資料進行編碼以產生一第三編碼資料， 所述記憶體管理電路使用所述第二資料進行編碼以產生一第四編碼資料，以及 所述記憶體管理電路將所述第三編碼資料寫入至所述第一實體程式化單元以及將所述第四編碼資料寫入至所述第二實體程式化單元， 其中所述第三編碼資料用以更正所述第一實體程式化單元中所儲存的資料的錯誤，所述第四編碼資料用以更正所述第二實體程式化單元中所儲存的資料的錯誤， 其中所述第一編碼資料與所述第二編碼資料是根據一第一演算法所產生，所述第三編碼資料與所述第四編碼資料是根據一第二演算法所產生，所述第一演算法不同於所述第二演算法。
  19. 如申請專利範圍第18項所述的記憶體控制電路單元，其中所述第一演算法為一多框架編碼演算法，所述第二演算法為一單框架編碼演算法。
  20. 如申請專利範圍第19項所述的記憶體控制電路單元，其中 所述多框架編碼演算法用以編碼所述多個實體程式化單元中多個第五實體程式化單元中所儲存的資料以產生一第五編碼資料，所述第五編碼資料用以更正所述多個第五實體程式化單元中所儲存的資料的錯誤， 所述單框架編碼演算法用以編碼所述多個實體程式化單元中單一一個第六實體程式化單元中所儲存的資料以產生一第六編碼資料，且所述第六編碼資料用以更正所述第六實體程式化單元中所儲存的資料的錯誤。
  21. 一種記憶體儲存裝置，包括： 一連接介面單元，用以耦接至一主機系統； 一可複寫式非揮發性記憶體模組，包括多個實體程式化單元；以及 一記憶體控制電路單元，耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組， 其中所述記憶體控制電路單元用以將一第一資料寫入至所述多個實體程式化單元中的一第一實體程式化單元， 其中所述記憶體控制電路單元更用以將一第二資料寫入至所述多個實體程式化單元中的一第二實體程式化單元， 其中所述記憶體控制電路單元更用以使用所述第一資料而不使用所述第二資料進行編碼以產生一第一編碼資料， 其中所述記憶體控制電路單元更用以使用所述第二資料以及所述第一資料中的至少一第一子資料進行編碼以產生一第二編碼資料， 其中所述記憶體控制電路單元更用以將所述第一編碼資料以及所述第二編碼資料分別寫入至所述多個實體程式化單元中的一第三實體程式化單元以及一第四實體程式化單元。
  22. 如申請專利範圍第21項所述的記憶體儲存裝置，其中 所述第一編碼資料用以更正所述第一實體程式化單元中所儲存的資料的錯誤， 所述第二編碼資料用以更正所述第一實體程式化單元中所儲存的資料的錯誤或更正所述第二實體程式化單元中所儲存的資料的錯誤。
  23. 如申請專利範圍第21項所述的記憶體儲存裝置，其中所述可複寫式非揮發性記憶體模組至少包括一第一區域與一第二區域，所述多個實體程式化單元分別屬於所述第一區域與所述第二區域的至少其中之一，所述第一區域的實體程式化單元中所儲存的資料的錯誤率大於所述第二區域的實體程式化單元中所儲存的資料的錯誤率，所述第一區域的實體程式化單元包括所述第一實體程式化單元，且所述第二區域的實體程式化單元包括所述第二實體程式化單元。
  24. 如申請專利範圍第23項所述的記憶體儲存裝置，其中所述可複寫式非揮發性記憶體模組包括多個字元線，多個記憶胞被配置於所述多個字元線，所述多個字元線中的多個第一字元線上的多個第一記憶胞形成所述第一區域的實體程式化單元，所述多個字元線中的多個第二字元線上的多個第二記憶胞形成所述第二區域的實體程式化單元，其中， 所述記憶體控制電路單元決定所述多個字元線中的一第三字元線以根據所述第三字元線識別所述多個字元線中的所述多個第一字元線與所述多個第二字元線， 其中所述多個第一字元線包括位在對應於所述第三字元線的一第一方向上的所述多個字元線中的至少一第四字元線，所述多個第二字元線包括位在對應於所述第三字元線的一第二方向上的所述多個字元線中的至少一第五字元線。
  25. 如申請專利範圍第24項所述的記憶體儲存裝置，其中在決定所述多個字元線中的所述第三字元線的運作中， 所述記憶體控制電路單元預先決定或動態地決定所述多個字元線中的所述第三字元線。
  26. 如申請專利範圍第22項所述的記憶體儲存裝置，更其中 所述記憶體控制電路單元使用所述第一編碼資料對所述第一實體程式化單元中所儲存的資料進行解碼以更正所述第一實體程式化單元中所儲存的資料的錯誤， 當無法使用所述第一編碼資料更正所述第一實體程式化單元中所儲存的資料的錯誤時，所述記憶體控制電路單元使用所述第二編碼資料對所述第一實體程式化單元中所儲存的資料進行解碼以更正所述第一實體程式化單元中所儲存的資料的錯誤。
  27. 如申請專利範圍第21項所述的記憶體儲存裝置，其中所述第一編碼資料是根據所述第一資料中一第一數量的至少一第二子資料進行編碼所產生， 所述第二編碼資料是根據所述第二資料中一第二數量的至少一第三子資料以及所述第一資料中一第三數量的所述第一子資料進行編碼所產生， 所述第一子資料中的每一個第一子資料、所述第二子資料中的每一個第二子資料以及所述第三子資料中的每一個第三子資料的大小皆相同，且所述第一數量小於所述第二數量與所述第三數量的總和。
  28. 如申請專利範圍第22項所述的記憶體儲存裝置，其中 所述記憶體控制電路單元使用所述第一資料進行編碼以產生一第三編碼資料， 所述記憶體控制電路單元使用所述第二資料進行編碼以產生一第四編碼資料，以及 所述記憶體控制電路單元將所述第三編碼資料寫入至所述第一實體程式化單元以及將所述第四編碼資料寫入至所述第二實體程式化單元， 其中所述第三編碼資料用以更正所述第一實體程式化單元中所儲存的資料的錯誤，所述第四編碼資料用以更正所述第二實體程式化單元中所儲存的資料的錯誤， 其中所述第一編碼資料與所述第二編碼資料是根據一第一演算法所產生，所述第三編碼資料與所述第四編碼資料是根據一第二演算法所產生，所述第一演算法不同於所述第二演算法。
  29. 如申請專利範圍第28項所述的記憶體儲存裝置，其中所述第一演算法為一多框架編碼演算法，所述第二演算法為一單框架編碼演算法。
  30. 如申請專利範圍第29項所述的記憶體儲存裝置，其中 所述多框架編碼演算法用以編碼所述多個實體程式化單元中多個第五實體程式化單元中所儲存的資料以產生一第五編碼資料，所述第五編碼資料用以更正所述多個第五實體程式化單元中所儲存的資料的錯誤， 所述單框架編碼演算法用以編碼所述多個實體程式化單元中單一一個第六實體程式化單元中所儲存的資料以產生一第六編碼資料，且所述第六編碼資料用以更正所述第六實體程式化單元中所儲存的資料的錯誤。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150067446A1 (en) * 2013-08-30 2015-03-05 Phison Electronics Corp. Decoding method, memory storage device and rewritable non-volatile memory module
US20150095741A1 (en) * 2013-09-30 2015-04-02 Phison Electronics Corp. Decoding method, memory storage device and memory controlling circuit unit
US20150293811A1 (en) * 2014-04-15 2015-10-15 Phison Electronics Corp. Decoding method, memory storage device and memory controlling circuit unit
US20170206130A1 (en) * 2016-01-20 2017-07-20 EpoStar Electronics Corp. Decoding method, memory storage device and memory control circuit unit

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8176234B2 (en) * 2009-12-04 2012-05-08 International Business Machines Corporation Multi-write coding of non-volatile memories

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150067446A1 (en) * 2013-08-30 2015-03-05 Phison Electronics Corp. Decoding method, memory storage device and rewritable non-volatile memory module
US20150095741A1 (en) * 2013-09-30 2015-04-02 Phison Electronics Corp. Decoding method, memory storage device and memory controlling circuit unit
US20150293811A1 (en) * 2014-04-15 2015-10-15 Phison Electronics Corp. Decoding method, memory storage device and memory controlling circuit unit
US20170206130A1 (en) * 2016-01-20 2017-07-20 EpoStar Electronics Corp. Decoding method, memory storage device and memory control circuit unit

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