TWI681396B - 解碼方法、記憶體控制電路單元以及記憶體儲存裝置 - Google Patents

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Abstract

解碼方法、記憶體控制電路單元以及記憶體儲存裝置。所述方法包括：使用第一讀取電壓讀取第一實體程式化單元以取得第一資料；判斷第一資料中第一位元數值的第一數量與第二位元數值的第二數量的第一比例是否大於門檻值；當第一比例非大於門檻値時，根據第一資料執行解碼操作以產生第一解碼後資料並輸出此第一解碼後資料；以及當第一比例大於門檻値時，不根據第一資料執行解碼操作。

Description

解碼方法、記憶體控制電路單元以及記憶體儲存裝置
本發明是有關於一種解碼方法、記憶體控制電路單元以及記憶體儲存裝置。
數位相機、行動電話與MP3播放器在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體模組（例如，快閃記憶體）具有資料非揮發性、省電、體積小，以及無機械結構等特性，所以非常適合內建於上述所舉例的各種可攜式多媒體裝置中。
一般來說，在使用一讀取電壓從可複寫式非揮發性記憶體模組中讀取資料時，記憶體管理電路可以對所讀取出的資料進行解碼以取得所欲讀取的資料。然而，當解碼失敗時，記憶體管理電路會執行重新讀取(Retry-Read)機制以重新取得另一讀取電壓，並用此另一讀取電壓來進行讀取以重新取得讀取出的資料並進行解碼。記憶體管理電路會根據重新取得的驗證位元來執行上述的解碼操作以取得由多個解碼位元組成的另一解碼後的資料。而上述重新取得讀取電壓來進行重新讀取的機制可以反覆地被執行直到次數超過預設次數為止。
特別是，在上述重新讀取的機制中，記憶體管理電路通常是讀取出一筆資料並且當根據該筆資料執行解碼操作發生失敗時，才會重新取得另一讀取電壓來執行讀取操作。換句話說，在取得另一讀取電壓之前，通常需執行「讀取」與「解碼」兩個步驟，並且在解碼失敗時才會取得另一讀取電壓來執行讀取操作。然而，若重新取得讀取電壓的次數越多，則花費的時間也會越多。因此，如何減少重新讀取的機制的執行時間，是本領域技術人員所欲解決的問題之一。
本發明提供一種解碼方法、記憶體控制電路單元以及記憶體儲存裝置，可以減少重新讀取的機制的執行時間，進而提升資料讀取的效率。
本發明提出一種解碼方法，用於一可複寫式非揮發性記憶體模組，所述可複寫式非揮發性記憶體模組具有多個實體抹除單元，所述多個實體抹除單元之中的每一個實體抹除單元具有多個實體程式化單元，所述解碼方法包括：使用多個讀取電壓中的一第一讀取電壓讀取所述多個實體抹除單元中的一第一實體抹除單元的一第一實體程式化單元以取得一第一資料；判斷所述第一資料中一第一位元數值的一第一數量與一第二位元數值的一第二數量的一第一比例是否大於一門檻值；當所述第一比例非大於所述門檻値時，根據所述第一資料執行一解碼操作以產生一第一解碼後資料，並輸出所述第一解碼後資料；以及當所述第一比例大於所述門檻値時，不根據所述第一資料執行所述解碼操作。
在本發明的一實施例中，判斷所述第一資料中所述第一位元數值的所述第一數量與所述第二位元數值的所述第二數量的所述第一比例是否大於所述門檻值的步驟包括：計算所述第一數量與所述第二數量的差値；當所述差値除以一第一數值所獲得的商非大於所述門檻值時，判斷所述第一比例非大於所述門檻値；以及當所述差値除以所述第一數值所獲得的商大於所述門檻值時，判斷所述第一比例大於所述門檻値。其中，所述第一數值為所述第一數量與所述第二數量的總合。
在本發明的一實施例中，所述門檻値為百分之十。
在本發明的一實施例中，當所述第一比例大於所述門檻値時，所述方法更包括：使用所述多個讀取電壓中的一第二讀取電壓讀取所述第一實體程式化單元以取得一第二資料；判斷所述第二資料中的所述第一位元數值的一第三數量與所述第二位元數值的一第四數量的一第二比例是否大於所述門檻值；當所述第二比例非大於所述門檻値時，根據所述第二資料執行所述解碼操作以產生一第二解碼後資料，並輸出所述第二解碼後資料；以及當所述第二比例大於所述門檻値時，不根據所述第二資料執行所述解碼操作。
在本發明的一實施例中，使用多個讀取電壓中的所述第一讀取電壓讀取所述多個實體抹除單元中的所述第一實體抹除單元的所述第一實體程式化單元以取得所述第一資料的步驟之前，所述方法還包括：從一主機系統接收用以將一第三資料寫入至所述可複寫式非揮發性記憶體模組的一寫入指令；根據所述寫入指令對所述第三資料執行一擾亂操作以產生一已擾亂資料(randomized data)，其中所述已擾亂資料中所述第一位元數值的一第五數量與所述第二位元數值的一第六數量的一第三比例非大於所述門檻值；以及將所述已擾亂資料寫入至所述第一實體程式化單元。
本發明提出一種記憶體控制電路單元，用於一可複寫式非揮發性記憶體模組，所述可複寫式非揮發性記憶體模組具有多個實體抹除單元，所述多個實體抹除單元之中的每一個實體抹除單元具有多個實體程式化單元，所述記憶體控制電路單元包括：主機介面、記憶體介面以及記憶體管理電路。主機介面用以耦接至主機系統。記憶體介面用以耦接至所述可複寫式非揮發性記憶體模組。記憶體管理電路耦接至所述主機介面以及所述記憶體介面。記憶體管理電路用以執行下述運作：使用多個讀取電壓中的一第一讀取電壓讀取所述多個實體抹除單元中的一第一實體抹除單元的一第一實體程式化單元以取得一第一資料；判斷所述第一資料中一第一位元數值的一第一數量與一第二位元數值的一第二數量的一第一比例是否大於一門檻值；當所述第一比例非大於所述門檻値時，根據所述第一資料執行一解碼操作以產生一第一解碼後資料，並輸出所述第一解碼後資料；以及當所述第一比例大於所述門檻値時，不根據所述第一資料執行所述解碼操作。
在本發明的一實施例中，在判斷所述第一資料中所述第一位元數值的所述第一數量與所述第二位元數值的所述第二數量的所述第一比例是否大於所述門檻值的運作中，所述記憶體管理電路更用以計算所述第一數量與所述第二數量的差値。當所述差値除以一第一數值所獲得的商非大於所述門檻值時，所述記憶體管理電路更用以判斷所述第一比例非大於所述門檻値。當所述差値除以所述第一數值所獲得的商大於所述門檻值時，所述記憶體管理電路更用以判斷所述第一比例大於所述門檻値。其中所述第一數值為所述第一數量與所述第二數量的總合。
在本發明的一實施例中，所述門檻値為百分之十。
在本發明的一實施例中，當所述第一比例大於所述門檻値時，所述記憶體管理電路更用以使用所述多個讀取電壓中的一第二讀取電壓讀取所述第一實體程式化單元以取得一第二資料。所述記憶體管理電路更用以判斷所述第二資料中的所述第一位元數值的一第三數量與所述第二位元數值的一第四數量的一第二比例是否大於所述門檻值。當所述第二比例非大於所述門檻値時，所述記憶體管理電路更用以根據所述第二資料執行所述解碼操作以產生一第二解碼後資料，並輸出所述第二解碼後資料。當所述第二比例大於所述門檻値時，所述記憶體管理電路不根據所述第二資料執行所述解碼操作。
在本發明的一實施例中，在使用多個讀取電壓中的所述第一讀取電壓讀取所述多個實體抹除單元中的所述第一實體抹除單元的所述第一實體程式化單元以取得所述第一資料的運作之前，所述記憶體管理電路更用以從所述主機系統接收用以將一第三資料寫入至所述可複寫式非揮發性記憶體模組的一寫入指令。所述記憶體管理電路更用以根據所述寫入指令對所述第三資料執行一擾亂操作以產生一已擾亂資料(randomized data)，其中所述已擾亂資料中所述第一位元數值的一第五數量與所述第二位元數值的一第六數量的一第三比例非大於所述門檻值。所述記憶體管理電路更用以將所述已擾亂資料寫入至所述第一實體程式化單元。
本發明提出一種記憶體儲存裝置。記憶體儲存裝置包括連接介面單元、可複寫式非揮發性記憶體模組以及記憶體控制電路單元。連接介面單元用以耦接至一主機系統。可複寫式非揮發性記憶體模組具有多個實體抹除單元，所述多個實體抹除單元之中的每一個實體抹除單元具有多個實體程式化單元。記憶體控制電路單元耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組。記憶體控制電路單元用以執行下述運作：使用多個讀取電壓中的一第一讀取電壓讀取所述多個實體抹除單元中的一第一實體抹除單元的一第一實體程式化單元以取得一第一資料；判斷所述第一資料中一第一位元數值的一第一數量與一第二位元數值的一第二數量的一第一比例是否大於一門檻值；當所述第一比例非大於所述門檻値時，根據所述第一資料執行一解碼操作以產生一第一解碼後資料，並輸出所述第一解碼後資料；以及當所述第一比例大於所述門檻値時，不根據所述第一資料執行所述解碼操作。
在本發明的一實施例中，其中在判斷所述第一資料中所述第一位元數值的所述第一數量與所述第二位元數值的所述第二數量的所述第一比例是否大於所述門檻值的運作中，所述記憶體控制電路單元更用以計算所述第一數量與所述第二數量的差値。當所述差値除以一第一數值所獲得的商非大於所述門檻值時，所述記憶體控制電路單元更用以判斷所述第一比例非大於所述門檻値。當所述差値除以所述第一數值所獲得的商大於所述門檻值時，所述記憶體控制電路單元更用以判斷所述第一比例大於所述門檻値。其中所述第一數值為所述第一數量與所述第二數量的總合。
在本發明的一實施例中，所述門檻値為百分之十。
在本發明的一實施例中，當所述第一比例大於所述門檻値時，所述記憶體控制電路單元更用以使用所述多個讀取電壓中的一第二讀取電壓讀取所述第一實體程式化單元以取得一第二資料。所述記憶體控制電路單元更用以判斷所述第二資料中的所述第一位元數值的一第三數量與所述第二位元數值的一第四數量的一第二比例是否大於所述門檻值。當所述第二比例非大於所述門檻値時，所述記憶體控制電路單元更用以根據所述第二資料執行所述解碼操作以產生一第二解碼後資料，並輸出所述第二解碼後資料。當所述第二比例大於所述門檻値時，所述記憶體控制電路單元不根據所述第二資料執行所述解碼操作。
在本發明的一實施例中，在使用多個讀取電壓中的所述第一讀取電壓讀取所述多個實體抹除單元中的所述第一實體抹除單元的所述第一實體程式化單元以取得所述第一資料的運作之前，所述記憶體控制電路單元更用以從所述主機系統接收用以將一第三資料寫入至所述可複寫式非揮發性記憶體模組的一寫入指令。所述記憶體控制電路單元更用以根據所述寫入指令對所述第三資料執行一擾亂操作以產生一已擾亂資料(randomized data)，其中所述已擾亂資料中所述第一位元數值的一第五數量與所述第二位元數值的一第六數量的一第三比例非大於所述門檻值。所述記憶體控制電路單元更用以將所述已擾亂資料寫入至所述第一實體程式化單元。
本發明提出一種解碼方法，用於一可複寫式非揮發性記憶體模組，所述可複寫式非揮發性記憶體模組具有多個實體抹除單元，所述多個實體抹除單元之中的每一個實體抹除單元具有多個實體程式化單元，所述解碼方法包括：使用多個讀取電壓中的一第一讀取電壓讀取所述多個實體抹除單元中的一第一實體抹除單元的一第一實體程式化單元以取得一第一資料；判斷所述第一資料中一第一位元數值的一第一數量與一第二位元數值的一第二數量的一第一比例是否大於一門檻值；當所述第一比例非大於所述門檻値時，根據所述第一資料執行一解碼操作以產生一第一解碼後資料，並輸出所述第一解碼後資料；當所述第一比例大於所述門檻値時，使用所述多個讀取電壓中的一第二讀取電壓讀取所述第一實體程式化單元以取得一第二資料；判斷所述第二資料中的所述第一位元數值的一第三數量與所述第二位元數值的一第四數量的一第二比例是否大於所述門檻值；當所述第二比例非大於所述門檻値時，根據所述第二資料執行所述解碼操作以產生一第二解碼後資料，並輸出所述第二解碼後資料；以及當所述第二比例大於所述門檻値時，不根據所述第二資料執行所述解碼操作。
基於上述，本發明的解碼方法、記憶體控制電路單元以及記憶體儲存裝置可以在讀取出一筆資料並且在不對該筆資料進行解碼的情況下，快速地判斷該筆資料是否可能發生解碼失敗，並在可能發生解碼失敗的情況下直接地重新取得另一讀取電壓來執行讀取操作。藉由此方式，可以減少重新讀取機制的執行時間，進而提升資料讀取的效率。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
一般而言，記憶體儲存裝置(亦稱，記憶體儲存系統)包括可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)與控制器(亦稱，控制電路)。通常記憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。
請參照圖1與圖2，主機系統11一般包括處理器111、隨機存取記憶體(random access memory, RAM)112、唯讀記憶體(read only memory, ROM)113及資料傳輸介面114。處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114皆耦接至系統匯流排(system bus)110。
在本範例實施例中，主機系統11是透過資料傳輸介面114與記憶體儲存裝置10耦接。例如，主機系統11可經由資料傳輸介面114將資料儲存至記憶體儲存裝置10或從記憶體儲存裝置10中讀取資料。此外，主機系統11是透過系統匯流排110與I/O裝置12耦接。例如，主機系統11可經由系統匯流排110將輸出訊號傳送至I/O裝置12或從I/O裝置12接收輸入訊號。
在本範例實施例中，處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114可設置在主機系統11的主機板20上。資料傳輸介面114的數目可以是一或多個。透過資料傳輸介面114，主機板20可以經由有線或無線方式耦接至記憶體儲存裝置10。記憶體儲存裝置10可例如是隨身碟201、記憶卡202、固態硬碟(Solid State Drive, SSD)203或無線記憶體儲存裝置204。無線記憶體儲存裝置204可例如是近距離無線通訊(Near Field Communication, NFC)記憶體儲存裝置、無線傳真(WiFi)記憶體儲存裝置、藍牙(Bluetooth)記憶體儲存裝置或低功耗藍牙記憶體儲存裝置(例如，iBeacon)等以各式無線通訊技術為基礎的記憶體儲存裝置。此外，主機板20也可以透過系統匯流排110耦接至全球定位系統(Global Positioning System, GPS)模組205、網路介面卡206、無線傳輸裝置207、鍵盤208、螢幕209、喇叭210等各式I/O裝置。例如，在一範例實施例中，主機板20可透過無線傳輸裝置207存取無線記憶體儲存裝置204。
在一範例實施例中，所提及的主機系統為可實質地與記憶體儲存裝置配合以儲存資料的任意系統。雖然在上述範例實施例中，主機系統是以電腦系統來作說明，然而，圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。請參照圖3，在另一範例實施例中，主機系統31也可以是數位相機、攝影機、通訊裝置、音訊播放器、視訊播放器或平板電腦等系統，而記憶體儲存裝置30可為其所使用的SD卡32、CF卡33或嵌入式儲存裝置34等各式非揮發性記憶體儲存裝置。嵌入式儲存裝置34包括嵌入式多媒體卡(embedded MMC, eMMC)341及/或嵌入式多晶片封裝儲存裝置(embedded Multi Chip Package, eMCP)342等各類型將記憶體模組直接耦接於主機系統的基板上的嵌入式儲存裝置。
圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。
請參照圖4，記憶體儲存裝置10包括連接介面單元402、記憶體控制電路單元404與可複寫式非揮發性記憶體模組406。
在本範例實施例中，連接介面單元402是相容於序列先進附件(Serial Advanced Technology Attachment, SATA)標準。然而，必須瞭解的是，本發明不限於此，連接介面單元402亦可以是符合並列先進附件(Parallel Advanced Technology Attachment, PATA)標準、電氣和電子工程師協會(Institute of Electrical and Electronic Engineers, IEEE)1394標準、高速周邊零件連接介面(Peripheral Component Interconnect Express, PCI Express)標準、通用序列匯流排(Universal Serial Bus, USB)標準、安全數位(Secure Digital, SD)介面標準、超高速一代(Ultra High Speed-I, UHS-I)介面標準、超高速二代(Ultra High Speed-II, UHS-II)介面標準、記憶棒(Memory Stick, MS)介面標準、多晶片封裝(Multi-Chip Package)介面標準、多媒體儲存卡(Multi Media Card, MMC)介面標準、崁入式多媒體儲存卡(Embedded Multimedia Card, eMMC)介面標準、通用快閃記憶體(Universal Flash Storage, UFS)介面標準、嵌入式多晶片封裝（embedded Multi Chip Package, eMCP）介面標準、小型快閃(Compact Flash, CF)介面標準、整合式驅動電子介面(Integrated Device Electronics, IDE)標準或其他適合的標準。連接介面單元402可與記憶體控制電路單元404封裝在一個晶片中，或者連接介面單元402是佈設於一包含記憶體控制電路單元404之晶片外。
記憶體控制電路單元404用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令並且根據主機系統11的指令在可複寫式非揮發性記憶體模組406中進行資料的寫入、讀取與抹除等運作。
可複寫式非揮發性記憶體模組406是耦接至記憶體控制電路單元404並且用以儲存主機系統11所寫入之資料。可複寫式非揮發性記憶體模組406可以是單階記憶胞(Single Level Cell, SLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存1個位元的快閃記憶體模組)、多階記憶胞(Multi Level Cell, MLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存2個位元的快閃記憶體模組)、複數階記憶胞(Triple Level Cell，TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存3個位元的快閃記憶體模組)、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
可複寫式非揮發性記憶體模組406中的記憶胞是以陣列的方式設置。以下以二維陣列來對記憶胞陣列進行說明。但是，在此須注意的是，以下範例實施例只是記憶胞陣列的一種範例，在其他的範例實施例中，記憶胞陣列的配置方式可以被調整以符合實務上的需求。
圖5是根據一範例實施例所繪示的可複寫式非揮發性記憶體模組的概要方塊圖。圖6是根據一範例實施例所繪示的記憶胞陣列的示意圖。
請同時參照圖5與圖6，可複寫式非揮發性記憶體模組406包括記憶胞陣列2202、字元線控制電路2204、位元線控制電路2206、行解碼器(column decoder)2208、資料輸入/輸出緩衝器2210與控制電路2212。
在本範例實施例中，記憶胞陣列2202可包括用以儲存資料的多個記憶胞502、多個選擇閘汲極(select gate drain, SGD)電晶體512與多個選擇閘源極(select gate source, SGS)電晶體514、以及連接此些記憶胞的多條位元線504、多條字元線506、與共用源極線508(如圖6所示)。記憶胞502是以陣列方式(或立體堆疊的方式)配置在位元線504與字元線506的交叉點上。當從記憶體控制電路單元404接收到寫入指令或讀取指令時，控制電路2212會控制字元線控制電路2204、位元線控制電路2206、行解碼器2208、資料輸入/輸出緩衝器2210來寫入資料至記憶胞陣列2202或從記憶胞陣列2202中讀取資料，其中字元線控制電路2204用以控制施予至字元線506的電壓，位元線控制電路2206用以控制施予至位元線504的電壓，行解碼器2208依據指令中的列位址以選擇對應的位元線，並且資料輸入/輸出緩衝器2210用以暫存資料。
可複寫式非揮發性記憶體模組406中的記憶胞是以臨界電壓的改變來儲存多位元(bits)。具體來說，每一個記憶胞的控制閘極(control gate)與通道之間有一個電荷捕捉層。透過施予一寫入電壓至控制閘極，可以改變電荷補捉層的電子量，因而改變了記憶胞的臨界電壓。此改變臨界電壓的程序亦稱為“把資料寫入至記憶胞”或“程式化記憶胞”。隨著臨界電壓的改變，記憶胞陣列2202的每一記憶胞具有多個儲存狀態。並且透過讀取電壓可以判斷記憶胞是屬於哪一個儲存狀態，藉此取得記憶胞所儲存的位元。
圖7是根據一範例實施例所繪示儲存於記憶胞陣列中的寫入資料所對應的閘極電壓的統計分配圖。
請參照圖7，以MLC NAND型快閃記憶體為例，隨著不同的臨界電壓，每一記憶胞具有4種儲存狀態，並且此些儲存狀態分別地代表"11"、"10"、"00"與"01"等位元。換言之，每一個儲存狀態包括最低有效位元(Least Significant Bit，LSB)以及最高有效位元(Most Significant Bit，MSB)。在本範例實施例中，儲存狀態(即，"11"、"10"、"00"與"01")中從左側算起之第1個位元為LSB，而從左側算起之第2個位元為MSB。因此，在此範例實施例中，每一記憶胞可儲存2個位元。必須瞭解的是，圖7所繪示的臨界電壓及其儲存狀態的對應僅為一個範例。在本發明另一範例實施例中，臨界電壓與儲存狀態的對應亦可是隨著臨界電壓越大而以"11"、"10"、"01"與"00"排列，或是其他排列。此外，在另一範例實施例中，亦可定義從左側算起之第1個位元為MSB，而從左側算起之第2個位元為LSB。
在一個記憶胞可以儲存多個位元(例如，MLC或TLC NAND快閃記憶體模組)的範例實施例中，屬於同一條字元線的實體程式化單元至少可被分類為下實體程式化單元與上實體程式化單元。例如，在MLC NAND快閃記憶體模組中，一記憶胞的最低有效位元(Least Significant Bit，LSB)是屬於下實體程式化單元，並且此記憶胞的最高有效位元(Most Significant Bit，MSB)是屬於上實體程式化單元。在一範例實施例中，下實體程式化單元亦稱為快頁(fast page)，而上實體程式化單元亦稱為慢頁(slow page)。此外，在TLC NAND快閃記憶體模組中，一記憶胞的最低有效位元(Least Significant Bit，LSB)是屬於下實體程式化單元，此記憶胞的中間有效位元(Center Significant Bit，CSB)是屬於中實體程式化單元，並且此記憶胞的最高有效位元(Most Significant Bit，MSB)是屬於上實體程式化單元。
圖8是根據一範例實施例所繪示的從記憶胞中讀取資料的示意圖，其是以MLC NAND型快閃記憶體為例。
請參照圖8，記憶胞陣列2202之記憶胞的讀取運作是藉由施予讀取電壓VA~VC於控制閘極，藉由記憶胞通道的導通狀態，來識別記憶胞儲存之資料。驗證位元(VA)是用以指示施予讀取電壓VA時記憶胞通道是否為導通；驗證位元(VC)是用以指示施予讀取電壓VC時，記憶胞通道是否為導通；驗證位元(VB)是用以指示施予讀取電壓VB時，記憶胞通道是否為導通。在此假設驗證位元是“1”時表示對應的記憶胞通道導通，而驗證位元是“0”時表示對應的記憶胞通道沒有導通。如圖8所示，透過驗證位元(VA)~(VC)可以判斷記憶胞是處於哪一個儲存狀態，進而取得所儲存的位元。
圖9是根據另一範例實施例所繪示的從記憶胞中讀取資料的示意圖。
請參照圖9，以一TLC NAND型快閃記憶體為例，每一個儲存狀態包括左側算起之第1個位元的最低有效位元LSB、從左側算起之第2個位元的中間有效位元(Center Significant Bit，CSB)以及從左側算起之第3個位元的最高有效位元MSB。在此範例中，依照不同的臨界電壓，記憶胞具有8種儲存狀態(即，"111"、"110"、"100"、"101"、"001"、"000"、"010"與"011")。藉由施加讀取電壓VA~VG於控制閘極，可以識別記憶胞所儲存的位元。
其中，值得說明的是，圖9的8種儲存狀態之排列順序，可依製造商之設計而訂，非以本範例之排列方式為限。
此外，可複寫式非揮發性記憶體模組406的記憶胞會構成多個實體程式化單元，並且此些實體程式化單元會構成多個實體抹除單元。具體而言，圖6中同一條字元線上的記憶胞會組成一或多個實體程式化單元。例如，若可複寫式非揮發性記憶體模組406為MLC NAND型快閃記憶體模組，則同一條字元線與多條位元線之交錯處上的記憶胞會構成2個實體程式化單元，亦即上實體程式化單元與下實體程式化單元。而一個上實體程式化單元與一個下實體程式化單元可以統稱為一實體程式化單元組。特別是，倘若欲讀取的資料位在一實體程式化單元組的一下實體程式化單元時，可以採用如圖8中的讀取電壓VA來識別此下實體程式化單元中每一位元的值。倘若欲讀取的資料位在一實體程式化單元組的一上實體程式化單元時，可以採用如圖8中讀取電壓VB與讀取電壓VC來識別此上實體程式化單元中每一位元的值。
或者，若可複寫式非揮發性記憶體模組406為TLC NAND型快閃記憶體模組，則同一條字元線與多條位元線之交錯處上的記憶胞會構成3個實體程式化單元，亦即上實體程式化單元、中實體程式化單元與下實體程式化單元。而一個上實體程式化單元、一個中實體程式化單元與一個下實體程式化單元可以統稱為一實體程式化單元組。特別是，倘若欲讀取的資料位在一實體程式化單元組的一下實體程式化單元時，可以採用如圖9中的讀取電壓VA來識別此下實體程式化單元中每一位元的值。倘若欲讀取的資料位在一實體程式化單元組的一中實體程式化單元時，可以採用如圖9中的讀取電壓VB與讀取電壓VC來識別此中實體程式化單元中每一位元的值。倘若欲讀取的資料位在一實體程式化單元組的一上實體程式化單元時，可以採用如圖9中的讀取電壓VD、讀取電壓VE、讀取電壓VF與讀取電壓VG來識別此上實體程式化單元中每一位元的值。
在本範例實施例中，實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。例如，實體程式化單元為實體頁面(page)或是實體扇(sector)。若實體程式化單元為實體頁面，則此些實體程式化單元通常包括資料位元區與冗餘(redundancy)位元區。資料位元區包含多個實體扇，用以儲存使用者資料，而冗餘位元區用以儲存系統資料(例如，錯誤更正碼)。在本範例實施例中，資料位元區包含32個實體扇，且一個實體扇的大小為512位元組(byte, B)。然而，在其他範例實施例中，資料位元區中也可包含8個、16個或數目更多或更少的實體扇，並且每一個實體扇的大小也可以是更大或更小。另一方面，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。例如，實體抹除單元為實體區塊(block)。
圖10是根據本範例實施例所繪示之實體抹除單元的範例示意圖。
請參照圖10，在本範例實施例中，假設一個實體抹除單元是由多個實體程式化單元組所組成，其中每個實體程式化單元組包括由排列在同一條字元線上的數個記憶胞所組成的下實體程式化單元、中實體程式化單元與上實體程式化單元。例如，在實體抹除單元中，屬於下實體程式化單元的第0個實體程式化單元、屬於中實體程式化單元的第1個實體程式化單元和屬於上實體程式化單元的第2個實體程式化單元會被視為一個實體程式化單元組。類似地，第3、4、5個實體程式化單元會被視為一個實體程式化單元組，並且以此類推其他實體程式化單元亦是依據此方式被區分為多個實體程式化單元組。
圖11是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。
請參照圖11，記憶體控制電路單元404包括記憶體管理電路702、主機介面704、記憶體介面706及錯誤檢查與校正電路708。
記憶體管理電路702用以控制記憶體控制電路單元404的整體運作。具體來說，記憶體管理電路702具有多個控制指令，並且在記憶體儲存裝置10運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。以下說明記憶體管理電路702或任何包含於記憶體控制電路單元404中的電路元件之操作時，等同於說明記憶體控制電路單元404的操作。
在本範例實施例中，記憶體管理電路702的控制指令是以韌體型式來實作。例如，記憶體管理電路702具有微處理器單元(未繪示)與唯讀記憶體(未繪示)，並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置10運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。
在另一範例實施例中，記憶體管理電路702的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組406的特定區域(例如，記憶體模組中專用於存放系統資料的系統區)中。此外，記憶體管理電路702具有微處理器單元(未繪示)、唯讀記憶體(未繪示)及隨機存取記憶體(未繪示)。特別是，此唯讀記憶體具有開機碼(boot code)，並且當記憶體控制電路單元404被致能時，微處理器單元會先執行此開機碼來將儲存於可複寫式非揮發性記憶體模組406中之控制指令載入至記憶體管理電路702的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。
此外，在另一範例實施例中，記憶體管理電路702的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路702包括微控制器、記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路。記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路是耦接至微控制器。記憶胞管理電路用以管理可複寫式非揮發性記憶體模組406的記憶胞或其群組。記憶體寫入電路用以對可複寫式非揮發性記憶體模組406下達寫入指令序列以將資料寫入至可複寫式非揮發性記憶體模組406中。記憶體讀取電路用以對可複寫式非揮發性記憶體模組406下達讀取指令序列以從可複寫式非揮發性記憶體模組406中讀取資料。記憶體抹除電路用以對可複寫式非揮發性記憶體模組406下達抹除指令序列以將資料從可複寫式非揮發性記憶體模組406中抹除。資料處理電路用以處理欲寫入至可複寫式非揮發性記憶體模組406的資料以及從可複寫式非揮發性記憶體模組406中讀取的資料。寫入指令序列、讀取指令序列及抹除指令序列可各別包括一或多個程式碼或指令碼並且用以指示可複寫式非揮發性記憶體模組406執行相對應的寫入、讀取及抹除等操作。在一範例實施例中，記憶體管理電路702還可以下達其他類型的指令序列給可複寫式非揮發性記憶體模組406以指示執行相對應的操作。
主機介面704是耦接至記憶體管理電路702並且用以接收與識別主機系統11所傳送的指令與資料。也就是說，主機系統11所傳送的指令與資料會透過主機介面704來傳送至記憶體管理電路702。在本範例實施例中，主機介面704是相容於SATA標準。然而，必須瞭解的是本發明不限於此，主機介面704亦可以是相容於PATA標準、IEEE 1394標準、PCI Express標準、USB標準、SD標準、UHS-I標準、UHS-II標準、MS標準、MMC標準、eMMC標準、UFS標準、CF標準、IDE標準或其他適合的資料傳輸標準。
記憶體介面706是耦接至記憶體管理電路702並且用以存取可複寫式非揮發性記憶體模組406。也就是說，欲寫入至可複寫式非揮發性記憶體模組406的資料會經由記憶體介面706轉換為可複寫式非揮發性記憶體模組406所能接受的格式。具體來說，若記憶體管理電路702要存取可複寫式非揮發性記憶體模組406，記憶體介面706會傳送對應的指令序列。例如，這些指令序列可包括指示寫入資料的寫入指令序列、指示讀取資料的讀取指令序列、指示抹除資料的抹除指令序列、以及用以指示各種記憶體操作(例如，改變讀取電壓準位或執行垃圾回收程序等等)的相對應的指令序列。這些指令序列例如是由記憶體管理電路702產生並且透過記憶體介面706傳送至可複寫式非揮發性記憶體模組406。這些指令序列可包括一或多個訊號，或是在匯流排上的資料。這些訊號或資料可包括指令碼或程式碼。例如，在讀取指令序列中，會包括讀取的辨識碼、記憶體位址等資訊。
錯誤檢查與校正電路708是耦接至記憶體管理電路702並且用以執行錯誤檢查與校正程序以確保資料的正確性。具體來說，當記憶體管理電路702從主機系統11中接收到寫入指令時，錯誤檢查與校正電路708會為對應此寫入指令的資料產生對應的錯誤更正碼(error correcting code, ECC)及/或錯誤檢查碼(error detecting code，EDC)，並且記憶體管理電路702會將對應此寫入指令的資料與對應的錯誤更正碼及/或錯誤檢查碼寫入至可複寫式非揮發性記憶體模組406中。之後，當記憶體管理電路702從可複寫式非揮發性記憶體模組406中讀取資料時會同時讀取此資料對應的錯誤更正碼及/或錯誤檢查碼，並且錯誤檢查與校正電路708會依據此錯誤更正碼及/或錯誤檢查碼對所讀取的資料執行錯誤檢查與校正程序。
在一範例實施例中，記憶體控制電路單元404還包括緩衝記憶體710與電源管理電路712。
緩衝記憶體710是耦接至記憶體管理電路702並且用以暫存來自於主機系統11的資料與指令或來自於可複寫式非揮發性記憶體模組406的資料。電源管理電路712是耦接至記憶體管理電路702並且用以控制記憶體儲存裝置10的電源。
在本範例實施例中，錯誤檢查與校正電路708可以針對儲存於同一個實體程式化單元中的資料進行單框架(single-frame)編碼，也可以針對儲存於多個實體程式化單元中的資料進行多框架(multi-frame)編碼。單框架編碼與多框架編碼可以分別採用低密度奇偶檢查校正碼(low density parity code，LDPC)、BCH碼、迴旋碼(convolutional code)或渦輪碼(turbo code)等編碼演算法的至少其中之一。或者，在一範例實施例中，多框架編碼還可以採用里德-所羅門碼(Reed-solomon codes, RS codes)演算法或互斥或(XOR)演算法。此外，在另一範例實施例中，更多未列於上的編碼演算法也可以被採用，在此便不贅述。根據所採用的編碼演算法，錯誤檢查與校正電路708可以編碼欲保護之資料來產生相對應的錯誤更正碼及/或錯誤檢查碼。為了說明方便，以下將經由編碼產生的錯誤更正碼及/或錯誤檢查碼統稱為編碼資料。
圖12是根據本發明的一範例實施例所繪示的多框架編碼的示意圖。
請參照圖12，以編碼實體程式化單元810(0)~810(E)所儲存之資料來產生相對應的編碼資料820為例，實體程式化單元810(0)~810(E)中的每一者所儲存之至少部分資料可視為一個框架。在多框架編碼中，是以每一個位元(或，位元組)所在的位置為依據來對實體程式化單元810(0)~810(E)中的資料進行編碼。例如，位於位置801(1)的位元b 11、b 21、…、b p1會被編碼為編碼資料820中的位元b o1，位於位置801(2)的位元b 12、b 22、…、b p2會被編碼為編碼資料820中的位元b o2；以此類推，位於位置801(r)的位元b 1r、b 2r、…、b pr會被編碼為編碼資料820中的位元b or。爾後，根據編碼資料820即可對從實體程式化單元810(0)~810(E)中讀取的資料進行解碼，以嘗試更正所讀取之資料中可能存在的錯誤。
此外，在圖12的另一範例實施例中，用於產生編碼資料820的資料也可能包括實體程式化單元810(0)~810(E)所儲存之資料中的資料位元(data bits)所對應的冗餘位元(redundancy bits)。以實體程式化單元810(0)所儲存之資料為例，其中的冗餘位元例如是對儲存於實體程式化單元810(0)中的資料位元進行單框架編碼而產生的。在本範例實施例中，假設在讀取實體程式化單元810(0)中的資料時，從實體程式化單元810(0)中讀取出的資料可以先使用實體程式化單元810(0)中的冗餘位元(例如，單框架編碼的編碼資料)來解碼以進行錯誤偵測與更正。然而，當使用實體程式化單元810(0)中的冗餘位元進行解碼發生失敗(例如，解碼後實體程式化單元810(0)中所儲存的資料的錯誤位元數大於一門檻值)時，可以使用重新讀取(Retry-Read)機制嘗試從實體程式化單元810(0)中讀取出正確的資料。關於重新讀取機制的細節請容後詳述。而當無法藉由重新讀取(Retry-Read)機制從實體程式化單元810(0)中讀取出正確的資料時，可以讀取編碼資料820以及實體程式化單元810(1)~810(E)的資料，並根據編碼資料820以及實體程式化單元810(1)~810(E)的資料進行解碼，以嘗試更正實體程式化單元810(0)中所儲存的資料中存在的錯誤。也就是說，在本範例實施例中，當使用單框架編碼產生的編碼資料進行解碼發生失敗以及使用重新讀取(Retry-Read)機制進行讀取發生失敗時，會改用多框架編碼產生的編碼資料進行解碼。
特別是，圖13是根據一範例實施例繪示重新讀取機制的示意圖。
請參照圖13，在此以SLC快閃記憶體為例，分佈1410與分佈1420是用來表示多個第一記憶胞的儲存狀態，而分佈1410與1420分別代表著不同的儲存狀態。這些第一記憶胞可以屬於同樣的實體程式化單元或是不同的實體程式化單元，本發明並不在此限。在此假設當一個記憶胞屬於分佈1410時，此記憶胞所儲存的是位元“1”；當記憶胞屬於分佈1420時，此記憶胞儲存的是位元“0”。當記憶體管理電路702以讀取電壓1440來讀取記憶胞時，記憶體管理電路702會取得驗證位元，其是用來指示此記憶胞是否為導通。在此假設記憶胞導通時驗證位元是“1”，反之則是 “0”，但本發明並不在此限。若此驗證位元為 “1”，則記憶體管理電路702會判斷此記憶胞屬於分佈1410，反之則是分佈1420。然而，分佈1410與分佈1420在區域1430中是重疊的。也就是說，有若干個記憶胞應該是屬於分佈1410但被辨識為分佈1420，並且有若干個記憶胞應該是屬於分佈1420但被辨識為分佈1410。
在此範例實施例中，當要讀取這些記憶胞時，記憶體管理電路702會先選擇一預設的讀取電壓(例如，讀取電壓1441)來讀取這些記憶胞以取得這些記憶胞的驗證位元。錯誤檢查與校正電路708會根據這些記憶胞的驗證位元來執行解碼操作，以產生多個解碼位元，而此些解碼位元可以組成一個解碼後的資料(亦稱為，碼字)。
若解碼失敗，表示這些記憶胞儲存有不可更正的錯誤位元。若解碼失敗，在重新讀取機制中，記憶體管理電路702會重新取得另一讀取電壓，並用此另一讀取電壓(例如讀取電壓1442)來讀取這些第一記憶胞，以重新取得記憶胞的驗證位元。記憶體管理電路702會根據重新取得的驗證位元來執行上述的解碼操作以取得由多個解碼位元組成的另一解碼後的資料。在一範例實施例中，錯誤檢查與校正電路708會根據該另一解碼後的資料所對應的校驗子判斷所述另一解碼後的資料是否為有效的碼字。若所述另一解碼後的資料非為有效的碼字時，記憶體管理電路702會判斷解碼失敗。若重新取得讀取電壓的次數沒有超過預設次數，則記憶體管理電路702會再重新取得其他取得電壓(例如，讀取電壓1443)，並且根據重新取得的讀取電壓1443讀取記憶胞，以重新取得驗證位元並執行第一解碼操作。
換句話說，當有不可更正的錯誤位元時，透過重新取得讀取電壓，一些記憶胞的驗證位元會被改變，進而有機會改變解碼操作的解碼結果。邏輯上來說，上述重新取得讀取電壓的動作是要翻轉(flip)一個碼字中的若干位元，並對新的碼字重新解碼。在一些情況下，在翻轉前無法解碼的碼字(有不可更正的錯誤位元)，有可能在翻轉後可以解碼。並且，在一範例實施例中記憶體管理電路702會嘗試解碼數次，直到嘗試的次數超過預設次數為止。然而，本發明並不限制預設次數為多少。
值得注意的是，在圖13中所舉的是SLC快閃記憶體的例子，但重新取得讀取電壓的步驟也可以適用於MLC或是TLC快閃記憶體。如圖8所示，改變讀取電壓VA會翻轉一個記憶胞的LSB，而改變讀取電壓VB或VC則可以翻轉一個記憶胞的MSB。因此，改變讀取電壓VA、VB或VC都可以將一個碼字改變為另一個碼字。改變碼字的結果也適用於圖9的TLC快閃記憶體。本發明並不限制所使用的是SLC、MLC或是TLC快閃記憶體。
需說明的是，在傳統的重新讀取機制中，記憶體管理電路702通常是讀取出一筆資料並且當根據該筆資料執行解碼操作發生失敗時，才會重新取得另一讀取電壓來執行讀取操作。換句話說，在取得另一讀取電壓之前，通常需執行「讀取」與「解碼」兩個步驟，並且在解碼失敗時才會取得另一讀取電壓來執行讀取操作。然而，若重新取得讀取電壓的次數越多，則花費的時間也會越多。
基於上述，本發明提出一種解碼方法，可以在讀取出一筆資料並且在不對該筆資料進行解碼的情況下，快速地判斷該筆資料可能會發生解碼失敗並直接地重新取得另一讀取電壓來執行讀取操作。藉由此方式，可以減去在傳統的重新讀取機制中在取得另一讀取電壓之前所需執行的兩個步驟中的「解碼」的步驟，進而減少資料讀取的時間並提升資料讀取的效率。
圖14是根據一範例實施例所繪示的的解碼方法的流程圖。
請參照圖14，在本實施例中，當主機系統11欲將一筆資料(亦稱為，第三資料)寫入至可複寫式非揮發性記憶體模組406時，主機系統11可以下達寫入指令。之後，記憶體管理電路702會從主機系統11接收用以將第三資料寫入至可複寫式非揮發性記憶體模組406的寫入指令(步驟S1401)。記憶體管理電路702會根據前述的寫入指令，對第三資料執行擾亂操作(例如，將第三資料輸入至一擾亂電路)以產生已擾亂資料(randomized data)(步驟S1403)，並將已擾亂資料寫入至可複寫式非揮發性記憶體模組406中的某一個實體程式化單元(亦稱為，第一實體程式化單元)(步驟S1405)。
在此需說明的是，「擾亂操作」是用以擾亂(再處理)欲寫入至可複寫式非揮發性記憶體模組406的資料。具體來說，為了使寫入(或程式化)至可複寫式非揮發性記憶體模組406的資料呈現不規則的散亂狀態，資料會先經過擾亂操作(例如編輯、演算或重新排列)再被寫入，以致於實際寫入至實體程式化單元的資料夠亂，而避免因為分佈不平均、讀取電壓偏移或位元線電阻不均勻等因素而造成資料的識別錯誤。其中，對第三資料執行擾亂操作所產生的已擾亂資料會與第三資料不同，但已擾亂資料中0與1的比例可與第三資料相同或不同。同樣地，在讀取時，由於實際程式化至實體程式化單元的資料是已被擾亂過，因此，從可複寫式非揮發性記憶體模組406中讀出的資料亦會先經過擾亂操作的逆處理，以還原成原始的資料。
在本實施例中，上述的已擾亂資料中位元數值(亦稱為，第一位元數值)為0的位元數量(亦稱為，第五數量)會接近於位元數值(亦稱為，第二位元數值)為1的位元數量(亦稱為，第六數量)。例如，在一實施例中，第五數量與第六數量的比為一比一。在本實施例中，第五數量與第六數量的比例(亦稱為，第三比例)非大於一門檻值。更詳細來說，前述的第三比例是第五數量與第六數量的差値除以第五數量以及第六數量的總合所獲得的商，而此第三比例可以表示第五數量與第六數量的差値在已擾亂資料中所佔的百分比。在本範例實施例中，前述的門檻値為百分之十，然而本發明並不用於限定門檻値的實際數值。
在對第一實體程式化單元進行寫入後，記憶體管理電路702可以對第一實體程式化單元執行讀取操作。更詳細來說，記憶體管理電路702會使用多個讀取電壓(例如，前述的讀取電壓1440~1444)中的第一讀取電壓(例如，讀取電壓1441)讀取第一實體程式化單元以取得一筆資料(亦稱為，第一資料)(步驟S1407)。需注意的是，此第一資料可能是與前述的第三資料相同或不同。
接著，記憶體管理電路702會判斷第一資料中位元數值(即，第一位元數值)為0的位元數量(亦稱為，第一數量)與位元數值(即，第二位元數值)為1的位元數量(亦稱為，第二數量)的比例(亦稱為，第一比例)是否大於一門檻值(步驟S1409)。類似於前述的第三比例，第一比例是第一數量與第二數量的差値除以第一數量以及第二數量的總合所獲得的商。其中，第一數量以及第二數量的總合又可以稱為第一數值。在本範例實施例中，步驟S1407中所使用的門檻値為百分之十，然而本發明並不用於限定步驟S1407中門檻値的實際數值。
當第一比例非大於門檻値時，記憶體管理電路702會根據第一資料執行解碼操作以產生解碼後資料(亦稱為，第一解碼後資料)，並輸出此第一解碼後資料(步驟S1411)。需說明的是，步驟S1411中的解碼操作例如是使用LDPC演算法的解碼操作。此外，在執行解碼操作前，記憶體管理電路702例如會先對第一資料執行擾亂操作的逆處理再執行前述的解碼操作。
當第一比例大於門檻値時，代表該第一資料可能在解碼的過程中會發生失敗。因此，記憶體管理電路702可以不根據第一資料執行前述的解碼操作，而是直接地執行重新讀取機制以使用多個讀取電壓(例如，讀取電壓1440~1444)中的第二讀取電壓(例如，讀取電壓1442)讀取第一實體程式化單元以取得第二資料(步驟S1413)。類似地，第二資料可能是與前述的第三資料相同或不同。
之後，記憶體管理電路702會判斷第二資料中位元數值(即，第一位元數值)為0的位元數量(亦稱為，第三數量)與位元數值(即，第二位元數值)為1的位元數量(亦稱為，第四數量)的比例(亦稱為，第二比例)是否大於一門檻值(步驟S1415)。類似於前述的第三比例，第二比例是第三數量與第四數量的差値除以第三數量以及第四數量的總合所獲得的商。在本範例實施例中，步驟S1415中所使用的門檻値為百分之十，然而本發明並不用於限定步驟S1415中門檻値的實際數值。
當第二比例非大於門檻値時，記憶體管理電路702會根據第二資料執行解碼操作以產生解碼後資料(亦稱為，第二解碼後資料)，並輸出此第二解碼後資料(步驟S1417)。需說明的是，步驟S1417中的解碼操作例如是使用LDPC演算法的解碼操作。此外，在執行解碼操作前，記憶體管理電路702例如會先對第二資料執行擾亂操作的逆處理再執行前述的解碼操作。
當第二比例大於門檻値時，代表該第二資料可能在解碼的過程中會發生失敗。因此，記憶體管理電路702可以不根據第二資料執行前述的解碼操作(步驟S1419)。假設重新取得讀取電壓的執行次數尚未達到預設値，則記憶體管理電路702可以再次地執行重新讀取機制以使用多個讀取電壓(例如，讀取電壓1440~1444)中的某一個讀取電壓(例如，讀取電壓1444)再讀取第一實體程式化單元以取得資料並執行例如前述步驟S1409(或步驟S1415)的判斷。然而，假設重新取得讀取電壓的執行次數達到預設値時，記憶體管理電路702例如會改用多框架編碼產生的編碼資料進行解碼。
綜上所述，本發明的解碼方法、記憶體控制電路單元以及記憶體儲存裝置可以在讀取出一筆資料並且在不對該筆資料進行解碼的情況下，快速地判斷該筆資料是否可能發生解碼失敗，並在可能發生解碼失敗的情況下直接地重新取得另一讀取電壓來執行讀取操作。藉由此方式，可以減少重新讀取機制的執行時間，進而提升資料讀取的效率。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10‧‧‧記憶體儲存裝置 11‧‧‧主機系統 110‧‧‧系統匯流排 111‧‧‧處理器 112‧‧‧隨機存取記憶體 113‧‧‧唯讀記憶體 114‧‧‧資料傳輸介面 12‧‧‧輸入/輸出(I/O)裝置 20‧‧‧主機板 201‧‧‧隨身碟 202‧‧‧記憶卡 203‧‧‧固態硬碟 204‧‧‧無線記憶體儲存裝置 205‧‧‧全球定位系統模組 206‧‧‧網路介面卡 207‧‧‧無線傳輸裝置 208‧‧‧鍵盤 209‧‧‧螢幕 210‧‧‧喇叭 32‧‧‧SD卡 33‧‧‧CF卡 34‧‧‧嵌入式儲存裝置 341‧‧‧嵌入式多媒體卡 342‧‧‧嵌入式多晶片封裝儲存裝置 402‧‧‧連接介面單元 404‧‧‧記憶體控制電路單元 406‧‧‧可複寫式非揮發性記憶體模組 2202‧‧‧記憶胞陣列 2204‧‧‧字元線控制電路 2206‧‧‧位元線控制電路 2208‧‧‧行解碼器 2210‧‧‧資料輸入/輸出緩衝器 2212‧‧‧控制電路 502、C1~C8‧‧‧記憶胞 504‧‧‧位元線 506‧‧‧字元線 508‧‧‧共用源極線 512‧‧‧選擇閘汲極電晶體 514‧‧‧選擇閘源極電晶體 LSB‧‧‧最低有效位元 CSB‧‧‧中間有效位元 MSB‧‧‧最高有效位元 VA、VA1、VB、VC、VD、VE、VF、VG、1440~1444‧‧‧讀取電壓 1301、1303、1305、1307、1309‧‧‧實體程式化單元組 702‧‧‧記憶體管理電路 704‧‧‧主機介面 706‧‧‧記憶體介面 708‧‧‧錯誤檢查與校正電路 710‧‧‧緩衝記憶體 712‧‧‧電源管理電路 801(1)~801(r)‧‧‧位置 820‧‧‧編碼資料 810(0)~810(E)‧‧‧實體程式化單元 1410、1420‧‧‧分佈 1430‧‧‧區域 S1401‧‧‧從主機系統接收用以將第三資料寫入至可複寫式非揮發性記憶體模組的寫入指令的步驟 S1403‧‧‧根據寫入指令對第三資料執行擾亂操作以產生已擾亂資料的步驟 S1405‧‧‧將已擾亂資料寫入至第一實體程式化單元的步驟 S1407‧‧‧使用多個讀取電壓中的第一讀取電壓讀取第一實體程式化單元以取得第一資料的步驟 S1409‧‧‧判斷第一資料中第一位元數值的第一數量與第二位元數值的第二數量的第一比例是否大於門檻值的步驟 S1411‧‧‧根據第一資料執行解碼操作以產生第一解碼後資料，並輸出第一解碼後資料的步驟 S1413‧‧‧使用多個讀取電壓中的第二讀取電壓讀取第一實體程式化單元以取得第二資料的步驟 S1415‧‧‧判斷第二資料中第一位元數值的第三數量與第二位元數值的第四數量的第二比例是否大於門檻值的步驟 S1417‧‧‧根據第二資料執行解碼操作以產生第二解碼後資料，並輸出第二解碼後資料的步驟 S1419‧‧‧不根據第二資料執行解碼操作的步驟
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。 圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。 圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。 圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。 圖5是根據一範例實施例所繪示的可複寫式非揮發性記憶體模組的概要方塊圖。 圖6是根據一範例實施例所繪示的記憶胞陣列的示意圖。 圖7是根據一範例實施例所繪示儲存於記憶胞陣列中的寫入資料所對應的閘極電壓的統計分配圖。 圖8是根據一範例實施例所繪示的從記憶胞中讀取資料的示意圖。 圖9是根據另一範例實施例所繪示的從記憶胞中讀取資料的示意圖。 圖10是根據本範例實施例所繪示之實體抹除單元的範例示意圖。 圖11是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。 圖12是根據本發明的一範例實施例所繪示的多框架編碼的示意圖。 圖13是根據一範例實施例繪示重新讀取機制的示意圖。 圖14是根據一範例實施例所繪示的的解碼方法的流程圖。
S1401‧‧‧從主機系統接收用以將第三資料寫入至可複寫式非揮發性記憶體模組的寫入指令的步驟
S1403‧‧‧根據寫入指令對第三資料執行擾亂操作以產生已擾亂資料的步驟
S1405‧‧‧將已擾亂資料寫入至第一實體程式化單元的步驟
S1407‧‧‧使用多個讀取電壓中的第一讀取電壓讀取第一實體程式化單元以取得第一資料的步驟
S1409‧‧‧判斷第一資料中第一位元數值的第一數量與第二位元數值的第二數量的第一比例是否大於門檻值的步驟
S1411‧‧‧根據第一資料執行解碼操作以產生第一解碼後資料，並輸出第一解碼後資料的步驟
S1413‧‧‧使用多個讀取電壓中的第二讀取電壓讀取第一實體程式化單元以取得第二資料的步驟
S1415‧‧‧判斷第二資料中第一位元數值的第三數量與第二位元數值的第四數量的第二比例是否大於門檻值的步驟
S1417‧‧‧根據第二資料執行解碼操作以產生第二解碼後資料，並輸出第二解碼後資料的步驟
S1419‧‧‧不根據第二資料執行解碼操作的步驟

Claims (16)

  1. 一種解碼方法，用於一可複寫式非揮發性記憶體模組，所述可複寫式非揮發性記憶體模組具有多個實體抹除單元，所述多個實體抹除單元之中的每一個實體抹除單元具有多個實體程式化單元，所述解碼方法包括： 使用多個讀取電壓中的一第一讀取電壓讀取所述多個實體抹除單元中的一第一實體抹除單元的一第一實體程式化單元以取得一第一資料； 判斷所述第一資料中一第一位元數值的一第一數量與一第二位元數值的一第二數量的一第一比例是否大於一門檻值； 當所述第一比例非大於所述門檻値時，根據所述第一資料執行一解碼操作以產生一第一解碼後資料，並輸出所述第一解碼後資料；以及 當所述第一比例大於所述門檻値時，不根據所述第一資料執行所述解碼操作。
  2. 如申請專利範圍第1項所述的解碼方法，其中判斷所述第一資料中所述第一位元數值的所述第一數量與所述第二位元數值的所述第二數量的所述第一比例是否大於所述門檻值的步驟包括： 計算所述第一數量與所述第二數量的差値； 當所述差値除以一第一數值所獲得的商非大於所述門檻值時，判斷所述第一比例非大於所述門檻値；以及 當所述差値除以所述第一數值所獲得的商大於所述門檻值時，判斷所述第一比例大於所述門檻値， 其中所述第一數值為所述第一數量與所述第二數量的總合。
  3. 如申請專利範圍第2項所述的解碼方法，其中所述門檻値為百分之十。
  4. 如申請專利範圍第1項所述的解碼方法，其中當所述第一比例大於所述門檻値時，所述方法更包括： 使用所述多個讀取電壓中的一第二讀取電壓讀取所述第一實體程式化單元以取得一第二資料； 判斷所述第二資料中的所述第一位元數值的一第三數量與所述第二位元數值的一第四數量的一第二比例是否大於所述門檻值； 當所述第二比例非大於所述門檻値時，根據所述第二資料執行所述解碼操作以產生一第二解碼後資料，並輸出所述第二解碼後資料；以及 當所述第二比例大於所述門檻値時，不根據所述第二資料執行所述解碼操作。
  5. 如申請專利範圍第1項所述的解碼方法，其中使用多個讀取電壓中的所述第一讀取電壓讀取所述多個實體抹除單元中的所述第一實體抹除單元的所述第一實體程式化單元以取得所述第一資料的步驟之前，所述方法還包括： 從一主機系統接收用以將一第三資料寫入至所述可複寫式非揮發性記憶體模組的一寫入指令； 根據所述寫入指令對所述第三資料執行一擾亂操作以產生一已擾亂資料(randomized data)，其中所述已擾亂資料中所述第一位元數值的一第五數量與所述第二位元數值的一第六數量的一第三比例非大於所述門檻值；以及 將所述已擾亂資料寫入至所述第一實體程式化單元。
  6. 一種記憶體控制電路單元，用於一可複寫式非揮發性記憶體模組，所述可複寫式非揮發性記憶體模組具有多個實體抹除單元，所述多個實體抹除單元之中的每一個實體抹除單元具有多個實體程式化單元，所述記憶體控制電路單元包括： 一主機介面，用以耦接至一主機系統； 一記憶體介面，用以耦接至所述可複寫式非揮發性記憶體模組； 一記憶體管理電路，耦接至所述主機介面以及所述記憶體介面， 其中所述記憶體管理電路用以使用多個讀取電壓中的一第一讀取電壓讀取所述多個實體抹除單元中的一第一實體抹除單元的一第一實體程式化單元以取得一第一資料， 其中所述記憶體管理電路更用以判斷所述第一資料中一第一位元數值的一第一數量與一第二位元數值的一第二數量的一第一比例是否大於一門檻值， 當所述第一比例非大於所述門檻値時，所述記憶體管理電路更用以根據所述第一資料執行一解碼操作以產生一第一解碼後資料，並輸出所述第一解碼後資料， 當所述第一比例大於所述門檻値時，所述記憶體管理電路不根據所述第一資料執行所述解碼操作。
  7. 如申請專利範圍第6項所述的記憶體控制電路單元，其中在判斷所述第一資料中所述第一位元數值的所述第一數量與所述第二位元數值的所述第二數量的所述第一比例是否大於所述門檻值的運作中， 所述記憶體管理電路更用以計算所述第一數量與所述第二數量的差値， 當所述差値除以一第一數值所獲得的商非大於所述門檻值時，所述記憶體管理電路更用以判斷所述第一比例非大於所述門檻値，以及 當所述差値除以所述第一數值所獲得的商大於所述門檻值時，所述記憶體管理電路更用以判斷所述第一比例大於所述門檻値， 其中所述第一數值為所述第一數量與所述第二數量的總合。
  8. 如申請專利範圍第7項所述的記憶體控制電路單元，其中所述門檻値為百分之十。
  9. 如申請專利範圍第6項所述的記憶體控制電路單元，其中當所述第一比例大於所述門檻値時， 所述記憶體管理電路更用以使用所述多個讀取電壓中的一第二讀取電壓讀取所述第一實體程式化單元以取得一第二資料， 所述記憶體管理電路更用以判斷所述第二資料中的所述第一位元數值的一第三數量與所述第二位元數值的一第四數量的一第二比例是否大於所述門檻值， 當所述第二比例非大於所述門檻値時，所述記憶體管理電路更用以根據所述第二資料執行所述解碼操作以產生一第二解碼後資料，並輸出所述第二解碼後資料，以及 當所述第二比例大於所述門檻値時，所述記憶體管理電路不根據所述第二資料執行所述解碼操作。
  10. 如申請專利範圍第6項所述的記憶體控制電路單元，其中在使用多個讀取電壓中的所述第一讀取電壓讀取所述多個實體抹除單元中的所述第一實體抹除單元的所述第一實體程式化單元以取得所述第一資料的運作之前， 所述記憶體管理電路更用以從所述主機系統接收用以將一第三資料寫入至所述可複寫式非揮發性記憶體模組的一寫入指令， 所述記憶體管理電路更用以根據所述寫入指令對所述第三資料執行一擾亂操作以產生一已擾亂資料(randomized data)，其中所述已擾亂資料中所述第一位元數值的一第五數量與所述第二位元數值的一第六數量的一第三比例非大於所述門檻值，以及 所述記憶體管理電路更用以將所述已擾亂資料寫入至所述第一實體程式化單元。
  11. 一種記憶體儲存裝置，包括： 一連接介面單元，用以耦接至一主機系統； 一可複寫式非揮發性記憶體模組，具有多個實體抹除單元，所述多個實體抹除單元之中的每一個實體抹除單元具有多個實體程式化單元；以及 一記憶體控制電路單元，耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組， 其中所述記憶體控制電路單元用以使用多個讀取電壓中的一第一讀取電壓讀取所述多個實體抹除單元中的一第一實體抹除單元的一第一實體程式化單元以取得一第一資料， 其中所述記憶體控制電路單元更用以判斷所述第一資料中一第一位元數值的一第一數量與一第二位元數值的一第二數量的一第一比例是否大於一門檻值， 當所述第一比例非大於所述門檻値時，所述記憶體控制電路單元更用以根據所述第一資料執行一解碼操作以產生一第一解碼後資料，並輸出所述第一解碼後資料；以及 當所述第一比例大於所述門檻値時，其中所述記憶體控制電路單元不根據所述第一資料執行所述解碼操作。
  12. 如申請專利範圍第11項所述的記憶體儲存裝置，其中在判斷所述第一資料中所述第一位元數值的所述第一數量與所述第二位元數值的所述第二數量的所述第一比例是否大於所述門檻值的運作中， 所述記憶體控制電路單元更用以計算所述第一數量與所述第二數量的差値， 當所述差値除以一第一數值所獲得的商非大於所述門檻值時，所述記憶體控制電路單元更用以判斷所述第一比例非大於所述門檻値，以及 當所述差値除以所述第一數值所獲得的商大於所述門檻值時，所述記憶體控制電路單元更用以判斷所述第一比例大於所述門檻値， 其中所述第一數值為所述第一數量與所述第二數量的總合。
  13. 如申請專利範圍第12項所述的記憶體儲存裝置，其中所述門檻値為百分之十。
  14. 如申請專利範圍第11項所述的記憶體儲存裝置，其中當所述第一比例大於所述門檻値時， 所述記憶體控制電路單元更用以使用所述多個讀取電壓中的一第二讀取電壓讀取所述第一實體程式化單元以取得一第二資料， 所述記憶體控制電路單元更用以判斷所述第二資料中的所述第一位元數值的一第三數量與所述第二位元數值的一第四數量的一第二比例是否大於所述門檻值， 當所述第二比例非大於所述門檻値時，所述記憶體控制電路單元更用以根據所述第二資料執行所述解碼操作以產生一第二解碼後資料，並輸出所述第二解碼後資料，以及 當所述第二比例大於所述門檻値時，所述記憶體控制電路單元不根據所述第二資料執行所述解碼操作。
  15. 如申請專利範圍第11項所述的記憶體儲存裝置，其中在使用多個讀取電壓中的所述第一讀取電壓讀取所述多個實體抹除單元中的所述第一實體抹除單元的所述第一實體程式化單元以取得所述第一資料的運作之前， 所述記憶體控制電路單元更用以從所述主機系統接收用以將一第三資料寫入至所述可複寫式非揮發性記憶體模組的一寫入指令， 所述記憶體控制電路單元更用以根據所述寫入指令對所述第三資料執行一擾亂操作以產生一已擾亂資料(randomized data)，其中所述已擾亂資料中所述第一位元數值的一第五數量與所述第二位元數值的一第六數量的一第三比例非大於所述門檻值，以及 所述記憶體控制電路單元更用以將所述已擾亂資料寫入至所述第一實體程式化單元。
  16. 一種解碼方法，用於一可複寫式非揮發性記憶體模組，所述可複寫式非揮發性記憶體模組具有多個實體抹除單元，所述多個實體抹除單元之中的每一個實體抹除單元具有多個實體程式化單元，所述解碼方法包括： 使用多個讀取電壓中的一第一讀取電壓讀取所述多個實體抹除單元中的一第一實體抹除單元的一第一實體程式化單元以取得一第一資料； 判斷所述第一資料中一第一位元數值的一第一數量與一第二位元數值的一第二數量的一第一比例是否大於一門檻值； 當所述第一比例非大於所述門檻値時，根據所述第一資料執行一解碼操作以產生一第一解碼後資料，並輸出所述第一解碼後資料； 當所述第一比例大於所述門檻値時，使用所述多個讀取電壓中的一第二讀取電壓讀取所述第一實體程式化單元以取得一第二資料； 判斷所述第二資料中的所述第一位元數值的一第三數量與所述第二位元數值的一第四數量的一第二比例是否大於所述門檻值； 當所述第二比例非大於所述門檻値時，根據所述第二資料執行所述解碼操作以產生一第二解碼後資料，並輸出所述第二解碼後資料；以及 當所述第二比例大於所述門檻値時，不根據所述第二資料執行所述解碼操作。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11276465B1 (en) * 2020-08-21 2022-03-15 Intel Corporation Device, system and method to float a decoder for deselected address lines in a three-dimensional crosspoint memory architecture
US11900998B2 (en) 2020-09-11 2024-02-13 Intel Corporation Bipolar decoder for crosspoint memory
CN112631524B (zh) * 2020-12-29 2023-04-07 杭州海康汽车软件有限公司 一种存储介质分配方法、装置及电子设备

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8649469B2 (en) * 2008-11-26 2014-02-11 Cambridge Silicon Radio Limited Signal reception
US20160041869A1 (en) * 2014-08-07 2016-02-11 Pure Storage, Inc. Masking Defective Bits in a Storage Array
US20160133324A1 (en) * 2014-11-12 2016-05-12 Sandisk Technologies Inc. Shaped data associated with an erase operation
US20160232963A1 (en) * 2013-12-16 2016-08-11 Artur ANTONYAN Sense amplifier, semiconductor memory device using thereof and read method thereof

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4888335B2 (ja) * 2007-10-25 2012-02-29 ソニー株式会社 符号化方法及び装置、並びにプログラム
KR20130136271A (ko) * 2012-06-04 2013-12-12 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 데이터 처리 방법
US9213602B1 (en) * 2014-06-23 2015-12-15 Seagate Technology Llc Write mapping to mitigate hard errors via soft-decision decoding
US9780809B2 (en) * 2015-04-30 2017-10-03 Sandisk Technologies Llc Tracking and use of tracked bit values for encoding and decoding data in unreliable memory
TWI595498B (zh) * 2016-01-20 2017-08-11 大心電子（英屬維京群島）股份有限公司 解碼方法、記憶體儲存裝置及記憶體控制電路單元
US10158380B2 (en) * 2016-12-06 2018-12-18 Sandisk Technologies Llc ECC and read adjustment based on dynamic memory error model estimation

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8649469B2 (en) * 2008-11-26 2014-02-11 Cambridge Silicon Radio Limited Signal reception
US20160232963A1 (en) * 2013-12-16 2016-08-11 Artur ANTONYAN Sense amplifier, semiconductor memory device using thereof and read method thereof
US20160041869A1 (en) * 2014-08-07 2016-02-11 Pure Storage, Inc. Masking Defective Bits in a Storage Array
US20160133324A1 (en) * 2014-11-12 2016-05-12 Sandisk Technologies Inc. Shaped data associated with an erase operation

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