TWI725386B - 資料寫入方法、記憶體控制電路單元以及記憶體儲存裝置 - Google Patents

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Abstract

資料寫入方法、記憶體控制電路單元以及記憶體儲存裝置。所述方法包括：從主機系統接收多個資料，並將所述多個資料分別寫入至多個第一實體程式化單元中；根據所述多個資料執行多框架編碼以產生編碼資料，並將所述編碼資料寫入至第二實體程式化單元中；以及將與所述編碼資料相關的多個第一串接資訊分別寫入至所述多個第一實體程式化單元中。

Description

資料寫入方法、記憶體控制電路單元以及記憶體儲存裝置
本發明是有關於一種資料寫入方法、記憶體控制電路單元以及記憶體儲存裝置。
數位相機、行動電話與MP3播放器在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體模組(例如，快閃記憶體)具有資料非揮發性、省電、體積小，以及無機械結構等特性，所以非常適合內建於上述所舉例的各種可攜式多媒體裝置中。
一般來說，在讀取一實體程式化單元中的資料時，從該實體程式化單元中讀取出的資料可以先使用單框架編碼的編碼資料來解碼以進行錯誤偵測與更正。然而，當使用單框架編碼的編碼資料來解碼進行解碼發生失敗時，可以讀取多框架編碼的編碼資料以及用於產生該多框架編碼的編碼資料的多筆資料，並根據 多框架編碼的編碼資料以及用於產生該多框架編碼的編碼資料的多筆資料進行解碼，以嘗試更正目前所讀取的實體程式化單元中所儲存的資料中存在的錯誤。
然而，多框架編碼的編碼資料的錯誤檢查與更正能力是正比於多框架編碼的編碼資料的位元數。當多框架編碼的編碼資料的位元數較少時，會造成多框架編碼的編碼資料的錯誤檢查與更正能力較低的問題。此外，當用於儲存主機系統所寫入的資料的實體程式化單元的格式不同於用於儲存多框架編碼的編碼資料的實體程式化單元的格式時，會造成演算法設計時的複雜度以及硬體設計上的成本上升。此外，假設多框架編碼的編碼資料是儲存在一實體抹除單元且此實體抹除單元不同於主機系統所寫入的資料所位於的實體抹除單元，則在寫入與讀取多框架編碼的編碼資料時也會造成時間的增加。
因此，本發明提供一種資料寫入方法、記憶體控制電路單元以及記憶體儲存裝置，可以增加編碼資料的位元數以提升編碼資料的錯誤檢查與更正能力、降低演算法設計時的複雜度以及硬體設計上的成本以及降低在寫入與讀取編碼資料時所需的時間。
本發明提出一種資料寫入方法，用於一可複寫式非揮發性記憶體模組，其中所述可複寫式非揮發性記憶體模組具有多個 實體抹除單元，所述多個實體抹除單元之中的每一個實體抹除單元具有多個實體程式化單元，所述資料寫入方法包括：從一主機系統接收多個資料，並將所述多個資料分別寫入至所述多個實體程式化單元之中的i個第一實體程式化單元中，其中i為大於零的正整數；根據所述多個資料執行一多框架編碼以產生一編碼資料，並將所述編碼資料寫入至所述多個實體程式化單元之中的一第二實體程式化單元中；以及將與所述編碼資料相關的多個第一串接資訊分別寫入至所述i個第一實體程式化單元中，其中所述多個第一串接資訊用以記錄所述多個資料在所述i個第一實體程式化單元中的位置。
在本發明的一實施例中，所述i個第一實體程式化單元中的第k個第一實體程式化單元的第一串接資訊用以記錄所述i個第一實體程式化單元中所述第k個第一實體程式化單元以外的至少一其他實體程式化單元的位置，其中k為大於零且小於i+1的正整數。
在本發明的一實施例中，所述其他實體程式化單元的位置包括所述i個第一實體程式化單元中的第n個第一實體程式化單元的位置，其中n為大於零且小於k的正整數。
在本發明的一實施例中，所述第k個第一實體程式化單元的第一串接資訊包括至少一第一位元與至少一第二位元，所述第一位元用以記錄所述i個第一實體程式化單元中的第k-1個第一實體程式化單元的位置且所述第二位元用以記錄所述i個第一實 體程式化單元中的第k-2個第一實體程式化單元的位置，且k大於2。
在本發明的一實施例中，根據所述多個資料執行所述多框架編碼以產生所述編碼資料，並將所述編碼資料寫入至所述多個實體程式化單元之中的所述第二實體程式化單元中的步驟包括：將一第二串接資訊寫入至所述第二實體程式化單元中，其中所述第二串接資訊用以記錄所述i個第一實體程式化單元中的第j個第一實體程式化單元的位置，其中j為大於零且小於i+1的正整數。
在本發明的一實施例中，所述第二串接資訊包括至少一第三位元與至少一第四位元，所述第三位元用以記錄所述i個第一實體程式化單元中的第i個第一實體程式化單元的位置且所述第四位元用以記錄所述i個第一實體程式化單元中的第i-1個第一實體程式化單元的位置，且i大於1。
在本發明的一實施例中，所述第二實體程式化單元中用以記錄資料的格式相同於所述i個第一實體程式化單元中的每一個第一實體程式化單元中用以記錄資料的格式。
在本發明的一實施例中，所述i個第一實體程式化單元與所述第二實體程式化單元屬於所述多個實體抹除單元之中的一第一實體抹除單元。
本發明提出一種記憶體控制電路單元，用於可複寫式非揮發性記憶體模組，所述可複寫式非揮發性記憶體模組具有多個 實體抹除單元，所述多個實體抹除單元之中的每一個實體抹除單元具有多個實體程式化單元。所述記憶體控制電路單元包括：主機介面、記憶體介面以及記憶體管理電路。主機介面用以耦接至主機系統。記憶體介面用以耦接至所述可複寫式非揮發性記憶體模組。記憶體管理電路耦接至所述主機介面以及所述記憶體介面。記憶體管理電路用以執行下述運作：從主機系統接收多個資料，並將所述多個資料分別寫入至所述多個實體程式化單元之中的i個第一實體程式化單元中，其中i為大於零的正整數；根據所述多個資料執行一多框架編碼以產生一編碼資料，並將所述編碼資料寫入至所述多個實體程式化單元之中的一第二實體程式化單元中；以及將與所述編碼資料相關的多個第一串接資訊分別寫入至所述i個第一實體程式化單元中，其中所述多個第一串接資訊用以記錄所述多個資料在所述i個第一實體程式化單元中的位置。
在本發明的一實施例中，所述i個第一實體程式化單元中的第k個第一實體程式化單元的第一串接資訊用以記錄所述i個第一實體程式化單元中所述第k個第一實體程式化單元以外的至少一其他實體程式化單元的位置，其中k為大於零且小於i+1的正整數。
在本發明的一實施例中，所述其他實體程式化單元的位置包括所述i個第一實體程式化單元中的第n個第一實體程式化單元的位置，其中n為大於零且小於k的正整數。
在本發明的一實施例中，所述第k個第一實體程式化單 元的第一串接資訊包括至少一第一位元與至少一第二位元，所述第一位元用以記錄所述i個第一實體程式化單元中的第k-1個第一實體程式化單元的位置且所述第二位元用以記錄所述i個第一實體程式化單元中的第k-2個第一實體程式化單元的位置，且k大於2。
在本發明的一實施例中，在根據所述多個資料執行所述多框架編碼以產生所述編碼資料，並將所述編碼資料寫入至所述多個實體程式化單元之中的所述第二實體程式化單元中的運作中，所述記憶體管理電路更用以將一第二串接資訊寫入至所述第二實體程式化單元中，其中所述第二串接資訊用以記錄所述i個第一實體程式化單元中的第j個第一實體程式化單元的位置，其中j為大於零且小於i+1的正整數。
在本發明的一實施例中，所述第二串接資訊包括至少一第三位元與至少一第四位元，所述第三位元用以記錄所述i個第一實體程式化單元中的第i個第一實體程式化單元的位置且所述第四位元用以記錄所述i個第一實體程式化單元中的第i-1個第一實體程式化單元的位置，且i大於1。
在本發明的一實施例中，所述第二實體程式化單元中用以記錄資料的格式相同於所述i個第一實體程式化單元中的每一個第一實體程式化單元中用以記錄資料的格式。
在本發明的一實施例中，所述i個第一實體程式化單元與所述第二實體程式化單元屬於所述多個實體抹除單元之中的一第 一實體抹除單元。
本發明提出一種記憶體儲存裝置，包括連接介面單元、可複寫式非揮發性記憶體模組以及記憶體控制電路單元。連接介面單元用以耦接至主機系統。可複寫式非揮發性記憶體模組具有多個實體抹除單元，所述多個實體抹除單元之中的每一個實體抹除單元具有多個實體程式化單元。記憶體控制電路單元耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組。記憶體控制電路單元用以執行下述運作：從主機系統接收多個資料，並將所述多個資料分別寫入至所述多個實體程式化單元之中的i個第一實體程式化單元中，其中i為大於零的正整數；根據所述多個資料執行一多框架編碼以產生一編碼資料，並將所述編碼資料寫入至所述多個實體程式化單元之中的一第二實體程式化單元中；以及將與所述編碼資料相關的多個第一串接資訊分別寫入至所述i個第一實體程式化單元中，其中所述多個第一串接資訊用以記錄所述多個資料在所述i個第一實體程式化單元中的位置。
在本發明的一實施例中，所述i個第一實體程式化單元中的第k個第一實體程式化單元的第一串接資訊用以記錄所述i個第一實體程式化單元中所述第k個第一實體程式化單元以外的至少一其他實體程式化單元的位置，其中k為大於零且小於i+1的正整數。
在本發明的一實施例中，所述其他實體程式化單元的位置包括所述i個第一實體程式化單元中的第n個第一實體程式化單 元的位置，其中n為大於零且小於k的正整數。
在本發明的一實施例中，所述第k個第一實體程式化單元的第一串接資訊包括至少一第一位元與至少一第二位元，所述第一位元用以記錄所述i個第一實體程式化單元中的第k-1個第一實體程式化單元的位置且所述第二位元用以記錄所述i個第一實體程式化單元中的第k-2個第一實體程式化單元的位置，且k大於2。
在本發明的一實施例中，在根據所述多個資料執行所述多框架編碼以產生所述編碼資料，並將所述編碼資料寫入至所述多個實體程式化單元之中的所述第二實體程式化單元中的運作中，所述記憶體控制電路單元更用以將一第二串接資訊寫入至所述第二實體程式化單元中，其中所述第二串接資訊用以記錄所述i個第一實體程式化單元中的第j個第一實體程式化單元的位置，其中j為大於零且小於i+1的正整數。
在本發明的一實施例中，所述第二串接資訊包括至少一第三位元與至少一第四位元，所述第三位元用以記錄所述i個第一實體程式化單元中的第i個第一實體程式化單元的位置且所述第四位元用以記錄所述i個第一實體程式化單元中的第i-1個第一實體程式化單元的位置，且i大於1。
在本發明的一實施例中，所述第二實體程式化單元中用以記錄資料的格式相同於所述i個第一實體程式化單元中的每一個第一實體程式化單元中用以記錄資料的格式。
在本發明的一實施例中，所述i個第一實體程式化單元與所述第二實體程式化單元屬於所述多個實體抹除單元之中的一第一實體抹除單元。
基於上述，本發明的資料寫入方法、記憶體控制電路單元以及記憶體儲存裝置可以增加編碼資料的位元數以提升編碼資料的錯誤檢查與更正能力。此外，本發明的資料寫入方法中，由於用於記錄主機系統寫入的資料的實體程式化單元的格式是相同於用於記錄編碼資料的實體程式化單元的格式，可以降低演算法設計時的複雜度以及硬體設計上的成本。此外，本發明的資料寫入方法中，由於編碼資料是與用於產生該編碼資料的資料被儲存在相同的一實體抹除單元中，可以降低在寫入與讀取編碼資料時所需的時間。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
10:記憶體儲存裝置
11:主機系統
110:系統匯流排
111:處理器
112:隨機存取記憶體
113:唯讀記憶體
114:資料傳輸介面
12:輸入/輸出(I/O)裝置
20:主機板
201:隨身碟
202:記憶卡
203:固態硬碟
204:無線記憶體儲存裝置
205:全球定位系統模組
206:網路介面卡
207:無線傳輸裝置
208:鍵盤
209:螢幕
210:喇叭
32:SD卡
33:CF卡
34:嵌入式儲存裝置
341:嵌入式多媒體卡
342:嵌入式多晶片封裝儲存裝置
402:連接介面單元
404:記憶體控制電路單元
406:可複寫式非揮發性記憶體模組
2202:記憶胞陣列
2204:字元線控制電路
2206:位元線控制電路
2208:行解碼器
2210:資料輸入/輸出緩衝器
2212:控制電路
502:記憶胞
504:位元線
506:字元線
508:共用源極線
512:選擇閘汲極電晶體
514:選擇閘源極電晶體
VA、VA1、VB、VC、VD、VE、VF、VG:讀取電壓
702:記憶體管理電路
704:主機介面
706:記憶體介面
708:錯誤檢查與校正電路
710:緩衝記憶體
712:電源管理電路
801(1)~801(r):位置
820:編碼資料
810(0)~810(E)、825(1)~825(8)、830(1)~830(8):實體程式化單元
825、830:實體抹除單元
DATA1~DATA5:資料
ECC1、ECC2:編碼資料
E_Info:編碼資訊
A1、A2:欄位
S1401:從主機系統接收多個資料，並將此些資料分別寫入至i個第一實體程式化單元中，其中i為大於零的正整數的步驟
S1403:根據前述多個資料執行多框架編碼以產生編碼資料，並將編碼資料寫入至第二實體程式化單元中的步驟
S1405:將與編碼資料相關的多個第一串接資訊分別寫入至前述i個第一實體程式化單元中，其中前述i個第一實體程式化單元中的第k個第一實體程式化單元的第一串接資訊用以記錄前述i 個第一實體程式化單元中第k個第一實體程式化單元以外的至少一其他實體程式化單元的位置，其中k為大於零且小於i+1的正整數的步驟
S1407:將第二串接資訊寫入至第二實體程式化單元中，其中第二串接資訊用以記錄前述i個第一實體程式化單元中的第j個第一實體程式化單元的位置，其中j為大於零且小於i+1的正整數的步驟
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。
圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。
圖3是根據本發明的另一範例實施例所繪示的主機系統與記 憶體儲存裝置的示意圖。
圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。
圖5是根據一範例實施例所繪示的可複寫式非揮發性記憶體模組的概要方塊圖。
圖6是根據一範例實施例所繪示的記憶胞陣列的示意圖。
圖7是根據一範例實施例所繪示儲存於記憶胞陣列中的寫入資料所對應的閘極電壓的統計分配圖。
圖8是根據一範例實施例所繪示的從記憶胞中讀取資料的示意圖。
圖9是根據另一範例實施例所繪示的從記憶胞中讀取資料的示意圖。
圖10是根據本範例實施例所繪示之實體抹除單元的範例示意圖。
圖11是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。
圖12是根據本發明的一範例實施例所繪示的多框架編碼的示意圖。
圖13A是習知用於產生多框架編碼的編碼資料的多個資料分別位於多個不連續的實體程式化單元中的示意圖。
圖13B是根據本發明的一範例實施例所繪示的資料寫入方法的示意圖。
圖14是根據本發明的一範例實施例所繪示的資料寫入方法 的流程圖。
一般而言，記憶體儲存裝置(亦稱，記憶體儲存系統)包括可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)與控制器(亦稱，控制電路)。通常記憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。
請參照圖1與圖2，主機系統11一般包括處理器111、隨機存取記憶體(random access memory,RAM)112、唯讀記憶體(read only memory,ROM)113及資料傳輸介面114。處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114皆耦接至系統匯流排(system bus)110。
在本範例實施例中，主機系統11是透過資料傳輸介面114與記憶體儲存裝置10耦接。例如，主機系統11可經由資料傳輸介面114將資料儲存至記憶體儲存裝置10或從記憶體儲存裝置10中讀取資料。此外，主機系統11是透過系統匯流排110與I/O裝置12耦接。例如，主機系統11可經由系統匯流排110將輸出訊 號傳送至I/O裝置12或從I/O裝置12接收輸入訊號。
在本範例實施例中，處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114可設置在主機系統11的主機板20上。資料傳輸介面114的數目可以是一或多個。透過資料傳輸介面114，主機板20可以經由有線或無線方式耦接至記憶體儲存裝置10。記憶體儲存裝置10可例如是隨身碟201、記憶卡202、固態硬碟(Solid State Drive,SSD)203或無線記憶體儲存裝置204。無線記憶體儲存裝置204可例如是近距離無線通訊(Near Field Communication,NFC)記憶體儲存裝置、無線傳真(WiFi)記憶體儲存裝置、藍牙(Bluetooth)記憶體儲存裝置或低功耗藍牙記憶體儲存裝置(例如，iBeacon)等以各式無線通訊技術為基礎的記憶體儲存裝置。此外，主機板20也可以透過系統匯流排110耦接至全球定位系統(Global Positioning System,GPS)模組205、網路介面卡206、無線傳輸裝置207、鍵盤208、螢幕209、喇叭210等各式I/O裝置。例如，在一範例實施例中，主機板20可透過無線傳輸裝置207存取無線記憶體儲存裝置204。
在一範例實施例中，所提及的主機系統為可實質地與記憶體儲存裝置配合以儲存資料的任意系統。雖然在上述範例實施例中，主機系統是以電腦系統來作說明，然而，圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。請參照圖3，在另一範例實施例中，主機系統31也可以是數位相機、攝影機、通訊裝置、音訊播放器、視訊播放器或平板電 腦等系統，而記憶體儲存裝置30可為其所使用的SD卡32、CF卡33或嵌入式儲存裝置34等各式非揮發性記憶體儲存裝置。嵌入式儲存裝置34包括嵌入式多媒體卡(embedded MMC,eMMC)341及/或嵌入式多晶片封裝儲存裝置(embedded Multi Chip Package,eMCP)342等各類型將記憶體模組直接耦接於主機系統的基板上的嵌入式儲存裝置。
圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。
請參照圖4，記憶體儲存裝置10包括連接介面單元402、記憶體控制電路單元404與可複寫式非揮發性記憶體模組406。
在本範例實施例中，連接介面單元402是相容於序列先進附件(Serial Advanced Technology Attachment,SATA)標準。然而，必須瞭解的是，本發明不限於此，連接介面單元402亦可以是符合並列先進附件(Parallel Advanced Technology Attachment,PATA)標準、電氣和電子工程師協會(Institute of Electrical and Electronic Engineers,IEEE)1394標準、高速周邊零件連接介面(Peripheral Component Interconnect Express,PCI Express)標準、通用序列匯流排(Universal Serial Bus,USB)標準、安全數位(Secure Digital,SD)介面標準、超高速一代(Ultra High Speed-I,UHS-I)介面標準、超高速二代(Ultra High Speed-II,UHS-II)介面標準、記憶棒(Memory Stick,MS)介面標準、多晶片封裝(Multi-Chip Package)介面標準、多媒體儲存卡(Multi Media Card,MMC)介面標準、崁入 式多媒體儲存卡(Embedded Multimedia Card,eMMC)介面標準、通用快閃記憶體(Universal Flash Storage,UFS)介面標準、嵌入式多晶片封裝(embedded Multi Chip Package,eMCP)介面標準、小型快閃(Compact Flash,CF)介面標準、整合式驅動電子介面(Integrated Device Electronics,IDE)標準或其他適合的標準。連接介面單元402可與記憶體控制電路單元404封裝在一個晶片中，或者連接介面單元402是佈設於一包含記憶體控制電路單元404之晶片外。
記憶體控制電路單元404用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令並且根據主機系統11的指令在可複寫式非揮發性記憶體模組406中進行資料的寫入、讀取與抹除等運作。
可複寫式非揮發性記憶體模組406是耦接至記憶體控制電路單元404並且用以儲存主機系統11所寫入之資料。可複寫式非揮發性記憶體模組406可以是單階記憶胞(Single Level Cell,SLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存1個位元的快閃記憶體模組)、多階記憶胞(Multi Level Cell,MLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存2個位元的快閃記憶體模組)、複數階記憶胞(Triple Level Cell，TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存3個位元的快閃記憶體模組)、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
可複寫式非揮發性記憶體模組406中的記憶胞是以陣列 的方式設置。以下以二維陣列來對記憶胞陣列進行說明。但是，在此須注意的是，以下範例實施例只是記憶胞陣列的一種範例，在其他的範例實施例中，記憶胞陣列的配置方式可以被調整以符合實務上的需求。
圖5是根據一範例實施例所繪示的可複寫式非揮發性記憶體模組的概要方塊圖。圖6是根據一範例實施例所繪示的記憶胞陣列的示意圖。
請同時參照圖5與圖6，可複寫式非揮發性記憶體模組406包括記憶胞陣列2202、字元線控制電路2204、位元線控制電路2206、行解碼器(column decoder)2208、資料輸入/輸出緩衝器2210與控制電路2212。
在本範例實施例中，記憶胞陣列2202可包括用以儲存資料的多個記憶胞502、多個選擇閘汲極(select gate drain,SGD)電晶體512與多個選擇閘源極(select gate source,SGS)電晶體514、以及連接此些記憶胞的多條位元線504、多條字元線506、與共用源極線508(如圖6所示)。記憶胞502是以陣列方式(或立體堆疊的方式)配置在位元線504與字元線506的交叉點上。當從記憶體控制電路單元404接收到寫入指令或讀取指令時，控制電路2212會控制字元線控制電路2204、位元線控制電路2206、行解碼器2208、資料輸入/輸出緩衝器2210來寫入資料至記憶胞陣列2202或從記憶胞陣列2202中讀取資料，其中字元線控制電路2204用以控制施予至字元線506的電壓，位元線控制電路2206用以控制施予至 位元線504的電壓，行解碼器2208依據指令中的列位址以選擇對應的位元線，並且資料輸入/輸出緩衝器2210用以暫存資料。
可複寫式非揮發性記憶體模組406中的記憶胞是以臨界電壓的改變來儲存多位元(bits)。具體來說，每一個記憶胞的控制閘極(control gate)與通道之間有一個電荷捕捉層。透過施予一寫入電壓至控制閘極，可以改變電荷補捉層的電子量，因而改變了記憶胞的臨界電壓。此改變臨界電壓的程序亦稱為“把資料寫入至記憶胞”或“程式化記憶胞”。隨著臨界電壓的改變，記憶胞陣列2202的每一記憶胞具有多個儲存狀態。並且透過讀取電壓可以判斷記憶胞是屬於哪一個儲存狀態，藉此取得記憶胞所儲存的位元。
圖7是根據一範例實施例所繪示儲存於記憶胞陣列中的寫入資料所對應的閘極電壓的統計分配圖。
請參照圖7，以MLC NAND型快閃記憶體為例，隨著不同的臨界電壓，每一記憶胞具有4種儲存狀態，並且此些儲存狀態分別地代表"11"、"10"、"00"與"01"等位元。換言之，每一個儲存狀態包括最低有效位元(Least Significant Bit，LSB)以及最高有效位元(Most Significant Bit，MSB)。在本範例實施例中，儲存狀態(即，"11"、"10"、"00"與"01")中從左側算起之第1個位元為LSB，而從左側算起之第2個位元為MSB。因此，在此範例實施例中，每一記憶胞可儲存2個位元。必須瞭解的是，圖7所繪示的臨界電壓及其儲存狀態的對應僅為一個範例。在本發明另一範例實施例中，臨界電壓與儲存狀態的對應亦可是隨著臨界電壓越大而以 "11"、"10"、"01"與"00"排列，或是其他排列。此外，在另一範例實施例中，亦可定義從左側算起之第1個位元為MSB，而從左側算起之第2個位元為LSB。
在一個記憶胞可以儲存多個位元(例如，MLC或TLC NAND快閃記憶體模組)的範例實施例中，屬於同一條字元線的實體程式化單元至少可被分類為下實體程式化單元與上實體程式化單元。例如，在MLC NAND快閃記憶體模組中，一記憶胞的最低有效位元(Least Significant Bit，LSB)是屬於下實體程式化單元，並且此記憶胞的最高有效位元(Most Significant Bit，MSB)是屬於上實體程式化單元。在一範例實施例中，下實體程式化單元亦稱為快頁(fast page)，而上實體程式化單元亦稱為慢頁(slow page)。此外，在TLC NAND快閃記憶體模組中，一記憶胞的最低有效位元(Least Significant Bit，LSB)是屬於下實體程式化單元，此記憶胞的中間有效位元(Center Significant Bit，CSB)是屬於中實體程式化單元，並且此記憶胞的最高有效位元(Most Significant Bit，MSB)是屬於上實體程式化單元。
圖8是根據一範例實施例所繪示的從記憶胞中讀取資料的示意圖，其是以MLC NAND型快閃記憶體為例。
請參照圖8，記憶胞陣列2202之記憶胞的讀取運作是藉由施予讀取電壓VA~VC於控制閘極，藉由記憶胞通道的導通狀態，來識別記憶胞儲存之資料。驗證位元(VA)是用以指示施予讀取電壓VA時記憶胞通道是否為導通；驗證位元(VC)是用以指示施 予讀取電壓VC時，記憶胞通道是否為導通；驗證位元(VB)是用以指示施予讀取電壓VB時，記憶胞通道是否為導通。在此假設驗證位元是“1”時表示對應的記憶胞通道導通，而驗證位元是“0”時表示對應的記憶胞通道沒有導通。如圖8所示，透過驗證位元(VA)~(VC)可以判斷記憶胞是處於哪一個儲存狀態，進而取得所儲存的位元。
圖9是根據另一範例實施例所繪示的從記憶胞中讀取資料的示意圖。
請參照圖9，以一TLC NAND型快閃記憶體為例，每一個儲存狀態包括左側算起之第1個位元的最低有效位元LSB、從左側算起之第2個位元的中間有效位元(Center Significant Bit，CSB)以及從左側算起之第3個位元的最高有效位元MSB。在此範例中，依照不同的臨界電壓，記憶胞具有8種儲存狀態(即，"111"、"110"、"100"、"101"、"001"、"000"、"010"與"011")。藉由施加讀取電壓VA~VG於控制閘極，可以識別記憶胞所儲存的位元。
其中，值得說明的是，圖9的8種儲存狀態之排列順序，可依製造商之設計而訂，非以本範例之排列方式為限。
此外，可複寫式非揮發性記憶體模組406的記憶胞會構成多個實體程式化單元，並且此些實體程式化單元會構成多個實體抹除單元。具體而言，圖6中同一條字元線上的記憶胞會組成一或多個實體程式化單元。例如，若可複寫式非揮發性記憶體模組406為MLC NAND型快閃記憶體模組，則同一條字元線與多條 位元線之交錯處上的記憶胞會構成2個實體程式化單元，亦即上實體程式化單元與下實體程式化單元。而一個上實體程式化單元與一個下實體程式化單元可以統稱為一實體程式化單元組。特別是，倘若欲讀取的資料位在一實體程式化單元組的一下實體程式化單元時，可以採用如圖8中的讀取電壓VA來識別此下實體程式化單元中每一位元的值。倘若欲讀取的資料位在一實體程式化單元組的一上實體程式化單元時，可以採用如圖8中讀取電壓VB與讀取電壓VC來識別此上實體程式化單元中每一位元的值。
或者，若可複寫式非揮發性記憶體模組406為TLC NAND型快閃記憶體模組，則同一條字元線與多條位元線之交錯處上的記憶胞會構成3個實體程式化單元，亦即上實體程式化單元、中實體程式化單元與下實體程式化單元。而一個上實體程式化單元、一個中實體程式化單元與一個下實體程式化單元可以統稱為一實體程式化單元組。特別是，倘若欲讀取的資料位在一實體程式化單元組的一下實體程式化單元時，可以採用如圖9中的讀取電壓VA來識別此下實體程式化單元中每一位元的值。倘若欲讀取的資料位在一實體程式化單元組的一中實體程式化單元時，可以採用如圖9中的讀取電壓VB與讀取電壓VC來識別此中實體程式化單元中每一位元的值。倘若欲讀取的資料位在一實體程式化單元組的一上實體程式化單元時，可以採用如圖9中的讀取電壓VD、讀取電壓VE、讀取電壓VF與讀取電壓VG來識別此上實體程式化單元中每一位元的值。
在本範例實施例中，實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。例如，實體程式化單元為實體頁面(page)或是實體扇(sector)。若實體程式化單元為實體頁面，則此些實體程式化單元通常包括資料位元區與冗餘(redundancy)位元區。資料位元區包含多個實體扇，用以儲存使用者資料，而冗餘位元區用以儲存系統資料(例如，錯誤更正碼)。在本範例實施例中，資料位元區包含32個實體扇，且一個實體扇的大小為512位元組(byte,B)。然而，在其他範例實施例中，資料位元區中也可包含8個、16個或數目更多或更少的實體扇，並且每一個實體扇的大小也可以是更大或更小。另一方面，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。例如，實體抹除單元為實體區塊(block)。
圖10是根據本範例實施例所繪示之實體抹除單元的範例示意圖。
請參照圖10，在本範例實施例中，假設一個實體抹除單元是由多個實體程式化單元組所組成，其中每個實體程式化單元組包括由排列在同一條字元線上的數個記憶胞所組成的下實體程式化單元、中實體程式化單元與上實體程式化單元。例如，在實體抹除單元中，屬於下實體程式化單元的第0個實體程式化單元、屬於中實體程式化單元的第1個實體程式化單元和屬於上實體程式化單元的第2個實體程式化單元會被視為一個實體程式化單元組。類似地，第3、4、5個實體程式化單元會被視為一個實體程式化單元組，並且以此類推其他實 體程式化單元亦是依據此方式被區分為多個實體程式化單元組。
圖11是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。
請參照圖11，記憶體控制電路單元404包括記憶體管理電路702、主機介面704、記憶體介面706及錯誤檢查與校正電路708。
記憶體管理電路702用以控制記憶體控制電路單元404的整體運作。具體來說，記憶體管理電路702具有多個控制指令，並且在記憶體儲存裝置10運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。以下說明記憶體管理電路702或任何包含於記憶體控制電路單元404中的電路元件之操作時，等同於說明記憶體控制電路單元404的操作。
在本範例實施例中，記憶體管理電路702的控制指令是以韌體型式來實作。例如，記憶體管理電路702具有微處理器單元(未繪示)與唯讀記憶體(未繪示)，並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置10運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。
在另一範例實施例中，記憶體管理電路702的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組406的特定區域(例如，記憶體模組中專用於存放系統資料的系統區)中。此外，記憶體管理電路702具有微處理器單元(未繪示)、唯讀記憶體(未繪示)及隨機存取記憶體(未繪示)。特別是，此唯讀記憶體具有 開機碼(boot code)，並且當記憶體控制電路單元404被致能時，微處理器單元會先執行此開機碼來將儲存於可複寫式非揮發性記憶體模組406中之控制指令載入至記憶體管理電路702的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。
此外，在另一範例實施例中，記憶體管理電路702的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路702包括微控制器、記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路。記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路是耦接至微控制器。記憶胞管理電路用以管理可複寫式非揮發性記憶體模組406的記憶胞或其群組。記憶體寫入電路用以對可複寫式非揮發性記憶體模組406下達寫入指令序列以將資料寫入至可複寫式非揮發性記憶體模組406中。記憶體讀取電路用以對可複寫式非揮發性記憶體模組406下達讀取指令序列以從可複寫式非揮發性記憶體模組406中讀取資料。記憶體抹除電路用以對可複寫式非揮發性記憶體模組406下達抹除指令序列以將資料從可複寫式非揮發性記憶體模組406中抹除。資料處理電路用以處理欲寫入至可複寫式非揮發性記憶體模組406的資料以及從可複寫式非揮發性記憶體模組406中讀取的資料。寫入指令序列、讀取指令序列及抹除指令序列可各別包括一或多個程式碼或指令碼並且用以指示可複寫式非揮發性記憶體模組406執行相對應的寫入、 讀取及抹除等操作。在一範例實施例中，記憶體管理電路702還可以下達其他類型的指令序列給可複寫式非揮發性記憶體模組406以指示執行相對應的操作。
主機介面704是耦接至記憶體管理電路702並且用以接收與識別主機系統11所傳送的指令與資料。也就是說，主機系統11所傳送的指令與資料會透過主機介面704來傳送至記憶體管理電路702。在本範例實施例中，主機介面704是相容於SATA標準。然而，必須瞭解的是本發明不限於此，主機介面704亦可以是相容於PATA標準、IEEE 1394標準、PCI Express標準、USB標準、SD標準、UHS-I標準、UHS-II標準、MS標準、MMC標準、eMMC標準、UFS標準、CF標準、IDE標準或其他適合的資料傳輸標準。
記憶體介面706是耦接至記憶體管理電路702並且用以存取可複寫式非揮發性記憶體模組406。也就是說，欲寫入至可複寫式非揮發性記憶體模組406的資料會經由記憶體介面706轉換為可複寫式非揮發性記憶體模組406所能接受的格式。具體來說，若記憶體管理電路702要存取可複寫式非揮發性記憶體模組406，記憶體介面706會傳送對應的指令序列。例如，這些指令序列可包括指示寫入資料的寫入指令序列、指示讀取資料的讀取指令序列、指示抹除資料的抹除指令序列、以及用以指示各種記憶體操作(例如，改變讀取電壓準位或執行垃圾回收程序等等)的相對應的指令序列。這些指令序列例如是由記憶體管理電路702產生並且透過記憶體介面706傳送至可複寫式非揮發性記憶體模組 406。這些指令序列可包括一或多個訊號，或是在匯流排上的資料。這些訊號或資料可包括指令碼或程式碼。例如，在讀取指令序列中，會包括讀取的辨識碼、記憶體位址等資訊。
錯誤檢查與校正電路708是耦接至記憶體管理電路702並且用以執行錯誤檢查與校正程序以確保資料的正確性。具體來說，當記憶體管理電路702從主機系統11中接收到寫入指令時，錯誤檢查與校正電路708會為對應此寫入指令的資料產生對應的錯誤更正碼(error correcting code,ECC)及/或錯誤檢查碼(error detecting code，EDC)，並且記憶體管理電路702會將對應此寫入指令的資料與對應的錯誤更正碼及/或錯誤檢查碼寫入至可複寫式非揮發性記憶體模組406中。之後，當記憶體管理電路702從可複寫式非揮發性記憶體模組406中讀取資料時會同時讀取此資料對應的錯誤更正碼及/或錯誤檢查碼，並且錯誤檢查與校正電路708會依據此錯誤更正碼及/或錯誤檢查碼對所讀取的資料執行錯誤檢查與校正程序。
在一範例實施例中，記憶體控制電路單元404還包括緩衝記憶體710與電源管理電路712。
緩衝記憶體710是耦接至記憶體管理電路702並且用以暫存來自於主機系統11的資料與指令或來自於可複寫式非揮發性記憶體模組406的資料。電源管理電路712是耦接至記憶體管理電路702並且用以控制記憶體儲存裝置10的電源。
在本範例實施例中，錯誤檢查與校正電路708可以針對 儲存於同一個實體程式化單元中的資料進行單框架(single-frame)編碼，也可以針對儲存於多個實體程式化單元中的資料進行多框架(multi-frame)編碼。單框架編碼與多框架編碼可以分別採用低密度奇偶檢查校正碼(low density parity code，LDPC)、BCH碼、迴旋碼(convolutional code)或渦輪碼(turbo code)等編碼演算法的至少其中之一。或者，在一範例實施例中，多框架編碼還可以採用里德-所羅門碼(Reed-solomon codes,RS codes)演算法或互斥或(XOR)演算法。此外，在另一範例實施例中，更多未列於上的編碼演算法也可以被採用，在此便不贅述。根據所採用的編碼演算法，錯誤檢查與校正電路708可以編碼欲保護之資料來產生相對應的錯誤更正碼及/或錯誤檢查碼。為了說明方便，以下將經由編碼產生的錯誤更正碼及/或錯誤檢查碼統稱為編碼資料。
圖12是根據本發明的一範例實施例所繪示的多框架編碼的示意圖。
請參照圖12，以編碼實體程式化單元810(0)~810(E)所儲存之資料來產生相對應的編碼資料820為例，實體程式化單元810(0)~810(E)中的每一者所儲存之至少部分資料可視為一個框架。在多框架編碼中，是以每一個位元(或，位元組)所在的位置為依據來對實體程式化單元810(0)~810(E)中的資料進行編碼。例如，位於位置801(1)的位元b11、b21、...、bp1會被編碼為編碼資料820中的位元bo1，位於位置801(2)的位元b12、b22、...、bp2會被編碼為編碼資料820中的位元bo2；以此類推，位於位置801(r) 的位元b1r、b2r、...、bpr會被編碼為編碼資料820中的位元bor。 爾後，根據編碼資料820即可對從實體程式化單元810(0)~810(E)中讀取的資料進行解碼，以嘗試更正所讀取之資料中可能存在的錯誤。
此外，在圖12的另一範例實施例中，用於產生編碼資料820的資料也可能包括實體程式化單元810(0)~810(E)所儲存之資料中的資料位元(data bits)所對應的冗餘位元(redundancy bits)。以實體程式化單元810(0)所儲存之資料為例，其中的冗餘位元例如是對儲存於實體程式化單元810(0)中的資料位元進行單框架編碼而產生的。在本範例實施例中，假設在讀取實體程式化單元810(0)中的資料時，從實體程式化單元810(0)中讀取出的資料可以先使用實體程式化單元810(0)中的冗餘位元(例如，單框架編碼的編碼資料)來解碼以進行錯誤偵測與更正。然而，當使用實體程式化單元810(0)中的冗餘位元進行解碼發生失敗(例如，解碼後實體程式化單元810(0)中所儲存的資料的錯誤位元數大於一門檻值)時，可以讀取編碼資料820以及實體程式化單元810(1)~810(E)的資料，並根據編碼資料820以及實體程式化單元810(1)~810(E)的資料進行解碼，以嘗試更正實體程式化單元810(0)中所儲存的資料中存在的錯誤。也就是說，在本範例實施例中，當使用單框架編碼產生的編碼資料進行解碼發生失敗時，會改用多框架編碼產生的編碼資料進行解碼。
然而需注意的是，一般來說，用於產生多框架編碼的編 碼資料的多個資料可能分別位於多個不連續的實體程式化單元中。舉例來說，圖13A是習知用於產生多框架編碼的編碼資料的多個資料分別位於多個不連續的實體程式化單元中的示意圖。
請參照圖13A，為了方便說明，在圖13A的範例中，假設可複寫式非揮發性記憶體模組406中具有實體抹除單元825。實體抹除單元825具有實體程式化單元825(1)~825(8)。當記憶體管理電路702從主機系統11接收到資料DATA1~DATA5時，記憶體管理電路702可以將資料DATA1~DATA5分別寫入實體程式化單元825(1)~825(2)、825(4)~825(5)、825(7)。在此需說明的是，雖然圖13A沒有繪示，但實體程式化單元825(1)~825(2)、825(4)~825(5)、825(7)中的每一個實體程式化單元中還包括冗餘位元區，冗餘位元區用於儲存單框架編碼的編碼資料。此外，在本實施例中，冗餘位元區還包括預先保留且未使用的多個位元。
在本實施例中，假設實體程式化單元825(3)與實體程式化單元825(6)因為程式化失敗(program fail)的關係而沒有儲存資料。之後，記憶體管理電路702可以根據資料DATA1~DATA5執行多框架編碼以產生編碼資料ECC1，並且將編碼資料ECC1寫入至實體程式化單元825(8)中。需注意的是，在習知技術中，用於儲存多框架編碼的編碼資料ECC1的實體程式化單元825(8)還需記錄一編碼資訊E_Info來記錄用於產生編碼資料ECC1的資料DATA1~DATA5所在的位置。更詳細來說，在本實施例中，由於實體程式化單元825(1)~825(8)是位在同一個實體抹除單元825中， 故記憶體管理電路702可以使用位元圖(bitmap)來表示前述的編碼資訊E_Info。在圖13A的範例實施例中，編碼資訊E_Info的值為「1101101」。其中，從編碼資訊E_Info的值中最左邊的位元算起，第一個位元是對應於實體程式化單元825(1)，第二個位元是對應於實體程式化單元825(2)，第三個位元是對應於實體程式化單元825(3)，以此類推。在編碼資訊E_Info中，當一位元數值為「1」時，代表該位元所對應的實體程式化單元中儲存有用於產生編碼資料ECC1的資料，而當一位元數值為「0」時，代表該位元所對應的實體程式化單元中沒有儲存用於產生編碼資訊ECC1的資料。
舉例來說，由於編碼資訊E_Info中由最左邊算起的第一個位元的位元數值為「1」，因此代表實體程式化單元825(1)中儲存有用於產生編碼資料ECC1的資料。再例如，由於編碼資訊E_Info中由最左邊算起的第三個位元的位元數值為「0」，因此代表實體程式化單元825(3)中沒有儲存有用於產生編碼資料ECC1的資料。
基於上述，假設在讀取實體程式化單元825(1)中的資料時，從實體程式化單元825(1)中讀取出的資料可以先使用實體程式化單元825(1)中的冗餘位元(未繪示，例如為單框架編碼的編碼資料)來解碼以進行錯誤偵測與更正。然而，當使用實體程式化單元825(1)中的冗餘位元進行解碼發生失敗時，記憶體管理電路702可以讀取編碼資料ECC1，並根據編碼資訊E_Info得知實體程式化單元825(2)、825(4)~825(5)、825(7)中儲存有用於產生編碼資料 ECC1的資料。因此，記憶體管理電路702可以讀取編碼資料ECC1以及儲存在實體程式化單元825(2)、825(4)~825(5)、825(7)中的資料DATA2~DATA5，並根據編碼資料ECC1以及資料DATA2~DATA5進行解碼，以嘗試更正實體程式化單元825(1)中所儲存的資料中存在的錯誤。
需注意的是，編碼資料ECC1的錯誤檢查與更正能力是正比於編碼資料ECC1的位元數。在圖13A的儲存方式中，由於用於儲存編碼資料ECC1的實體程式化單元825(8)需使用較多的位元來儲存編碼資訊E_Info，此情況會導致編碼資料ECC1的位元數較少，進而造成編碼資料ECC1的錯誤檢查與更正能力較低的問題。此外，由圖13A可以清楚得看出，用於記錄主機系統11寫入的資料DATA1~DATA5的實體程式化單元825(1)~825(2)、825(4)~825(5)、825(7)的格式是不同於用於記錄編碼資料ECC1的實體程式化單元825(8)的格式，因此會造成演算法設計時的複雜度以及硬體設計上的成本上升。此外，假設編碼資料ECC1是儲存在一實體抹除單元且此實體抹除單元不同於資料DATA1~DATA5所位於的實體抹除單元，在寫入與讀取編碼資料ECC1時也會造成時間的增加。
因此，本發明提出一種資料寫入方法，可以增加編碼資料的位元數以提升編碼資料的錯誤檢查與更正能力。此外，本發明的資料寫入方法中，由於用於記錄主機系統寫入的資料的實體程式化單元的格式是相同於用於記錄編碼資料的實體程式化單元 的格式，可以降低演算法設計時的複雜度以及硬體設計上的成本。此外，本發明的資料寫入方法中，由於編碼資料是與用於產生該編碼資料的資料被儲存在相同的一實體抹除單元中，可以降低在寫入與讀取編碼資料時所需的時間。
更詳細來說，圖13B是根據本發明的一範例實施例所繪示的資料寫入方法的示意圖。
請參照圖13B，為了方便說明，在圖13B的範例中，假設可複寫式非揮發性記憶體模組406中具有實體抹除單元830。實體抹除單元830具有實體程式化單元830(1)~830(8)。在本發明的資料寫入方法中，當記憶體管理電路702從主機系統11接收到多個資料時，記憶體管理電路702會將此些資料分別寫入至i個第一實體程式化單元中，其中i為大於零的正整數。
以圖13B為例，當記憶體管理電路702從主機系統11接收到資料DATA1~DATA5時，記憶體管理電路702可以將資料DATA1~DATA5分別寫入實體程式化單元830(1)~830(2)、830(4)~830(5)、830(7)(即，上述的「第一實體程式化單元」)。在圖13B的實施例中，i的數值為5。然而本發明並不用於限定i的數值。此外，在圖13B的實施例中，假設實體程式化單元830(3)與實體程式化單元830(6)因為程式化失敗(program fail)的關係而沒有儲存資料。
之後，記憶體管理電路702可以根據資料DATA1~DATA5執行多框架編碼以產生編碼資料ECC2，並且將編碼資料ECC2寫 入至實體程式化單元830(8)(亦稱為，第二實體程式化單元)中。
需說明的是，在本實施例中，實體程式化單元830(1)~830(2)、830(4)~830(5)、830(7)中的每一個實體程式化單元還需儲存與編碼資料ECC2相關的第一串接資訊。記憶體管理電路702會將多個第一串接資訊分別寫入至前述的i個第一實體程式化單元中。特別是，前述的i個第一實體程式化單元中的第k個第一實體程式化單元的第一串接資訊是用以記錄前述i個第一實體程式化單元中第k個第一實體程式化單元以外的至少一其他實體程式化單元的位置。在本範例實施例中，前述的其他實體程式化單元的位置包括i個第一實體程式化單元中的第n個第一實體程式化單元的位置，其中n為大於零且小於k的正整數。換句話說，在本實施例中，前述的第n個第一實體程式化單元的位置是位在第k個第一實體程式化單元的位置之前。然而本發明不限於此，在其他實施例中，前述的第n個第一實體程式化單元的位置也可以是位在第k個第一實體程式化單元的位置之後。
特別是，以第n個第一實體程式化單元的位置是位在第k個第一實體程式化單元的位置之前為例，請參考圖13B的範例，假設圖13B的實體程式化單元830(5)為前述的第k個第一實體程式化單元，實體程式化單元830(5)是在用於儲存資料DATA1~DATA5的5個(即，i=5)實體程式化單元830(1)~830(2)、830(4)~830(5)、830(7)中的第4個實體程式化單元，故在此範例中k的值為4。此外，實體程式化單元830(1)~830(2)、830(4)~830(5)、 830(7)中的每一個實體程式化單元包括欄位A1~A2。在此需說明的是，雖然圖13B沒有繪示，但實體程式化單元825(1)~825(2)、825(4)~825(5)、825(7)中的每一個實體程式化單元中還包括冗餘位元區，冗餘位元區用於儲存單框架編碼的編碼資料。特別是，在本實施例中，前述原先圖13A的冗餘位元區中預先保留且未使用的多個位元中的部分或全部的位元可以被配置為欄位A1~A2。
欄位A1中的位元(亦稱為，第一位元)用於記錄前述i個第一實體程式化單元中的第k-1個第一實體程式化單元的位置。因此，實體程式化單元830(5)的欄位A1用於記錄實體程式化單元830(1)~830(2)、830(4)~830(5)、830(7)中的第3個實體程式化單元(即，實體程式化單元830(4))的位置。在本實施例中，由於實體程式化單元830(4)是位在從實體程式化單元830(5)算起前方第一個實體抹除單元，故記憶體管理電路702會記錄「1」至實體程式化單元830(5)的欄位A1。
此外，欄位A2中的位元(亦稱為，第二位元)用於記錄前述i個第一實體程式化單元中的第k-2個第一實體程式化單元的位置。因此，實體程式化單元830(5)的欄位A2用於記錄實體程式化單元830(1)~830(2)、830(4)~830(5)、830(7)中的第2個實體程式化單元(即，實體程式化單元830(2))的位置。在本實施例中，由於實體程式化單元830(2)是位在從實體程式化單元830(5)算起前方第三個實體抹除單元，故記憶體管理電路702會記錄「3」至實體程式化單元830(5)的欄位A2。
再次以實體程式化單元830(7)舉例說明。實體程式化單元830(7)是在用於儲存資料DATA1~DATA5的5個實體程式化單元830(1)~830(2)、830(4)~830(5)、830(7)中的第5個實體程式化單元，實體程式化單元830(7)欄位A1中的位元會用於記錄實體程式化單元830(1)~830(2)、830(4)~830(5)、830(7)中的第4個實體程式化單元(即，實體程式化單元830(5))的位置。由於實體程式化單元830(5)是位在從實體程式化單元830(7)算起前方第二個實體抹除單元，故記憶體管理電路702會記錄「2」至實體程式化單元830(7)的欄位A1。
此外，實體程式化單元830(7)的欄位A2用於記錄實體程式化單元830(1)~830(2)、830(4)~830(5)、830(7)中的第3個實體程式化單元(即，實體程式化單元830(4))的位置。在本實施例中，由於實體程式化單元830(4)是位在從實體程式化單元830(7)算起前方第三個實體抹除單元，故記憶體管理電路702會記錄「3」至實體程式化單元830(7)的欄位A2。
基於上述方式，實體程式化單元830(1)~830(2)、830(4)的欄位A1~A2的記錄方式可以是類似於實體程式化單元830(5)(或實體程式化單元830(7))的欄位A1~A2的記錄方式，故在此不再贅述。特別是，由於不存在從實體程式化單元830(1)算起的位在實體程式化單元830(1)前方的第一個實體程式化單元與第二個實體程式化單元，故實體程式化單元830(1)的欄位A1與欄位A2會被分別填入「0」。此外，由於不存在從實體程式化單元830(2) 算起位在實體程式化單元830(2)前方的第二個實體程式化單元，故實體程式化單元830(2)的欄位A2會被填入「0」。
在此需說明的是，在前述範例中，一個實體程式化單元的第一串接資訊是用以記錄從該實體程式化單元算起位在該實體程式化單元前方的第一個與第二個實體程式化單元的位置。然而本發明不限於此，在實作上，可以依據所使用的多框架編碼的演算法來決定第一串接資訊中所需記錄的從該實體程式化單元算起位在該實體程式化單元前方的實體程式化單元的位置的數量。
在圖13B的範例中，記憶體管理電路702還會將一串接資訊(亦稱為，第二串接資訊)寫入至編碼資料ECC2的實體程式化單元830(8)中。特別是，第二串接資訊是用以記錄前述i個第一實體程式化單元中第j個第一實體程式化單元的位置。其中j為大於零且小於i+1的正整數。換句話說，在本實施例中，第二串接資訊是用以記錄i個第一實體程式化單元中的某個(或某些)第一實體程式化單元的位置。
請參考圖13B的範例，圖13B的實體程式化單元830(8)用於儲存前述的編碼資料ECC2。實體程式化單元830(8)包括欄位A1~A2。在本實施例中，用於儲存編碼資料的實體程式化單元的欄位A1中的位元(亦稱為，第三位元)是用於記錄前述i個第一實體程式化單元中的第i個第一實體程式化單元的位置。因此，實體程式化單元830(8)的欄位A1用於記錄實體程式化單元830(1)~830(2)、830(4)~830(5)、830(7)中的第5個實體程式化單元 (即，實體程式化單元830(7))的位置。在本實施例中，由於實體程式化單元830(7)是位在從實體程式化單元830(8)算起前方第一個實體抹除單元，故記憶體管理電路702會記錄「1」至實體程式化單元830(8)的欄位A1。
此外，用於儲存編碼資料的實體程式化單元的欄位A2中的位元(亦稱為，第四位元)用於記錄前述i個第一實體程式化單元中的第i-1個第一實體程式化單元的位置。因此，實體程式化單元830(8)的欄位A2用於記錄實體程式化單元830(1)~830(2)、830(4)~830(5)、830(7)中的第4個實體程式化單元(即，實體程式化單元830(5))的位置。在本實施例中，由於實體程式化單元830(5)是位在從實體程式化單元830(8)算起前方第三個實體抹除單元，故記憶體管理電路702會記錄「3」至實體程式化單元830(8)的欄位A2。
基於上述，假設在讀取實體程式化單元830(1)中的資料時，從實體程式化單元830(1)中讀取出的資料可以先使用實體程式化單元830(1)中的冗餘位元(未繪示，例如為單框架編碼的編碼資料)來解碼以進行錯誤偵測與更正。然而，當使用實體程式化單元830(1)中的冗餘位元進行解碼發生失敗時，記憶體管理電路702可以讀取實體程式化單元830(8)的欄位A1~A2以得知資料DATA5是儲存於實體程式化單元830(7)，讀取實體程式化單元830(7)的欄位A1~A2以得知資料DATA4是儲存於實體程式化單元830(5)，讀取實體程式化單元830(5)的欄位A1~A2以得知資料DATA3是 儲存於實體程式化單元830(4)，讀取實體程式化單元830(4)的欄位A1~A2以得知資料DATA2是儲存於實體程式化單元830(2)。
之後，記憶體管理電路702可以讀取編碼資料ECC2以及儲存在實體程式化單元830(2)、830(4)~830(5)、830(7)中的資料DATA2~DATA5，並根據編碼資料ECC2以及資料DATA2~DATA5進行解碼，以嘗試更正實體程式化單元830(1)中所儲存的資料中存在的錯誤。
值得一提的是，前述實體程式化單元830(8)(即，第二實體程式化單元)中用以記錄資料的格式是相同於實體程式化單元830(1)~830(2)、830(4)~830(5)、830(7)中的每一個實體程式化單元中用以記錄資料的格式。藉由此方式，可以降低演算法設計時的複雜度以及硬體設計上的成本。
此外，由於實體程式化單元830(8)與實體程式化單元830(1)~830(2)、830(4)~830(5)、830(7)皆是屬於同一個實體抹除單元830(亦稱為，第一實體抹除單元)，可以降低在寫入與讀取編碼資料ECC2時所需的時間。
圖14是根據本發明的一範例實施例所繪示的資料寫入方法的流程圖。
請參照圖14，在步驟S1401中，記憶體管理電路702從主機系統11接收多個資料，並將此些資料分別寫入至i個第一實體程式化單元中。其中i為大於零的正整數。在步驟S1403中，記憶體管理電路702根據前述多個資料執行多框架編碼以產生編 碼資料，並將編碼資料寫入至第二實體程式化單元中。在步驟S1405中，記憶體管理電路702將與編碼資料相關的多個第一串接資訊分別寫入至前述i個第一實體程式化單元中。其中前述i個第一實體程式化單元中的第k個第一實體程式化單元的第一串接資訊用以記錄前述i個第一實體程式化單元中第k個第一實體程式化單元以外的至少一其他實體程式化單元的位置，其中k為大於零且小於i+1的正整數。在步驟S1407中，記憶體管理電路702將第二串接資訊寫入至第二實體程式化單元中，其中第二串接資訊用以記錄前述i個第一實體程式化單元中的第j個第一實體程式化單元的位置。其中j為大於零且小於i+1的正整數。
綜上所述，本發明的資料寫入方法、記憶體控制電路單元以及記憶體儲存裝置可以增加編碼資料的位元數以提升編碼資料的錯誤檢查與更正能力。此外，本發明的資料寫入方法中，由於用於記錄主機系統寫入的資料的實體程式化單元的格式是相同於用於記錄編碼資料的實體程式化單元的格式，可以降低演算法設計時的複雜度以及硬體設計上的成本。此外，本發明的資料寫入方法中，由於編碼資料是與用於產生該編碼資料的資料被儲存在相同的一實體抹除單元中，可以降低在寫入與讀取編碼資料時所需的時間。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍 當視後附的申請專利範圍所界定者為準。
S1401:從主機系統接收多個資料，並將此些資料分別寫入至i個第一實體程式化單元中，其中i為大於零的正整數的步驟
S1403:根據前述多個資料執行多框架編碼以產生編碼資料，並將編碼資料寫入至第二實體程式化單元中的步驟
S1405:將與編碼資料相關的多個第一串接資訊分別寫入至前述i個第一實體程式化單元中，其中前述i個第一實體程式化單元中的第k個第一實體程式化單元的第一串接資訊用以記錄前述i個第一實體程式化單元中第k個第一實體程式化單元以外的至少一其他實體程式化單元的位置，其中k為大於零且小於i+1的正整數的步驟
S1407:將第二串接資訊寫入至第二實體程式化單元中，其中第二串接資訊用以記錄前述i個第一實體程式化單元中的第j個第一實體程式化單元的位置，其中j為大於零且小於i+1的正整數的步驟

Claims (24)

  1. 一種資料寫入方法，用於一可複寫式非揮發性記憶體模組，其中所述可複寫式非揮發性記憶體模組具有多個實體抹除單元，所述多個實體抹除單元之中的每一個實體抹除單元具有多個實體程式化單元，所述資料寫入方法包括：從一主機系統接收多個資料，並將所述多個資料分別寫入至所述多個實體程式化單元之中的i個第一實體程式化單元中，其中i為大於零的正整數；根據所述多個資料執行一多框架編碼以產生一編碼資料，並將所述編碼資料寫入至所述多個實體程式化單元之中的一第二實體程式化單元中；以及將與所述編碼資料相關的多個第一串接資訊分別寫入至所述i個第一實體程式化單元中，其中所述多個第一串接資訊用以記錄所述多個資料在所述i個第一實體程式化單元中的位置。
  2. 如申請專利範圍第1項所述的資料寫入方法，其中所述i個第一實體程式化單元中的第k個第一實體程式化單元的第一串接資訊用以記錄所述i個第一實體程式化單元中所述第k個第一實體程式化單元以外的至少一其他實體程式化單元的位置，其中k為大於零且小於i+1的正整數。
  3. 如申請專利範圍第2項所述的資料寫入方法，其中所述其他實體程式化單元的位置包括所述i個第一實體程式化單元中的 第n個第一實體程式化單元的位置，其中n為大於零且小於k的正整數。
  4. 如申請專利範圍第2項所述的資料寫入方法，其中所述第k個第一實體程式化單元的第一串接資訊包括至少一第一位元與至少一第二位元，所述第一位元用以記錄所述i個第一實體程式化單元中的第k-1個第一實體程式化單元的位置且所述第二位元用以記錄所述i個第一實體程式化單元中的第k-2個第一實體程式化單元的位置，且k大於2。
  5. 如申請專利範圍第1項所述的資料寫入方法，其中根據所述多個資料執行所述多框架編碼以產生所述編碼資料，並將所述編碼資料寫入至所述多個實體程式化單元之中的所述第二實體程式化單元中的步驟包括：將一第二串接資訊寫入至所述第二實體程式化單元中，其中所述第二串接資訊用以記錄所述i個第一實體程式化單元中的第j個第一實體程式化單元的位置，其中j為大於零且小於i+1的正整數。
  6. 如申請專利範圍第5項所述的資料寫入方法，其中所述第二串接資訊包括至少一第三位元與至少一第四位元，所述第三位元用以記錄所述i個第一實體程式化單元中的第i個第一實體程式化單元的位置且所述第四位元用以記錄所述i個第一實體程式化單元中的第i-1個第一實體程式化單元的位置，且i大於1。
  7. 如申請專利範圍第1項所述的資料寫入方法，其中所述第二實體程式化單元中用以記錄資料的格式相同於所述i個第一實體程式化單元中的每一個第一實體程式化單元中用以記錄資料的格式。
  8. 如申請專利範圍第1項所述的資料寫入方法，其中所述i個第一實體程式化單元與所述第二實體程式化單元屬於所述多個實體抹除單元之中的一第一實體抹除單元。
  9. 一種記憶體控制電路單元，用於一可複寫式非揮發性記憶體模組，所述可複寫式非揮發性記憶體模組具有多個實體抹除單元，所述多個實體抹除單元之中的每一個實體抹除單元具有多個實體程式化單元，所述記憶體控制電路單元包括：一主機介面，用以耦接至一主機系統；一記憶體介面，用以耦接至所述可複寫式非揮發性記憶體模組；以及一記憶體管理電路，耦接至所述主機介面以及所述記憶體介面，其中所述記憶體管理電路用以從一主機系統接收多個資料，並將所述多個資料分別寫入至所述多個實體程式化單元之中的i個第一實體程式化單元中，其中i為大於零的正整數，其中所述記憶體管理電路更用以根據所述多個資料執行一多框架編碼以產生一編碼資料，並將所述編碼資料寫入至所述多個實體程式化單元之中的一第二實體程式化單元中， 其中所述記憶體管理電路更用以將與所述編碼資料相關的多個第一串接資訊分別寫入至所述i個第一實體程式化單元中，其中所述多個第一串接資訊用以記錄所述多個資料在所述i個第一實體程式化單元中的位置。
  10. 如申請專利範圍第9項所述的記憶體控制電路單元，其中所述i個第一實體程式化單元中的第k個第一實體程式化單元的第一串接資訊用以記錄所述i個第一實體程式化單元中所述第k個第一實體程式化單元以外的至少一其他實體程式化單元的位置，其中k為大於零且小於i+1的正整數。
  11. 如申請專利範圍第10項所述的記憶體控制電路單元，其中所述其他實體程式化單元的位置包括所述i個第一實體程式化單元中的第n個第一實體程式化單元的位置，其中n為大於零且小於k的正整數。
  12. 如申請專利範圍第10項所述的記憶體控制電路單元，其中所述第k個第一實體程式化單元的第一串接資訊包括至少一第一位元與至少一第二位元，所述第一位元用以記錄所述i個第一實體程式化單元中的第k-1個第一實體程式化單元的位置且所述第二位元用以記錄所述i個第一實體程式化單元中的第k-2個第一實體程式化單元的位置，且k大於2。
  13. 如申請專利範圍第9項所述的記憶體控制電路單元，其中在根據所述多個資料執行所述多框架編碼以產生所述編碼資 料，並將所述編碼資料寫入至所述多個實體程式化單元之中的所述第二實體程式化單元中的運作中，所述記憶體管理電路更用以將一第二串接資訊寫入至所述第二實體程式化單元中，其中所述第二串接資訊用以記錄所述i個第一實體程式化單元中的第j個第一實體程式化單元的位置，其中j為大於零且小於i+1的正整數。
  14. 如申請專利範圍第13項所述的記憶體控制電路單元，其中所述第二串接資訊包括至少一第三位元與至少一第四位元，所述第三位元用以記錄所述i個第一實體程式化單元中的第i個第一實體程式化單元的位置且所述第四位元用以記錄所述i個第一實體程式化單元中的第i-1個第一實體程式化單元的位置，且i大於1。
  15. 如申請專利範圍第9項所述的記憶體控制電路單元，其中所述第二實體程式化單元中用以記錄資料的格式相同於所述i個第一實體程式化單元中的每一個第一實體程式化單元中用以記錄資料的格式。
  16. 如申請專利範圍第9項所述的記憶體控制電路單元，其中所述i個第一實體程式化單元與所述第二實體程式化單元屬於所述多個實體抹除單元之中的一第一實體抹除單元。
  17. 一種記憶體儲存裝置，包括：一連接介面單元，用以耦接至一主機系統；一可複寫式非揮發性記憶體模組，所述可複寫式非揮發性記憶體模組具有多個實體抹除單元，所述多個實體抹除單元之中的 每一個實體抹除單元具有多個實體程式化單元；以及一記憶體控制電路單元，耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組，其中所述記憶體控制電路單元用以從一主機系統接收多個資料，並將所述多個資料分別寫入至所述多個實體程式化單元之中的i個第一實體程式化單元中，其中i為大於零的正整數，其中所述記憶體控制電路單元更用以根據所述多個資料執行一多框架編碼以產生一編碼資料，並將所述編碼資料寫入至所述多個實體程式化單元之中的一第二實體程式化單元中，其中所述記憶體控制電路單元更用以將與所述編碼資料相關的多個第一串接資訊分別寫入至所述i個第一實體程式化單元中，其中所述多個第一串接資訊用以記錄所述多個資料在所述i個第一實體程式化單元中的位置。
  18. 如申請專利範圍第17項所述的記憶體儲存裝置，其中所述i個第一實體程式化單元中的第k個第一實體程式化單元的第一串接資訊用以記錄所述i個第一實體程式化單元中所述第k個第一實體程式化單元以外的至少一其他實體程式化單元的位置，其中k為大於零且小於i+1的正整數。
  19. 如申請專利範圍第18項所述的記憶體儲存裝置，其中所述其他實體程式化單元的位置包括所述i個第一實體程式化單元中的第n個第一實體程式化單元的位置，其中n為大於零且小於k的正整數。
  20. 如申請專利範圍第18項所述的記憶體儲存裝置，其中所述第k個第一實體程式化單元的第一串接資訊包括至少一第一位元與至少一第二位元，所述第一位元用以記錄所述i個第一實體程式化單元中的第k-1個第一實體程式化單元的位置且所述第二位元用以記錄所述i個第一實體程式化單元中的第k-2個第一實體程式化單元的位置，且k大於2。
  21. 如申請專利範圍第17項所述的記憶體儲存裝置，其中在根據所述多個資料執行所述多框架編碼以產生所述編碼資料，並將所述編碼資料寫入至所述多個實體程式化單元之中的所述第二實體程式化單元中的運作中，所述記憶體控制電路單元更用以將一第二串接資訊寫入至所述第二實體程式化單元中，其中所述第二串接資訊用以記錄所述i個第一實體程式化單元中的第j個第一實體程式化單元的位置，其中j為大於零且小於i+1的正整數。
  22. 如申請專利範圍第21項所述的記憶體儲存裝置，其中所述第二串接資訊包括至少一第三位元與至少一第四位元，所述第三位元用以記錄所述i個第一實體程式化單元中的第i個第一實體程式化單元的位置且所述第四位元用以記錄所述i個第一實體程式化單元中的第i-1個第一實體程式化單元的位置，且i大於1。
  23. 如申請專利範圍第17項所述的記憶體儲存裝置，其中所述第二實體程式化單元中用以記錄資料的格式相同於所述i個第 一實體程式化單元中的每一個第一實體程式化單元中用以記錄資料的格式。
  24. 如申請專利範圍第17項所述的記憶體儲存裝置，其中所述i個第一實體程式化單元與所述第二實體程式化單元屬於所述多個實體抹除單元之中的一第一實體抹除單元。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110214034A1 (en) * 2009-11-25 2011-09-01 Takeshi Otsuka Semiconductor recording device and semiconductor recording device control method

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7617352B2 (en) * 2000-12-27 2009-11-10 Tdk Corporation Memory controller, flash memory system having memory controller and method for controlling flash memory device
US8473815B2 (en) * 2008-12-22 2013-06-25 Industrial Technology Research Institute Methods and systems of a flash memory controller and an error correction code (ECC) controller using variable-length segmented ECC data
JP5426711B2 (ja) * 2011-06-08 2014-02-26 パナソニック株式会社 メモリコントローラ及び不揮発性記憶装置
TWI575533B (zh) * 2016-04-18 2017-03-21 群聯電子股份有限公司 資料校正方法、記憶體控制電路單元與記憶體儲存裝置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110214034A1 (en) * 2009-11-25 2011-09-01 Takeshi Otsuka Semiconductor recording device and semiconductor recording device control method

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