TWI550615B - 資料存取方法、記憶體儲存裝置及記憶體控制電路單元 - Google Patents

資料存取方法、記憶體儲存裝置及記憶體控制電路單元 Download PDF

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Description

資料存取方法、記憶體儲存裝置及記憶體控制電路單元
本發明是有關於一種資料存取方法，且特別是有關於一種用於可複寫式非揮發性記憶體模組的資料存取方法、記憶體儲存裝置及記憶體控制電路單元。
數位相機、行動電話與MP3播放器在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體模組(例如，快閃記憶體)具有資料非揮發性、省電、體積小，以及無機械結構等特性，所以非常適合內建於上述所舉例的各種可攜式多媒體裝置中。
一般來說，為了確保資料的完整性，欲寫入至可複寫式非揮發性記憶體模組的資料會被編碼。編碼過的資料才會被寫入至可複寫式非揮發性記憶體模組。從可複寫式非揮發性記憶體模組中讀取出的資料則會經過對應的解碼程序。在出廠時，每個可複寫式非揮發性記憶體模組的資料保護能力取決於編碼時所產生 的錯誤檢查與校正碼的強度。但，所產生的錯誤檢查與校正碼的強度並不會根據快閃記憶體的特性而作調整。
本發明提供一種資料存取方法、記憶體儲存裝置及記憶體控制電路單元，其可提升對於具有不同可靠度的實體程式化單元的使用效率。
本發明的一範例實施例提供一種資料存取方法，其用於可複寫式非揮發性記憶體模組，其中可複寫式非揮發性記憶體模組包含多個實體抹除單元，其中每一實體抹除單元具有多個實體程式化單元，所述資料存取方法包括：判斷所述實體程式化單元中用以儲存第一資料的第一實體程式化單元屬於第一類實體程式化單元或第二類實體程式化單元；若第一實體程式化單元屬於第一類實體程式化單元，產生對應於第一資料的第一驗證碼與用以與第一驗證碼結合的第二驗證碼，並且將第一資料與第一驗證碼寫入至第一實體程式化單元中；以及若使用第一驗證碼無法成功地解碼第一資料，結合第二驗證碼與第一驗證碼來解碼第一資料。
在本發明的一範例實施例中，所述資料存取方法更包括：若第一實體程式化單元屬於第二類實體程式化單元，產生對應於第一資料的第三驗證碼，並且將第一資料、第三驗證碼及用以與第五驗證碼結合的第四驗證碼寫入至第一實體程式化單元，其中第五驗證碼用以驗證第二資料，第二資料與第五驗證碼儲存 於所述實體程式化單元中屬於第一類實體程式化單元的第二實體程式化單元，並且第三驗證碼的資料長度短於第一驗證碼的資料長度。
在本發明的一範例實施例中，所述資料存取方法更包括：若使用第五驗證碼無法成功地解碼第二資料，結合第四驗證碼與第五驗證碼來解碼第二資料。
在本發明的一範例實施例中，若使用第五驗證碼無法成功地解碼第二資料，所述結合第四驗證碼與第五驗證碼來解碼第二資料的步驟包括：根據讀取指令從第二實體程式化單元中讀取第二資料與第五驗證碼；根據第五驗證碼對第二資料執行第一解碼，並且判斷第一解碼是否產生有效碼字；以及若第一解碼沒有產生有效碼字，從第一實體程式化單元讀取第四驗證碼，結合第四驗證碼與第五驗證碼為第六驗證碼，並且根據第六驗證碼對第二資料執行第二解碼。
在本發明的一範例實施例中，所述第五驗證碼的資料長度等於第三驗證碼的資料長度與第四驗證碼的資料長度的總和。
在本發明的一範例實施例中，所述資料存取方法更包括：將第二驗證碼寫入至所述實體程式化單元中屬於第二類實體程式化單元的第三實體程式化單元。
在本發明的一範例實施例中，若使用第一驗證碼無法成功地解碼第一資料，所述結合第二驗證碼與第一驗證碼來解碼第一資料的步驟包括：根據讀取指令從第一實體程式化單元中讀取 第一資料與第一驗證碼；根據第一驗證碼對第一資料執行第一解碼，並且判斷第一解碼是否產生有效碼字；以及若第一解碼沒有產生有效碼字，讀取第二驗證碼，結合第一驗證碼與第二驗證碼為第七驗證碼，並且根據第七驗證碼對第一資料執行第二解碼。
在本發明的一範例實施例中，所述第一類實體程式化單元是上實體程式化單元，並且第二類實體程式化單元是下實體程式化單元。
在本發明的一範例實施例中，若第一實體程式化單元屬於第一類實體程式化單元，所述資料存取方法更包括：結合第一驗證碼與第二驗證碼以獲得由N個位元組成的第七驗證碼，其中第一驗證碼是由N個位元中的第1至第M個位元組成，並且第二驗證碼是由N個位元中的第M+1至第N個位元組成。
在本發明的一範例實施例中，所述資料存取方法是使用低密度奇偶檢查校正碼演算法來編碼與解碼。
本發明的一範例實施例提供一種記憶體控制電路單元，其用於控制可複寫式非揮發性記憶體模組，其中可複寫式非揮發性記憶體模組包含多個實體抹除單元，其中每一實體抹除單元具有多個實體程式化單元，所述記憶體控制電路單元包括主機介面、記憶體介面、記憶體管理電路及錯誤檢查與校正電路。主機介面用以耦接至主機系統。記憶體介面用以耦接至可複寫式非揮發性記憶體模組。記憶體管理電路耦接至主機介面與記憶體介面並且用以發送讀取指令序列以從可複寫式非揮發性記憶體模組中 讀取資料，或是用以發送寫入指令序列以寫入資料至可複寫式非揮發性記憶體模組中。錯誤檢查與校正電路耦接至記憶體管理電路。記憶體管理電路用以判斷所述實體程式化單元中用以儲存第一資料的第一實體程式化單元屬於第一類實體程式化單元或第二類實體程式化單元。若第一實體程式化單元屬於第一類實體程式化單元，記憶體管理電路更用以指示錯誤檢查與校正電路產生對應於第一資料的第一驗證碼與用以與第一驗證碼結合的第二驗證碼，並且記憶體管理電路更用以發送寫入指令序列以將第一資料與第一驗證碼寫入至第一實體程式化單元中。若使用第一驗證碼無法成功地解碼第一資料，錯誤檢查與校正電路更用以結合第二驗證碼與第一驗證碼來解碼第一資料。
在本發明的一範例實施例中，若第一實體程式化單元屬於第二類實體程式化單元，所述記憶體管理電路更用以指示錯誤檢查與校正電路產生對應於第一資料的第三驗證碼，並且記憶體管理電路更用以發送寫入指令序列以將第一資料、第三驗證碼及用以與第五驗證碼結合的第四驗證碼寫入至第一實體程式化單元中，其中第五驗證碼用以驗證第二資料，第二資料與第五驗證碼儲存於所述實體程式化單元中屬於第一類實體程式化單元的第二實體程式化單元，並且第三驗證碼的資料長度短於第一驗證碼的資料長度。
在本發明的一範例實施例中，若使用第五驗證碼無法成功地解碼第二資料，所述錯誤檢查與校正電路更用以結合第四驗 證碼與第五驗證碼來解碼第二資料。
在本發明的一範例實施例中，若使用第五驗證碼無法成功地解碼第二資料時，所述錯誤檢查與校正電路結合第四驗證碼與第五驗證碼來解碼第二資料的操作包括：由記憶體管理電路根據讀取指令，發送讀取指令序列以從第二實體程式化單元中讀取第二資料與第五驗證碼，其中第二實體程式化單元屬於第一類實體程式化單元；由錯誤檢查與校正電路根據第五驗證碼對第二資料執行第一解碼，並且判斷第一解碼是否產生有效碼字；以及若第一解碼沒有產生有效碼字，由記憶體管理電路發送讀取指令序列以從第一實體程式化單元讀取第四驗證碼，結合第四驗證碼與第五驗證碼為第六驗證碼，並且由錯誤檢查與校正電路根據第六驗證碼對第二資料執行第二解碼。
在本發明的一範例實施例中，記憶體管理電路更用以發送寫入指令序列以將第二驗證碼寫入至所述實體程式化單元中屬於第二類實體程式化單元的第三實體程式化單元。
在本發明的一範例實施例中，若使用第一驗證碼無法成功地解碼第一資料時，所述錯誤檢查與校正電路結合第二驗證碼與第一驗證碼來解碼第一資料的操作包括：由記憶體管理電路根據讀取指令，發送讀取指令序列以從第一實體程式化單元中讀取第一資料與第一驗證碼；由錯誤檢查與校正電路根據第一驗證碼對第一資料執行第一解碼，並且判斷第一解碼是否產生有效碼字；以及若第一解碼沒有產生有效碼字，由記憶體管理電路發送 讀取指令序列以讀取第二驗證碼，由錯誤檢查與校正電路結合第一驗證碼與第二驗證碼為第七驗證碼並且根據第七驗證碼對第一資料執行第二解碼。
在本發明的一範例實施例中，若第一實體程式化單元屬於第二類實體程式化單元，所述記憶體管理電路更用以結合第一驗證碼與第二驗證碼以獲得由N個位元組成的第七驗證碼，其中第一驗證碼是由N個位元中的第1至第M個位元組成，並且第二驗證碼是由N個位元中的第M+1至第N個位元組成。
在本發明的一範例實施例中，所述錯誤檢查與校正電路是使用低密度奇偶檢查校正碼演算法來編碼與解碼。
本發明的一範例實施例提供一種記憶體儲存裝置，其包括連接介面單元、可複寫式非揮發性記憶體模組及記憶體控制電路單元。連接介面單元用以耦接至主機系統。可複寫式非揮發性記憶體模組包含多個實體抹除單元，其中每一所述實體抹除單元具有多個實體程式化單元。記憶體控制電路單元耦接至連接介面單元與可複寫式非揮發性記憶體模組。記憶體控制電路單元用以判斷所述實體程式化單元中用以儲存第一資料的第一實體程式化單元屬於第一類實體程式化單元或第二類實體程式化單元。若第一實體程式化單元屬於第一類實體程式化單元，記憶體控制電路單元更用以產生對應於第一資料的第一驗證碼與用以與第一驗證碼結合的第二驗證碼，並且將第一資料與第一驗證碼寫入至第一實體程式化單元中。若使用第一驗證碼無法成功地解碼第一資 料，記憶體控制電路單元更用以結合第二驗證碼與第一驗證碼來解碼第一資料。
在本發明的一範例實施例中，若第一實體程式化單元屬於第二類實體程式化單元，所述記憶體控制電路單元更用以產生對應於第一資料的第三驗證碼，並且將第一資料、第三驗證碼及用以與第五驗證碼結合的第四驗證碼寫入至第一實體程式化單元中，其中第五驗證碼用以驗證第二資料，第二資料與第五驗證碼儲存於所述實體程式化單元中屬於第一類實體程式化單元的第二實體程式化單元，並且第三驗證碼的資料長度短於第一驗證碼的資料長度。
在本發明的一範例實施例中，若使用第五驗證碼無法成功地解碼第二資料，所述記憶體控制電路單元更用以結合第四驗證碼與第五驗證碼來解碼第二資料。
在本發明的一範例實施例中，若使用第五驗證碼無法成功地解碼第二資料，所述記憶體控制電路單元結合第四驗證碼與第五驗證碼來解碼第二資料的操作包括：根據讀取指令從第二實體程式化單元中讀取第二資料與第五驗證碼；根據第五驗證碼對第二資料執行第一解碼，並且判斷第一解碼是否產生有效碼字；以及若第一解碼沒有產生有效碼字，從第一實體程式化單元讀取第四驗證碼，結合第四驗證碼與第五驗證碼為第六驗證碼，並且根據第六驗證碼對第二資料執行第二解碼。
在本發明的一範例實施例中，所述記憶體控制電路單元 更用以將第二驗證碼寫入至所述實體程式化單元中屬於第二類實體程式化單元的第三實體程式化單元。
在本發明的一範例實施例中，若使用第一驗證碼無法成功地解碼第一資料，所述記憶體控制電路單元結合第二驗證碼與第一驗證碼來解碼第一資料的操作包括：根據讀取指令從第一實體程式化單元中讀取第一資料與第一驗證碼，其中第一實體程式化單元屬於第一類實體程式化單元；根據第一驗證碼對第一資料執行第一解碼，並且判斷第一解碼是否產生有效碼字；以及若第一迭代解碼沒有產生有效碼字，讀取第二驗證碼，結合第一驗證碼與第二驗證碼為第七驗證碼，並且根據第七驗證碼對第一資料執行第二解碼。
在本發明的一範例實施例中，若第一實體程式化單元是屬於第一類實體程式化單元，記憶體控制電路單元更用以結合第一驗證碼與第二驗證碼以獲得由N個位元組成的第七驗證碼，其中第一驗證碼是由N個位元中的第1至第M個位元組成，並且第二驗證碼是由N個位元中的第M+1至第N個位元組成。
在本發明的一範例實施例中，所述記憶體控制電路單元是使用低密度奇偶檢查校正碼演算法來編碼與解碼。
本發明的一範例實施例提供一種記憶體儲存裝置，其包括連接介面單元、可複寫式非揮發性記憶體模組及記憶體控制電路單元。連接介面單元用以耦接至主機系統。可複寫式非揮發性記憶體模組包含多個實體抹除單元，其中每一所述實體抹除單元 具有多個實體程式化單元。記憶體控制電路單元耦接至連接介面單元與可複寫式非揮發性記憶體模組。記憶體控制電路單元用以判斷所述實體程式化單元中用以儲存第一資料的第一實體程式化單元的可靠度是屬於第一類可靠度或第二類可靠度。若第一實體程式化單元的可靠度是屬於第一類可靠度，記憶體控制電路單元更用以產生對應於第一資料的第一主驗證碼，其中第一主驗證碼具有第一長度。若第一實體程式化單元的可靠度是屬於第二類可靠度，記憶體控制電路單元更用以產生對應於第一資料的第二主驗證碼，其中第二主驗證碼具有第二長度，並且第一長度長於第二長度。
在本發明的一範例實施例中，若第一實體程式化單元的可靠度是屬於第一類可靠度，所述記憶體控制電路單元更用以產生對應於第一資料的副驗證碼，其中副驗證碼用以與第一主驗證碼結合使用、提供解碼資訊或者在預解碼程序中使用。
在本發明的一範例實施例中，所述記憶體控制電路單元產生對應於第一資料的副驗證碼的操作包括：獲得產生矩陣並且根據產生矩陣來產生預設驗證碼，其中第一主驗證碼包含於預設驗證碼中；以及根據預設驗證碼與第一主驗證碼來產生副驗證碼。
在本發明的一範例實施例中，所述第二類可靠度高於所述第一類可靠度。
基於上述，根據欲儲存資料的實體程式化單元是屬於第一類實體程式化單元或第二類實體程式化單元，本發明可選擇產 生一個驗證碼或可結合使用的多個驗證碼，並且在無法成功解碼時使用結合後的驗證碼來解碼。藉此，可提升對於具有不同可靠度的實體程式化單元的使用效率。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
11‧‧‧主機系統
12‧‧‧電腦
122‧‧‧微處理器
124‧‧‧隨機存取記憶體
13‧‧‧輸入/輸出裝置
126‧‧‧系統匯流排
128‧‧‧資料傳輸介面
21‧‧‧滑鼠
22‧‧‧鍵盤
23‧‧‧顯示器
24‧‧‧印表機
25‧‧‧隨身碟
26‧‧‧記憶卡
27‧‧‧固態硬碟
31‧‧‧數位相機
32‧‧‧SD卡
33‧‧‧MMC卡
34‧‧‧記憶棒
35‧‧‧CF卡
36‧‧‧嵌入式儲存裝置
10‧‧‧記憶體儲存裝置
402‧‧‧連接介面單元
404‧‧‧記憶體控制電路單元
406‧‧‧可複寫式非揮發性記憶體模組
502‧‧‧記憶胞陣列
504‧‧‧字元線控制電路
506‧‧‧位元線控制電路
508‧‧‧行解碼器
510‧‧‧資料輸入/輸出緩衝器
512‧‧‧控制電路
602‧‧‧記憶胞
604‧‧‧位元線
606‧‧‧字元線
608‧‧‧共用源極線
612、614‧‧‧電晶體
400(0)~400(N)‧‧‧實體抹除單元
1102‧‧‧記憶體管理電路
1104‧‧‧主機介面
1106‧‧‧記憶體介面
1108‧‧‧錯誤檢查與校正電路
1110‧‧‧緩衝記憶體
1112‧‧‧電源管理電路
1230‧‧‧二分圖
1232(1)~1232(k)‧‧‧奇偶節點
1234(1)~1234(n)‧‧‧訊息節點
L j→i 、L i→j ‧‧‧可靠度資訊
1301~1306‧‧‧區間
1310、1320‧‧‧儲存狀態
b1、b2、b3、b4、b5‧‧‧驗證位元
1401、1402、1403、1601、1602、1603、1604‧‧‧實體程式化單元
1411、1412、1512、D1、D2、D3、D4‧‧‧資料
1421、1422、1431、1521、1531、1532、H1_1、H1_2、L1、H2_1、H2_2、L2‧‧‧驗證碼
S1701~S1703、S1801~S1810‧‧‧步驟
圖1是根據本發明的一範例實施例所繪示的主機系統與記憶體儲存裝置的範例示意圖。
圖2是根據本發明的一範例實施例所繪示的電腦、輸入/輸出裝置與記憶體儲存裝置的範例示意圖。
圖3是根據本發明的一範例實施例所繪示的主機系統與記憶體儲存裝置的範例示意圖。
圖4是繪示圖1所示的記憶體儲存裝置的概要方塊圖。
圖5是根據本發明的一範例實施例所繪示的可複寫式非揮發性記憶體模組的概要方塊圖。
圖6是根據本發明的一範例實施例所繪示的記憶胞陣列的範例示意圖。
圖7是根據一範例實施例所繪示儲存於記憶胞陣列中的寫入資料所對應的閘極電壓的統計分配圖。
圖8是根據一範例實施例所繪示的從記憶胞中讀取資料的示 意圖，其是以MLC NAND型快閃記憶體為例。
圖9是根據另一範例實施例所繪示的從記憶胞中讀取資料的示意圖。
圖10是根據一範例實施例所繪示之管理可複寫式非揮發性記憶體模組的示意圖。
圖11是根據一範例實施例所繪示之記憶體控制電路單元的概要方塊圖。
圖12是根據一範例實施例繪示奇偶檢查矩陣的示意圖。
圖13是根據一範例實施例繪示讀取驗證位元的示意圖。
圖14與圖15是根據本發明的一範例實施例所繪示的寫入資料的示意圖。
圖16是根據本發明的另一範例實施例所繪示的寫入資料的示意圖。
圖17是根據本發明的一範例實施例所繪示的資料存取方法的流程圖。
圖18是根據本發明的另一範例實施例所繪示的資料存取方法的流程圖。
一般而言，記憶體儲存裝置(亦稱，記憶體儲存系統)包括可複寫式非揮發性記憶體模組與控制器(亦稱，控制電路)。通常記憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫 入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖1是根據本發明的一範例實施例所繪示的主機系統與記憶體儲存裝置的範例示意圖。圖2是根據本發明的一範例實施例所繪示的電腦、輸入/輸出裝置與記憶體儲存裝置的範例示意圖。
請參照圖1，主機系統11一般包括電腦12與輸入/輸出(input/output,I/O)裝置13。電腦12包括微處理器122、隨機存取記憶體(random access memory,RAM)124、系統匯流排126與資料傳輸介面128。輸入/輸出裝置13包括如圖2的滑鼠21、鍵盤22、顯示器23與印表機24。必須瞭解的是，圖2所示的裝置非限制輸入/輸出裝置13，輸入/輸出裝置13可更包括其他裝置。
在一範例實施例中，記憶體儲存裝置10是透過資料傳輸介面128與主機系統11的其他元件耦接。藉由微處理器122、隨機存取記憶體124與輸入/輸出裝置13的運作可將資料寫入至記憶體儲存裝置10或從記憶體儲存裝置10中讀取資料。例如，記憶體儲存裝置10可以是如圖2所示的隨身碟25、記憶卡26或固態硬碟(Solid State Drive,SSD)27等的可複寫式非揮發性記憶體儲存裝置。
圖3是根據本發明的一範例實施例所繪示的主機系統與記憶體儲存裝置的範例示意圖。
一般而言，主機系統11為可實質地與記憶體儲存裝置10配合以儲存資料的任意系統。雖然在本範例實施例中，主機系統11是以電腦系統來作說明，然而，另一範例實施例中，主機系統 11可以是數位相機、攝影機、通信裝置、音訊播放器或視訊播放器等系統。例如，在主機系統為數位相機(攝影機)31時，可複寫式非揮發性記憶體儲存裝置則為其所使用的SD卡32、MMC卡33、記憶棒(memory stick)34、CF卡35或嵌入式儲存裝置36(如圖3所示)。嵌入式儲存裝置36包括嵌入式多媒體卡(Embedded MMC,eMMC)。值得一提的是，嵌入式多媒體卡是直接耦接於主機系統的基板上。
圖4是繪示圖1所示的記憶體儲存裝置的概要方塊圖。
請參照圖4，記憶體儲存裝置10包括連接介面單元402、記憶體控制電路單元404與可複寫式非揮發性記憶體模組406。
在本範例實施例中，連接介面單元402是相容於序列先進附件(Serial Advanced Technology Attachment,SATA)標準。然而，必須瞭解的是，本發明不限於此，連接介面單元402亦可以是符合並列先進附件(Parallel Advanced Technology Attachment,PATA)標準、電氣和電子工程師協會(Institute of Electrical and Electronic Engineers,IEEE)1394標準、高速周邊零件連接介面(Peripheral Component Interconnect Express,PCI Express)標準、通用序列匯流排(Universal Serial Bus,USB)標準、安全數位(Secure Digital,SD)介面標準、超高速一代(Ultra High Speed-I，UHS-I)介面標準、超高速二代(Ultra High Speed-II，UHS-II)介面標準、記憶棒(Memory Stick,MS)介面標準、多媒體儲存卡(Multi Media Card,MMC)介面標準、崁入式多媒體儲存卡(Embedded Multimedia Card，eMMC)介面標準、通用快閃記憶體(Universal Flash Storage，UFS)介面標準、小型快閃(Compact Flash,CF)介面標準、整合式驅動電子介面(Integrated Device Electronics,IDE)標準或其他適合的標準。連接介面單元402可與記憶體控制電路單元404封裝在一個晶片中，或者連接介面單元402是佈設於一包含記憶體控制電路單元404之晶片外。
記憶體控制電路單元404用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令，並且根據主機系統11的指令在可複寫式非揮發性記憶體模組406中進行資料的寫入、讀取與抹除等運作。
可複寫式非揮發性記憶體模組406是耦接至記憶體控制電路單元404，並且用以儲存主機系統11所寫入之資料。可複寫式非揮發性記憶體模組406可以是單階記憶胞(Single Level Cell,SLC)NAND型快閃記憶體模組、多階記憶胞(Multi Level Cell,MLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存2個位元資料的快閃記憶體模組)、複數階記憶胞(Triple Level Cell，TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存3個位元資料的快閃記憶體模組)、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
圖5是根據本發明的一範例實施例所繪示的可複寫式非揮發性記憶體模組的概要方塊圖。圖6是根據本發明的一範例實施例所繪示的記憶胞陣列的範例示意圖。
請參照圖5，可複寫式非揮發性記憶體模組406包括記憶胞陣列502、字元線控制電路504、位元線控制電路506、行解碼器(column decoder)508、資料輸入/輸出緩衝器510與控制電路512。
在本範例實施例中，記憶胞陣列502可包括用以儲存資料的多個記憶胞602、多個選擇閘汲極(select gate drain,SGD)電晶體612與多個選擇閘源極(select gate source,SGS)電晶體614、以及連接此些記憶胞的多條位元線604、多條字元線606、與共用源極線608(如圖6所示)。記憶胞602是以陣列方式(或立體堆疊的方式)配置在位元線604與字元線606的交叉點上。當從記憶體控制電路單元404接收到寫入指令或讀取指令時，控制電路512會控制字元線控制電路504、位元線控制電路506、行解碼器508、資料輸入/輸出緩衝器510來寫入資料至記憶胞陣列502或從記憶胞陣列502中讀取資料，其中字元線控制電路504用以控制施予至字元線606的電壓，位元線控制電路506用以控制施予至位元線604的電壓，行解碼器508依據指令中的列位址以選擇對應的位元線，並且資料輸入/輸出緩衝器510用以暫存資料。
可複寫式非揮發性記憶體模組406中的每一個記憶胞是以臨界電壓的改變來儲存一或多個位元。具體來說，每一個記憶胞的控制閘極(control gate)與通道之間有一個電荷捕捉層。透過施予一寫入電壓至控制閘極，可以改變電荷補捉層的電子量，因而改變了記憶胞的臨界電壓。此改變臨界電壓的程序亦稱為”把資料 寫入至記憶胞”或”程式化記憶胞”。隨著臨界電壓的改變，記憶胞陣列502的每一個記憶胞具有多個儲存狀態。並且透過讀取電壓可以判斷記憶胞是屬於哪一個儲存狀態，藉此取得記憶胞所儲存的一或多個位元。
圖7是根據一範例實施例所繪示儲存於記憶胞陣列中的寫入資料所對應的閘極電壓的統計分配圖。
請參照圖7，以MLC NAND型快閃記憶體為例，隨著不同的臨界電壓，每一記憶胞具有4種儲存狀態，並且此些儲存狀態分別地代表"11"、"10"、"00"與"01"等位元。換言之，每一個儲存狀態包括最低有效位元(Least Significant Bit，LSB)以及最高有效位元(Most Significant Bit，MSB)。在本範例實施例中，儲存狀態(即，"11"、"10"、"00"與"01")中從左側算起之第1個位元為LSB，而從左側算起之第2個位元為MSB。因此，在此範例實施例中，每一記憶胞可儲存2個位元。必須瞭解的是，圖7所繪示的臨界電壓及其儲存狀態的對應僅為一個範例。在本發明另一範例實施例中，臨界電壓與儲存狀態的對應亦可是隨著臨界電壓越大而以"11"、"10"、"01"與"00"排列，或是其他排列。此外，在另一範例實施例中，亦可定義從左側算起之第1個位元為MSB，而從左側算起之第2個位元為LSB。
圖8是根據一範例實施例所繪示的從記憶胞中讀取資料的示意圖，其是以MLC NAND型快閃記憶體為例。
請參照圖8，記憶胞陣列502之記憶胞的讀取運作是藉由 施予讀取電壓於控制閘極，藉由記憶胞通道的導通狀態，來識別記憶胞儲存之資料。驗證位元(VA)是用以指示施予讀取電壓VA時記憶胞通道是否為導通；驗證位元(VC)是用以指示施予讀取電壓VC時，記憶胞通道是否為導通；驗證位元(VB)是用以指示施予讀取電壓VB時，記憶胞通道是否為導通。在此假設驗證位元是”1”時表示對應的記憶胞通道導通，而驗證位元是”0”時表示對應的記憶胞通道沒有導通。如圖8所示，透過驗證位元(VA)~(VC)可以判斷記憶胞是處於哪一個儲存狀態，進而取得所儲存的位元。
圖9是根據另一範例實施例所繪示的從記憶胞中讀取資料的示意圖。
請參照圖9，以一TLC NAND型快閃記憶體為例，每一個儲存狀態包括左側算起之第1個位元的最低有效位元LSB、從左側算起之第2個位元的中間有效位元(Center Significant Bit，CSB)以及從左側算起之第3個位元的最高有效位元MSB。在此範例中，依照不同的臨界電壓，記憶胞具有8種儲存狀態(即，"111"、"110"、"100"、"101"、"001"、"000"、"010"與"011")。藉由施加讀取電壓VA~VG於控制閘極，可以識別記憶胞所儲存的位元。其中，值得說明的是，此8種儲存狀態之排列順序，可依製造商之設計而訂，非以本範例之排列方式為限。
圖10是根據一範例實施例所繪示之管理可複寫式非揮發性記憶體模組的示意圖。
請參照圖10，可複寫式非揮發性記憶體模組406的記憶 胞702會構成多個實體程式化單元，並且此些實體程式化單元會構成多個實體抹除單元400(0)~400(N)。具體來說，同一條字元線上的記憶胞會組成一或多個實體程式化單元。若每一個記憶胞可儲存2個以上的位元，則同一條字元線上的實體程式化單元可被分類為下實體程式化單元與上實體程式化單元。例如，每一記憶胞的LSB是屬於下實體程式化單元，並且每一記憶胞的MSB是屬於上實體程式化單元。一般來說，在MLC NAND型快閃記憶體中，下實體程式化單元的寫入速度會大於上實體程式化單元的寫入速度。此外，在一般情況下，下實體程式化單元的可靠度是高於上實體程式化單元的可靠度。
在此範例實施例中，實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。例如，實體程式化單元為實體頁面或是實體扇(sector)。若實體程式化單元為實體頁面，則每一個實體程式化單元通常包括資料位元區與冗餘位元區。資料位元區包含多個實體扇，用以儲存使用者的資料，而冗餘位元區用以儲存系統的資料(例如，錯誤更正碼)。在本範例實施例中，每一個資料位元區包含32個實體扇，且一個實體扇的大小為512位元組(byte,B)。然而，在其他範例實施例中，資料位元區中也可包含8個、16個或數目更多或更少的實體扇，本發明並不限制實體扇的大小以及個數。另一方面，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。例如，實體抹除單元為實體區塊。
圖11是根據一範例實施例所繪示之記憶體控制電路單元的概要方塊圖。必須瞭解的是，圖11所示之記憶體控制電路單元的結構僅為一範例，本發明不以此為限。
請參照圖11，記憶體控制電路單元404包括記憶體管理電路1102、主機介面1104、記憶體介面1106與錯誤檢查與校正電路1108。
記憶體管理電路1102用以控制記憶體控制電路單元404的整體運作。具體來說，記憶體管理電路1102具有多個控制指令，並且在記憶體儲存裝置10運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。以下說明記憶體管理電路1102的操作時，等同於說明記憶體控制電路單元404的操作，以下並不再贅述。
在本範例實施例中，記憶體管理電路1102的控制指令是以韌體型式來實作。例如，記憶體管理電路1102具有微處理器單元(未繪示)與唯讀記憶體(未繪示)，並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置10運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。
在本發明另一範例實施例中，記憶體管理電路1102的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組406的特定區域(例如，記憶體模組中專用於存放系統資料的系統區)中。此外，記憶體管理電路1102具有微處理器單元(未繪示)、唯讀記憶體(未繪示)及隨機存取記憶體(未繪示)。特別是，此唯讀 記憶體具有驅動碼，並且當記憶體控制電路單元404被致能時，微處理器單元會先執行此驅動碼段來將儲存於可複寫式非揮發性記憶體模組406中之控制指令載入至記憶體管理電路1102的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。
此外，在本發明另一範例實施例中，記憶體管理電路1102的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路1102包括微控制器、記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路。記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路是耦接至微控制器。其中，記憶胞管理電路用以管理可複寫式非揮發性記憶體模組406的實體區塊；記憶體寫入電路用以對可複寫式非揮發性記憶體模組406下達寫入指令以將資料寫入至可複寫式非揮發性記憶體模組406中；記憶體讀取電路用以對可複寫式非揮發性記憶體模組406下達讀取指令以從可複寫式非揮發性記憶體模組406中讀取資料；記憶體抹除電路用以對可複寫式非揮發性記憶體模組406下達抹除指令以將資料從可複寫式非揮發性記憶體模組406中抹除；而資料處理電路用以處理欲寫入至可複寫式非揮發性記憶體模組406的資料以及從可複寫式非揮發性記憶體模組406中讀取的資料。
主機介面1104是耦接至記憶體管理電路1102並且用以接收與識別主機系統11所傳送的指令與資料。也就是說，主機系 統11所傳送的指令與資料會透過主機介面1104來傳送至記憶體管理電路1102。在本範例實施例中，主機介面1104是相容於SATA標準。然而，必須瞭解的是本發明不限於此，主機介面1104亦可以是相容於PATA標準、IEEE 1394標準、PCI Express標準、USB標準、SD標準、UHS-I標準、UHS-II標準、MS標準、MMC標準、eMMC標準、UFS標準、CF標準、IDE標準或其他適合的資料傳輸標準。
記憶體介面1106是耦接至記憶體管理電路1102並且用以存取可複寫式非揮發性記憶體模組406。也就是說，欲寫入至可複寫式非揮發性記憶體模組406的資料會經由記憶體介面1106轉換為可複寫式非揮發性記憶體模組406所能接受的格式。具體來說，若記憶體管理電路1102要存取可複寫式非揮發性記憶體模組406時，記憶體介面1106會傳送對應的指令序列。這些指令序列可包括一或多個訊號，或是在匯流排上的資料。例如，在讀取指令序列中，會包括讀取的辨識碼、記憶體位址等資訊。
錯誤檢查與校正電路1108是耦接至記憶體管理電路1102並且用以執行錯誤檢查與校正程序以確保資料的正確性。具體來說，當記憶體管理電路1102從主機系統11中接收到寫入指令時，錯誤檢查與校正電路1108會為對應此寫入指令的資料產生對應的錯誤更正碼(error correcting code,ECC code)及/或錯誤檢查碼(error detecting code,EDC)，並且記憶體管理電路1102會將對應此寫入指令的資料與對應的錯誤更正碼或錯誤檢查碼寫入至可複 寫式非揮發性記憶體模組406中。之後，當記憶體管理電路1102從可複寫式非揮發性記憶體模組406中讀取資料時會同時讀取此資料對應的錯誤更正碼及/或錯誤檢查碼，並且錯誤檢查與校正電路1108會依據此錯誤更正碼及/或錯誤檢查碼對所讀取的資料執行錯誤檢查與校正程序。在此範例實施例中，錯誤檢查與校正電路1108所使用的是低密度奇偶檢查校正碼(low density parity code，LDPC)。然而，在另一範例實施例中，錯誤檢查與校正電路1108所使用的也可以是BCH碼、迴旋碼(convolutional code)、渦輪碼(turbo code)，但不限於此。
在一範例實施例中，記憶體控制電路單元404還包括緩衝記憶體1110與電源管理電路1112。
緩衝記憶體1110是耦接至記憶體管理電路1102並且用以暫存來自於主機系統11的資料與指令或來自於可複寫式非揮發性記憶體模組406的資料。
電源管理電路1112是耦接至記憶體管理電路1102並且用以控制記憶體儲存裝置10的電源。
在低密度奇偶檢查校正碼中，是用一個奇偶檢查矩陣來定義有效的碼字。以下將奇偶檢查矩陣標記為矩陣H，並且一碼字標記為CW。依照以下方程式(1)，若奇偶檢查矩陣H與碼字CW的相乘是零向量，表示碼字CW為有效的碼字。其中運算子表示模2(mod 2)的矩陣相乘。換言之，矩陣H的零空間(null space)便包含了所有的有效碼字。然而，本發明並不限制碼字CW的內容。 例如，碼字CW也可以包括用任意演算法所產生的錯誤更正碼或是錯誤檢查碼。
其中矩陣H的維度是k-乘-n(k-by-n)，碼字CW的維度是1-乘-n。k與n為正整數。碼字CW中包括了訊息位元與奇偶位元，即碼字CW可以表示成[M P]，其中向量M是由訊息位元所組成，向量P是由奇偶位元所組成。向量M的維度是1-乘-(n-k)，而向量P的維度是1-乘-k。以下將訊息位元與奇偶位元統稱為資料位元。換言之，碼字CW中具有n個資料位元，其中訊息位元的長度為(n-k)位元，並且奇偶位元的長度是k位元，即碼字CW的碼率(code rate)為(n-k)/n。
一般來說在編碼時會使用一個產生矩陣(以下標記為G)，使得對於任意的向量M都可滿足以下方程式(2)。其中產生矩陣G的維度是(n-k)-乘-n。
由方程式(2)所產生的碼字CW為有效的碼字。因此可將方程式(2)代入方程式(1)，藉此得到以下方程式(3)。
由於向量M可以是任意的向量，因此以下方程式(4)必定會滿足。也就是說，在決定奇偶檢查矩陣H以後，對應的產生矩陣G也可被決定。
在解碼一個碼字CW時，會先對碼字中的資料位元執行一個奇偶檢查程序，例如將奇偶檢查矩陣H與碼字CW相乘以產生一個向量(以下標記為S，如以下方程式(5)所示)。若向量S是零向量，則可直接輸出碼字CW。若向量S不是零向量，則表示碼字CW不是有效的碼字。
向量S的維度是k-乘-1，其中每一個元素亦稱為校驗子(syndrome)。若碼字CW不是有效的碼字，則錯誤檢查與校正電路1108會執行一個解碼程序，以嘗試更正碼字CW中的錯誤位元。
圖12是根據一範例實施例繪示奇偶檢查矩陣的示意圖。
請參照圖12，一般來說，奇耦檢查矩陣H可以表示為二分圖(bipartite graph)1230，其中包括奇偶節點1232(1)~1232(k)與訊息節點1234(1)~1234(n)。每一個奇偶節點1232(1)~1232(k)是對應到一個校驗子，而每一個訊息節點1234(1)~1234(n)是對應一個資料位元。資料位元與校驗子之間的對應關係(即，訊息節點1234(1)~1234(n)與奇偶節點1232(1)~1232(k)之間的連結關係)是根據奇偶檢查矩陣所產生。具體來說，若奇耦檢查矩陣中第i列第j行的元素為1，則第i個奇偶節點1232(i)便會連接到第j個訊息節點1234(j)，其中i與j為正整數。
當記憶體管理電路1102從可複寫式非揮發性記憶體模組406中讀取n個資料位元(形成一個碼字)時，則記憶體管理電路1102也會取得每一個資料位元的一通道可靠度資訊。此通道可靠 度資訊是用以表示對應的資料位元被解碼為位元”1”或是”0”的機率(或稱信心度)，以下再詳細說明。在二分圖1230中，訊息節點1234(1)~1234(n)也會接收到對應的通道可靠度資訊。例如，訊息節點1232(1)會接收第1個資料位元的通道可靠度資訊L 1 ，而訊息節點1232(j)會接收第j個資料位元的通道可靠度資訊L j 。
錯誤檢查與校正電路1108會根據二分圖1230的結構與通道可靠度資訊L 1 ~L n 來執行解碼程序。此解碼程序會包括迭代解碼。具體來說，在迭代解碼中，訊息節點1234(1)~1234(n)會計算出可靠度資訊給奇偶節點1232(1)~1232(k)，並且奇偶節點1232(1)~1232(k)也會計算出可靠度資訊給訊息節點1234(1)~1234(n)。這些可靠度資訊會沿著這些二分圖1230中的邊(edge)來傳送。例如，奇偶節點1232(i)傳送給訊息節點1234(j)的是可靠度資訊L i→j ，而訊息節點1234(j)傳送給奇偶節點1232(i)是可靠度資訊L j→i 。這些可靠度資訊是用來表示一個節點認為某一個資料位元被解碼為”1”或是”0”的機率(亦稱為信心度)有多少。舉例來說，可靠度資訊L j→i 表示訊息節點1234(j)認為第j個資料位元被解碼為”1”或是”0”的信心度(可為正或是負)，而可靠度資訊L i→j 表示奇偶節點1232(i)認為第j個資料位元被解碼為”1”或是”0”的信心度。而訊息節點1234(1)~1234(n)與奇偶節點1232(1)~1232(k)會根據輸入的可靠度資訊來計算輸出的可靠度資訊，其近似於計算一個資料位元被解碼為”1”或是”0”的條件機率。因此，上述傳送可靠度資訊的過程又被稱為置信傳播(belief propagation)。
當採用不同的演算法，訊息節點1234(1)~1234(n)及/或奇偶節點1232(1)~1232(k)會計算出不同的可靠度資訊。例如，錯誤檢查與校正電路1108可以採用總和-乘積演算法(Sum-Product Algorithm)、最小值-總和演算法(Min-Sum Algorithm)、或是位元翻轉(bit-flipping Algorithm)，本發明並不限制採用何種演算法。
在迭代解碼的每一次迭代中，訊息節點1234(1)~1234(n)會傳遞可靠度資訊給奇偶節點1232(1)~1232(k)，並且奇偶節點1232(1)~1232(k)會傳遞可靠度資訊給訊息節點1234(1)~1234(n)。在每一次迭代過後，訊息節點1234(1)~1234(n)會根據目前的可靠度資訊計算出每一個資料位元應該被解碼為位元”1”或是”0”。接下來對這些計算出的資料位元執行奇偶檢查程序，即將資料位元所形成的碼字與奇偶檢查矩陣相乘，藉此判斷該碼字是否為有效的碼字。若所產生的碼字為有效的碼字，則迭代解碼會停止。若所產生的碼字不是有效的碼字，則會進行下一次的迭代。若迭代解碼的迭代次數超過一個預設值，則迭代解碼也會停止，表示解碼失敗。
圖13是根據一範例實施例繪示讀取驗證位元的示意圖。請參照圖13，在此假設屬於儲存狀態1310的記憶胞所儲存的是位元”1”，而屬於儲存狀態1320的記憶胞所儲存的是位元”0”。儲存狀態1310與儲存狀態1320有部份的重疊，亦即在某些讀取電壓，部份屬於儲存狀態1310的記憶胞會被判別為屬於儲存狀態1320，而部份屬於儲存狀態1320的記憶胞會被判別為屬於儲存狀 態1310。在一範例實施例中，當施加讀取電壓於記憶胞的控制閘極以後，隨著記憶胞通道是否導通，記憶體管理電路1102所取得的驗證位元會是”0”或是”1”。在此假設若記憶胞通道沒有導通時則對應的驗證位元是”0”，反之則是”1”。若記憶體管理電路1102施加了讀取電壓V1~V5至某一記憶胞，則記憶體管理電路1102會取得5個驗證位元。具體來說，讀取電壓V1是對應到驗證位元b1；讀取電壓V2是對應到驗證位元b2；讀取電壓V3是對應到驗證位元b3；讀取電壓V4是對應到驗證位元b4；讀取電壓V5是對應到驗證位元b5。若一個記憶胞的臨界電壓是在區間1301，則從驗證位元b1至驗證位元b5，記憶體管理電路1102所取得的驗證位元會是”11111”；若記憶胞的臨界電壓是在區間1302，則驗證位元會是”01111”；若記憶胞的臨界電壓是在區間1303，則驗證位元會是”00111”；若記憶胞的臨界電壓是在區間1304，則驗證位元會是”00011”；若記憶胞的臨界電壓是在區間1305，則驗證位元會是”00001”；若記憶胞的臨界電壓是在區間1306，則驗證位元會是”00000”。在另一範例實施例中，可複寫式非揮發性記憶體模組406也可以將對驗證位元b1~b5做運算以後，把運算後的驗證位元傳送給記憶體管理電路1102。例如，驗證位元b2與b4會進行互斥或運算，而驗證位元b1與b5會進行互斥或運算。如此一來，記憶體管理電路1102只會取得3個驗證位元。本發明並不限制驗證位元的個數與內容。
在此範例實施例中，讀取電壓V1~V5的其中之一會被設 定為正負號(sign)讀取電壓。此正負號讀取電壓是用來決定資料位元為何。例如，若讀取電壓V3為正負號讀取電壓，則資料位元會相同於驗證位元b3；若讀取電壓V2為正負號讀取電壓，則資料位元會相同於驗證位元b2，以此類推。在每一個區間中，根據記憶胞屬於儲存狀態1310的機率與屬於儲存狀態1320的機率，可以計算出對數可能性比值(Log Likelihood Ratio，LLR)，而在此範例實施例中此對數可能性比值亦被稱為資料位元的通道可靠度資訊。在一範例實施例中，各個區間所對應的對數可能性比值可以事先被計算出來並且儲存在一個查找表中。記憶體管理電路1102可以將驗證位元b1~b5輸入此查找表中，藉此取得對應的對數可能性比值以作為通道可靠度資訊。所取得的通道可靠度資訊(即，圖12中的L1~Ln)便可以來執行上述的迭代解碼。在一範例實施例中，若設定不同的正負號讀取電壓，則會使用不同的查找表來取得通道可靠度資訊。
在上述的範例實施例中，若讀取電壓的個數為x個，則可以分出x+1個區間，其中x為正整數。然而，在另一範例實施例中，若讀取電壓的個數為x個，則可以分出y個區間，其中y可為任意的正整數。本發明並不限制x個讀取電壓會產生幾個區間。若讀取電壓的個數為1(例如，僅使用讀取電壓V3)，則所進行的解碼程序亦被稱為硬位元模式解碼程序。若讀取電壓的個數大於1，則所進行的解碼程序亦被稱為軟位元模式解碼程序。一般來說，軟位元模式解碼程序所使用的資訊較多，因此能更正較多的 錯誤位元，但執行速度也比較慢。此外，在一範例實施例中，當進行硬位元模式解碼程序時，記憶體管理電路1102可以直接根據所取得的驗證位元來計算出通道可靠度資訊，並不會透過查找表。例如，若驗證位元為”1”，則通道可靠度資訊可設定為z；若驗證位元為”0”，則通道可靠度資訊可設定為-z，其中z為實數。
在本範例實施例中，可複寫式非揮發性記憶體模組406中部份或全部的實體程式化單元會被分組為第一類實體程式化單元或第二類實體程式化單元。在本範例實施例中，是依據一個實體程式化單元的可靠度來區別此實體程式化單元是屬於第一類實體程式化單元或第二類實體程式化單元。屬於第一類實體程式化單元的實體程式化單元的可靠度(reliability)會低於屬於第二類實體程式化單元的實體程式化單元的可靠度。一個實體程式化單元的可靠度與儲存在此實體程式化單元中的資料發生錯誤的機率有關。若一個實體程式化單元的可靠度越高，則儲存在此實體程式化單元中的資料發生錯誤的機率越低。若一個實體程式化單元的可靠度越低，則儲存在此實體程式化單元中的資料發生錯誤的機率越高。換言之，儲存在第一類實體程式化單元中的資料發生錯誤的機率會高於儲存在第二類實體程式化單元中的資料發生錯誤的機率。
在本範例實施例中，記憶體管理電路1102是根據一個實體程式化單元的預設屬性來決定此實體程式化單元是屬於第一類實體程式化單元或第二類實體程式化單元。此預設屬性通常不會 隨著時間或實體程式化單元的使用程度而改變。在本範例實施例中，一個實體程式化單元的預設屬性包括指示一個實體程式化單元是屬於上實體程式化單元或下實體程式化單元。若一個實體程式化單元是屬於上實體程式化單元，則此實體程式化單元會被判定為屬於第一類實體程式化單元。若一個實體程式化單元是屬於下實體程式化單元，則此實體程式化單元會被判定為屬於第二類實體程式化單元。此外，在一範例實施例中，一個實體程式化單元的預設屬性也可以包括指示一個實體程式化單元是否是用以儲存較重要的資料(例如，系統資料或使用者資料)。若一個實體程式化單元是用以儲存較重要的資料，則此實體程式化單元會被判定為屬於第一類實體程式化單元。
在一範例實施例中，一個實體程式化單元的可靠度可能會隨著時間或使用程度而改變，因此，一個實體程式化單元是屬於第一類實體程式化單元或第二類實體程式化單元可能也會隨著使用時間及/或使用程度而改變。例如，在一範例實施例中，記憶體管理電路1102會判斷一個實體程式化單元的可靠度是否低於一門檻值。若一個實體程式化單元的可靠度低於此門檻值，記憶體管理電路1102會判定此實體程式化單元屬於第一類實體程式化單元。若一個實體程式化單元的可靠度不低於此門檻值，記憶體管理電路1102會判定此實體程式化單元屬於第二類實體程式化單元。例如，在一範例實施例中，對於一個沒有被使用過的可複寫式非揮發性記憶體模組來說，此可複寫式非揮發性記憶體模組中 所有或大部分的實體程式化單元可能都是第二類實體程式化單元。隨著每一個實體程式化單元的使用時間及/或使用程度增加，例如，被重複的寫入或抹除超過了一預定次數，則此可複寫式非揮發性記憶體模組中部份屬於第二類實體程式化單元的實體程式化單元可能會轉變為第一類實體程式化單元。
在一範例實施例中，一個實體程式化單元的可靠度是與此實體程式化單元的位元錯誤率(Bit Error Rate,BER)有關。例如，在一範例實施例中，一個實體程式化單元的可靠度是負相關於(negatively correlated)此實體程式化單元的位元錯誤率，因此，屬於第一類實體程式化單元的實體程式化單元的位元錯誤率會高於屬於第二類實體程式化單元的實體程式化單元的位元錯誤率。在另一範例實施例中，一個實體程式化單元的可靠度也可以是與此實體程式化單元的使用程度有關。每一個實體程式化單元會被對應至一個使用程度值。此使用程度值用以指示一個實體程式化單元的使用程度。例如，一個實體程式化單元的使用程度包括此實體程式化單元的抹除次數、寫入次數、讀取次數、資料儲存時間的至少其中之一或其組合，且不限於此。記憶體管理電路1102可以根據一個實體程式化單元的位元錯誤率及/或使用程度值來決定此實體程式化單元的可靠度。
在本範例實施例中，一個實體程式化單元是屬於第一類實體程式化單元或第二類實體程式化單元可以是被預先決定並且記錄於至少一查找表中，或者是被即時地決定。例如，若一個實 體程式化單元被選擇來儲存對應於一寫入指令或一垃圾回收(garbage collection)程序的一筆資料，記憶體管理電路1102可以透過查詢此至少一查找表或者是即時地根據此實體程式化單元的上述預設屬性、錯誤位元率、使用程度值及/或可靠度等資訊來決定此實體程式化單元是屬於第一類實體程式化單元或第二類實體程式化單元。若用來儲存資料的實體程式化單元是屬於第一類實體程式化單元，則記憶體管理電路1102會使用資料長度較長的錯誤更正碼及/或錯誤檢查碼來保護此資料。若用來儲存資料的實體程式化單元是屬於第二類實體程式化單元，則記憶體管理電路1102會使用資料長度較短的錯誤更正碼及/或錯誤檢查碼來保護此資料。若錯誤更正碼及/或錯誤檢查碼的資料長度較長，則可用以偵測出更多的錯誤位元。錯誤更正碼與錯誤檢查碼可以單獨使用或一併使用，本發明不加以限制。以下將以驗證碼作為錯誤更正碼及/或錯誤檢查碼的統稱。
在一範例實施例中，記憶體管理電路1102會辨識使用第一程式化模式(First programming mode)的實體程式化單元為第一類實體程式化單元，並且辨識使用第二程式化模式(Second programming mode)的實體程式化單元為第二類實體程式化單元。若一個實體程式化單元使用第一程式化模式(也稱為多層記憶胞模式)，則此實體程式化單元中的每一個記憶胞儲存有一第一數量的位元資料，其中此第一數量不小於2。例如，在本範例實施例中，此第一數量為2或3。在本範例實施例中，第二程式化模式可以是 單層記憶胞模式(SLC mode)、下實體程式化模式(lower physical programming unit programming mode)、混合程式化模式(mixture programming mode)及少層記憶胞模式的至少其中之一或其組合。若一個實體程式化單元使用單層記憶胞模式，則此實體程式化單元中的每一個記憶胞只儲存一個位元資料。若一個實體程式化單元是使用下實體程式化模式，則此實體程式化單元是屬於下實體程式化單元，並且只有此實體程式化單元會被程式化，而此實體程式化單元所對應的上實體程式化單元可以程式化也可以不程式化。若一個實體程式化單元使用混合程式化模式且此實體程式化單元屬於下實體程式化單元，則有效資料會被程式化於此實體程式化單元中。若一個實體程式化單元使用混合程式化模式且此實體程式化單元屬於上實體程式化單元，則有效資料不會被程式化於此實體程式化單元中。若一個實體程式化單元使用混合程式化模式且此實體程式化單元屬於下實體程式化單元，則真實資料會被程式化於此實體程式化單元中。若一個實體程式化單元使用混合程式化模式且此實體程式化單元屬於上實體程式化單元，則對應於真實資料的虛擬資料則會被程式化於此實體程式化單元中。若一個實體程式化單元使用少層記憶胞模式，則此實體程式化單元中的每一個記憶胞儲存有一第二數量的位元資料，其中此第二數量小於第一數量。在本範例實施例中，此第二數量為1。在本範例實施例中，使用第一程式化模式的實體程式化單元之可靠度通常低於使用第二程式化模式的實體程式化單元。
圖14與圖15是根據本發明的一範例實施例所繪示的寫入資料的示意圖。
請參照圖14，在本範例實施例中，反應於一垃圾回收程序或來自主機系統11的一寫入指令，若記憶體管理電路1102欲將資料1411(亦稱為第一資料)寫入至實體程式化單元1401(亦稱為第一實體程式化單元)中，記憶體管理電路1102會判斷實體程式化單元1401屬於第一類實體程式化單元或是第二類實體程式化單元。關於如何判斷一個實體程式化單元屬於第一類實體程式化單元或是第二類實體程式化單元已詳述於上，在此不重複贅述。若實體程式化單元1401是屬於第一類實體程式化單元，錯誤檢查與校正電路1108會對應資料1411產生驗證碼1421(亦稱為第一驗證碼)與驗證碼1422(亦稱為第二驗證碼)。其中，驗證碼1421可單獨使用或者是與驗證碼1422結合使用。然而，驗證碼1422不可以單獨使用。驗證碼1421或者驗證碼1421與驗證碼1422的結合可用以驗證資料1411。記憶體管理電路1102會將資料1411與驗證碼1421寫入至實體程式化單元1401中，並且將驗證碼1422儲存在屬於第二類實體程式化單元的一或多個實體程式化單元中。
值得注意的是，本發明並不限於將上述驗證碼1422(不可單獨使用的驗證碼)儲存在屬於第二類實體程式化單元的一或多個實體程式化單元中。即，在另一範例實施例中，不可以單獨使用的驗證碼可以根據廠商的設計規劃，儲存在預先規劃的儲存區域(如，預先定義的多個實體抹除單元)中。
請參照圖15，若實體程式化單元1401是屬於第二類實體程式化單元，則錯誤檢查與校正電路1108會對應資料1411產生驗證碼1521(亦稱為第三驗證碼)。其中，驗證碼1521可單獨用以驗證資料1411。記憶體管理電路1102會將資料1411、驗證碼1521及驗證碼1532(亦稱為第四驗證碼)寫入至實體程式化單元1401中。此外，在圖15的另一範例實施例中，當程式化實體程式化單元1401時，記憶體管理電路1102會判斷驗證碼1532是否存在。若驗證碼1532存在，記憶體管理電路1102會將資料1411、驗證碼1521及驗證碼1532一併寫入至實體程式化單元1401中。若驗證碼1532不存在，則記憶體管理電路1102僅將資料1411與驗證碼1521寫入至實體程式化單元1401中。值得一提的是，雖然驗證碼1421與1521都可以單獨用來驗證資料1411，但是，驗證碼1521的資料長度會短於驗證碼1421的資料長度。驗證碼1532不可以單獨使用。驗證碼1532的資料長度例如是與驗證碼1422的資料長度相等。在本範例實施例中，驗證碼1532用以與儲存在屬於第一類實體程式化單元的實體程式化單元1403(亦稱為第二實體程式化單元)中的驗證碼1531(亦稱為第五驗證碼)結合使用。其中，驗證碼1531是錯誤檢查與校正電路1108對應資料1512(亦稱為第二資料)產生的。驗證碼1531的資料長度例如是與驗證碼1421的資料長度相等。驗證碼1531或者驗證碼1531與驗證碼1532的結合可用以驗證資料1512。
在圖14的一範例實施例中，若記憶體管理電路1102欲 將資料1412(亦稱為第三資料)與驗證碼1431(亦稱為第八驗證碼)寫入至實體程式化單元1402(亦稱為第三實體程式化單元)，且實體程式化單元1402屬於第二類實體程式化單元，則記憶體管理電路1102會將資料1412、驗證碼1431及驗證碼1422一併寫入至實體程式化單元1402中。其中，驗證碼1431是錯誤檢查與校正電路1108對應資料1412產生的。驗證碼1431可單獨用以驗證資料1412。驗證碼1431的資料長度與驗證碼1521的資料長度相等。此外，在一範例實施例中，驗證碼1421的資料長度會與驗證碼1431的資料長度與驗證碼1422的資料長度的總和相等。類似地，在一範例實施例中，驗證碼1531的資料長度會與驗證碼1521的資料長度與驗證碼1532的資料長度的總和相等。
圖16是根據本發明的另一範例實施例所繪示的寫入資料的示意圖。
請參照圖16，反應於至少一垃圾回收程序或來自主機系統11的寫入指令，記憶體管理電路1102欲分別將資料D1~D4寫入至實體抹除單元400(0)中的實體程式化單元1601~1604。其中，實體程式化單元1601與1603是屬於第一類實體程式化單元，並且實體程式化單元1602與1604是屬於第二類實體程式化單元。對於資料D1，錯誤檢查與校正電路1108會產生對應於資料D1的驗證碼H1_1與用以與驗證碼H1_1結合的驗證碼H1_2，並且在程式化實體程式化單元1601時，記憶體管理電路1102會將資料D1與驗證碼H1_1寫入至實體程式化單元1601中。對於資料D2，錯 誤檢查與校正電路1108會產生對應於資料D2的驗證碼L1，並且在程式化實體程式化單元1602時，記憶體管理電路1102會將資料D2、驗證碼L1及驗證碼H1_2寫入至實體程式化單元1602。對於資料D3，錯誤檢查與校正電路1108會產生對應於資料D3的驗證碼H2_1與用以與驗證碼H2_1結合的驗證碼H2_2，並且在程式化實體程式化單元1603時，記憶體管理電路1102會將資料D3與驗證碼H2_1寫入至實體程式化單元1603中。對於資料D4，錯誤檢查與校正電路1108會產生對應於資料D4的驗證碼L2，並且在程式化實體程式化單元1604時，記憶體管理電路1102會將資料D4、驗證碼L2及驗證碼H2_2寫入至實體程式化單元1604中。雖然圖16的範例實施例是以循序寫入(sequential write)作為範例，然而，在另一範例實施例中，隨機寫入(random write)亦可以使用上述方式來操作。
在一範例實施例中，在接收到來自主機系統11的一讀取指令之後，記憶體管理電路1102會判斷儲存有欲讀取的資料的實體程式化單元是屬於第一類實體程式化單元或第二類實體程式化單元。記憶體管理電路1102與錯誤檢查與校正電路1108會根據儲存有欲讀取的資料的實體程式化單元是屬於第一類實體程式化單元或第二類實體程式化單元執行相對應的解碼操作。
請再次參照圖14，在接收到來自主機系統11的指示讀取資料1411的一讀取指令之後，根據此讀取指令，記憶體管理電路1102會從實體程式化單元1401中讀取資料1411與驗證碼1421。 錯誤檢查與校正電路1108會根據驗證碼1421對資料1411執行解碼(亦稱為第一解碼)，並且判斷是否成功地解碼。若無法成功地解碼，記憶體管理電路1102會結合驗證碼1421與驗證碼1422來重新解碼。具體而言，錯誤檢查與校正電路1108會判斷根據驗證碼1421對資料1411執行的第一解碼是否產生有效碼字。若第一解碼產生有效碼字(即，解碼成功)，記憶體管理電路1102會輸出此有效碼字或者對應於此有效碼字的資料。若第一解碼沒有產生有效碼字(即，解碼不成功)，記憶體管理電路1102會從實體程式化單元1402讀取驗證碼1422，結合驗證碼1421與驗證碼1422為一個新的驗證碼(亦稱為第七驗證碼)，並且根據此第七驗證碼對資料1411執行另一解碼(亦稱為第二解碼)。值得注意的是，在本範例實施例中，第一解碼與第二解碼是屬於迭代解碼，例如，使用低密度奇偶檢查校正碼演算法。然而，在另一範例實施例中，上述的第一解碼與第二解碼也可以是使用任意的解碼演算法，本發明不加以限制。
具體而言，記憶體管理電路1102會結合驗證碼1421與驗證碼1422以獲得由N個位元組成的新的驗證碼，其中驗證碼1421是由此N個位元中的第1至第M個位元組成，並且驗證碼1422是由此N個位元中的第M+1至第N個位元組成。也就是說，若驗證碼1421的資料長度是M個位元，且驗證碼1422的資料長度是N-M個位元，則透過結合驗證碼1421與驗證碼1422而獲得的新的驗證碼的資料長度是N個位元。其中，N與M是正整數。 特別是，在一範例實施例中，透過結合驗證碼1421與驗證碼1422而獲得的新的驗證碼是對應至一個預設的產生矩陣G，並且驗證碼1421是對應至此預設的產生矩陣G的一個子矩陣。其中，此子矩陣是由此預設的產生矩陣G的部分行與部份列組成。然而，在另一範例實施例中，用來相互結合的驗證碼(例如，驗證碼1421與驗證碼1422)也可以是透過任何經過設計的演算法來產生，本發明不加以限制。在一範例實施例中，第一解碼與第二解碼是屬於上述硬位元模式解碼程序。若使用新的驗證碼仍無法成功解碼，則記憶體管理電路1102會指示可複寫式非揮發性記憶體模組406使用新的讀取電壓來重新讀取資料1411以執行另一解碼(亦稱為第三解碼)，及/或指示錯誤檢查與校正電路1108使用軟位元模式解碼程序來執行第三解碼。然而，在另一範例實施例中，第一解碼及/或第二解碼也可以是屬於軟位元模式解碼程序或使用任意的解碼演算法。
此外，在接收到來自主機系統11的指示讀取資料1412的讀取指令之後，根據此讀取指令，記憶體管理電路1102會從實體程式化單元1402中讀取資料1412與驗證碼1431。錯誤檢查與校正電路1108會根據驗證碼1431對資料1412執行解碼，並且判斷解碼是否產生有效碼字。若解碼產生有效碼字(即，解碼成功)，記憶體管理電路1102會輸出此有效碼字或者對應於此有效碼字的資料。若解碼沒有產生有效碼字(即，解碼不成功或是解碼失敗)，則記憶體管理電路1102會指示可複寫式非揮發性記憶體模組406 使用新的讀取電壓來重新讀取資料1412以執行另一解碼，及/或指示錯誤檢查與校正電路1108使用軟位元模式解碼程序來執行另一解碼。
請再次參照圖15，在接收到來自主機系統11的指示讀取資料1512的讀取指令之後，根據此讀取指令，記憶體管理電路1102會從實體程式化單元1403中讀取資料1512與驗證碼1531。錯誤檢查與校正電路1108會根據驗證碼1531對資料1512執行第一解碼，並且判斷第一解碼是否產生有效碼字。若第一解碼產生有效碼字(即，解碼成功)，記憶體管理電路1102會輸出此有效碼字或對應於此有效碼字的資料。若第一解碼沒有產生有效碼字(即，解碼不成功)，記憶體管理電路1102會從實體程式化單元1401讀取驗證碼1532，結合驗證碼1531與驗證碼1532為一個新的驗證碼(亦稱為第六驗證碼)，並且根據此第六驗證碼對資料1512執行第二解碼。
具體而言，記憶體管理電路1102會結合驗證碼1531與驗證碼1532以獲得由N個位元組成的新的驗證碼，其中驗證碼1531是由此N個位元中的第1至第M個位元組成，並且驗證碼1532是由此N個位元中的第M+1至第N個位元組成。驗證碼1531與驗證碼1532的架構與使用方式類似於驗證碼1421與驗證碼1422，在此便不贅述。此外，圖15的範例實施例中對於資料1512與資料1411的解碼操作分別相同或相似於圖14的範例實施例中對於資料1411與資料1412的解碼操作，在此便不贅述。此外， 上述解碼操作亦可以套用至圖16的範例實施例中，以實施對於資料D1~D4的讀取與驗證。
在一範例實施例中，記憶體管理電路1102會根據用以儲存一資料的實體程式化單元的可靠度來產生具有特定長度的驗證碼。以上述用以儲存第一資料的第一實體程式化單元為例，在一範例實施例中，記憶體管理電路1102會判斷第一實體程式化單元的可靠度是屬於第一類可靠度或第二類可靠度。例如，若第一實體程式化單元的可靠度低於一門檻值，記憶體管理電路1102會判定此第一實體程式化單元的可靠度是屬於第一類可靠度；若第一實體程式化單元的可靠度不低於此門檻值，記憶體管理電路1102會判定此第一實體程式化單元的可靠度是屬於第二類可靠度。或者，在一範例實施例中，類似於上述依據一個實體程式化單元的可靠度來區別此實體程式化單元是屬於第一類實體程式化單元或第二類實體程式化單元的操作，若一個實體程式化單元會被識別為第一類實體程式化單元，則此實體程式化單元的可靠度是屬於第一類可靠度；若一個實體程式化單元會被識別為第二類實體程式化單元，則此實體程式化單元的可靠度是屬於第二類可靠度。
若第一實體程式化單元的可靠度是屬於第一類可靠度，記憶體管理電路1102會產生對應於第一資料的一主驗證碼(亦稱為第一主驗證碼)，其中此第一主驗證碼具有一第一長度；若第一實體程式化單元的可靠度是屬於第二類可靠度，記憶體管理電路1102會產生對應於第一資料的另一主驗證碼(亦稱為第二主驗證 碼)，其中此第二主驗證碼具有一第二長度，並且第一長度長於第二長度。也就是說，若一個實體程式化單元的可靠度越低，則用來保護此實體程式化單元中的資料的主驗證碼的資料長度就會越長。
在一範例實施例中，若上述第一實體程式化單元的可靠度是屬於第一類可靠度，記憶體管理電路1102還會產生對應於第一資料的一副驗證碼。此副驗證碼可以用以與第一主驗證碼結合使用、提供一解碼資訊或者在一預解碼程序中使用。例如，將此副驗證碼與第一主驗證碼結合使用的方式相同或相似於圖14的範例實施例中驗證碼1421與驗證碼1422結合使用的方式。其中，驗證碼1421可視為第一主驗證碼，而驗證碼1422可視為副驗證碼。例如，此副驗證碼所提供的解碼資訊可以是任意可提升第一主驗證碼的解碼能力或者可輔助此第一主驗證碼進行解碼的資訊。例如，此第一主驗證碼與此副驗證碼可分別用以驗證第一資料中的不同部分等等。此外，在預解碼程序中使用此副驗證碼的方式例如是在使用第一主驗證碼來解碼某一資料之前，先使用此副驗證碼來找出此資料中一部份的錯誤，並且在將所找到的錯誤標記或更正之後，再使用第一主驗證碼來找出此資料中其餘的錯誤。藉此，即可提升使用第一主驗證碼來偵錯的能力。然而，任何可利用副驗證碼來輔助第一主驗證碼進行資料驗證或錯誤更正的方式都可以套用至本發明，本發明不加以限制。
在一範例實施例中，透過結合第一主驗證碼與副驗證碼 而獲得的新的驗證碼是對應至一個預設的產生矩陣G，並且第一主驗證碼是對應至此預設的產生矩陣G的一個子矩陣。其中，此子矩陣是由此預設的產生矩陣G的部分行與部份列組成。此外，在一範例實施例中，記憶體管理電路1102可獲得一個經設計的產生矩陣並且根據此產生矩陣來產生一個預設驗證碼，其中此第一主驗證碼包含於此預設驗證碼中。記憶體管理電路1102可根據此預設驗證碼與第一主驗證碼來產生副驗證碼。例如，記憶體管理電路1102可將此預設驗證碼中不包括第一主驗證碼的碼的一部份或全部作為此副驗證碼。此外，透過任何經過設計的演算法都可以用來產生第一主驗證碼及/或對應的副驗證碼，本發明不加以限制。此外，第一主驗證碼與對應的副驗證碼的使用方式與產生方式也可以是結合或套用至上述各個範例實施例來使用。
圖17是根據本發明的一範例實施例所繪示的資料存取方法的流程圖。
請參照圖17，在步驟S1701中，判斷多個實體程式化單元中用以儲存第一資料的第一實體程式化單元屬於第一類實體程式化單元或第二類實體程式化單元。若第一實體程式化單元屬於第一類實體程式化單元，在步驟S1702中，產生對應於第一資料的第一驗證碼與用以與第一驗證碼結合的第二驗證碼，並且將第一資料與第一驗證碼寫入至第一實體程式化單元中。在步驟S1703中，若使用第一驗證碼無法成功地解碼第一資料，結合第二驗證碼與第一驗證碼來解碼第一資料。
圖18是根據本發明的另一範例實施例所繪示的資料存取方法的流程圖。
請參照圖18，在步驟S1801中，接收指示讀取第一資料的讀取指令。在步驟S1802中，判斷用以儲存第一資料的第一實體程式化單元是屬於第一類實體程式化單元或第二類實體程式化單元。若第一實體程式化單元屬於第一類實體程式化單元，在步驟S1803中，從第一實體程式化單元中讀取第一資料與第一驗證碼，並且根據第一驗證碼對第一資料執行第一解碼。在步驟S1804中，判斷第一解碼是否產生有效碼字。若第一解碼有產生有效碼字，在步驟S1805中，判定解碼成功，並且輸出此有效碼字或者對應於此有效碼字的資料。若第一解碼沒有產生有效碼字，在步驟S1806中，從第三實體程式化單元中讀取第二驗證碼，結合第一驗證碼與第二驗證碼為第七驗證碼，並且根據第七驗證碼執行第二解碼。在步驟S1807中，判斷第二解碼是否產生有效碼字。若第二解碼有產生有效碼字，執行步驟S1805。若第二解碼沒有產生有效碼字，在步驟S1808中，判定解碼不成功。此外，若第一實體程式化單元屬於第二類實體程式化單元，在步驟S1809中，從第一實體程式化單元中讀取第一資料與第三驗證碼，並且根據第三驗證碼對第一資料執行解碼。在步驟S1810中，判斷是否產生有效碼字。若有產生有效碼字，執行步驟S1805。若沒有產生有效碼字，執行步驟S1808。在判定解碼失敗後，可利用新的讀取電壓來重新讀取第一資料、改為使用軟位元模式解碼程序或傳送失 敗訊息等，本發明不加以限制。
然而，圖17與圖18中各步驟已詳細說明如上，在此便不再贅述。值得注意的是，圖17與圖18中各步驟可以實作為多個程式碼或是電路，本發明並不在此限。此外，圖17與圖18的方法可以搭配以上實施例使用，也可以單獨使用，本發明並不在此限。
綜上所述，對於資料的儲存，本發明可提供可靠度較高的實體程式化單元的部份儲存空間來儲存用來保護儲存在可靠度較低的實體程式化單元中的資料的驗證碼的一部分，從而可增加用來保護儲存在可靠度較低的實體程式化單元中的資料的驗證碼的資料長度。此外，在讀取資料時，根據儲存資料的實體程式化單元的特性，對於儲存在可靠度較低的實體程式化單元中的資料，本發明可先根據具有預設的資料長度的驗證碼來對此資料執行解碼，並且在無法成功解碼時，增加驗證碼的資料長度以根據資料長度較長的驗證碼來對此資料執行另一次解碼。藉此，可提升對於具有不同可靠度的實體程式化單元的使用效率，並且可有效延長可複寫式非揮發性記憶體模組的使用壽命。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
S1701~S1703‧‧‧步驟

Claims (35)

  1. 一種資料存取方法，用於一可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組包含多個實體抹除單元，其中每一實體抹除單元具有多個實體程式化單元，該資料存取方法包括：判斷該些實體程式化單元中用以儲存一第一資料的一第一實體程式化單元屬於一第一類實體程式化單元或一第二類實體程式化單元；若該第一實體程式化單元屬於該第一類實體程式化單元，產生對應於該第一資料的一第一驗證碼與用以與該第一驗證碼結合的一第二驗證碼，並且將該第一資料與該第一驗證碼寫入至該第一實體程式化單元中；以及若使用該第一驗證碼無法成功地解碼該第一資料，結合該第二驗證碼與該第一驗證碼來解碼該第一資料。
  2. 如申請專利範圍第1項所述的資料存取方法，更包括：若該第一實體程式化單元屬於該第二類實體程式化單元，產生對應於該第一資料的一第三驗證碼，並且將該第一資料、該第三驗證碼及用以與一第五驗證碼結合的一第四驗證碼寫入至該第一實體程式化單元，其中該第五驗證碼用以驗證一第二資料，該第二資料與該第五驗證碼儲存於該些實體程式化單元中屬於該第一類實體程式化單元的一第二實體程式化單元，並且該第三驗證碼的一資料長度短於該第一驗證碼的該資料長度。
  3. 如申請專利範圍第2項所述的資料存取方法，更包括：若使用該第五驗證碼無法成功地解碼該第二資料，結合該第四驗證碼與該第五驗證碼來解碼該第二資料。
  4. 如申請專利範圍第3項所述的資料存取方法，其中上述若使用該第五驗證碼無法成功地解碼該第二資料，結合該第四驗證碼與該第五驗證碼來解碼該第二資料的步驟包括：根據一讀取指令從該第二實體程式化單元中讀取該第二資料與該第五驗證碼；根據該第五驗證碼對該第二資料執行一第一解碼，並且判斷該第一解碼是否產生一有效碼字；以及若該第一解碼沒有產生該有效碼字，從該第一實體程式化單元讀取該第四驗證碼，結合該第四驗證碼與該第五驗證碼為一第六驗證碼，並且根據該第六驗證碼對該第二資料執行一第二解碼。
  5. 如申請專利範圍第2項所述的資料存取方法，其中該第五驗證碼的該資料長度等於該第三驗證碼的該資料長度與該第四驗證碼的該資料長度的一總和。
  6. 如申請專利範圍第1項所述的資料存取方法，更包括：將該第二驗證碼寫入至該些實體程式化單元中屬於該第二類實體程式化單元的一第三實體程式化單元。
  7. 如申請專利範圍第1項所述的資料存取方法，其中若使用該第一驗證碼無法成功地解碼該第一資料，結合該第二驗證碼與該第一驗證碼來解碼該第一資料的步驟包括： 根據一讀取指令從該第一實體程式化單元中讀取該第一資料與該第一驗證碼；根據該第一驗證碼對該第一資料執行一第一解碼，並且判斷該第一解碼是否產生一有效碼字；以及若該第一解碼沒有產生該有效碼字，讀取該第二驗證碼，結合該第一驗證碼與該第二驗證碼為一第七驗證碼，並且根據該第七驗證碼對該第一資料執行一第二解碼。
  8. 如申請專利範圍第1項所述的資料存取方法，其中該第一類實體程式化單元是一上實體程式化單元，並且該第二類實體程式化單元是一下實體程式化單元。
  9. 如申請專利範圍第1項所述的資料存取方法，其中若該第一實體程式化單元屬於該第一類實體程式化單元，該資料存取方法更包括：結合該第一驗證碼與該第二驗證碼以獲得由N個位元組成的一第七驗證碼，其中該第一驗證碼是由該N個位元中的第1至第M個位元組成，並且該第二驗證碼是由該N個位元中的第M+1至第N個位元組成。
  10. 如申請專利範圍第1項所述的資料存取方法，其中該資料存取方法是使用一低密度奇偶檢查校正碼演算法來編碼與解碼。
  11. 一種記憶體控制電路單元，用於控制一可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組包含多個實 體抹除單元，其中每一實體抹除單元具有多個實體程式化單元，該記憶體控制電路單元包括：一主機介面，用以耦接至一主機系統；一記憶體介面，用以耦接至該可複寫式非揮發性記憶體模組；一記憶體管理電路，耦接至該主機介面與該記憶體介面，並且用以發送一讀取指令序列以從該可複寫式非揮發性記憶體模組中讀取資料，或是用以發送一寫入指令序列以寫入資料至該可複寫式非揮發性記憶體模組中；以及一錯誤檢查與校正電路，耦接至該記憶體管理電路，其中該記憶體管理電路用以判斷該些實體程式化單元中用以儲存一第一資料的一第一實體程式化單元屬於一第一類實體程式化單元或一第二類實體程式化單元，其中若該第一實體程式化單元屬於該第一類實體程式化單元，該記憶體管理電路更用以指示該錯誤檢查與校正電路產生對應於該第一資料的一第一驗證碼與用以與該第一驗證碼結合的一第二驗證碼，並且該記憶體管理電路更用以發送該寫入指令序列以將該第一資料與該第一驗證碼寫入至該第一實體程式化單元中，其中若使用該第一驗證碼無法成功地解碼該第一資料，該錯誤檢查與校正電路更用以結合該第二驗證碼與該第一驗證碼來解碼該第一資料。
  12. 如申請專利範圍第11項所述的記憶體控制電路單元，其 中若該第一實體程式化單元屬於該第二類實體程式化單元，該記憶體管理電路更用以指示該錯誤檢查與校正電路產生對應於該第一資料的一第三驗證碼，並且該記憶體管理電路更用以發送該寫入指令序列以將該第一資料、該第三驗證碼及用以與一第五驗證碼結合的一第四驗證碼寫入至該第一實體程式化單元中，其中該第五驗證碼用以驗證一第二資料，該第二資料與該第五驗證碼儲存於該些實體程式化單元中屬於該第一類實體程式化單元的一第二實體程式化單元，並且該第三驗證碼的一資料長度短於該第一驗證碼的該資料長度。
  13. 如申請專利範圍第12項所述的記憶體控制電路單元，其中若使用該第五驗證碼無法成功地解碼該第二資料，該錯誤檢查與校正電路更用以結合該第四驗證碼與該第五驗證碼來解碼該第二資料。
  14. 如申請專利範圍第13項所述的記憶體控制電路單元，其中上述若使用該第五驗證碼無法成功地解碼該第二資料時，該錯誤檢查與校正電路結合該第四驗證碼與該第五驗證碼來解碼該第二資料的操作包括：由該記憶體管理電路根據一讀取指令，發送該讀取指令序列以從該第二實體程式化單元中讀取該第二資料與該第五驗證碼，其中該第二實體程式化單元屬於該第一類實體程式化單元；由該錯誤檢查與校正電路根據該第五驗證碼對該第二資料執行一第一解碼，並且判斷該第一解碼是否產生一有效碼字；以及 若該第一解碼沒有產生該有效碼字，由該記憶體管理電路發送該讀取指令序列以從第一實體程式化單元讀取該第四驗證碼，結合該第四驗證碼與該第五驗證碼為一第六驗證碼，並且由該錯誤檢查與校正電路根據該第六驗證碼對該第二資料執行一第二解碼。
  15. 如申請專利範圍第12項所述的記憶體控制電路單元，其中該第五驗證碼的該資料長度等於該第三驗證碼的該資料長度與該第四驗證碼的該資料長度的一總和。
  16. 如申請專利範圍第11項所述的記憶體控制電路單元，其中該記憶體管理電路更用以發送該寫入指令序列以將該第二驗證碼寫入至該些實體程式化單元中屬於該第二類實體程式化單元的一第三實體程式化單元。
  17. 如申請專利範圍第11項所述的記憶體控制電路單元，其中上述若使用該第一驗證碼無法成功地解碼該第一資料時，該錯誤檢查與校正電路結合該第二驗證碼與該第一驗證碼來解碼該第一資料的操作包括：由該記憶體管理電路根據一讀取指令，發送該讀取指令序列以從該第一實體程式化單元中讀取該第一資料與該第一驗證碼；由該錯誤檢查與校正電路根據該第一驗證碼對該第一資料執行一第一解碼，並且判斷該第一解碼是否產生一有效碼字；以及若該第一解碼沒有產生該有效碼字，由該記憶體管理電路發送該讀取指令序列以讀取該第二驗證碼，由該錯誤檢查與校正電 路結合該第一驗證碼與該第二驗證碼為一第七驗證碼並且根據該第七驗證碼對該第一資料執行一第二解碼。
  18. 如申請專利範圍第11項所述的記憶體控制電路單元，其中該第一類實體程式化單元是一上實體程式化單元，並且該第二類實體程式化單元是一下實體程式化單元。
  19. 如申請專利範圍第11項所述的記憶體控制電路單元，其中若該第一實體程式化單元屬於該第二類實體程式化單元，該記憶體管理電路更用以結合該第一驗證碼與該第二驗證碼以獲得由N個位元組成的一第七驗證碼，其中該第一驗證碼是由該N個位元中的第1至第M個位元組成，並且該第二驗證碼是由該N個位元中的第M+1至第N個位元組成。
  20. 如申請專利範圍第11項所述的記憶體控制電路單元，其中該錯誤檢查與校正電路是使用一低密度奇偶檢查校正碼演算法來編碼與解碼。
  21. 一種記憶體儲存裝置，包括：一連接介面單元，用以耦接至一主機系統；一可複寫式非揮發性記憶體模組，包含多個實體抹除單元，其中每一該些實體抹除單元具有多個實體程式化單元；一記憶體控制電路單元，耦接至該連接介面單元與該可複寫式非揮發性記憶體模組，其中該記憶體控制電路單元用以判斷該些實體程式化單元中用以儲存一第一資料的一第一實體程式化單元屬於一第一類實體 程式化單元或一第二類實體程式化單元，其中若該第一實體程式化單元屬於該第一類實體程式化單元，該記憶體控制電路單元更用以產生對應於該第一資料的一第一驗證碼與用以與該第一驗證碼結合的一第二驗證碼，並且將該第一資料與該第一驗證碼寫入至該第一實體程式化單元中，其中若使用該第一驗證碼無法成功地解碼該第一資料，該記憶體控制電路單元更用以結合該第二驗證碼與該第一驗證碼來解碼該第一資料。
  22. 如申請專利範圍第21項所述的記憶體儲存裝置，更包括：若該第一實體程式化單元屬於該第二類實體程式化單元，該記憶體控制電路單元更用以產生對應於該第一資料的一第三驗證碼，並且將該第一資料、該第三驗證碼及用以與一第五驗證碼結合的一第四驗證碼寫入至該第一實體程式化單元中，其中該第五驗證碼用以驗證一第二資料，該第二資料與該第五驗證碼儲存於該些實體程式化單元中屬於該第一類實體程式化單元的一第二實體程式化單元，並且該第三驗證碼的一資料長度短於該第一驗證碼的該資料長度。
  23. 如申請專利範圍第22項所述的記憶體儲存裝置，其中若使用該第五驗證碼無法成功地解碼該第二資料，該記憶體控制電路單元更用以結合該第四驗證碼與該第五驗證碼來解碼該第二資料。
  24. 如申請專利範圍第23項所述的記憶體儲存裝置，其中若 使用該第五驗證碼無法成功地解碼該第二資料，該記憶體控制電路單元結合該第四驗證碼與該第五驗證碼來解碼該第二資料的操作包括：根據一讀取指令從該第二實體程式化單元中讀取該第二資料與該第五驗證碼；根據該第五驗證碼對該第二資料執行一第一解碼，並且判斷該第一解碼是否產生一有效碼字；以及若該第一解碼沒有產生該有效碼字，從該第一實體程式化單元讀取該第四驗證碼，結合該第四驗證碼與該第五驗證碼為一第六驗證碼，並且根據該第六驗證碼對該第二資料執行一第二解碼。
  25. 如申請專利範圍第22項所述的記憶體儲存裝置，其中該第五驗證碼的該資料長度等於該第三驗證碼的該資料長度與該第四驗證碼的該資料長度的一總和。
  26. 如申請專利範圍第21項所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以將該第二驗證碼寫入至該些實體程式化單元中屬於該第二類實體程式化單元的一第三實體程式化單元。
  27. 如申請專利範圍第21項所述的記憶體儲存裝置，其中若使用該第一驗證碼無法成功地解碼該第一資料，該記憶體控制電路單元結合該第二驗證碼與該第一驗證碼來解碼該第一資料的操作包括：根據一讀取指令從該第一實體程式化單元中讀取該第一資料 與該第一驗證碼，其中該第一實體程式化單元屬於該第一類實體程式化單元；根據該第一驗證碼對該第一資料執行一第一解碼，並且判斷該第一解碼是否產生一有效碼字；以及若該第一迭代解碼沒有產生該有效碼字，讀取該第二驗證碼，結合該第一驗證碼與該第二驗證碼為一第七驗證碼，並且根據該第七驗證碼對該第一資料執行一第二解碼。
  28. 如申請專利範圍第21項所述的記憶體儲存裝置，其中該第一類實體程式化單元是一上實體程式化單元，並且該第二類實體程式化單元是一下實體程式化單元。
  29. 如申請專利範圍第21項所述的記憶體儲存裝置，其中若該第一實體程式化單元是屬於該第一類實體程式化單元，該記憶體控制電路單元更用以結合該第一驗證碼與該第二驗證碼以獲得由N個位元組成的一第七驗證碼，其中該第一驗證碼是由該N個位元中的第1至第M個位元組成，並且該第二驗證碼是由該N個位元中的第M+1至第N個位元組成。
  30. 如申請專利範圍第21項所述的記憶體儲存裝置，其中該記憶體控制電路單元是使用一低密度奇偶檢查校正碼演算法來編碼與解碼。
  31. 一種記憶體儲存裝置，包括：一連接介面單元，用以耦接至一主機系統；一可複寫式非揮發性記憶體模組，包含多個實體抹除單元， 其中每一該些實體抹除單元具有多個實體程式化單元；一記憶體控制電路單元，耦接至該連接介面單元與該可複寫式非揮發性記憶體模組，其中該記憶體控制電路單元用以判斷該些實體程式化單元中用以儲存一第一資料的一第一實體程式化單元的一可靠度是屬於一第一類可靠度或一第二類可靠度，若該第一實體程式化單元的該可靠度是屬於該第一類可靠度，該記憶體控制電路單元更用以產生對應於該第一資料的一第一主驗證碼，其中該第一主驗證碼具有一第一長度，若該第一實體程式化單元的該可靠度是屬於該第二類可靠度，該記憶體控制電路單元更用以產生對應於該第一資料的一第二主驗證碼，其中該第二主驗證碼具有一第二長度，並且該第一長度長於該第二長度。
  32. 如申請專利範圍第31項所述的記憶體儲存裝置，更包括：若該第一實體程式化單元的該可靠度是屬於該第一類可靠度，該記憶體控制電路單元更用以產生對應於該第一資料的一副驗證碼，其中該副驗證碼用以與該第一主驗證碼結合使用、提供一解碼資訊或者在一預解碼程序中使用。
  33. 如申請專利範圍第32項所述的記憶體儲存裝置，其中該記憶體控制電路單元產生對應於該第一資料的該副驗證碼的操作包括： 獲得一產生矩陣並且根據該產生矩陣來產生一預設驗證碼，其中該第一主驗證碼包含於該預設驗證碼中；以及根據該預設驗證碼與該第一主驗證碼來產生該副驗證碼。
  34. 如申請專利範圍第31項所述的記憶體儲存裝置，其中該第二類可靠度高於該第一類可靠度。
  35. 如申請專利範圍第31項所述的記憶體儲存裝置，其中一實體程式化單元的可靠度用以反應該實體程式化單元中的資料發生錯誤的機率，若該第一實體程式化單元的可靠度高於一第二實體程式化單元的可靠度，則儲存在該第一實體程式化單元中的資料發生錯誤的機率低於儲存在該第二實體程式化單元中的資料發生錯誤的機率。
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