TWI525633B

TWI525633B - 解碼方法、記憶體儲存裝置、記憶體控制電路單元

Info

Publication number: TWI525633B
Application number: TW102145909A
Authority: TW
Inventors: 曾建富
Original assignee: 群聯電子股份有限公司
Priority date: 2013-12-12
Filing date: 2013-12-12
Publication date: 2016-03-11
Also published as: TW201523623A

Description

解碼方法、記憶體儲存裝置、記憶體控制電路單元

本發明是有關於一種解碼方法，且特別是有關於一種可複寫式非揮發性記憶體模組的解碼方法、記憶體儲存裝置與記憶體控制電路單元。

數位相機、行動電話與MP3播放器在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體模組(例如，快閃記憶體)具有資料非揮發性、省電、體積小，以及無機械結構等特性，所以非常適合內建於上述所舉例的各種可攜式多媒體裝置中。

一般來說，寫入至可複寫式非揮發性記憶體模組的資料都會根據一個錯誤更正碼來編碼。從可複寫式非揮發性記憶體模組中所讀取的資料也會經過對應的解碼程序。在一些情況下，若所讀取的資料中有錯誤位元，並且這些錯誤位元無法被更正，則需要的解碼時間會更長。因此，如何增加解碼的速度，為此領域技術入員所關心的議題。

本發明提供一種解碼方法、記憶體儲存裝置與記憶體控制電路單元，可以增加解碼的速度。

本發明一範例實施例提出一種解碼方法，用於可複寫式非揮發性記憶體模組。可複寫式非揮發性記憶體模組包括多個第一記憶胞。此解碼方法包括：根據第一讀取電壓讀取第一記憶胞以取得多個第一驗証位元；由第一更正電路根據第一驗証位元執行第一硬位元模式解碼程序，並判斷第一硬位元模式解碼程序是否產生第一有效碼字；若第一硬位元模式解碼程序產生第一有效碼字，輸出第一有效碼字；若第一硬位元模式解碼程序沒有產生第一有效碼字，由第二更正電路根據第一驗証位元執行第二硬位元模式解碼程序，並判斷第二硬位元模式解碼程序是否產生第二有效碼字，其中第一更正電路的精準度小於第二更正電路的精準度；以及，若第二硬位元模式解碼程序產生第二有效碼字，輸出第二有效碼字。

在一範例實施例中，上述的解碼方法更包括：若第二硬位元模式解碼程序沒有產生第二有效碼字，根據多個第二讀取電壓讀取第一記憶胞以取得多個第二驗證位元，並由第二更正電路根據第二驗證位元執行一軟位元模式解碼程序，其中第二讀取電壓的個數大於第一讀取電壓的個數；判斷軟位元模式解碼程序是否產生第三有效碼字；以及，若軟位元模式解碼程序產生第三有效碼字，輸出第三有效碼字。

在一範例實施例中，上述的解碼方法更包括：若軟位元模式解碼程序沒有產生第三有效碼字，判斷一讀取次數是否大於一讀取臨界值；若讀取次數大於讀取臨界值，判斷解碼失敗；以及，若讀取次數不大於讀取臨界值，重新設定第一讀取電壓，根據重新設定的第一讀取電壓來讀取第一記憶胞以重新取得第一驗証位元，以及透過第一更正電路根據重新取得的第一驗証位元執行第一硬位元模式解碼程序。

在一範例實施例中，上述的解碼方法更包括：根據第一驗證位元產生多個資料位元；以及對資料位元執行一奇偶檢查程序以產生多個校驗子。其中根據第一驗証位元執行第一硬位元模式解碼程序的步驟包括：在低密度奇偶檢查校正碼的一疊代解碼中，根據校驗子取得每一資料位元的一可靠度資訊，並且根據可靠度資訊決定資料位元中錯誤位元的索引。其中判斷第一硬位元模式解碼程序是否產生有效的碼字的步驟包括：判斷錯誤位元的索引與校驗子是否符合一奇偶條件；以及若錯誤位元的索引與校驗子符合奇偶條件，判斷第一硬位元模式解碼程序產生有效的碼字。其中輸出有效的碼字的步驟包括：根據錯誤位元的索引來更正資料位元，並輸出更正後的資料位元。

在一範例實施例中，上述的解碼方法更包括：根據校驗子計算一校驗總和；判斷校驗總和是否小於第一校驗臨界值；若校驗總和小於第一校驗臨界值，由第一更正電路執行第一硬位元模式解碼程序；若校驗總和大於等於第一校驗臨界值，判斷校驗總和是否小於第二校驗臨界值；若校驗總和小於第二校驗臨界值，由第二更正電路執行第二硬位元模式解碼程序；若校驗總和大於等於第二校驗臨界值，判斷校驗總和是否小於第三校驗臨界值；以及若校驗總和小於第三校驗臨界值，由第二更正電路執行軟位元模式解碼程序。

在一範例實施例中，在根據第一讀取電壓讀取第一記憶胞的步驟之前，上述的解碼方法更包括：從可複寫式非揮發性記憶體模組中讀取一奇偶檢查矩陣資訊；根據奇偶檢查矩陣資訊來設定第一更正電路的第一參數，其中第一硬位元模式解碼程序是根據第一參數所執行；以及根據奇偶檢查矩陣資訊來設定第二更正電路的第二參數，其中第二硬位元模式解碼程序是根據第二參數所執行。

在一範例實施例中，上述讀取奇偶檢查矩陣資訊的步驟包括：從可複寫式非揮發性記憶體模組中讀取第一資料；以及對第一資料執行BCH解碼程序以取得奇偶檢查矩陣資訊。

在一範例實施例中，上述的第一硬位元模式解碼程序與第二硬位元模式解碼程序是對應於一類循環低密度奇偶檢查校正碼。類循環低密度奇偶檢查校正碼具有一奇偶檢查矩陣，奇偶檢查矩陣包括多個排列矩陣，並且奇偶檢查矩陣資訊包括每一個排列矩陣的索引。

本發明一範例實施例提出一種記憶體儲存裝置，包括連接介面單元、上述的可複寫式非揮發性記憶體模組與記憶體控制電路單元。連接介面單元，用以耦接至主機系統。記憶體控制電路單元是耦接至連接介面單元與可複寫式非揮發性記憶體模組。記憶體控制電路單元包括記憶體管理電路、第一更正電路與第二更正電路，其中第一更正電路的一精準度小於第二更正電路的一精準度。記憶體管理電路是用以根據第一讀取電壓讀取第一記憶胞以取得多個第一驗証位元。第一更正電路用以根據第一驗證位元執行第一硬位元模式解碼程序，並判斷第一硬位元模式解碼程序是否產生第一有效碼字。若第一硬位元模式解碼程序產生第一有效碼字，第一更正電路用以輸出第一有效碼字。若第一硬位元模式解碼程序沒有產生第一有效碼字，第二更正電路用以根據第一驗証位元執行第二硬位元模式解碼程序，並判斷第二硬位元模式解碼程序是否產生第二有效碼字。若第二硬位元模式解碼程序產生第二有效碼字，第二更正電路用以輸出第二有效碼字。

在一範例實施例中，若第二硬位元模式解碼程序沒有產生第二有效碼字，記憶體管理電路用以根據多個第二讀取電壓讀取第一記憶胞以取得多個第二驗證位元，其中第二讀取電壓的個數大於第一讀取電壓的個數。第二更正電路用以根據第二驗證位元執行一軟位元模式解碼程序。第二更正電路用以判斷軟位元模式解碼程序是否產生第三有效碼字。若軟位元模式解碼程序產生第三有效碼字，第二更正電路用以輸出第三有效碼字。

在一範例實施例中，若軟位元模式解碼程序沒有產生第三有效碼字，記憶體管理電路用以判斷一讀取次數是否大於一讀取臨界值。若讀取次數大於讀取臨界值，記憶體管理電路用以判斷解碼失敗。若讀取次數不大於讀取臨界值，記憶體管理電路用以重新設定第一讀取電壓，根據重新設定的第一讀取電壓來讀取第一記憶胞以重新取得第一驗証位元。第一更正電路用以根據重新取得的第一驗証位元執行第一硬位元模式解碼程序。

在一範例實施例中，第一驗證位元是用以產生多個資料位元。記憶體控制電路單元更包括檢查電路與記憶體。檢查電路是用以對資料位元執行一奇偶檢查程序以產生多個校驗子。記憶體是耦接至檢查電路、第一更正電路與第二更正電路，用以儲存校驗子。第一更正電路根據第一驗証位元執行第一硬位元模式解碼程序的操作包括：在低密度奇偶檢查校正碼的一疊代解碼中，第一更正電路根據校驗子取得每一個資料位元的一可靠度資訊，並且根據可靠度資訊決定資料位元中錯誤位元的索引。第一更正電路判斷第一硬位元模式解碼程序是否產生有效的碼字的操作包括：第一更正電路判斷錯誤位元的索引與校驗子是否符合一奇偶條件；以及若錯誤位元的索引與校驗子符合奇偶條件，第一更正電路判斷第一硬位元模式解碼程序產生有效的碼字。第一更正電路輸出有效的碼字的操作包括：第一更正電路根據錯誤位元的索引來更正資料位元，並輸出更正後的資料位元。

在一範例實施例中，記憶體管理電路更用以根據校驗子計算一校驗總和，並判斷校驗總和是否小於第一校驗臨界值。若校驗總和小於第一校驗臨界值，第一更正電路執行第一硬位元模式解碼程序。若校驗總和大於等於第一校驗臨界值，記憶體管理電路更用以判斷校驗總和是否小於第二校驗臨界值。若校驗總和小於第二校驗臨界值，第二更正電路執行第二硬位元模式解碼程序。若校驗總和大於等於第二校驗臨界值，記憶體管理電路更用以判斷校驗總和是否小於第三校驗臨界值。若校驗總和小於第三校驗臨界值，第二更正電路執行軟位元模式解碼程序。

在一範例實施例中，記憶體管理電路更用以從可複寫式非揮發性記憶體模組中讀取一奇偶檢查矩陣資訊。第一更正電路更用以根據奇偶檢查矩陣資訊來設定第一更正電路的第一參數，其中第一硬位元模式解碼程序是根據第一參數所執行。第二更正電路更用以根據奇偶檢查矩陣資訊來設定第二更正電路的第二參數，其中第二硬位元模式解碼程序是根據第二參數所執行。

在一範例實施例中，記憶體控制電路單元更包括一解碼器。記憶體管理電路讀取奇偶檢查矩陣資訊的操作包括：記憶體管理電路從可複寫式非揮發性記憶體模組中讀取第一資料；以及解碼器對第一資料執行BCH解碼程序以取得奇偶檢查矩陣資訊。

本發明一範例實施例提出一種記憶體控制電路單元，用於控制上述的可複寫式非揮發性記憶體模組。記憶體控制電路單元包括主機介面、記憶體介面、記憶體管理電路、以及錯誤檢查與校正電路。主機介面是用以耦接至主機系統。記憶體介面是用以耦接至可複寫式非揮發性記憶體模組。記憶體管理電路是耦接至主機介面與記憶體介面，用以根據第一讀取電壓讀取第一記憶胞以取得多個第一驗証位元。錯誤檢查與校正電路包括第一更正電路與第二更正電路，其中第一更正電路的一精準度小於第二更正電路的一精準度。第一更正電路用以根據第一驗證位元執行第一硬位元模式解碼程序，並判斷第一硬位元模式解碼程序是否產生第一有效碼字。若第一硬位元模式解碼程序產生第一有效碼字，第一更正電路用以輸出第一有效碼字。若第一硬位元模式解碼程序沒有產生第一有效碼字，第二更正電路用以根據第一驗証位元執行第二硬位元模式解碼程序，並判斷第二硬位元模式解碼程序是否產生第二有效碼字。若第二硬位元模式解碼程序產生第二有效碼字，第二更正電路用以輸出第二有效碼字。

在一範例實施例中，第一驗證位元是用以產生多個資料位元。錯誤檢查與校正電路更包括檢查電路與記憶體。檢查電路是用以對資料位元執行一奇偶檢查程序以產生多個校驗子。記憶體是耦接至檢查電路、第一更正電路與第二更正電路，用以儲存校驗子。第一更正電路根據第一驗証位元執行第一硬位元模式解碼程序的操作包括：在低密度奇偶檢查校正碼的一疊代解碼中，第一更正電路根據校驗子取得每一資料位元的一可靠度資訊，並且根據可靠度資訊決定資料位元中一錯誤位元的一索引。其中第一更正電路判斷第一硬位元模式解碼程序是否產生有效的碼字的步驟包括：第一更正電路判斷錯誤位元的索引與校驗子是否符合一奇偶條件；以及若錯誤位元的索引與校驗子符合奇偶條件，第一更正電路判斷第一硬位元模式解碼程序產生有效的碼字。其中第一更正電路輸出有效的碼字的步驟包括：第一更正電路根據錯誤位元的索引來更正資料位元，並輸出更正後的資料位元。

基於上述，本發明範例實施例提出的解碼方法、記憶體儲存裝置與記憶體控制電路單元，由於配置了兩個精準度不同的更正電路，因此可以增加解碼的速度。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

1000‧‧‧主機系統

1100‧‧‧電腦

1102‧‧‧微處理器

1104‧‧‧隨機存取記憶體

1106‧‧‧輸入/輸出裝置

1108‧‧‧系統匯流排

1110‧‧‧資料傳輸介面

1202‧‧‧滑鼠

1204‧‧‧鍵盤

1206‧‧‧顯示器

1208‧‧‧印表機

1212‧‧‧隨身碟

1214‧‧‧記憶卡

1216‧‧‧固態硬碟

1310‧‧‧數位相機

1312‧‧‧SD卡

1314‧‧‧MMC卡

1316‧‧‧記憶棒

1318‧‧‧CF卡

1320‧‧‧嵌入式儲存裝置

100‧‧‧記憶體儲存裝置

102‧‧‧連接介面單元

104‧‧‧記憶體控制電路單元

106‧‧‧可複寫式非揮發性記憶體模組

2202‧‧‧記憶胞陣列

2204‧‧‧字元線控制電路

2206‧‧‧位元線控制電路

2208‧‧‧行解碼器

2210‧‧‧資料輸入/輸出緩衝器

2212‧‧‧控制電路

702‧‧‧記憶胞

704‧‧‧位元線

706‧‧‧字元線

708‧‧‧源極線

712‧‧‧選擇閘汲極電晶體

714‧‧‧選擇閘源極電晶體

VA、VB、VC、VD、VE、VF、VG、V₁~V₅‧‧‧讀取電壓

400(0)~400(N)‧‧‧實體抹除單元

202‧‧‧記憶體管理電路

204‧‧‧主機介面

206‧‧‧記憶體介面

208‧‧‧錯誤檢查與校正電路

210‧‧‧緩衝記憶體

212‧‧‧電源管理電路

1332(1)~1332(k)‧‧‧奇偶節點

1334(1)~1334(n)‧‧‧資料節點

1510、1520‧‧‧儲存狀態

1501~1506‧‧‧區間

b₁~b₅‧‧‧驗証位元

S1401~S1412、S1601~S1616、S1701~S1705‧‧‧步驟

1530‧‧‧第一更正電路

1540‧‧‧第二更正電路

1550‧‧‧檢查電路

1560、1820、1830‧‧‧記憶體

1810‧‧‧解碼器

1910(1)~1910(C)‧‧‧緩衝器

1920(1)~1920(C)‧‧‧位移器

1930‧‧‧資料節點單元

1940(1)~1940(C)‧‧‧奇偶節點單元

圖1是根據一範例實施例所繪示的主機系統與記憶體儲存裝置。

圖2是根據一範例實施例所繪示的電腦、輸入/輸出裝置與記憶體儲存裝置的示意圖。

圖3是根據一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。

圖4是繪示圖1所示的記憶體儲存裝置的概要方塊圖。

圖5是根據一範例實施例所繪示的可複寫式非揮發性記憶體模組的概要方塊圖。

圖6是根據一範例實施例所繪示的記憶胞陣列的示意圖。

圖7是根據一範例實施例所繪示儲存於記憶胞陣列中的寫入資料所對應的閘極電壓的統計分配圖。

圖8是根據一範例實施例所繪示的從記憶胞中讀取資料的示意圖。

圖9是根據另一範例實施例所繪示的從記憶胞中讀取資料的示意圖。

圖10是根據一範例實施例所繪示之管理可複寫式非揮發性記憶體模組的示意圖。

圖11是根據一範例實施例所繪示之記憶體控制電路單元的概要方塊圖。

圖12是根據一範例實施例繪示奇偶檢查矩陣的示意圖。

圖13是根據一範例實施例繪示讀取驗證位元的示意圖。

圖14是根據一範例實施例繪示解碼的示意圖。

圖15是根據第二範例實施例繪示錯誤檢查與校正電路208的示意方塊圖。

圖16是根據第七範例實施例繪示解碼的流程圖。

圖17是根據第八範例實施例繪示讀取奇偶校正矩陣資訊的流程圖。

圖18是根據第八範例實施例繪示錯誤檢查與校正電路的方塊圖。

圖19是根據第八範例實施例繪示更正電路的方塊圖。

[第一範例實施例]

一般而言，記憶體儲存裝置(亦稱，記憶體儲存系統)包括可複寫式非揮發性記憶體模組與控制器(亦稱，控制電路)。通常記憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。

圖1是根據一範例實施例所繪示的主機系統與記憶體儲存裝置。圖2是根據一範例實施例所繪示的電腦、輸入/輸出裝置與記憶體儲存裝置的示意圖。

請參照圖1，主機系統1000一般包括電腦1100與輸入/輸出(input/output,I/O)裝置1106。電腦1100包括微處理器1102、隨機存取記憶體(random access memory,RAM)1104、系統匯流排1108與資料傳輸介面1110。輸入/輸出裝置1106包括如圖2的滑鼠1202、鍵盤1204、顯示器1206與印表機1208。必須瞭解的是，圖2所示的裝置非限制輸入/輸出裝置1106，輸入/輸出裝置1106可更包括其他裝置。

在本發明實施例中，記憶體儲存裝置100是透過資料傳輸介面1110與主機系統1000的其他元件耦接。藉由微處理器1102、隨機存取記憶體1104與輸入/輸出裝置1106的運作可將資料寫入至記憶體儲存裝置100或從記憶體儲存裝置100中讀取資料。例如，記憶體儲存裝置100可以是如圖2所示的隨身碟1212、記憶卡1214或固態硬碟(Solid State Drive,SSD)1216等的可複寫式非揮發性記憶體儲存裝置。

一般而言，主機系統1000為可實質地與記憶體儲存裝置100配合以儲存資料的任意系統。雖然在本範例實施例中，主機系統1000是以電腦系統來作說明，然而，在本發明另一範例實施例中主機系統1000可以是數位相機、攝影機、通信裝置、音訊播放器或視訊播放器等系統。例如，在主機系統為數位相機(攝影機)1310時，可複寫式非揮發性記憶體儲存裝置則為其所使用的SD卡1312、MMC卡1314、記憶棒(memory stick)1316、CF卡1318或嵌入式儲存裝置1320(如圖3所示)。嵌入式儲存裝置1320包括嵌入式多媒體卡(Embedded MMC,eMMC)。值得一提的是，嵌入式多媒體卡是直接耦接於主機系統的基板上。

圖4是繪示圖1所示的記憶體儲存裝置的概要方塊圖。

請參照圖4，記憶體儲存裝置100包括連接介面單元102、記憶體控制電路單元104與可複寫式非揮發性記憶體模組106。

在本範例實施例中，連接介面單元102是相容於序列先進附件(Serial Advanced Technology Attachment,SATA)標準。然而，必須瞭解的是，本發明不限於此，連接介面單元102亦可以是符合並列先進附件(Parallel Advanced Technology Attachment,PATA)標準、電氣和電子工程師協會(Institute of Electrical and Electronic Engineers,IEEE)1394標準、高速周邊零件連接介面(Peripheral Component Interconnect Express,PCI Express)標準、通用序列匯流排(Universal Serial Bus,USB)標準、安全數位(Secure Digital,SD)介面標準、超高速一代(Ultra High Speed-I，UHS-I)介面標準、超高速二代(Ultra High Speed-II，UHS-II)介面標準、記憶棒(Memory Stick,MS)介面標準、多媒體儲存卡(Multi Media Card,MMC)介面標準、崁入式多媒體儲存卡(Embedded Multimedia Card，eMMC)介面標準、通用快閃記憶體(Universal Flash Storage，UFS)介面標準、小型快閃(Compact Flash,CF)介面標準、整合式驅動電子介面(Integrated Device Electronics,IDE)標準或其他適合的標準。連接介面單元102可與記憶體控制電路單元104封裝在一個晶片中，或者連接介面單元102是佈設於一包含記憶體控制電路單元104之晶片外。

記憶體控制電路單元104用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令，並且根據主機系統1000的指令在可複寫式非揮發性記憶體模組106中進行資料的寫入、讀取與抹除等運作。

可複寫式非揮發性記憶體模組106是耦接至記憶體控制電路單元104，並且用以儲存主機系統1000所寫入之資料。可複寫式非揮發性記憶體模組106可以是單階記憶胞(Single Level Cell,SLC)NAND型快閃記憶體模組、多階記憶胞(Multi Level Cell,MLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存2個位元資料的快閃記憶體模組)、複數階記憶胞(Triple Level Cell，TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存3個位元資料的快閃記憶體模組)、其他快閃記憶體模組或其他具有相同特性的記憶體模組。

圖5是根據一範例實施例所繪示的可複寫式非揮發性記憶體模組的概要方塊圖。圖6是根據一範例實施例所繪示的記憶胞陣列的示意圖。

請參照圖5，可複寫式非揮發性記憶體模組106包括記憶胞陣列2202、字元線控制電路2204、位元線控制電路2206、行解碼器(column decoder)2208、資料輸入/輸出緩衝器2210與控制電路2212。

在本範例實施例中，記憶胞陣列2202可包括用以儲存資料的多個記憶胞702、多個選擇閘汲極(select gate drain,SGD)電晶體712與多個選擇閘源極(select gate source,SGS)電晶體714、以及連接此些記憶胞的多條位元線704、多條字元線706、與共用源極線708(如圖6所示)。記憶胞702是以陣列方式(或立體堆疊的方式)配置在位元線704與字元線706的交叉點上。當從記憶體控制電路單元104接收到寫入指令或讀取指令時，控制電路2212會控制字元線控制電路2204、位元線控制電路2206、行解碼器2208、資料輸入/輸出緩衝器2210來寫入資料至記憶胞陣列2202或從記憶胞陣列2202中讀取資料，其中字元線控制電路2204用以控制施予至字元線706的電壓，位元線控制電路2206用以控制施予至位元線704的電壓，行解碼器2208依據指令中的列位址以選擇對應的位元線，並且資料輸入/輸出緩衝器2210用以暫存資料。

可複寫式非揮發性記憶體模組106中的記憶胞是以臨界電壓的改變來儲存多位元(bits)。具體來說，每一個記憶胞的控制閘極(control gate)與通道之間有一個電荷捕捉層。透過施予一寫入電壓至控制閘極，可以改變電荷補捉層的電子量，因而改變了記憶胞的臨界電壓。此改變臨界電壓的程序亦稱為”把資料寫入至記憶胞”或”程式化記憶胞”。隨著臨界電壓的改變，記憶胞陣列2202的每一記憶胞具有多個儲存狀態。並且透過讀取電壓可以判斷記憶胞是屬於哪一個儲存狀態，藉此取得記憶胞所儲存的位元。

請參照圖7，以MLC NAND型快閃記憶體為例，隨著不同的臨界電壓，每一記憶胞具有4種儲存狀態，並且此些儲存狀態分別地代表"11"、"10"、"00"與"01"等位元。換言之，每一個儲存狀態包括最低有效位元(Least Significant Bit，LSB)以及最高有效位元(Most Significant Bit，MSB)。在本範例實施例中，儲存狀態(即，"11"、"10"、"00"與"01")中從左側算起之第1個位元為LSB，而從左側算起之第2個位元為MSB。因此，在此範例實施例中，每一記憶胞可儲存2個位元。必須瞭解的是，圖7所繪示的臨界電壓及其儲存狀態的對應僅為一個範例。在本發明另一範例實施例中，臨界電壓與儲存狀態的對應亦可是隨著臨界電壓越大而以"11"、"10"、"01"與"00"排列，或是其他排列。此外，在另一範例實施例中，亦可定義從左側算起之第1個位元為MSB，而從左側算起之第2個位元為LSB。

圖8是根據一範例實施例所繪示的從記憶胞中讀取資料的示意圖，其是以MLC NAND型快閃記憶體為例。

請參照圖8，記憶胞陣列2202之記憶胞的讀取運作是藉由施予讀取電壓於控制閘極，藉由記憶胞通道的導通狀態，來識別記憶胞儲存之資料。驗證位元(VA)是用以指示施予讀取電壓VA時記憶胞通道是否為導通；驗證位元(VC)是用以指示施予讀取電壓VC時，記憶胞通道是否為導通；驗證位元(VB)是用以指示施予讀取電壓VB時，記憶胞通道是否為導通。在此假設驗證位元是”1”時表示對應的記憶胞通道導通，而驗證位元是”0”時表示對應的記憶胞通道沒有導通。如圖8所示，透過驗證位元(VA)~(VC)可以判斷記憶胞是處於哪一個儲存狀態，進而取得所儲存的位元。

請參照圖9，以一TLC NAND型快閃記憶體為例，每一個儲存狀態包括左側算起之第1個位元的最低有效位元LSB、從左側算起之第2個位元的中間有效位元(Center Significant Bit，CSB)以及從左側算起之第3個位元的最高有效位元MSB。在此範例中，依照不同的臨界電壓，記憶胞具有8種儲存狀態(即，"111"、"110"、"100"、"101"、"001"、"000"、"010"與"011")。藉由施加讀取電壓VA~VG於控制閘極，可以識別記憶胞所儲存的位元。其中，值得說明的是，此8種儲存狀態之排列順序，可依製造商之設計而訂，非以本範例之排列方式為限。

請參照圖10，可複寫式非揮發性記憶體模組106的記憶胞702會構成多個實體程式化單元，並且此些實體程式化單元會構成多個實體抹除單元400(0)~400(N)。具體來說，同一條字元線上的記憶胞會組成一或多個實體程式化單元。若每一個記憶胞可儲存2個以上的位元，則同一條字元線上的實體程式化單元可被分類為下實體程式化單元與上實體程式化單元。例如，每一記憶胞的LSB是屬於下實體程式化單元，並且每一記憶胞的MSB是屬於上實體程式化單元。一般來說，在MLC NAND型快閃記憶體中，下實體程式化單元的寫入速度會大於上實體程式化單元的寫入速度，或下實體程式化單元的可靠度是高於上實體程式化單元的可靠度。在此範例實施例中，實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。例如，實體程式化單元為實體頁面或是實體扇(sector)。若實體程式化單元為實體頁面，則每一個實體程式化單元通常包括資料位元區與冗餘位元區。資料位元區包含多個實體扇，用以儲存使用者的資料，而冗餘位元區用以儲存系統的資料(例如，錯誤更正碼)。在本範例實施例中，每一個資料位元區包含32個實體扇，且一個實體扇的大小為512位元組(byte,B)。然而，在其他範例實施例中，資料位元區中也可包含8個、16個或數目更多或更少的實體扇，本發明並不限制實體扇的大小以及個數。另一方面，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。例如，實體抹除單元為實體區塊。

圖11是根據一範例實施例所繪示之記憶體控制電路單元的概要方塊圖。必須瞭解的是，圖11所示之記憶體控制電路單元的結構僅為一範例，本發明不以此為限。

請參照圖11，記憶體控制電路單元104包括記憶體管理電路202、主機介面204、記憶體介面206與錯誤檢查與校正電路208。

記憶體管理電路202用以控制記憶體控制電路單元104的整體運作。具體來說，記憶體管理電路202具有多個控制指令，並且在記憶體儲存裝置100運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。以下說明記憶體管理電路202的操作時，等同於說明記憶體控制電路單元104的操作，以下並不再贅述。

在本範例實施例中，記憶體管理電路202的控制指令是以韌體型式來實作。例如，記憶體管理電路202具有微處理器單元(未繪示)與唯讀記憶體(未繪示)，並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置100運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。

在本發明另一範例實施例中，記憶體管理電路202的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組106的特定區域(例如，記憶體模組中專用於存放系統資料的系統區)中。此外，記憶體管理電路202具有微處理器單元(未繪示)、唯讀記憶體(未繪示)及隨機存取記憶體(未繪示)。特別是，此唯讀記憶體具有驅動碼，並且當記憶體控制電路單元104被致能時，微處理器單元會先執行此驅動碼段來將儲存於可複寫式非揮發性記憶體模組106中之控制指令載入至記憶體管理電路202的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。

此外，在本發明另一範例實施例中，記憶體管理電路202的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路202包括微控制器、記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路。記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路是耦接至微控制器。其中，記憶胞管理電路用以管理可複寫式非揮發性記憶體模組106的實體區塊；記憶體寫入電路用以對可複寫式非揮發性記憶體模組106下達寫入指令以將資料寫入至可複寫式非揮發性記憶體模組106中；記憶體讀取電路用以對可複寫式非揮發性記憶體模組106下達讀取指令以從可複寫式非揮發性記憶體模組106中讀取資料；記憶體抹除電路用以對可複寫式非揮發性記憶體模組106下達抹除指令以將資料從可複寫式非揮發性記憶體模組106中抹除；而資料處理電路用以處理欲寫入至可複寫式非揮發性記憶體模組106的資料以及從可複寫式非揮發性記憶體模組106中讀取的資料。

主機介面204是耦接至記憶體管理電路202並且用以接收與識別主機系統1000所傳送的指令與資料。也就是說，主機系統1000所傳送的指令與資料會透過主機介面204來傳送至記憶體管理電路202。在本範例實施例中，主機介面204是相容於SATA標準。然而，必須瞭解的是本發明不限於此，主機介面204亦可以是相容於PATA標準、IEEE 1394標準、PCI Express標準、USB標準、SD標準、UHS-I標準、UHS-II標準、MS標準、MMC標準、eMMC標準、UFS標準、CF標準、IDE標準或其他適合的資料傳輸標準。

記憶體介面206是耦接至記憶體管理電路202並且用以存取可複寫式非揮發性記憶體模組106。也就是說，欲寫入至可複寫式非揮發性記憶體模組106的資料會經由記憶體介面206轉換為可複寫式非揮發性記憶體模組106所能接受的格式。

錯誤檢查與校正電路208是耦接至記憶體管理電路202並且用以執行錯誤檢查與校正程序以確保資料的正確性。具體來說，當記憶體管理電路202從主機系統1000中接收到寫入指令時，錯誤檢查與校正電路208會為對應此寫入指令的資料產生對應的錯誤更正碼(error correcting code,ECC code)或錯誤檢查碼(error detecting code，EDC)，並且記憶體管理電路202會將對應此寫入指令的資料與對應的錯誤更正碼或錯誤檢查碼寫入至可複寫式非揮發性記憶體模組106中。之後，當記憶體管理電路202從可複寫式非揮發性記憶體模組106中讀取資料時會同時讀取此資料對應的錯誤更正碼或錯誤檢查碼，並且錯誤檢查與校正電路208會依據此錯誤更正碼或錯誤檢查碼對所讀取的資料執行錯誤檢查與校正程序。在此範例實施例中，錯誤檢查與校正電路208所使用的是低密度奇偶檢查校正碼(low density parity code，LDPC)。

在低密度奇偶檢查校正碼中，是用一個奇偶檢查矩陣來定義有效的碼字。以下將奇偶檢查矩陣標記為矩陣H，並且一碼字標記為CW。依照以下方程式(1)，若奇偶檢查矩陣H與碼字CW的相乘是零向量，表示碼字CW為有效的碼字。其中運算子表示模2(mod 2)的矩陣相乘。換言之，矩陣H的零空間(null space)便包含了所有的有效碼字。然而，本發明並不限制碼字CW的內容。例如，碼字CW也可以包括用任意演算法所產生的錯誤更正碼或是錯誤檢查碼。

其中矩陣H的維度是k-乘-n(k-by-n)，碼字CW的維度是1-乘-n。k與n為正整數。碼字CW中包括了訊息位元與奇偶位元，即碼字CW可以表示成[M P]，其中向量M是由訊息位元所組成，向量P是由奇偶位元所組成。向量M的維度是1-乘-(n-k)，而向量P的維度是1-乘-k。以下將訊息位元與奇偶位元統稱為資料位元。換言之，碼字CW中具有n個資料位元，其中訊息位元的長度為(n-k)位元，並且奇偶位元的長度是k位元，即碼字CW的碼率(code rate)為(n-k)/n。

一般來說在編碼時會使用一個產生矩陣(以下標記為G)，使得對於任意的向量M都可滿足以下方程式(2)。其中產生矩陣G的維度是(n-k)-乘-n。

由方程式(2)所產生的碼字CW為有效的碼字。因此可將方程式(2)代入方程式(1)，藉此得到以下方程式(3)。

由於向量M可以是任意的向量，因此以下方程式(4)必定會滿足。也就是說，在決定奇偶檢查矩陣H以後，對應的產生矩陣G也可被決定。

在解碼一個碼字CW時，會先對碼字中的資料位元執行一個奇偶檢查程序，例如將奇偶檢查矩陣H與碼字CW相乘以產生一個向量(以下標記為S，如以下方程式(5)所示)。若向量S是零向量，則可直接輸出碼字CW。若向量S不是零向量，則表示碼字CW不是有效的碼字。

向量S的維度是k-乘-1，其中每一個元素亦稱為校驗子(syndrome)。若碼字CW不是有效的碼字，則錯誤檢查與校正電路 208會執行一個解碼程序，以嘗試更正碼字CW中的錯誤位元。

圖12是根據一範例實施例繪示奇偶檢查矩陣的示意圖。

請參照圖12，一般來說，奇耦檢查矩陣H可以表示為圖(graph)1330，其中包括奇偶節點1332(1)~1332(k)與訊息節點1334(1)~1334(n)。每一個奇偶節點1332(1)~1332(k)是對應到一個校驗子，而每一個訊息節點1334(1)~1334(n)是對應一個資料位元。資料位元與校驗子之間的對應關係(即，訊息節點1334(1)~1334(n)與奇偶節點1332(1)~1332(m)之間的連結關係)是根據奇偶檢查矩陣所產生。具體來說，若奇耦檢查矩陣中第i列第j行的元素為1，則第i個奇偶節點1332(i)便會連接到第j個訊息節點1334(j)，其中i與j為正整數。

當記憶體管理電路202從可複寫式非揮發性記憶體模組106中讀取n個資料位元(形成一個碼字)時，當記憶體管理電路202也會取得每一個資料位元的一通道可靠度資訊。此通道可靠度資訊是用以表示對應的資料位元被解碼為位元”1”或是”0”的機率(或稱信心度)，以下再詳細說明。在圖1330中，訊息節點1334(1)~1334(n)也會接收到對應的通道可靠度資訊。例如，訊息節點1332(1)會接收第1個資料位元的通道可靠度資訊L ₁，而訊息節點1332(j)會接收第j個資料位元的通道可靠度資訊L _j。

錯誤檢查與校正電路208會根據圖1330的結構與通道可靠度資訊L ₁~L _n來執行解碼程序。此解碼程序會包括疊代解碼。具體來說，在疊代解碼中，訊息節點1334(1)~1334(n)會計算出可靠度資訊給奇偶節點1332(1)~1332(m)，並且奇偶節點1332(1)~1332(m)也會計算出可靠度資訊給訊息節點1334(1)~1334(n)。這些可靠度資訊會沿著這些圖1330中的邊(edge)來傳送。例如，奇偶節點1332(i)傳送給訊息節點1334(j)的是可靠度資訊L _i→j，而訊息節點1334(j)傳送給奇偶節點1332(i)是可靠度資訊L _j→i。這些可靠度資訊是用來表示一個節點認為某一個資料位元被解碼為”1”或是”0”的機率(亦稱為信心度)有多少。舉例來說，可靠度資訊L _j→i表示訊息節點1334(j)認為第j個資料位元被解碼為”1”或是”0”的信心度(可為正或是負)，而可靠度資訊L _i→j表示奇偶節點1332(i)認為第j個資料位元被解碼為”1”或是”0”的信心度。而訊息節點1334(1)~1334(n)與奇偶節點1332(1)~1332(m)會根據輸入的可靠度資訊來計算輸出的可靠度資訊，其近似於計算一個資料位元被解碼為”1”或是”0”的條件機率。因此，上述傳送可靠度資訊的過程又被稱為置信傳播(belief propagation)。

當採用不同的演算法，訊息節點1334(1)~1334(n)及/或奇偶節點1332(1)~1332(m)會計算出不同的可靠度資訊。例如，錯誤檢查與校正電路208可以採用總和-乘積演算法(Sum-Product Algorithm)、最小值-總和演算法(Min-Sum Algorithm)、或是位元翻轉(bit-flipping Algorithm)，本發明並不限制採用何種演算法。

在疊代解碼的每一次疊代中，訊息節點1334(1)~1334(n)會傳遞可靠度資訊給奇偶節點1332(1)~1332(m)，並且奇偶節點1332(1)~1332(m)會傳遞可靠度資訊給訊息節點1334(1)~1334(n)。在每一次疊代過後，訊息節點1334(1)~1334(n)會根據目前的可靠度資訊計算出每一個資料位元應該被解碼為位元”1”或是”0”。接下來對這些計算出的資料位元執行奇偶檢查程序，即將資料位元所形成的碼字與奇偶檢查矩陣相乘，藉此判斷該碼字是否為有效的碼字。若所產生的碼字為有效的碼字，則疊代解碼會停止。若所產生的碼字不是有效的碼字，則會進行下一次的疊代。若疊代解碼的疊代次數超過一個預設值，則疊代解碼也會停止，表示解碼失敗。

圖13是根據一範例實施例繪示讀取驗證位元的示意圖。請參照圖13，在此假設屬於儲存狀態1510的記憶胞所儲存的是位元”1”，而屬於儲存狀態1520的記憶胞所儲存的是位元”0”。儲存狀態1510與儲存狀態1520有部份的重疊，亦即在某些讀取電壓，部份屬於儲存狀態1510的記憶胞會被判別為屬於儲存狀態1520，而部份屬於儲存狀態1520的記憶胞會被判別為屬於儲存狀態1510。當施加讀取電壓於記憶胞的控制閘極以後，隨著記憶胞通道是否導通，記憶體管理電路202所取得的驗證位元會是”0”或是”1”。在此假設若記憶胞通道沒有導通時則對應的驗證位元是”0”，反之則是”1”。若記憶體管理電路202施加了讀取電壓V₁~V₅至某一記憶胞，則記憶體管理電路202會取得5個驗證位元。具體來說，讀取電壓V₁是對應到驗證位元b₁；讀取電壓V₂是對應到驗證位元b₂；讀取電壓V₃是對應到驗證位元b₃；讀取電壓V₄是對應到驗證位元b₄；讀取電壓V₅是對應到驗證位元b₅。若一個記憶胞的臨界電壓是在區間1501，則從驗證位元b₁至驗證位元b₅，記憶體管理電路202所取得的驗證位元會是”11111”；若記憶胞的臨界電壓是在區間1502，則驗證位元會是”01111”；若記憶胞的臨界電壓是在區間1503，則驗證位元會是”00111”；若記憶胞的臨界電壓是在區間1504，則驗證位元會是”00011”；若記憶胞的臨界電壓是在區間1505，則驗證位元會是”00001”；若記憶胞的臨界電壓是在區間1506，則驗證位元會是”00000”。

在此範例實施例中，讀取電壓V₁~V₅的其中之一會被設定為正負號(sign)讀取電壓。此正負號讀取電壓是用來決定資料位元為何。例如，若讀取電壓V₃為正負號讀取電壓，則資料位元會相同於驗證位元b₃；若讀取電壓V₂為正負號讀取電壓，則資料位元會相同於驗證位元b₂，以此類推。在每一個區間中，根據記憶胞屬於儲存狀態1510的機率與屬於儲存狀態1520的機率，可以計算出對數可能性比值(Log Likelihood Ratio，LLR)，而在此範例實施例中此對數可能性比值亦被稱為資料位元的通道可靠度資訊。在一範例實施例中，各個區間所對應的對數可能性比值可以事先被計算出來並且儲存在一個查找表中。記憶體管理電路202可以將驗證位元b₁~b₅輸入此查找表中，藉此取得對應的對數可能性比值以作為通道可靠度資訊。所取得的通道可靠度資訊便可以來執行上述的疊代解碼(即，圖12中的L₁~L_n)。在一範例實施例中，若設定不同的正負號讀取電壓，則會使用不同的查找表來取得通道可靠度資訊。

值得注意的是，若讀取電壓的個數為x個，則通道可靠度資訊便會有x+1種可能的數值，其中x為正整數。若讀取電壓的個數為1(例如，僅使用讀取電壓V₃)，則所進行的解碼程序亦被稱為硬位元模式解碼程序。若讀取電壓的個數大於1，則所進行的解碼程序亦被稱為軟位元模式解碼程序。一般來說，軟位元模式解碼程序所使用的資訊較多，因此能更正較多的錯誤位元，但執行速度也比較慢。此外，在一範例實施例中，當進行硬位元模式解碼程序時，記憶體管理電路202可以直接根據所取得的驗證位元來計算出通道可靠度資訊，並不會透過查找表。例如，若驗證位元為”1”，則通道可靠度資訊可設定為y；若驗證位元為”0”，則通道可靠度資訊可設定為-y，其中y為實數。

在本範例實施例中，錯誤檢查與校正電路208中包括第一更正電路與第二更正電路。當要讀取可複寫式非揮發性記憶體模組106中多個第一記憶胞所儲存的資料時，記憶體管理電路202會先根據一第一讀取電壓來讀取這些第一記憶胞以取得多個第一驗證位元。第一更正電路會根據這些第一驗證位元來執行第一硬位元模式解碼程序。例如，第一更正電路會根據第一驗證位元來產生通道可靠度資訊，再利用通道可靠度資訊來執行疊代解碼。然而，疊代解碼、通道可靠度資訊、與硬位元模式解碼程序已詳細說明如上，在此並不再贅述。第一更正電路也會判斷第一硬位元模式解碼程序是否產生有效碼字(亦稱為第一有效碼字)。若第一硬位元模式解碼程序產生了有效碼字，則錯誤檢查與校正電路208 會輸出該有效碼字。若第一硬位元模式解碼程序沒有產生有效碼字，會由第二更正電路來繼續解碼。具體來說，第二更正電路會根據第一驗證位元執行第二硬位元模式解碼程序，並判斷第二硬位元模式解碼程序是否產生有效碼字(亦稱為第二有效碼字)。若第二硬位元模式解碼程序產生了有效碼字，則錯誤檢查與校正電路208會輸出該有效碼字。特別的是，第一更正電路的精準度(或更正能力)小於第二更正電路的精準度(或更正能力)。在一範例實施例中，精準度表示在疊代解碼中用幾個位元來表示可靠度資訊。也就是說，相較於第一更正電路，第二更正電路會使用更多個位元來表示可靠度資訊，藉此第二更正電路具有較好的更正能力，其中，在本範例實施例中，第一更正電路可具有2位元運算精度，第二更正電路可具有6位元運算精度。此外，第一硬位元模式解碼程序與第二硬位元模式解碼程序可以使用相同的演算法或是不同的演算法，本發明並不在此限。然而，由於第一更正電路與第二更正電路所使用的都是第一驗證位元，因此記憶體管理電路202不需要再使用另外的讀取電壓來讀取第一記憶胞。此外，在本範例實施例中，第一更正電路與第二更正電路是彼此獨立的電路，但在另一範例實施例中，第一更正電路可是第二更正電路之至少一部份，或第一更正電路與第二更正電路可共用一相同電路。

在此範例實施例中，錯誤檢查與校正電路208所使用的是低密度奇偶檢查校正碼。然而，在另一範例實施例中，錯誤檢查與校正電路208所使用的也可以是迴旋碼(convolutional code)、渦輪碼(turbo code)、或其他可具有硬位元模式解碼程序與軟位元模式解碼程序的演算法。

圖14是根據一範例實施例繪示解碼的示意圖。

請參照圖14，在步驟S1401中，根據第一讀取電壓讀取第一記憶胞以取得第一驗證位元。在步驟S1402中，根據第一驗證位元執行第一硬位元模式解碼程序。在步驟S1403中，判斷是否產生有效碼字。若產生有效碼字，在步驟S1410中輸出有效碼字。若沒有產生有效碼字，在步驟S1404中，根據第一驗證位元執行第二硬位元模式解碼程序。在步驟S1405中，判斷是否產生有效碼字。然而，步驟S1401~S1405已詳細說明如上，在此便不再贅述。

在一範例實施例中，若在步驟S1405中判斷沒有產生有效碼字，則進行步驟S1406，記憶體管理電路202根據多個第二讀取電壓讀取第一記憶胞以取得多個第二驗證位元。其中第二讀取電壓的個數大於第一讀取電壓的個數。例如，若第二讀取電壓的個數是5個，則記憶體管理電路202會從每一個第一記憶胞取得5個第二驗證位元。在步驟S1407中，第二更正電路會根據第二驗證位元執行軟位元模式解碼程序。然而，軟位元模式解碼程序已詳細說明如上，在此便不再贅述。在步驟S1408中，第二更正電路會判斷軟位元模式解碼程序是否產生有效碼字(亦稱第三有效碼字)。若軟位元模式解碼程序產生有效碼字，在步驟S1410中會輸出該有效碼字。若軟位元模式解碼程序沒有產生有效碼字，在步驟S1409中，記憶體管理電路202會判斷一個讀取次數是否大於一讀取臨界值。若讀取次數大於讀取臨界值，在步驟S1411中記憶體管理電路202判斷解碼失敗。若讀取次數不大於讀取臨界值，在步驟S1412中記憶體管理電路202會更新讀取次數(例如，加上1)，重新設定第一讀取電壓，並且回到步驟S1401，根據重新設定的第一讀取電壓來讀取第一記憶胞以重新取得第一驗證位元。在步驟S1402中第一更正電路會根據重新取得的第一驗證位元執行第一硬位元模式解碼程序，以下不再贅述。

[第二範例實施例]

請參照圖15，錯誤檢查與校正電路208包括檢查電路1550、記憶體1560、第一更正電路1530與第二更正電路1540。在記憶體管理電路202取得驗證位元以後，檢查電路1550會根據這些驗證位元產生資料位元，並且對資料位元執行奇偶檢查程序以產生多個校驗子。例如，資料位元可根據正負號讀取電壓來決定，而資料位元所形成的向量與奇偶檢查矩陣相乘可以得到多個校驗子。然而，正負號讀取電壓與奇偶檢查程序已說明如上，在此不再贅述。所產生的校驗子會被儲存在記憶體1560當中。

在第一硬位元模式解碼程序、第二硬位元模式解碼程序、及/或軟位元模式解碼程序中，第一更正電路1530及/或第二更正電路1540會根據校驗子來產生錯誤位元的索引。具體來說，在低密度奇偶檢查校正碼的疊代解碼中，可根據校驗子取得每一個資料位元的可靠度資訊，並且根據可靠度資訊決定資料位元中錯誤位元的索引。當要判斷是否產生有效的碼字時，可判斷錯誤位元的索引與校驗子是否符合奇偶條件。若錯誤位元的索引與校驗子符合奇偶條件，可輸出錯誤位元的索引，這些索引可用來更正資料位元以產生有效的碼字。最後，更正後的資料位元會被輸出。以下再舉多個範例實施例詳細說明上述演算法的不同態樣。

[第三範例實施例]

請參照回圖12，在第三範例實施例中，根據校驗子取得可靠度資訊的步驟可以表示為以下方程式(6)~(9)。

α _ji=sign(L _j→i)...(8)

β _ji=|L _j→i|...(9)

S _i為第i個校驗子。N(i)為對應至第i個校驗子的資料位元(表示為所有連接到奇偶節點1332(i)的資料節點)。{j}為第j個資料位元所形成的集合。在首次疊代中，可靠度資訊L _j→i會等於通道可靠度資訊L _j。

接著，可靠度資訊L _j→i可根據以下方程式(10)來更新。

跟據以下方程式(11)可以計算每一個資料位元的總和可靠度資訊。

為第j個資料位元的總和可靠度資訊。第一更正電路1530及/或第二更正電路1540判斷每一個資料位元的總和可靠度資訊是否符合一臨界值以決定錯誤位元並取得一錯誤索引向量，此錯誤索引向量的長度會等於碼字的長度。例如，取得錯誤索引向量的步驟可以根據方程式(12)來執行。

e 為錯誤索引向量，其中包括了e ₁~e _n。e _j表示錯誤索引向量中第j個索引。若e _j等於1，表示碼字中第j個資料位元是錯誤位元。

最後，第一更正電路1530及/或第二更正電路1540會對奇偶檢查矩陣與錯誤索引向量做模2乘法以取得第一向量，並且判斷第一向量是否相同於校驗子所形成的向量。若第一向量相同於校驗子所形成的向量，表示錯誤位元的索引與校驗子符合奇偶條件，此時會停止疊代解碼，並且輸出錯誤索引向量。換句話說，若方程式(13)符合，則疊代解碼會停止。然而，若方程式(13)不符合，則進行下一次疊代，即重複上述方程式(6)~(12)。

若輸出了錯誤索引向量，表示可產生有效碼字。具體來說，錯誤檢查與校正電路208會根據錯誤索引向量來更正資料位元，更正後的資料位元便會形成有效碼字。然而，若上述的疊代解碼中，錯誤位元的索引與校驗子一直無法符合奇偶條件，並且因為疊代次數超過了疊代臨界值而停止疊代解碼，則表示無法產生有效的碼字。

[第四範例實施例]

第四範例實施例中所適用的是硬位元模式解碼程序，並且所有資料位元的對數可能性比值的平均值會被當作通道可靠度資訊，亦即所有的資料位元有相同的通道可靠度資訊。

在第四範例實施例的首次疊代中，不論i與j為多少，可靠度資訊L _j→i都是上述的通道可靠度資訊(以下標記為Lr)。根據校驗子取得總合可靠度資訊的步驟可表示為上述的方程式(6)~(9)(重複列在下面)以及下列方程式(14)~(15)。

α _ji=sign(L _j→i)...(8)

β _ji-|L _j→i|...(9)

此外，取得錯誤索引向量的步驟與判斷校驗子與錯誤索引向量是否符合奇偶條件的步驟與上述方程式(12)與(13)相同，在此不再贅述。

[第五範例實施例]

在第五範例實施例中，上述的方程式(6)可用最小值的運算來逼近。具體來說，根據校驗子取得可靠度資訊的步驟可表示為以下方程式(16)與上述方程式(8)~(9)(重複列在下面)。

α _ji=sign(L _j→i)...(8)

β _ji=|L _j→i|...(9)

其他如計算總合可靠度資訊的步驟、取得錯誤索引向量的步驟、與判斷是否符合奇偶條件的步驟都與第三範例實施例或第四範例實施例相同，在此不再贅述。值得注意的是，方程式(16)可以用於硬位元模式解碼程序或是軟位元模式解碼程序，本發明並不在此限。

[第六範例實施例]

在第六範例實施例中，在根據校驗子來計算可靠度資訊時，是將校驗子所形成的向量與奇偶檢查矩陣相乘以取得一向量(亦稱第二向量)，表示為以下方程式(17)。

f=s ^T．H...(17)

f 為上述的第二向量，維度是1-乘-n，其中包括每一個資料位元的可靠度資訊。值得注意的是，方程式(17)中的乘法是一般的矩陣乘法，並不是模2的矩陣乘法。因此，若向量 f 中一個元素的數值越大，表示一個資料位元錯誤的機率越大。

接下來，根據向量 f 中數值最大的元素來決定錯誤位元的索引。在此假設向量 f 中第e個元素具有最大的數值，則e即為錯誤位元的索引，其中e為正整數。在判斷校驗子與錯誤位元的索引是否符合奇偶條件時，第一更正電路1530及/或第二更正電路1540會根據此索引e從奇耦檢查矩陣H的多個行(column)中挑選第e個行(亦稱為錯誤更正行)，並且根據此第e個行來更新校驗子。例如，此更新的步驟可根據方程式(18)來執行。

s=s+h _e...(18)

h_e是奇耦檢查矩陣 H 中的第e行。方程式(18)中的加法是模2的加法。最後，判斷更新後的校驗子所形成的向量是否為零向量。若更新後的校驗子所形成的向量為零向量(即，向量 s 中所有的元素為0)，則表示符合該奇偶條件，此時疊代解碼會被停止，並且在每一次疊代中產生的索引e會被輸出。若更新後的校驗子所形成的向量不為零向量，則進行下一次的疊代，即依據更新後的校驗子來重新執行上述方程式(17)與(18)。

[第七範例實施例]

請參照回圖15，在第七範例實施例中，第一硬位元模式解碼程序、第二硬位元模式解碼程序及軟位元模式解碼程序可以是上述第三範例實施例至第六範例實施例中的任何一個，或者是傳統計算可靠度資訊的演算法。此外，第一硬位元模式解碼程序、第二硬位元模式解碼程序與軟位元模式解碼程序可以採用相同的演算法或是不同的演算法，本發明並不在此限。特別的是，由於校驗子是被儲存在記憶體1560當中，因此可以重複被利用。例如，若第一硬位元模式解碼程序與第二硬位元模式解碼程序都會使用校驗子來更新可靠度資訊，則第二更正電路1540在進行第二硬位元模式解碼程序時便不需要重複計算校驗子，可直接從記憶體1560取得校驗子。

校驗子可以用來估測錯誤位元的個數。例如，若為”1”的校驗子的個數越多，表示碼字中錯誤位元的個數應該會越多。因此，在第七範例實施例中，還會根據這些校驗子來決定解碼的流程。圖16是根據第七範例實施例繪示解碼的流程圖。請參照圖16，在步驟S1601中，根據第一讀取電壓讀取第一記憶胞以取得第一驗證位元。在步驟S1602中，根據第一驗證位元取得資料位元，接著取得校驗子與校驗總和。例如，校驗總和是所有校驗子的相加(一般的加法，非模2的加法)。在步驟S1603中，判斷校驗總和是否小於第一校驗臨界值。若校驗總和小於第一校驗臨界值，在步驟S1604中，由第一更正電路執行第一硬位元模式解碼，並在步驟S1605中判斷是否產生有效碼字。若步驟S1605產生有效碼字，則在步驟S1606輸出所產生的有效碼字。

若步驟S1603中判斷校驗總和不小於第一校驗臨界值，在步驟S1607中判斷校驗總和是否小於第二校驗臨界值。若校驗總和小於第二校驗臨界值，或者是步驟S1605中沒有產生有效碼字，進行步驟S1608，由第二更正電路執行第二硬位元模式解碼程序。在步驟S1609中，判斷第二硬位元模式解碼程序是否產生有效碼字。若產生有效碼字，則進行步驟S1606，輸出所產生的有效碼字。

若步驟S1607中判斷校驗總和不小於第二校驗臨界值，在步驟S1610中判斷校驗總和是否小於第三校驗臨界值。若校驗總和小於第三校驗臨界值或是步驟S1609中沒有產生有效碼字，進行步驟S1611，根據多個第二讀取電壓讀取第一記憶胞以取得多個第二驗證位元。接下來在步驟S1612中由第二更正電路執行軟位元模式解碼程序，並且在步驟S1613中判斷是否產生有效碼字。若步驟S1613產生了有效碼字，則進行步驟S1606，輸出有效碼字。

若步驟S1613沒有產生有效碼字，或者是步驟S1610中判斷校驗總和不小於第三校驗臨界值，進行步驟S1614，判斷讀取次數是否大於讀取臨界值。若讀取次數大於讀取臨界值，則表示解碼失敗(步驟S1615)。若讀取次數不小於讀取臨界值，則在步驟S1616中更新讀取次數，重新設定第一讀取電壓，並且回到步驟S1601。

在此範例實施例中，第一校驗臨界值小於第二校驗臨界值，而第二校驗臨界值小於第三校驗臨界值。然而，本發明並不限制第一校驗臨界值、第二校驗臨界值與第三校驗臨界值為多少。

[第八範例實施例]

在第八範例實施例中，所使用的是類循環低密度奇偶檢查校正碼(Quasi-Cyclic Low-Density Parity-Check Codes，QC-LDPC)。具體來說，奇偶校正矩陣包括多個排列矩陣與多個零矩陣，可以用以下方程式(19)來表示。

A₁₁~A_CT為排列矩陣或是零矩陣，其中C、T為正整數。每一個排列矩陣或是零矩陣的維度是b-乘-b，其中b為正整數。但本發明並不限制正整數C、T、與b的數值。每一個排列矩陣是由單位矩陣(identity matrix)經過往右、往左、往上、或是往下的位移(shift)所產生，因此可以用索引來表示排列矩陣。例如，若某一個排列矩陣是將單位矩陣往右位移兩行所產生，則對應的索引可設定為2。此外，零矩陣所對應的索引可設定為一特定數值，例如為-1。因此，奇偶檢查矩陣可以用多個索引來表示，如以下方程式(20)所示。

其中a₁₁~a_CT為實數，表示上述的索引。在此範例實施例中，這些索引會組成奇偶校正矩陣資訊並且會經過一個錯誤更正碼(例如，BCH碼)來編碼以產生第一資料，第一資料會被儲存在可複寫式非揮發性記憶體模組106當中。這些奇偶校正矩陣資訊可用來重建出奇偶校正矩陣。在此範例實施例中，記憶體管理電路202是在開機時從可複寫式非揮發性記憶體模組106讀取奇偶校正矩陣資訊，藉此改變目前的奇偶校正矩陣。然而，記憶體管理電路202也可以在任意的時間讀取奇偶校正矩陣資訊，本發明並不在此限。

圖17是根據第八範例實施例繪示讀取奇偶校正矩陣資訊的流程圖。圖18是根據第八範例實施例繪示錯誤檢查與校正電路的方塊圖。

請參照圖17與圖18，除了圖15所繪示的元件以外，在第八範例實施例中，錯誤檢查與校正電路208還包括記憶體1810、1820與解碼器1810。在步驟S1701中，記憶體管理電路202讀取可複寫式非揮發性記憶體模組106中所儲存的第一資料。所讀取的第一資料會被送給解碼器1810。解碼器1810會對第一資料執行BCH解碼程序，並且判斷BCH解碼程序是否成功(步驟S1702)。若步驟S1702沒有解碼成功，在步驟S1704中，記憶體管理電路202會判斷讀取次數是否大於一個讀取臨界值。若讀取次數大於讀取臨界值，表示載入奇偶檢查矩陣資訊失敗。若讀取次數不大於讀取臨界值，在步驟S1705中，記憶體管理電路202會更新讀取次數，改變讀取電壓，並且回到步驟S1701。

另一方面，若步驟S1702中成功解碼，則解碼器1810會取得奇偶檢查矩陣資訊並將奇偶檢查矩陣資訊載入記憶體1810與1820(步驟S1703)。第一更正電路1530會根據記憶體1810中的奇偶檢查矩陣資訊來設定第一更正電路1530的至少一參數(亦稱第一參數)，其是用來執行第一硬位元模式解碼程序。第二更正電路1540會根據記憶體1820中的奇偶檢查矩陣資訊來設定第二更正電路1540的至少一參數(亦稱第二參數)，其是用來執行第二硬位元模式解碼程序。

圖19是根據第八範例實施例繪示更正電路的方塊圖。

請參照圖19，第一更正電路1530包括緩衝器1910(1)~1910(C)、位移器1920(1)~1920(C)、資料節點單元1930、奇偶節點單元1940(1)~1940(C)。其中資料節點單元1930是用以實作上述更新可靠度資訊L _j→i的步驟，奇偶節點單元1940(1)~1940(C)是用以實作了上述更新可靠度資訊L _i→j的步驟。奇偶節點單元1940(1)~1940(C)所計算出的可靠度資訊會再回傳給緩衝器1910(1)~1910(C)。奇偶檢查矩陣資訊是用以設定位移器1920(1)~1920(C)中的參數。特別的是，根據不同的奇偶檢查矩陣資訊，位移器1920(1)~1920(C)中會設定不同的參數，藉此實作不同的奇偶檢查矩陣。第一更正電路1530的架構亦被稱為洗排程(shuffle schedule)或是洗網路(shuffle network)。在此範例實施例中，第一更正電路1530所採用的是平行(parallel)的架構，然而在其他範例實施例中也可以採用串列(serial)，或者兩者的混合，本發明並不在此限。此外，第二更正電路1540的架構也類似於第一更正電路1530，但兩者可以都採用相同，或是不相同(例如，一為平行，另一為串列)的架構，本發明並不在此限。

綜上所述，本發明範例實施例所提出的解碼方法、記憶體儲存裝置與記憶體控制電路單元，可以透過兩個不同精準度的更正電路來解碼，藉此可以增加解碼的速度。並且，在一範例實施例中，奇偶檢查矩陣可以動態地被改變，因此不需要重新設計電路。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

208‧‧‧錯誤檢查與校正電路

1530‧‧‧第一更正電路

1540‧‧‧第二更正電路

1550‧‧‧檢查電路

1560、1820、1830‧‧‧記憶體

1810‧‧‧解碼器

Claims

一種解碼方法，用於一可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組包括多個第一記憶胞，該解碼方法包括：根據一第一讀取電壓讀取該些第一記憶胞以取得多個第一驗証位元；由一第一更正電路根據該些第一驗証位元執行一第一硬位元模式解碼程序，並判斷該第一硬位元模式解碼程序是否產生一第一有效碼字；若該第一硬位元模式解碼程序產生該第一有效碼字，輸出該第一有效碼字；若該第一硬位元模式解碼程序沒有產生該第一有效碼字，由一第二更正電路根據該些第一驗証位元執行一第二硬位元模式解碼程序，並判斷該第二硬位元模式解碼程序是否產生一第二有效碼字，其中該第一更正電路的一精準度小於該第二更正電路的一精準度；以及若該第二硬位元模式解碼程序產生該第二有效碼字，輸出該第二有效碼字。
如申請專利範圍第1項所述的解碼方法，更包括：若該第二硬位元模式解碼程序沒有產生該第二有效碼字，根據多個第二讀取電壓讀取該些第一記憶胞以取得多個第二驗證位元，並由該第二更正電路根據該些第二驗證位元執行一軟位元模式解碼程序，其中該些第二讀取電壓的個數大於該第一讀取電壓的個數；判斷該軟位元模式解碼程序是否產生一第三有效碼字；以及若該軟位元模式解碼程序產生該第三有效碼字，輸出該第三有效碼字。
如申請專利範圍第2項所述的解碼方法，更包括：若該軟位元模式解碼程序沒有產生該第三有效碼字，判斷一讀取次數是否大於一讀取臨界值；若該讀取次數大於該讀取臨界值，判斷解碼失敗；以及若該讀取次數不大於該讀取臨界值，重新設定該第一讀取電壓，根據重新設定的該第一讀取電壓來讀取該些第一記憶胞以重新取得該些第一驗証位元，以及透過該第一更正電路根據重新取得的該些第一驗証位元執行該第一硬位元模式解碼程序。
如申請專利範圍第2項所述的解碼方法，更包括：根據該些第一驗證位元產生多個資料位元；以及對該些資料位元執行一奇偶檢查程序以產生多個校驗子，其中根據該些第一驗証位元執行該第一硬位元模式解碼程序的步驟包括：在一低密度奇偶檢查校正碼的一疊代解碼中，根據該些校驗子取得每一該些資料位元的一可靠度資訊，並且根據該些可靠度資訊決定該些資料位元中一錯誤位元的一索引，其中判斷該第一硬位元模式解碼程序是否產生有效的碼字的步驟包括：判斷該錯誤位元的該索引與該些校驗子是否符合一奇偶條件；以及若該錯誤位元的該索引與該些校驗子符合該奇偶條件，判斷該第一硬位元模式解碼程序產生有效的碼字，其中輸出該有效的碼字的步驟包括：根據該錯誤位元的該索引來更正該些資料位元，並輸出更正後的該些資料位元。
如申請專利範圍第4項所述的解碼方法，更包括：根據該些校驗子計算一校驗總和；判斷該校驗總和是否小於一第一校驗臨界值；若該校驗總和小於該第一校驗臨界值，由該第一更正電路執行該第一硬位元模式解碼程序；若該校驗總和大於等於該第一校驗臨界值，判斷該校驗總和是否小於一第二校驗臨界值；若該校驗總和小於該第二校驗臨界值，由該第二更正電路執行該第二硬位元模式解碼程序；若該校驗總和大於等於該第二校驗臨界值，判斷該校驗總和是否小於一第三校驗臨界值；以及若該校驗總和小於該第三校驗臨界值，由該第二更正電路執行該軟位元模式解碼程序。
如申請專利範圍第1項所述的解碼方法，其中在根據該第一讀取電壓讀取該些第一記憶胞的步驟之前，該解碼方法更包括：從該可複寫式非揮發性記憶體模組中讀取一奇偶檢查矩陣資訊；根據該奇偶檢查矩陣資訊來設定該第一更正電路的一第一參數，其中該第一硬位元模式解碼程序是根據該第一參數所執行；以及根據該奇偶檢查矩陣資訊來設定該第二更正電路的一第二參數，其中第二硬位元模式解碼程序是根據該第二參數所執行。
如申請專利範圍第6項所述的解碼方法，其中讀取該奇偶檢查矩陣資訊的步驟包括：從該可複寫式非揮發性記憶體模組中讀取一第一資料；以及對該第一資料執行一BCH解碼程序以取得該奇偶檢查矩陣資訊。
如申請專利範圍第6項所述的解碼方法，其中該第一硬位元模式解碼程序與該第二硬位元模式解碼程序是對應於一類循環低密度奇偶檢查校正碼，該類循環低密度奇偶檢查校正碼具有一奇偶檢查矩陣，該奇偶檢查矩陣包括多個排列矩陣，並且該奇偶檢查矩陣資訊包括每一該些排列矩陣的一索引。
一種記憶體儲存裝置，包括：一連接介面單元，用以耦接至一主機系統；一可複寫式非揮發性記憶體模組，包括多個第一記憶胞；以及一記憶體控制電路單元，耦接至該連接介面單元與該可複寫式非揮發性記憶體模組，包括：一記憶體管理電路，用以根據一第一讀取電壓讀取該些第一記憶胞以取得多個第一驗証位元：一第一更正電路，用以根據該些第一驗證位元執行一第一硬位元模式解碼程序，並判斷該第一硬位元模式解碼程序是否產生一第一有效碼字：以及一第二更正電路，其中該第一更正電路的一精準度小於該第二更正電路的一精準度，其中，若該第一硬位元模式解碼程序產生該第一有效碼字，該第一更正電路用以輸出該第一有效碼字，若該第一硬位元模式解碼程序沒有產生該第一有效碼字，該第二更正電路用以根據該些第一驗証位元執行一第二硬位元模式解碼程序，並判斷該第二硬位元模式解碼程序是否產生一第二有效碼字，若該第二硬位元模式解碼程序產生該第二有效碼字，該第二更正電路用以輸出該第二有效碼字。
如申請專利範圍第9項所述的記憶體儲存裝置，其中若該第二硬位元模式解碼程序沒有產生該第二有效碼字，該記憶體管理電路用以根據多個第二讀取電壓讀取該些第一記憶胞以取得多個第二驗證位元，並且該第二更正電路用以根據該些第二驗證位元執行一軟位元模式解碼程序，其中該些第二讀取電壓的個數大於該第一讀取電壓的個數，該第二更正電路用以判斷該軟位元模式解碼程序是否產生一第三有效碼字，若該軟位元模式解碼程序產生該第三有效碼字，該第二更正電路用以輸出該第三有效碼字。
如申請專利範圍第10項所述的記憶體儲存裝置，其中若該軟位元模式解碼程序沒有產生該第三有效碼字，該記憶體管理電路用以判斷一讀取次數是否大於一讀取臨界值，若該讀取次數大於該讀取臨界值，該記憶體管理電路用以判斷解碼失敗，若該讀取次數不大於該讀取臨界值，該記憶體管理電路用以重新設定該第一讀取電壓，根據重新設定的該第一讀取電壓來讀取該些第一記憶胞以重新取得該些第一驗証位元，該第一更正電路用以根據重新取得的該些第一驗証位元執行該第一硬位元模式解碼程序。
如申請專利範圍第10項所述的記憶體儲存裝置，其中該些第一驗證位元是用以產生多個資料位元，並且該記憶體控制電路單元更包括：一檢查電路，用以對該些資料位元執行一奇偶檢查程序以產生多個校驗子；以及一記憶體，耦接至該檢查電路、該第一更正電路與該第二更正電路，用以儲存該些校驗子，其中該第一更正電路根據該些第一驗証位元執行該第一硬位元模式解碼程序的操作包括：在一低密度奇偶檢查校正碼的一疊代解碼中，該第一更正電路根據該些校驗子取得每一該些資料位元的一可靠度資訊，並且根據該些可靠度資訊決定該些資料位元中一錯誤位元的一索引，其中該第一更正電路判斷該第一硬位元模式解碼程序是否產生有效的碼字的操作包括：該第一更正電路判斷該錯誤位元的該索引與該些校驗子是否符合一奇偶條件；以及若該錯誤位元的該索引與該些校驗子符合該奇偶條件，該第一更正電路判斷該第一硬位元模式解碼程序產生有效的碼字，其中該第一更正電路輸出該有效的碼字的操作包括：該第一更正電路根據該錯誤位元的該索引來更正該些資料位元，並輸出更正後的該些資料位元。
如申請專利範圍第12項所述的記憶體儲存裝置，其中該記憶體管理電路更用以根據該些校驗子計算一校驗總和，並判斷該校驗總和是否小於一第一校驗臨界值，若該校驗總和小於該第一校驗臨界值，該第一更正電路執行該第一硬位元模式解碼程序，若該校驗總和大於等於該第一校驗臨界值，該記憶體管理電路更用以判斷該校驗總和是否小於一第二校驗臨界值，若該校驗總和小於該第二校驗臨界值，該第二更正電路執行該第二硬位元模式解碼程序，若該校驗總和大於等於該第二校驗臨界值，該記憶體管理電路更用以判斷該校驗總和是否小於一第三校驗臨界值，若該校驗總和小於該第三校驗臨界值，該第二更正電路執行該軟位元模式解碼程序。
如申請專利範圍第9項所述的記憶體儲存裝置，其中該記憶體管理電路更用以從該可複寫式非揮發性記憶體模組中讀取一奇偶檢查矩陣資訊，該第一更正電路更用以根據該奇偶檢查矩陣資訊來設定該第一更正電路的一第一參數，其中該第一硬位元模式解碼程序是根據該第一參數所執行，該第二更正電路更用以根據該奇偶檢查矩陣資訊來設定該第二更正電路的一第二參數，其中第二硬位元模式解碼程序是根據該第二參數所執行。
如申請專利範圍第14項所述的記憶體儲存裝置，其中該記憶體控制電路單元更包括一解碼器，並且該記憶體管理電路讀取該奇偶檢查矩陣資訊的操作包括：該記憶體管理電路從該可複寫式非揮發性記憶體模組中讀取一第一資料；以及該解碼器對該第一資料執行一BCH解碼程序以取得該奇偶檢查矩陣資訊。
如申請專利範圍第14項所述的記憶體儲存裝置，其中該第一硬位元模式解碼程序與該第二硬位元模式解碼程序是對應於一類循環低密度奇偶檢查校正碼，該類循環低密度奇偶檢查校正碼具有一奇偶檢查矩陣，該奇偶檢查矩陣包括多個排列矩陣，並且該奇偶檢查矩陣資訊包括每一該些排列矩陣的一索引。
一種記憶體控制電路單元，用於控制一可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組包括多個第一記憶胞，該記憶體控制電路單元包括：一主機介面，用以耦接至一主機系統；一記憶體介面，用以耦接至該可複寫式非揮發性記憶體模組；一記憶體管理電路，耦接至該主機介面與該記憶體介面，用以根據一第一讀取電壓讀取該些第一記憶胞以取得多個第一驗証位元：一錯誤檢查與校正電路，包括一第一更正電路與一第二更正電路，其中該第一更正電路的一精準度小於該第二更正電路的一精準度，其中，該第一更正電路用以根據該些第一驗證位元執行一第一硬位元模式解碼程序，並判斷該第一硬位元模式解碼程序是否產生一第一有效碼字，其中，若該第一硬位元模式解碼程序產生該第一有效碼字，該第一更正電路用以輸出該第一有效碼字，其中，若該第一硬位元模式解碼程序沒有產生該第一有效碼字，該第二更正電路用以根據該些第一驗証位元執行一第二硬位元模式解碼程序，並判斷該第二硬位元模式解碼程序是否產生一第二有效碼字，其中，若該第二硬位元模式解碼程序產生該第二有效碼字，該第二更正電路用以輸出該第二有效碼字。
如申請專利範圍第17項所述的記憶體控制電路單元，其中若該第二硬位元模式解碼程序沒有產生該第二有效碼字，該記憶體管理電路用以根據多個第二讀取電壓讀取該些第一記憶胞以取得多個第二驗證位元，並且該第二更正電路用以根據該些第二驗證位元執行一軟位元模式解碼程序，其中該些第二讀取電壓的個數大於該第一讀取電壓的個數，該第二更正電路用以判斷該軟位元模式解碼程序是否產生一第三有效碼字，若該軟位元模式解碼程序產生該第三有效碼字，該第二更正電路用以輸出該第三有效碼字。
如申請專利範圍第18項所述的記憶體控制電路單元，其中若該軟位元模式解碼程序沒有產生該第三有效碼字，該記憶體管理電路用以判斷一讀取次數是否大於一讀取臨界值，若該讀取次數大於該讀取臨界值，該記憶體管理電路用以判斷解碼失敗，若該讀取次數不大於該讀取臨界值，該記憶體管理電路用以重新設定該第一讀取電壓，根據重新設定的該第一讀取電壓來讀取該些第一記憶胞以重新取得該些第一驗証位元，該第一更正電路用以根據重新取得的該些第一驗証位元執行該第一硬位元模式解碼程序。
如申請專利範圍第18項所述的記憶體控制電路單元，其中該些第一驗證位元是用以產生多個資料位元，並且該錯誤檢查與校正電路更包括：一檢查電路，用以對該些資料位元執行一奇偶檢查程序以產生多個校驗子；以及一記憶體，耦接至該檢查電路、該第一更正電路與該第二更正電路，用以儲存該些校驗子，其中該第一更正電路根據該些第一驗証位元執行該第一硬位元模式解碼程序的操作包括：在一低密度奇偶檢查校正碼的一疊代解碼中，該第一更正電路根據該些校驗子取得每一該些資料位元的一可靠度資訊，並且根據該些可靠度資訊決定該些資料位元中一錯誤位元的一索引，其中該第一更正電路判斷該第一硬位元模式解碼程序是否產生有效的碼字的操作包括：該第一更正電路判斷該錯誤位元的該索引與該些校驗子是否符合一奇偶條件；以及若該錯誤位元的該索引與該些校驗子符合該奇偶條件，該第一更正電路判斷該第一硬位元模式解碼程序產生有效的碼字，其中該第一更正電路輸出該有效的碼字的操作包括：該第一更正電路根據該錯誤位元的該索引來更正該些資料位元，並輸出更正後的該些資料位元。
如申請專利範圍第20項所述的記憶體控制電路單元，其中該記憶體管理電路更用以根據該些校驗子計算一校驗總和，並判斷該校驗總和是否小於一第一校驗臨界值，若該校驗總和小於該第一校驗臨界值，該第一更正電路執行該第一硬位元模式解碼程序，若該校驗總和大於等於該第一校驗臨界值，該記憶體管理電路更用以判斷該校驗總和是否小於一第二校驗臨界值，若該校驗總和小於該第二校驗臨界值，該第二更正電路執行該第二硬位元模式解碼程序，若該校驗總和大於等於該第二校驗臨界值，該記憶體管理電路更用以判斷該校驗總和是否小於一第三校驗臨界值，若該校驗總和小於該第三校驗臨界值，該第二更正電路執行該軟位元模式解碼程序。
如申請專利範圍第17項所述的記憶體控制電路單元，其中該記憶體管理電路更用以從該可複寫式非揮發性記憶體模組中讀取一奇偶檢查矩陣資訊，該第一更正電路更用以根據該奇偶檢查矩陣資訊來設定該第一更正電路的一第一參數，其中該第一硬位元模式解碼程序是根據該第一參數所執行，該第二更正電路更用以根據該奇偶檢查矩陣資訊來設定該第二更正電路的一第二參數，其中第二硬位元模式解碼程序是根據該第二參數所執行。
如申請專利範圍第22項所述的記憶體控制電路單元，其中該記憶體控制電路單元更包括一解碼器，並且該記憶體管理電路讀取該奇偶檢查矩陣資訊的操作包括：該記憶體管理電路從該可複寫式非揮發性記憶體模組中讀取一第一資料；以及該解碼器對該第一資料執行一BCH解碼程序以取得該奇偶檢查矩陣資訊。
如申請專利範圍第22項所述的記憶體控制電路單元，其中該第一硬位元模式解碼程序與該第二硬位元模式解碼程序是對應於一類循環低密度奇偶檢查校正碼，該類循環低密度奇偶檢查校正碼具有一奇偶檢查矩陣，該奇偶檢查矩陣包括多個排列矩陣，並且該奇偶檢查矩陣資訊包括每一該些排列矩陣的一索引。