CN104778975A - 译码方法、存储器存储装置、存储器控制电路单元 - Google Patents

Abstract

本发明提供一种译码方法、存储器存储装置、存储器控制电路单元。此译码方法包括：根据第一读取电压读取至少一个存储单元以取得至少一个第一验证比特；根据第一验证比特执行硬比特模式译码程序，并且判断硬比特模式译码程序是否产生第一有效码字；若硬比特模式译码程序没有产生第一有效码字，取得存储单元的存储信息；根据存储信息决定一电压个数；根据符合电压个数的多个第二读取电压来读取存储单元以取得多个第二验证比特；以及根据第二验证比特执行软比特模式译码程序。藉此，可以增加译码的速度。

Description

译码方法、存储器存储装置、存储器控制电路单元

技术领域

本发明是有关于一种译码方法，且特别是有关于一种可复写式非易失性存储器模块的译码方法、存储器存储装置、存储器控制电路单元。 

背景技术

数码相机、手机与MP3播放器在这几年来的成长十分迅速，使得消费者对存储媒体的需求也急速增加。由于可复写式非易失性存储器模块（例如，快闪存储器）具有数据非易失性、省电、体积小，以及无机械结构等特性，所以非常适合内装在上述所举例的各种可携式多媒体装置中。 

一般来说，写入至可复写式非易失性存储器模块的数据都会根据一个错误更正码来编码。从可复写式非易失性存储器模块中所读取的数据也会经过对应的译码程序。在一些情况下，若所读取的数据中有错误比特，并且这些错误比特无法被更正，则需要的译码时间会更长。因此，如何增加译码的速度，为此领域技术人员所关心的议题。 

发明内容

本发明提供一种译码方法、存储器存储装置、存储器控制电路单元，可以增加译码的速度。 

本发明一实施例提供一种译码方法，用于可复写式非易失性存储器模块。此可复写式非易失性存储器模块包括多个存储单元。此译码方法包括：根据第一读取电压读取至少一个存储单元以取得至少一个第一验证比特；根据第一验证比特执行硬比特模式译码程序，并且判断硬比特模式译码程序是否产生第一有效码字；若硬比特模式译码程序没有产生第一有效码字，取得存储单元的存储信息；根据存储信息决定一电压个数；根据符合电压个数的多个第二读取电压来读取存储单元以取得多个第二验证比特；以及根据第二验证比特执行第一软比特模式译码程序。 

在本发明一实施例中，上述的译码方法还包括：判断第一软比特模式译码程序是否产生第二有效码字；若第一软比特模式译码程序没有产生第二有效码字，增加电压个数；根据符合增加后的电压个数的多个第三读取电压来读取存储单元以取得多个第三验证比特；以及根据第三验证比特执行第二软比特模式译码程序。 

在本发明一实施例中，数据存储在存储单元中，并且根据存储信息决定电压个数的步骤包括：根据存储信息估测数据中错误比特的总数，其中电压个数与数据中错误比特的总数呈正相关。 

在本发明一实施例中，上述的存储信息包括存储单元的一抹除次数。 

在本发明一实施例中，上述的存储信息包括数据存储在存储单元所经过的时间。 

在本发明一实施例中，上述的存储信息包括数据在存储单元中被读取的次数。 

本发明一实施例提供一种存储器存储装置，包括连接接口单元、可复写式非易失性存储器模块与存储器控制电路单元。连接接口单元是用以电性连接至一主机系统。可复写式非易失性存储器模块包括多个存储单元。存储器控制电路单元是电性连接至连接接口单元与可复写式非易失性存储器模块，用以根据第一读取电压读取至少一个存储单元以取得至少一个第一验证比特，根据第一验证比特执行一硬比特模式译码程序，并且判断硬比特模式译码程序是否产生第一有效码字。若硬比特模式译码程序没有产生第一有效码字，存储器控制电路单元用以取得存储单元的一存储信息，根据存储信息决定一电压个数，根据符合电压个数的多个第二读取电压来读取存储单元以取得多个第二验证比特，并且根据第二验证比特执行第一软比特模式译码程序。 

在本发明一实施例中，上述的存储器控制电路单元还用以判断第一软比特模式译码程序是否产生第二有效码字。若第一软比特模式译码程序没有产生第二有效码字，存储器控制电路单元用以增加电压个数，根据符合增加后的电压个数的多个第三读取电压来读取存储单元以取得多个第三验证比特，并且根据第三验证比特执行第二软比特模式译码程序。 

在本发明一实施例中，存储器控制电路单元根据存储信息估测数据中错误比特的总数，其中电压个数与数据中错误比特的总数呈正相关。 

本发明一实施例提供一种存储器控制电路单元，用于控制上述的可复写式非易失性存储器模块。存储器控制电路单元包括主机接口、存储器接口与存储器管理电路、以及错误检查与校正电路。主机接口是用以电性连接至主机系统。存储器接口是用以电性连接至可复写式非易失性存储器模块。存储器管理电路是电性连接至主机接口与存储器接口，用以根据第一读取电压读取至少一个存储单元以取得至少一个第一验证比特。错误检查与校正电路是用以根据第一验证比特执行硬比特模式译码程序，并且判断硬比特模式译码程序是否产生第一有效码字。若硬比特模式译码程序没有产生第一有效码字，存储器管理电路用以取得存储单元的一存储信息，根据存储信息决定电压个数，根据符合电压个数的多个第二读取电压来读取存储单元以取得多个第二验证比特。错误检查与校正电路用以根据第二验证比特执行第一软比特模式译码程序。 

在本发明一实施例中，错误检查与校正电路还用以判断第一软比特模式译码程序是否产生第二有效码字。若第一软比特模式译码程序没有产生第二有效码字，存储器管理电路用以增加电压个数，并且根据符合增加后的电压个数的多个第三读取电压来读取存储单元以取得多个第三验证比特。错误检查与校正电路还用以根据第三验证比特执行第二软比特模式译码程序。 

在本发明一实施例中，存储器管理电路根据存储信息估测数据中错误比特的总数，其中电压个数与数据中错误比特的总数呈正相关。 

基于上述，本发明实施例提供的译码方法、存储器存储装置、存储器控制电路单元，会逐渐地增加读取电压的个数，藉此可以增加译码的速度。 

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。 

附图说明

图1是根据本发明一实施例所示出的主机系统与存储器存储装置的示意图； 

图2是根据一实施例所示出的电脑、输入/输出装置与存储器存储装置的示意图； 

图3是根据本发明另一实施例所示出的主机系统与存储器存储装置的示 意图； 

图4是图1所示的存储器存储装置的概要方块图； 

图5是根据一实施例所示出的可复写式非易失性存储器模块的概要方块图； 

图6是根据一实施例所示出的存储单元阵列的示意图； 

图7是根据一实施例所示出存储在存储单元阵列中的写入数据所对应的栅极电压的统计分配图； 

图8是根据一实施例所示出的从存储单元中读取数据的示意图； 

图9是根据另一实施例所示出的从存储单元中读取数据的示意图； 

图10是根据一实施例所示出的管理可复写式非易失性存储器模块的示意图； 

图11是根据一实施例所示出的存储器控制电路单元的概要方块图； 

图12是根据一实施例示出奇偶检查矩阵的示意图； 

图13是根据一实施例示出读取验证比特的示意图； 

图14是根据一实施例示出译码方法的流程图。 

附图标记说明： 

1000：主机系统； 

1100：电脑； 

1102：微处理器； 

1104：随机存取存储器； 

1106：输入/输出装置； 

1108：系统总线； 

1110：数据传输接口； 

1202：鼠标； 

1204：键盘； 

1206：显示器； 

1208：打印机； 

1212：U盘； 

1214：存储卡； 

1216：固态硬盘； 

1310：数码相机； 

1312：SD卡； 

1314：MMC卡； 

1316：存储棒； 

1318：CF卡； 

1320：嵌入式存储装置； 

100：存储器存储装置； 

102：连接接口单元； 

104：存储器控制电路单元； 

106：可复写式非易失性存储器模块； 

2202：存储单元阵列； 

2204：字符线控制电路； 

2206：比特线控制电路； 

2208：行译码器； 

2210：数据输入/输出缓冲器； 

2212：控制电路； 

702：存储单元； 

704：比特线； 

706：字符线； 

708：源极线； 

712：选择栅漏极晶体管； 

714：选择栅源极晶体管； 

SGS：选择栅源极； 

SGD：选择栅漏极 

LSB：最低有效比特； 

CSB：中间有效比特； 

MSB：最高有效比特； 

VA、VB、VC、VD、VE、VF、VG、V1～V5-：读取电压； 

400(0)～400(N)：实体抹除单元； 

202：存储器管理电路； 

204：主机接口； 

206：存储器接口； 

208：错误检查与校正电路； 

210：缓冲存储器； 

212：电源管理电路； 

1330：图； 

1332(1)～1332(k)：奇偶节点； 

1334(1)～1334(n)：信息节点； 

L1～Ln：通道可靠度信息； 

L_i→j、L_j→i：可靠度信息； 

1510、1520：存储状态； 

1501～1506：区间； 

b1～b5：验证比特； 

S1401～S1410：步骤。 

具体实施方式

一般而言，存储器存储装置(也称，存储器存储系统)包括可复写式非易失性存储器模块与控制器(也称，控制电路)。通常存储器存储装置是与主机系统一起使用，以使主机系统可将数据写入至存储器存储装置或从存储器存储装置中读取数据。 

图1是根据本发明一实施例所示出的主机系统与存储器存储装置的示意图。图2是根据一实施例所示出的电脑、输入/输出装置与存储器存储装置的示意图。 

请参照图1，主机系统1000一般包括电脑1100与输入/输出(input/output,简称I/O)装置1106。电脑1100包括微处理器1102、随机存取存储器(random access memory,简称RAM)1104、系统总线1108与数据传输接口1110。输入/输出装置1106包括如图2的鼠标1202、键盘1204、显示器1206与打印机1208。必须了解的是，图2所示的装置非限制输入/输出装置1106，输入/输出装置1106可还包括其他装置。 

在本发明实施例中，存储器存储装置100是通过数据传输接口1110与主 机系统1000的其他元件电性连接。通过微处理器1102、随机存取存储器1104与输入/输出装置1106的操作可将数据写入至存储器存储装置100或从存储器存储装置100中读取数据。例如，存储器存储装置100可以是如图2所示的U盘1212、存储卡1214或固态硬盘(Solid State Drive,简称SSD)1216等的可复写式非易失性存储器存储装置。 

图3是根据本发明另一实施例所示出的主机系统与存储器存储装置的示意图。 

一般而言，主机系统1000为可实质地与存储器存储装置100配合以存储数据的任意系统。虽然在本实施例中，主机系统1000是以电脑系统来作说明，然而，在本发明另一实施例中主机系统1000可以是数码相机、摄影机、通信装置、音频播放器或视频播放器等系统。例如，在主机系统为数码相机(摄影机)1310时，可复写式非易失性存储器存储装置则为其所使用的SD卡1312、MMC卡1314、存储棒(memory stick)1316、CF卡1318或嵌入式存储装置1320(如图3所示)。嵌入式存储装置1320包括嵌入式多媒体卡(Embedded MMC,简称eMMC)。值得一提的是，嵌入式多媒体卡是直接电性连接在主机系统的基板上。 

图4是图1所示的存储器存储装置的概要方块图。 

请参照图4，存储器存储装置100包括连接接口单元102、存储器控制电路单元104与可复写式非易失性存储器模块106。 

在本实施例中，连接接口单元102是相容于串行高级技术附件(Serial Advanced Technology Attachment,简称SATA)标准。然而，必须了解的是，本发明不限于此，连接接口单元102也可以是符合并行高级技术附件(Parallel Advanced Technology Attachment,简称PATA)标准、电气和电子工程师协会(Institute of Electrical and Electronic Engineers,简称IEEE)1394标准、高速外设互联接口(Peripheral Component Interconnect Express,简称PCI Express)标准、通用串行总线(Universal Serial Bus,简称USB)标准、安全数字Secure Digital,简称SD)接口标准、超高速一代(Ultra High Speed-I，简称UHS-I)接口标准、超高速二代(Ultra High Speed-II，简称UHS-II)接口标准、存储棒(Memory Stick,简称MS)接口标准、多媒体存储卡(Multi Media Card,简称MMC)接口标准、嵌入式多媒体存储卡(Embedded Multimedia Card，简称eMMC)接口标 准、通用快闪存储器(Universal Flash Storage，简称UFS)接口标准、小型快闪(Compact Flash,简称CF)接口标准、整合式驱动电子接口(Integrated Device Electronics,简称IDE)标准或其他适合的标准。连接接口单元102可与存储器控制电路单元104封装在一个芯片中，或者连接接口单元102是布设在一包含存储器控制电路单元104的芯片外。 

存储器控制电路单元104用以执行以硬件形式或固件形式实作的多个逻辑门或控制指令，并且根据主机系统1000的指令在可复写式非易失性存储器模块106中进行数据的写入、读取与抹除等操作。 

可复写式非易失性存储器模块106是电性连接至存储器控制电路单元104，并且用以存储主机系统1000所写入的数据。可复写式非易失性存储器模块106可以是单层存储单元(Single Level Cell,简称SLC)NAND型快闪存储器模块、多层存储单元(Multi Level Cell,简称MLC)NAND型快闪存储器模块(即，一个存储单元中可存储2个比特数据的快闪存储器模块)、复数层存储单元（Triple Level Cell，简称TLC）NAND型快闪存储器模块(即，一个存储单元中可存储3个比特数据的快闪存储器模块)、其他快闪存储器模块或其他具有相同特性的存储器模块。 

图5是根据一实施例所示出的可复写式非易失性存储器模块的概要方块图。图6是根据一实施例所示出的存储单元阵列的示意图。 

请参照图5，可复写式非易失性存储器模块106包括存储单元阵列2202、字符线控制电路2204、比特线控制电路2206、行译码器(column decoder)2208、数据输入/输出缓冲器2210与控制电路2212。 

在本实施例中，存储单元阵列2202可包括用以存储数据的多个存储单元702、多个选择栅漏极(select gate drain,简称SGD)晶体管712与多个选择栅源极(select gate source,简称SGS)晶体管714、以及连接此些存储单元的多条比特线704、多条字符线706、与共用源极线708(如图6所示)。存储单元702是以阵列方式(或立体堆叠的方式)配置在比特线704与字符线706的交叉点上。当从存储器控制电路单元104接收到写入指令或读取指令时，控制电路2212会控制字符线控制电路2204、比特线控制电路2206、行译码器2208、数据输入/输出缓冲器2210来写入数据至存储单元阵列2202或从存储单元阵列2202中读取数据，其中字符线控制电路2204用以控制施加至字符线706 的电压，比特线控制电路2206用以控制施加至比特线704的电压，行译码器2208依据指令中的列地址以选择对应的比特线，并且数据输入/输出缓冲器2210用以暂存数据。 

可复写式非易失性存储器模块106中的存储单元是以临界电压的改变来存储多比特(bits)。具体来说，每一个存储单元的控制栅极（control gate）与通道之间有一个电荷捕捉层。通过施加一写入电压至控制栅极，可以改变电荷捕捉层的电子量，因而改变了存储单元的临界电压。此改变临界电压的程序也称为“把数据写入至存储单元”或“程序化存储单元”。随着临界电压的改变，存储单元阵列2202的每一存储单元具有多个存储状态。并且通过读取电压可以判断存储单元是属于哪一个存储状态，藉此取得存储单元所存储的比特。 

图7是根据一实施例所示出存储在存储单元阵列中的写入数据所对应的栅极电压的统计分配图。 

请参照图7，以MLC NAND型快闪存储器为例，随着不同的临界电压，每一存储单元具有4种存储状态，并且此些存储状态分别地代表"11"、"10"、"00"与"01"等比特。换言之，每一个存储状态包括最低有效比特（Least Significant Bit，简称LSB）以及最高有效比特（Most Significant Bit，简称MSB）。在本实施例中，存储状态（即，"11"、"10"、"00"与"01"）中从左侧算起的第1个比特为LSB，而从左侧算起的第2个比特为MSB。因此，在此实施例中，每一存储单元可存储2个比特。必须了解的是，图7所示出的临界电压及其存储状态的对应仅为一个范例。在本发明另一实施例中，临界电压与存储状态的对应也可是随着临界电压越大而以"11"、"10"、"01"与"00"排列，或是其他排列。此外，在另一实施例中，也可定义从左侧算起的第1个比特为MSB，而从左侧算起的第2个比特为LSB。 

图8是根据一实施例所示出的从存储单元中读取数据的示意图，其是以MLC NAND型快闪存储器为例。 

请参照图8，存储单元阵列2202的存储单元的读取操作是通过施加读取电压在控制栅极，通过存储单元通道的导通状态，来识别存储单元存储的数据。验证比特(VA)是用以指示施加读取电压VA时存储单元通道是否为导通；验证比特(VC)是用以指示施加读取电压VC时，存储单元通道是否为导通； 验证比特(VB)是用以指示施加读取电压VB时，存储单元通道是否为导通。在此假设验证比特是”1”时表示对应的存储单元通道导通，而验证比特是”0”时表示对应的存储单元通道没有导通。如图8所示，通过验证比特(VA)～(VC)可以判断存储单元是处于哪一个存储状态，进而取得所存储的比特。 

图9是根据另一实施例所示出的从存储单元中读取数据的示意图。 

请参照图9，以一TLC NAND型快闪存储器为例，每一个存储状态包括左侧算起的第1个比特的最低有效比特LSB、从左侧算起的第2个比特的中间有效比特(Center Significant Bit，简称CSB)以及从左侧算起的第3个比特的最高有效比特MSB。在此范例中，依照不同的临界电压，存储单元具有8种存储状态(即，"111"、"110"、"100"、"101"、"001"、"000"、"010"与"011")。通过施加读取电压VA～VG在控制栅极，可以识别存储单元所存储的比特。其中，值得说明的是，此8种存储状态的排列顺序，可依制造商的设计而定，非以本范例的排列方式为限。 

图10是根据一实施例所示出的管理可复写式非易失性存储器模块的示意图。 

请参照图10，可复写式非易失性存储器模块106的存储单元702会构成多个实体程序化单元，并且此些实体程序化单元会构成多个实体抹除单元400(0)～400(N)。具体来说，同一条字符线上的存储单元会组成一或多个实体程序化单元。若每一个存储单元可存储2个以上的比特，则同一条字符线上的实体程序化单元可被分类为下实体程序化单元与上实体程序化单元。例如，每一存储单元的LSB是属于下实体程序化单元，并且每一存储单元的MSB是属于上实体程序化单元。一般来说，在MLC NAND型快闪存储器中，下实体程序化单元的写入速度会大于上实体程序化单元的写入速度，或下实体程序化单元的可靠度是高于上实体程序化单元的可靠度。在此实施例中，实体程序化单元为程序化的最小单元。即，实体程序化单元为写入数据的最小单元。例如，实体程序化单元为实体页面或是实体扇(sector)。若实体程序化单元为实体页面，则每一个实体程序化单元通常包括数据比特区与冗余比特区。数据比特区包含多个实体扇，用以存储使用者的数据，而冗余比特区用以存储系统的数据（例如，错误更正码）。在本实施例中，每一个数据比特区包含32个实体扇，且一个实体扇的大小为512字节(byte,简称B)。然而， 在其他实施例中，数据比特区中也可包含8个、16个或数目更多或更少的实体扇，本发明并不限制实体扇的大小以及个数。另一方面，实体抹除单元为抹除的最小单位。也即，每一实体抹除单元含有最小数目之一并被抹除的存储单元。例如，实体抹除单元为实体区块。 

图11是根据一实施例所示出的存储器控制电路单元的概要方块图。必须了解的是，图11所示的存储器控制电路单元的结构仅为一范例，本发明不以此为限。 

请参照图11，存储器控制电路单元104包括存储器管理电路202、主机接口204、存储器接口206与错误检查与校正电路208。 

存储器管理电路202用以控制存储器控制电路单元104的整体操作。具体来说，存储器管理电路202具有多个控制指令，并且在存储器存储装置100操作时，此些控制指令会被执行以进行数据的写入、读取与抹除等操作。以下说明存储器管理电路202的操作时，等同于说明存储器控制电路单元104的操作，以下并不再赘述。 

在本实施例中，存储器管理电路202的控制指令是以固件形式来实作。例如，存储器管理电路202具有微处理器单元(未示出)与只读存储器(未示出)，并且此些控制指令是被烧录至此只读存储器中。当存储器存储装置100操作时，此些控制指令会由微处理器单元来执行以进行数据的写入、读取与抹除等操作。 

在本发明另一实施例中，存储器管理电路202的控制指令也可以程序码形式存储在可复写式非易失性存储器模块106的特定区域(例如，存储器模块中专用于存放系统数据的系统区)中。此外，存储器管理电路202具有微处理器单元(未示出)、只读存储器(未示出)及随机存取存储器(未示出)。特别是，此只读存储器具有驱动码，并且当存储器控制电路单元104被致能时，微处理器单元会先执行此驱动码段来将存储在可复写式非易失性存储器模块106中的控制指令载入至存储器管理电路202的随机存取存储器中。之后，微处理器单元会运转此些控制指令以进行数据的写入、读取与抹除等操作。 

此外，在本发明另一实施例中，存储器管理电路202的控制指令也可以一硬件形式来实作。例如，存储器管理电路202包括微控制器、存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电 路。存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路是电性连接至微控制器。其中，存储单元管理电路用以管理可复写式非易失性存储器模块106的实体区块；存储器写入电路用以对可复写式非易失性存储器模块106下达写入指令以将数据写入至可复写式非易失性存储器模块106中；存储器读取电路用以对可复写式非易失性存储器模块106下达读取指令以从可复写式非易失性存储器模块106中读取数据；存储器抹除电路用以对可复写式非易失性存储器模块106下达抹除指令以将数据从可复写式非易失性存储器模块106中抹除；而数据处理电路用以处理欲写入至可复写式非易失性存储器模块106的数据以及从可复写式非易失性存储器模块106中读取的数据。 

主机接口204是电性连接至存储器管理电路202并且用以接收与识别主机系统1000所传送的指令与数据。也就是说，主机系统1000所传送的指令与数据会通过主机接口204来传送至存储器管理电路202。在本实施例中，主机接口204是相容于SATA标准。然而，必须了解的是本发明不限于此，主机接口204也可以是相容于PATA标准、IEEE1394标准、PCI Express标准、USB标准、SD标准、UHS-I标准、UHS-II标准、MS标准、MMC标准、eMMC标准、UFS标准、CF标准、IDE标准或其他适合的数据传输标准。 

存储器接口206是电性连接至存储器管理电路202并且用以存取可复写式非易失性存储器模块106。也就是说，欲写入至可复写式非易失性存储器模块106的数据会经由存储器接口206转换为可复写式非易失性存储器模块106所能接受的格式。 

错误检查与校正电路208是电性连接至存储器管理电路202并且用以执行错误检查与校正程序以确保数据的正确性。具体来说，当存储器管理电路202从主机系统1000中接收到写入指令时，错误检查与校正电路208会为对应此写入指令的数据产生对应的错误更正码(error correcting code,简称ECC code)或错误检查码(error detecting code，简称EDC)，并且存储器管理电路202会将对应此写入指令的数据与对应的错误更正码或错误检查码写入至可复写式非易失性存储器模块106中。之后，当存储器管理电路202从可复写式非易失性存储器模块106中读取数据时会同时读取此数据对应的错误更正码或错误检查码，并且错误检查与校正电路208会依据此错误更正码或错误检查 码对所读取的数据执行错误检查与校正程序。在此实施例中，错误检查与校正电路208所使用的是低密度奇偶检查校正码(low density parity code，简称LDPC)。然而，在另一实施例中，错误检查与校正电路208所使用的也可以是回旋码(convolutional code)、涡轮码(turbo code)、或其他可具有硬比特模式译码程序与软比特模式译码程序的算法。 

在低密度奇偶检查校正码中，是用一个奇偶检查矩阵来定义有效的码字。以下将奇偶检查矩阵标记为矩阵H，并且一码字标记为CW。依照以下方程式(1)，若奇偶检查矩阵H与码字CW的相乘是零向量，表示码字CW为有效的码字。其中运算符表示模2(mod2)的矩阵相乘。换言之，矩阵H的零空间(null space)便包含了所有的有效码字。然而，本发明并不限制码字CW的内容。例如，码字CW也可以包括用任意算法所产生的错误更正码或是错误检查码。 

$H\⊗{\mathrm{CW}}^T=0...\left(1\right)$

其中矩阵H的维度是k-乘-n(k-by-n)，码字CW的维度是1-乘-n。k与n为正整数。码字CW中包括了信息比特与奇偶比特，即码字CW可以表示成[M P]，其中向量M是由信息比特所组成，向量P是由奇偶比特所组成。向量M的维度是1-乘-(n-k)，而向量P的维度是1-乘-k。以下将信息比特与奇偶比特统称为数据比特。换言之，码字CW中具有n个数据比特，其中信息比特的长度为(n-k)比特，并且奇偶比特的长度是k比特，即码字CW的码率(code rate)为(n-k)/n。 

一般来说在编码时会使用一个产生矩阵(以下标记为G)，使得对于任意的向量M都可满足以下方程式(2)。其中产生矩阵G的维度是(n-k)-乘-n。 

$M\⊗G=\left[\begin{array}{cc}M& P\end{array}\right]=\mathrm{CW}...\left(2\right)$

由方程式(2)所产生的码字CW为有效的码字。因此可将方程式(2)代入方程式(1)，藉此得到以下方程式(3)。 

$H\⊗G^T\⊗M^T=0...\left(3\right)$

由于向量M可以是任意的向量，因此以下方程式(4)必定会满足。也就是说，在决定奇偶检查矩阵H以后，对应的产生矩阵G也可被决定。 

$H\⊗G^T=0...\left(4\right)$

在译码一个码字CW时，会先对码字中的数据比特执行一个奇偶检查程 序，例如将奇偶检查矩阵H与码字CW相乘以产生一个向量(以下标记为S，如以下方程式(5)所示)。若向量S是零向量，则可直接输出码字CW。若向量S不是零向量，则表示码字CW不是有效的码字。 

$H\⊗{\mathrm{CW}}^T=S...\left(5\right)$

向量S的维度是k-乘-1，其中每一个元素也称为校验码(syndrome)。若码字CW不是有效的码字，则错误检查与校正电路208会执行一个译码程序，以尝试更正码字CW中的错误比特。 

图12是根据一实施例示出奇偶检查矩阵的示意图。 

请参照图12，一般来说，奇耦检查矩阵H可以表示为图(graph)1330，其中包括奇偶节点1332(1)～1332(k)与信息节点1334(1)～1334(n)。每一个奇偶节点1332(1)～1332(k)是对应到一个校验码，而每一个信息节点1334(1)～1334(n)是对应一个数据比特。数据比特与校验码之间的对应关系(即，信息节点1334(1)～1334(n)与奇偶节点1332(1)～1332(k)之间的连结关系)是根据奇偶检查矩阵所产生。具体来说，若奇耦检查矩阵中第i列第j行的元素为1，则第i个奇偶节点1332(i)便会连接到第j个信息节点1334(j)，其中i与j为正整数。 

当存储器管理电路202从可复写式非易失性存储器模块106中读取n个数据比特(形成一个码字)时，当存储器管理电路202也会取得每一个数据比特的一通道可靠度信息。此通道可靠度信息是用以表示对应的数据比特被译码为比特”1”或是”0”的机率(或称信心度)，以下再详细说明。在图12中，信息节点1334(1)～1334(n)也会接收到对应的通道可靠度信息。例如，信息节点1334(1)会接收第1个数据比特的通道可靠度信息L1，而信息节点1334(j)会接收第j个数据比特的通道可靠度信息Lj。 

错误检查与校正电路208会根据图12的结构与通道可靠度信息L1～Ln来执行译码程序。此译码程序会包括迭代译码。具体来说，在迭代译码中，信息节点1334(1)～1334(n)会计算出可靠度信息给奇偶节点1332(1)～1332(k)，并且奇偶节点1332(1)～1332(k)也会计算出可靠度信息给信息节点1334(1)～1334(n)。这些可靠度信息会沿着这些图12中的边(edge)来传送。例如，奇偶节点1332(i)传送给信息节点1334(j)的是可靠度信息L_i→j，而信息节点1334(j)传送给奇偶节点1332(i)是可靠度信息L_j→i。这些可靠度信息是用来表示一个节点认为某一个数据比特被译码为”1”或是”0”的机率(也称为信心度)有多少。举例来说，可靠度信息L_j→i表示信息节点1334(j)认为第j个数据比特 被译码为”1”或是”0”的信心度(可为正或是负)，而可靠度信息L_i→j表示奇偶节点1332(i)认为第j个数据比特被译码为”1”或是”0”的信心度。而信息节点1334(1)～1334(n)与奇偶节点1332(1)～1332(k)会根据输入的可靠度信息来计算输出的可靠度信息，其近似于计算一个数据比特被译码为”1”或是”0”的条件机率。因此，上述传送可靠度信息的过程又被称为置信传播(belief propagation)。 

当采用不同的算法，信息节点1334(1)～1334(n)及/或奇偶节点1332(1)～1332(k)会计算出不同的可靠度信息。例如，错误检查与校正电路208可以采用总和-乘积算法(Sum-Product Algorithm)、最小值-总和算法(Min-Sum Algorithm)、或是比特翻转(bit-flipping Algorithm)，本发明并不限制采用何种算法。 

在迭代译码的每一次迭代中，信息节点1334(1)～1334(n)会传递可靠度信息给奇偶节点1332(1)～1332(k)，并且奇偶节点1332(1)～1332(k)会传递可靠度信息给信息节点1334(1)～1334(n)。在每一次迭代过后，信息节点1334(1)～1334(n)会根据目前的可靠度信息计算出每一个数据比特应该被译码为比特”1”或是”0”。接下来对这些计算出的数据比特执行奇偶检查程序，即将数据比特所形成的码字与奇偶检查矩阵相乘，藉此判断该码字是否为有效的码字。若所产生的码字为有效的码字，则迭代译码会停止。若所产生的码字不是有效的码字，则会进行下一次的迭代。若迭代译码的迭代次数超过一个预设值，则迭代译码也会停止，表示译码失败。 

图13是根据一实施例示出读取验证比特的示意图。请参照图13，在此假设属于存储状态1510的存储单元所存储的是比特”1”，而属于存储状态1520的存储单元所存储的是比特”0”。存储状态1510与存储状态1520有部分的重叠，也即在某些读取电压，部分属于存储状态1510的存储单元会被判别为属于存储状态1520，而部分属于存储状态1520的存储单元会被判别为属于存储状态1510。当施加读取电压在存储单元的控制栅极以后，随着存储单元通道是否导通，存储器管理电路202所取得的验证比特会是”0”或是”1”。在此假设若存储单元通道没有导通时则对应的验证比特是”0”，反之则是”1”。在一实施例中，若存储器管理电路202施加了读取电压V1～V5至某一存储单 元，则存储器管理电路202会取得5个验证比特。举例来说，读取电压V1是对应到验证比特b1；读取电压V2是对应到验证比特b2；读取电压V3是对应到验证比特b3；读取电压V4是对应到验证比特b4；读取电压V5是对应到验证比特b5。若一个存储单元的临界电压是在区间1501，则从验证比特b1至验证比特b5，存储器管理电路202所取得的验证比特会是”11111”；若存储单元的临界电压是在区间1502，则验证比特会是”01111”；若存储单元的临界电压是在区间1503，则验证比特会是”00111”；若存储单元的临界电压是在区间1504，则验证比特会是”00011”；若存储单元的临界电压是在区间1505，则验证比特会是”00001”；若存储单元的临界电压是在区间1506，则验证比特会是”00000”。在另一实施例中，可复写式非易失性存储器模块106也可以将对验证比特b1～b5做运算以后，把运算后的验证比特传送给存储器管理电路202。例如，验证比特b2与b4会进行互斥或运算，而验证比特b1与b5会进行互斥或运算。如此一来，存储器管理电路202只会取得3个验证比特。本发明并不限制验证比特的个数与内容。 

在此实施例中，读取电压V1～V5的其中之一会被设定为正负号(sign)读取电压。此正负号读取电压是用来决定数据比特为何。例如，若读取电压V3为正负号读取电压，则数据比特会相同于验证比特b3；若读取电压V2为正负号读取电压，则数据比特会相同于验证比特b2，以此类推。在每一个区间中，根据存储单元属于存储状态1510的机率与属于存储状态1520的机率，可以计算出对数可能性比值（Log Likelihood Ratio，简称LLR），而在此实施例中此对数可能性比值也被称为数据比特的通道可靠度信息。在一实施例中，各个区间所对应的对数可能性比值可以事先被计算出来并且存储在一个查找表中。存储器管理电路202可以将验证比特b1～b5输入此查找表中，藉此取得对应的对数可能性比值以作为通道可靠度信息。所取得的通道可靠度信息便可以来执行上述的迭代译码(即，图12中的L1～Ln)。在一实施例中，若设定不同的正负号读取电压，则会使用不同的查找表来取得通道可靠度信息。 

值得注意的是，若读取电压的个数为x个，则通道可靠度信息便会有x+1种可能的数值，其中x为正整数。若读取电压的个数为1(例如，仅使用读取电压V3-)，则所进行的译码程序也被称为硬比特模式译码程序。若读取电压 的个数大于1，则所进行的译码程序也被称为软比特模式译码程序。此外，在一实施例中，当进行硬比特模式译码程序时，存储器管理电路202可以直接根据所取得的验证比特来计算出通道可靠度信息，并不会通过查找表。例如，若验证比特为”1”，则通道可靠度信息可设定为y；若验证比特为”0”，则通道可靠度信息可设定为-y，其中y为实数。 

一般来说，软比特模式译码程序所使用的信息较多，因此能更正较多的错误比特，但执行速度也比较慢。在此实施例中，当硬比特模式译码程序没有产生有效的码字时，存储器管理电路202会逐渐增加读取电压的个数，如此可以增加译码的速度。 

具体来说，假设存储器管理电路202要读取多个存储单元，并且这些存储单元中存储了数据。这些存储单元可以属于相同的实体程序化单元或是不相同的实体程序化单元，本发明并不在此限。本发明也不限制存储单元的个数与数据的内容。存储器管理电路202会先根据一第一读取电压来读取至少一个存储单元以取得至少一个第一验证比特。错误检查与校正电路208会根据这些第一验证比特来执行硬比特模式译码程序，并且判断硬比特模式译码程序是否产生有效码字(也称第一有效码字)。例如，错误检查与校正电路208可以将验证比特当作数据比特(形成一码字)，取得通道可靠度，执行迭代译码，并且执行奇偶检查程序。然而，硬比特模式译码程序已详细说明如上，在此并不再赘述。若硬比特模式译码程序没有产生有效码字，存储器管理电路202会取得前述经硬比特模式译码程序所译码过的存储单元的存储信息，并且根据此存储信息来决定一电压个数。然而，本发明并不限制所取得的存储信息仅限于从前述经硬比特模式译码程序所译码过的存储单元所取得；在另一个实施例中，存储信息也可以是从有别于前述经硬比特模式译码程序所译码过的存储单元的邻近存储单元中来获得，而该邻近的存储单元可以是存储有别于前述数据的数据比特，也可以是未存有任何数据比特的存储单元。而为了解说方便起见，在本实施例中以前述经硬比特模式译码程序所译码过的存储单元(以下简称前述存储单元)做为例子来说明。在得到此存储信息后，存储器管理电路202例如会根据存储信息来估测上述数据中错误比特的总数，其中电压个数与数据中错误比特的总数呈正相关，即数据中错误比特的总数越大，则上述的电压个数越大。接着，存储器管理电路202会根据符合此电压个数 的多个第二读取电压来读取前述存储单元以取得多个第二验证比特。例如，电压个数为正整数p，则存储器管理电路202会跟据p个第二读取电压来读取前述存储单元。错误检查与校正电路208会根据这些第二验证比特执行第一软比特模式译码程序。然而，软比特模式译码程序已详细说明如上，在此不再赘述。如此一来，在硬比特模式译码程序没有产生有效码字之后，若估测出的错误比特总数没有很多，有可能只用p个读取电压便可以成功地译码，而不需要使用更多的读取电压(多于p个)，藉此增加译码的速度。 

在一实施例中，上述的存储信息可包括前述存储单元的抹除次数、数据存储在前述存储单元所经过的时间、数据在前述存储单元中被读取的次数、或者是其任意的组合。详细来说，若前述存储单元的抹除次数越大，则数据中错误比特的总数可能越大，藉此计算出的电压个数越大。相似地，若数据存储在前述存储单元所经过的时间越长，则数据中错误比特的总数也可能越大；或者，若数据被写入前述存储单元以后已经被读取了许多次，则数据中错误比特的总数也可能越大。存储器管理电路202可以通过一个计时器来计算数据存储在前述存储单元所经过的时间，此计时器可以用软件或是硬件的形式来实作，本发明并不在此限。 

下列的表1是计算错误比特的总数的一个范例。为方便说明起见，表1中的存储信息只包括抹除次数以及数据存储在前述存储单元所经过的时间，但本发明应不在此限。 

表1 

	1年	3年
			抹除100次	10比特	30比特
抹除300次	30比特	60比特
			抹除500次	70比特	120比特
抹除700次	100比特	200比特

举例来说，若前述存储单元的抹除次数是100次，并且数据存储在前述存储单元经过了1年，则所估测出来错误比特的总数是10；若前述存储单元的抹除次数是700次，并且数据存储在前述存储单元经过了3年，则所估测出来错误比特的总数是200。然而，随着可复写式非易失性存储器模块106的处理不同，表1中的错误比特个数可能不相同。在一实施例中，若错误比 特的总数大于一第一临界值(例如，30)，则存储器管理电路202会设定电压个数为3。若错误比特的总数大于一第二临界值(例如，70)，则存储器管理电路202会设定电压个数为5。然而，本发明并不限制第一临界值与第二临界值为多少。此外，本发明也不限制如何根据错误比特的总数计算出电压个数。 

在执行第一软比特模式译码程序以后，错误检查与校正电路208会判断第一软比特模式译码程序是否产生有效码字(也称第二有效码字)。若第一软比特模式译码程序没有产生有效码字，存储器管理电路202会增加电压个数(例如加上2，但不在此限)。接着，存储器管理电路202会根据符合增加后的电压个数的多个第三读取电压来读取前述存储单元以取得多个第三验证比特。例如，存储器管理电路202会跟据(p+2)个第三读取电压来读取前述存储单元。错误检查与校正电路208会根据这些第三验证比特执行一第二软比特模式译码程序。由于第二读取电压的个数会小于第三读取电压的个数，因此相较于第一软比特模式译码程序，第二软比特模式译码程序有较高的机率更正更多错误比特。然而，第二软比特模式译码程序与第一软比特模式译码程序可以采用相同或是不同的算法，本发明并不在此限。在一实施例中，若第二软比特模式译码程序没有产生有效码字，存储器管理电路202可以再增加电压个数，本发明并不限制电压个数的上限。若电压个数已达到一上限，并且对应的软比特模式译码程序依然没有产生有效码字，则表示译码失败。 

图14是根据一实施例示出译码方法的流程图。 

请参照图14，在步骤S1401中，根据至少一个第一读取电压读取存储单元以取得至少一个第一验证比特。在步骤S1402中，根据第一验证比特执行硬比特模式译码程序。在步骤S1403中，判断是否产生有效码字。若产生有效码字，在步骤S1404中，输出有效码字。若没有产生有效码字，在步骤S1405中，取得前述存储单元的存储信息，根据存储信息决定电压个数，根据符合该电压个数的第二读取电压来读取前述存储单元以取得多个第二验证比特。在步骤S1406中，根据第二验证比特执行第一软比特模式译码程序。在步骤S1407中，判断是否产生有效码字。若步骤S1407中产生了有效码字，在步骤S1408中输出有效码字。若步骤S1407中没有产生有效码字，在步骤S1409中，增加电压个数，并且根据符合增加后的电压个数的第三读取电压来读取前述存储单元以取得多个第三验证比特。在步骤S1410中，根据第三验证比 特执行第二软比特模式译码程序。然而，图14中各步骤已详细说明如上，在此便不再赘述。值得注意的是，图14中各步骤可以实作为多个程序码或是电路，本发明并不在此限。 

综上所述，本发明实施例所提供的译码方法、存储器存储装置、存储器控制电路单元，可以根据存储信息来决定电压个数，并且会逐渐地增加电压个数。藉此，不会在硬比特模式译码程序没有产生有效码字以后便使用过多的读取电压，进而可以增加译码的速度。 

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。 

Claims (18)

1.一种译码方法，其特征在于，用于一可复写式非易失性存储器模块，其中该可复写式非易失性存储器模块包括多个存储单元，该译码方法包括：

根据一第一读取电压读取该些存储单元的至少其中之一以取得至少一第一验证比特；

根据该至少一第一验证比特执行一硬比特模式译码程序，并且判断该硬比特模式译码程序是否产生一第一有效码字；

若该硬比特模式译码程序没有产生该第一有效码字，取得该些存储单元的该至少其中之一的一存储信息；

根据该存储信息决定一电压个数；

根据符合该电压个数的多个第二读取电压来读取该些存储单元的该至少其中之一以取得多个第二验证比特；以及

根据该些第二验证比特执行一第一软比特模式译码程序。

2.根据权利要求1所述的译码方法，其特征在于，还包括：

判断该第一软比特模式译码程序是否产生一第二有效码字；

若该第一软比特模式译码程序没有产生该第二有效码字，增加该电压个数；

根据符合增加后的该电压个数的多个第三读取电压来读取该些存储单元的该至少其中之一以取得多个第三验证比特；以及

根据该些第三验证比特执行一第二软比特模式译码程序。

3.根据权利要求1所述的译码方法，其特征在于，一数据存储在该些存储单元的该至少其中之一，并且根据该存储信息决定该电压个数的步骤包括：

根据该存储信息估测该数据中错误比特的总数，其中该电压个数与该数据中错误比特的总数呈正相关。

4.根据权利要求1所述的译码方法，其特征在于，该存储信息包括该些存储单元的该至少其中之一的一抹除次数。

5.根据权利要求1所述的译码方法，其特征在于，一数据存储在该些存储单元的该至少其中之一，该存储信息包括该数据存储在该些存储单元的该至少其中之一所经过的时间。

6.根据权利要求1所述的译码方法，其特征在于，一数据存储在该些存储单元的该至少其中之一，该存储信息包括该数据在该些存储单元的该至少其中之一被读取的次数。

7.一种存储器存储装置，其特征在于，包括：

一连接接口单元，用以电性连接至一主机系统；

一可复写式非易失性存储器模块，包括多个存储单元；以及

一存储器控制电路单元，电性连接至该连接接口单元与该可复写式非易失性存储器模块，用以根据一第一读取电压读取该些存储单元的至少其中之一以取得至少一第一验证比特，根据该至少一第一验证比特执行一硬比特模式译码程序，并且判断该硬比特模式译码程序是否产生一第一有效码字；

其中，若该硬比特模式译码程序没有产生该第一有效码字，该存储器控制电路单元用以取得该些存储单元的该至少其中之一的一存储信息，根据该存储信息决定一电压个数，根据符合该电压个数的多个第二读取电压来读取该些存储单元的该至少其中之一以取得多个第二验证比特，并且根据该些第二验证比特执行一第一软比特模式译码程序。

8.根据权利要求7所述的存储器存储装置，其特征在于，该存储器控制电路单元还用以判断该第一软比特模式译码程序是否产生一第二有效码字；

若该第一软比特模式译码程序没有产生该第二有效码字，该存储器控制电路单元用以增加该电压个数，根据符合增加后的该电压个数的多个第三读取电压来读取该些存储单元的该至少其中之一以取得多个第三验证比特，并且根据该些第三验证比特执行一第二软比特模式译码程序。

9.根据权利要求7所述的存储器存储装置，其特征在于，一数据存储在该些存储单元的该至少其中之一中，并且该存储器控制电路单元根据该存储信息决定该电压个数的操作包括：

该存储器控制电路单元根据该存储信息估测该数据中错误比特的总数，其中该电压个数与该数据中错误比特的总数呈正相关。

10.根据权利要求7所述的存储器存储装置，其特征在于，该存储信息包括该些存储单元的该至少其中之一的一抹除次数。

11.根据权利要求7所述的存储器存储装置，其特征在于，一数据存储在该些存储单元的该至少其中之一中，该存储信息包括该数据存储在该些存储单元的该至少其中之一所经过的时间。

12.根据权利要求7所述的存储器存储装置，其特征在于，一数据存储在该些存储单元的该至少其中之一中，该存储信息包括该数据在该些存储单元的该至少其中之一中被读取的次数。

13.一种存储器控制电路单元，其特征在于，用于控制一可复写式非易失性存储器模块，其中该可复写式非易失性存储器模块包括多个存储单元，该存储器控制电路单元包括：

一主机接口，用以电性连接至一主机系统；

一存储器接口，用以电性连接至该可复写式非易失性存储器模块；

一存储器管理电路，电性连接至该主机接口与该存储器接口，用以根据一第一读取电压读取该些存储单元的该至少其中之一以取得至少一第一验证比特；以及

一错误检查与校正电路，用以根据该至少一第一验证比特执行一硬比特模式译码程序，并且判断该硬比特模式译码程序是否产生一第一有效码字；

其中，若该硬比特模式译码程序没有产生该第一有效码字，该存储器管理电路用以取得该些存储单元的该至少其中之一的一存储信息，根据该存储信息决定一电压个数，根据符合该电压个数的多个第二读取电压来读取该些存储单元的该至少其中之一以取得多个第二验证比特；

其中该错误检查与校正电路用以根据该些第二验证比特执行一第一软比特模式译码程序。

14.根据权利要求13所述的存储器存储装置，其特征在于，该错误检查与校正电路还用以判断该第一软比特模式译码程序是否产生一第二有效码字；

若该第一软比特模式译码程序没有产生该第二有效码字，该存储器管理电路用以增加该电压个数，并且根据符合增加后的该电压个数的多个第三读取电压来读取该些存储单元的该至少其中之一以取得多个第三验证比特；

其中，该错误检查与校正电路还用以根据该些第三验证比特执行一第二软比特模式译码程序。

15.根据权利要求13所述的存储器存储装置，其特征在于，一数据存储在该些存储单元的该至少其中之一中，并且该存储器管理电路根据该存储信息决定该电压个数的操作包括：

该存储器管理电路根据该存储信息估测该数据中错误比特的总数，其中该电压个数与该数据中错误比特的总数呈正相关。

16.根据权利要求13所述的存储器存储装置，其特征在于，该存储信息包括该些存储单元的该至少其中之一的一抹除次数。

17.根据权利要求13所述的存储器存储装置，其特征在于，一数据存储在该些存储单元的该至少其中之一中，该存储信息包括该数据存储在该些存储单元的该至少其中之一所经过的时间。

18.根据权利要求13所述的存储器存储装置，其特征在于，一数据存储在该些存储单元的该至少其中之一中，该存储信息包括该数据在该些存储单元的该至少其中之一中被读取的次数。